JP2011100909A - 半導体基板の評価方法及び半導体デバイスの製造方法 - Google Patents

Abstract

【課題】 半導体基板のリーク電流による評価方法において、測定のための構造が単純であっても、安定した測定を行うことができ、デバイス活性領域を感度良く評価することができる半導体基板の評価方法を提供する。
【解決手段】 半導体基板をリーク電流により評価する方法であって、少なくとも、前記半導体基板の表面部にＰＮ接合を形成する工程と、前記ＰＮ接合による内部電界と同等の第一の電圧Ｖ_１を前記ＰＮ接合に印加してリーク電流を測定し、第一のリーク電流値Ｉ_１を得る工程と、前記第一の電圧Ｖ_１よりも高い第二の電圧Ｖ_２を前記ＰＮ接合に印加してリーク電流を測定し、第二のリーク電流値Ｉ_２を得る工程と、リーク電流値Ｉを、計算式Ｉ＝Ｉ_２−（Ｖ_２／Ｖ_１）^１／２×Ｉ_１に従って算出する工程とを含み、前記算出したリーク電流値Ｉにより前記半導体基板を評価する半導体基板の評価方法。
【選択図】 図１

Description

本発明は、半導体基板の評価方法に関し、特には、半導体基板を電気的特性から品質評価する方法に関する。

最近では、電子デバイスのさらなる微細化、高性能化のため、より高品質なシリコンウェーハ等の半導体基板が求められている。そして、このような傾向に伴い、半導体基板の評価方法においても、より正確に評価することができる方法が望まれている。

半導体基板の評価方法としては、物理・化学分析として多種多様の手法が知られており、極めて範囲が広く、種々の評価方法が用いられている。これらの中で、電気特性評価は、実際のデバイスに近い評価方法であり、また感度の点からも有望視されている。

デバイス材料としてのシリコンウェーハ等の半導体基板の電気特性評価法としては、ＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）やライフタイム、ＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）などが知られている。特にＧＯＩは、ＣＺシリコン結晶中に存在するＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）や、酸素析出などに感度があり重要な評価手法である。しかし、このＧＯＩはシリコンウェーハの最表面を２０ｎｍ程度酸化し、これに電極を形成して絶縁破壊特性を評価するものであり、半導体基板表層の評価を行う方法である。

一方、デバイス活性領域（表面近傍）の評価手法の一つとして、接合リーク電流特性がある。
ここで、接合リーク電流特性を用いた一般的な手法について述べる。図３は、従来における評価方法の一例を説明するための説明図である。ここでは、半導体基板として、Ｐ型で、研磨後のシリコンウェーハを例に挙げて説明する。

図３に示すように、半導体基板（シリコンウェーハ）１１の表面に酸化膜１２を形成する。その後、酸化膜１２の一部を除去して窓開けを行い、この窓部１５から、評価する半導体基板の導電型（この場合、Ｐ型）とは異なる導電型（この場合、Ｎ型）のドーパントを拡散して拡散部１３を形成し、ＰＮ接合を形成する。そして、拡散部１３上に電極１４を形成し、半導体基板１１の裏面側をＧＮＤ（アース、接地）とし、電極１４に逆バイアス（この場合、＋の電界）を印加する。これによってＰ型領域に向かって空乏層（空乏領域、空間電荷領域）が形成される。このとき、この空乏層内に重金属、結晶欠陥等が存在することで、キャリアが発生し、印加電圧により漏れ電流（リーク電流）が検出される（非特許文献１参照）。このリーク電流をもとに半導体基板１１の評価を行う。

接合リーク電流の成分について、図４を参照して説明する。ここでは、図４（ａ）に示すようにＰ型の半導体基板に、Ｎ型のためのドーパントを拡散した場合で説明する。Ｎ型領域２３に＋の電界（＋Ｖ）を印加すると、Ｐ型領域２１に向かって空乏層（空間電荷領域）２２が形成される。図４（ｂ）では、図４（ａ）に対応するバンド構造を図示している。点線Ｅ_ＦｎはＮ型領域２３のフェルミ準位を、点線Ｅ_ＦｐはＰ型領域２１のフェルミ準位を示している。この空乏層２２に重金属、結晶欠陥等が存在することで、空乏層２２内でキャリア（電子・正孔対、図４中では、黒丸は電子を、白丸は正孔を表す。）が発生し、印加電圧によりリーク電流として検出される。

このように空乏層２２でキャリアが発生すると発生電流となる一方で、Ｐ型領域２１及びＮ型領域２３の中性領域でキャリアが発生すると、逆バイアス接合へ拡散し、拡散電流となる。

通常のリーク電流値は非常に小さく、測定にはシールドを施したシステムが必須である。
また、リーク電流値は、空乏層（空間電荷領域）の大きさにも影響を受ける。すなわち、基板抵抗が大きければ、その分空乏層も大きくなり、これに伴い、リーク電流も大きくなる傾向になる。
このように、接合リーク電流測定は有効な手段であるが、リーク電流値が小さいため、寄生抵抗の影響を受けやすい。また、材料評価の観点からは、半導体基板の抵抗率の影響を受けやすいという特徴がある。

このようなリーク電流測定及び解析には種々の提案がなされている。例えば、特許文献１においては、以下のような解析手法が提案されている。すなわち、ＰＮ接合を形成後に、電流電圧特性、容量電圧特性から電流密度の空乏層幅依存性に基づき、リーク電流を発生電流成分と拡散電流成分とに分離し、例えばＩＧウェーハ（欠陥層をバルク内部に形成したウェーハ）のような場合を考えたときに、ＤＺ層（無欠陥層）とバルクのＩＧ層（欠陥層）それぞれのリーク電流成分を分離する方法である。

しかしながら、リーク電流は、一般的に下記式（１）のように３つの成分で示されるように、表面発生電流が無視できない。

Ｉ_ｒ ＝ Ｉ_ｇ ＋ Ｉ_ｄｉｆｆ ＋ Ｉ_ｓｇ …式（１）
ここで、Ｉ_ｒは全体のリーク電流を、Ｉ_ｇは発生電流を、Ｉ_ｄｉｆｆは拡散電流を、Ｉ_ｓｇは表面発生電流をそれぞれ示す。

特開平６−９７２４７号公報

超ＬＳＩプロセス制御工学、津屋英樹（丸善、１９９５）の第２章

上記の表面発生電流Ｉ_ｓｇについては、特許文献１においても解説はされているが、測定への影響についてはほとんど触れられていない。しかしながら、図３に示した測定用素子の構造を見ても明らかなように、実際はこの周辺成分としての表面発生電流の影響は無視できるものではない。また、上記のように、図４にリーク電流の各成分について模式的に示したが、拡散電流成分については、リーク電流の詳細式（下記式（２−１）〜（２−３））と図４より明らかであるように、ＰＮ接合の高抵抗側（すなわち、ドーパント濃度が低濃度である側）のドーパント濃度により空乏層幅が変化する。従って、特許文献１にあるような単純な構造では、基板抵抗の影響を大きく受け、基板抵抗が異なるとリークレベルが変化するなど、実際の半導体基板間の評価においては、困難が容易に予想される。

ここで、
ｑ ： 電子電荷量 １．６×１０^−１９（Ｃ）
ｎ_ｉ ： 真性キャリア濃度
τ_０ ： 逆バイアス空乏層内の実効寿命
Ｗ ： 接合の空乏層幅
Ａ_Ｊ ： ＰＮ接合の断面積
ｎ_ｐ０ ： 平衡状態でのＰ型半導体の電子濃度
τ_ｎ ： Ｐ型半導体での電子寿命
Ｌ_ｎ ： 電子の拡散長
Ｄ_ｎ ： 電子の拡散係数
Ｎ_Ａ ： アクセプタ不純物濃度
である。

このような問題を回避するために、ウェル（ｗｅｌｌ）構造を作ることや、ガードリング、分離酸化膜直下へのチャネルストップの形成など構造での工夫があるが、いずれも多くの設備、プロセスを必要とするという問題があった。

上記のように、実際にリーク電流評価を行うためには、表面発生電流の問題や、基板抵抗をどうするかなど、幾多の課題が存在する。そこで、本発明者らは、これらの問題を回避する方法を検討した。

本発明は、上記のような問題点に鑑みてなされたもので、半導体基板のリーク電流による評価方法において、測定のための構造が単純であっても、安定した測定を行うことができ、デバイス活性領域を感度良く評価することができる半導体基板の評価方法を提供することを目的とする。

本発明は、上記課題を解決するためになされたもので、半導体基板をリーク電流により評価する方法であって、少なくとも、前記半導体基板の表面部にＰＮ接合を形成する工程と、前記ＰＮ接合による内部電界と同等の第一の電圧Ｖ_１を前記ＰＮ接合に印加してリーク電流を測定し、第一のリーク電流値Ｉ_１を得る工程と、前記第一の電圧Ｖ_１よりも高い第二の電圧Ｖ_２を前記ＰＮ接合に印加してリーク電流を測定し、第二のリーク電流値Ｉ_２を得る工程と、リーク電流値Ｉを、計算式Ｉ＝Ｉ_２−（Ｖ_２／Ｖ_１）^１／２×Ｉ_１に従って算出する工程とを含み、前記算出したリーク電流値Ｉにより前記半導体基板を評価することを特徴とする半導体基板の評価方法を提供する。

このような半導体基板の評価方法であれば、印加電圧に依存しない素子固有の表面発生電流及びデバイス活性領域でないバルクからの拡散電流の影響を排除することができ、その結果、半導体基板表面近傍の発生電流のみを、特に、空乏層の広がりに起因するリーク電流成分以外の、欠陥に起因するリーク電流成分のみを抽出して評価することができる。

この場合、前記半導体基板にＰＮ接合を形成した後、前記リーク電流の測定の前に、前記半導体基板の表面に表面安定化処理を行うことが好ましい。
このような表面安定化処理を行えば、表面発生電流をほぼ一定にすることができ、より正確な評価を行うことができる。その結果、特に、メサ（ｍｅｓａ）構造等の単純な構造であっても、安定して測定することができる。

また、本発明の半導体基板の評価方法では、前記評価する半導体基板をシリコンウェーハとすることができる。
このように、本発明は、評価する半導体基板としてシリコンウェーハに対して好適に適用することができる。

また、本発明は、半導体デバイスの製造方法であって、少なくとも、上記のいずれかの半導体基板の評価方法により半導体基板を評価し、該評価により欠陥が検出されない半導体基板を用いて半導体デバイスを製造することを特徴とする半導体デバイスの製造方法を提供する。
本発明に係る半導体基板の評価方法で評価され、該評価により欠陥が検出されない半導体基板であれば、表面品質が非常に良好であり、高品質の半導体基板であるので、各種デバイスの特性向上、例えばＤＲＡＭやＦＡＬＳＨメモリの信頼性向上に大きく寄与することができる。

本発明に係る半導体基板の評価方法に従えば、印加電圧に依存しない素子固有の表面発生電流及びデバイス活性領域でないバルクからの拡散電流の影響を排除することができ、その結果、半導体基板表面近傍の発生電流のみを、特に、空乏層の広がりに起因するリーク電流成分以外の、欠陥に起因するリーク電流成分のみを抽出して評価することができる。

本発明に係る半導体基板の評価方法を説明するフローチャートである。 本発明を説明する模式的なグラフである。 一般的な接合リーク電流測定用素子の模式的な断面図である。 接合リーク電流を説明する模式図である。 メサ構造のＰＮ接合を示す模式的な断面図である。 メサ構造における表面発生電流をモデルを用いて説明する模式図である。 メサ構造において表面安定化処理を行わないときのリーク電流の経時変化を示すグラフである。 メサ構造において表面安定化処理を行ったときのリーク電流の経時変化を示すグラフである。 ウェーハリーク電流マップであり、（ａ）は実施例、（ｂ）は比較例を示す。

以下、本発明の半導体基板の評価方法について、図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
図１に、本発明に係る半導体基板の評価方法を説明するフローチャートを示した。

まず、評価対象となる半導体基板を準備する。評価対象とする半導体基板は特に限定されず、その特性を評価したい半導体基板を準備することができ、例えば、シリコンウェーハとすることができる。シリコンウェーハとしては、研磨後のウェーハ（ポリッシュドウェーハ、ＰＷ）や、エピタキシャルウェーハ（ＥＰＷ）とすることができるし、また、例えば測定構造を工夫することで、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハを評価対象とすることもできる。
以下では、評価対象として主にシリコンウェーハを例に説明する。

次に、リーク電流測定を行うために、半導体基板の表面部にＰＮ接合を形成する。これは、例えば、図３に示したような一般的な接合リーク電流の測定用素子構造とすることができる。図３に示したような測定素子構造は、例えば、以下のような手順を経て形成することができる。

まず、準備した半導体基板１１にＰＮ接合を形成するため酸化膜１２を形成する。この酸化膜１２は、この後のドーパント拡散時のマスクである。酸化膜１２としては、熱酸化膜を形成しても良いし、ＣＶＤ酸化膜（化学気相成長法により形成される酸化膜）を堆積（デポ）しても良い。

酸化膜１２の厚さは特に限定されないが、この後拡散するドーパントをマスク出来る厚さであれば良く、５００ｎｍ以上とするのがより好ましい。このような厚さとすれば、ドーパントの拡散方法にガラスデポジション等を用いた場合でも、酸化膜中でのドーパントの拡散をより効果的に抑制することができるからである。
種々の条件に応じて、その都度、酸化膜１２の適切な形成方法を適宜決定することができる。

次に、この酸化膜１２の一部を除去し、ドーパント拡散のための窓部１５を形成する。
例えばフォトリソグラフィーにより、レジストに酸化膜１２の窓開け用のパターンを形成し、これをマスクとしてエッチングによって窓部１５の部分の酸化膜１２を除去する。
酸化膜１２のエッチングはドライエッチングでも、ＨＦ（フッ化水素、フッ酸）をベースにしたウエットエッチングでも良い。ドライエッチングであれば、より微細なパターンまで加工が可能である。一方、ウエットエッチングであれば、ドライエッチングで問題となり得るプラズマダメージの発生を防ぐことができる。
このような酸化膜１２の窓開け工程も、各条件に応じて適切な方法により行うことができる。

そして、酸化膜１２への窓開けが完了した後、ドーパントの拡散を行う。
評価する半導体基板１１の導電型とは異なるドーパントを、窓部１５を通して半導体基板１１内に拡散し、アニール処理を施してＰＮ接合を形成する。このドーパント拡散は、イオン注入、ガラスデポジション、塗布拡散等、各種の手法を用いて行うことができ、拡散方法は特に限定されない。

ＰＮ接合深さはアニール条件に依存するため、例えば予備実験を行っておき、所望の深さになるように時間を調整することにより、その接合深さを調節することができる。
また、拡散後のドーパントの最表面濃度であるが、例えば１×１０^２０／ｃｍ^３程度の高濃度になるようにすると、この後に行うリーク電流測定時のための電極１４を形成しなくとも、拡散最表層をそのまま電極として使える利点がある。ただし、当然、拡散部１３の上に電極１４を形成しても良い。

図３に示した構造は基本的なＰＮ構造であり、周辺が酸化膜１２で被覆されており、表面は安定していると考えられる。ただし、この構造の場合、マスクとしての酸化膜１２のもつプラス電荷による表面発生電流が大きく、結果に大きな影響を与えることが多く、注意が必要である。

本発明では、測定用素子として形成するＰＮ接合を、単純な構造とすることがより好ましい。単純な構造のＰＮ接合が好ましい理由は、複雑な測定用素子の構造を作製するような工程であれば熱履歴も複雑になり、リーク電流の発生原因の追究が困難になるからである。

この単純な構造のＰＮ接合としては、他に例えば、図５に示すメサ構造のＰＮ接合がある。
メサ構造のＰＮ接合の形成方法は、以下の通りである。

まず、評価する半導体基板４１を準備する。評価する半導体基板４１の導電型とは異なるドーパントを拡散し、アニール処理を施して拡散層を形成し、ＰＮ接合を形成する。このドーパント拡散は、イオン注入、ガラスデポジション、塗布拡散等、各種の手法を用いて行うことができ、拡散方法は特に限定されない。

ＰＮ接合深さはアニール条件に依存するため、例えば予備実験を行っておき、所望の深さになるように時間を調整することにより、その接合深さを調節することができる。
また、拡散後のドーパントの最表面濃度であるが、例えば１×１０^２０／ｃｍ^３程度の高濃度になるようにすると、この後に行うリーク電流測定時のための電極を形成しなくとも、拡散最表層をそのまま電極として使える利点がある。ただし、当然、拡散部の上に電極を形成しても良い。

次に、フォトリソグラフィーによりパターンを形成し、エッチングにより拡散部４３を残すことにより、図５に示すメサ構造を作製する。このエッチングはドライエッチングでも、ＨＦ、硝酸をベースにしたウエットエッチングでも良い。ドライエッチングであれば、より微細なパターンまで加工が可能である。一方、ウエットエッチングであればプラズマダメージの発生を防ぐことができる。

このように作製したメサ構造であれば、周辺酸化膜による発生電流は抑えられるが、半導体基板４１の半導体材料（半導体基板４１がシリコンウェーハである場合にはシリコン）がむき出しになっていることもあり、表面が不安定である。そのため表面発生電流が時間とともに変化するような傾向が見られることがある。この様子を図７に示す。ＨＦ処理後時間とともにリーク電流が変化することが分かる。これをＳＣ−１洗浄により表面安定化処理したときの経時変化を図８に示す。この場合、表面安定化処理を行わない場合と比べて、リーク電流の変動が抑えられていることが分かる。

以上のような理由により、リーク電流の測定の前に、半導体基板の表面に表面安定化処理（表面パッシベーション処理）を行うことが好ましい。これは、リーク電流測定においては、表面発生電流が一定であること、すなわち安定していることが肝要であるからである。ここでいう安定化処理は、ＳＣ−１洗浄やその他薬品による安定化処理（パッシベーション処理）があるが、必ずしもそのような化学的な安定化（ケミカル安定化）に限定されるものではない。

ここでメサ構造での表面発生電流について図６を参照して説明する。図６（ａ）に示すように、化学的な安定化により、メサ構造の表面に酸化膜４２が薄く形成されたとすると、図６（ｂ）に示すような、通常の酸化膜に窓開けをしたＰＮ構造をモデルとして利用できる。このモデルでは、化学的な安定化により形成された酸化膜（化学酸化膜）４２による効果を、電界誘起型接合によるものと考えることができる。すなわち、このモデルでは、半導体基板４１’の表面に、窓開けされた酸化膜４２’が形成されており、窓部から拡散層４３’が形成されており、仮想的な電極４７、４８により電界が誘起されている接合と考えることができる。なお、図６（ａ）のＰＮ接合による空乏層４６は、図６（ｂ）のモデルでは、図示した空乏層４６’のように酸化膜４２’との界面にも延びている。
このようなモデルを考えたとき、表面発生電流は下記の式（３−１）及び式（３−２）で示すことができる。

ここで、
ｑ ： 電子電荷量 １．６×１０^−１９（Ｃ）
ｎ_ｉ ： 真性キャリア濃度
τ_０Ｆ ： 逆バイアス空乏層内の実効寿命
ｘ_ｄ ： 表面空乏層幅
Ａ_ｓ ： 空乏化した表面の面積
Ｓ_０ ： 表面再結合速度
である。

式（３−１）で表される電流成分Ｉ_ｇｅｎＦは、電界誘起部の空乏領域４６’で発生する電流を示し、表面空乏層幅ｘ_ｄに依存する。この表面空乏層幅ｘ_ｄは主に酸化膜４２’中の固定電荷によって決められるため、ＰＮ接合の接合リーク電流測定時は一定とすることができるので、式（３−１）で表される電流成分Ｉ_ｇｅｎＦも接合リーク電流測定時はほとんど変化しないとすることができる。

式（３−２）で表される電流成分Ｉ_ｇｅｎｓは、表面で発生する電流を示し、表面再結合速度Ｓ_０に依存する。酸化膜４２’との界面が表面再結合速度Ｓ_０に影響するが、安定化処理を行うことで、測定中であればこれらはほとんど変化しないとすることができる。従って、この電流成分Ｉ_ｇｅｎｓも、ＰＮ接合の接合リーク電流測定時はほとんど変化しないとすることができる。

言い換えれば、メサ構造のＰＮ接合において、表面を化学的に安定化した際には、主に酸化膜中の固定電荷が表面空乏層幅ｘ_ｄを決め、安定化による酸化膜との界面が表面再結合速度Ｓ_０に影響するが、安定化処理を行うことで、測定中であればこれらはほとんど変化せず、ほぼ一定とみなすことができる。

以上をまとめると、逆方向リーク電流は下記式（４）のように記述することが可能である。

ここで、各記号の意味は、上記した通りである。

上記式（４）のうち、右辺の第１項は発生電流Ｉ_ｇであり、空乏層幅Ｗに依存し、すなわち、印加電圧に依存する。また、欠陥の存在で変化する電流成分である。
また、上記式（４）のうち、右辺の第２項は拡散電流Ｉ_ｄｉｆｆであり、印加電圧に依存しない、ウェーハ固有の電流成分である。
また、上記式（４）のうち、右辺の第３項及び第４項は表面の影響による表面発生電流であり、印加電圧には依存しない、表面に固有の電流成分である。

従って、以下に示す方法で、評価に用いるためのリーク電流値を算出すれば、表面の影響を差し引くことが可能になる。
まず、ＰＮ接合による内部電界と同等の第一の電圧Ｖ_１をＰＮ接合に印加してリーク電流を測定し、第一のリーク電流値Ｉ_１を得る。また、第一の電圧Ｖ_１よりも高い第二の電圧Ｖ_２をＰＮ接合に印加してリーク電流を測定し、第二のリーク電流値Ｉ_２を得る。なお、第一の電圧Ｖ_１の印加による第一のリーク電流値Ｉ_１の測定と、第二の電圧Ｖ_２の印加による第二のリーク電流値Ｉ_２の測定とは、どちらを先に行っても構わない。

このようにして得られた、Ｖ_１、Ｉ_１、Ｖ_２、Ｉ_２の値から、評価に用いるリーク電流値Ｉを、下記式（５）に従って算出する。
Ｉ＝Ｉ_２−（Ｖ_２／Ｖ_１）^１／２×Ｉ_１ …式（５）

Ｉ_２と、（Ｖ_２／Ｖ_１）^１／２×Ｉ_１とで差分を取る理由を図２を参照して説明する。空乏層の広がりに依存した成分は、印加電圧の平方根に比例するため、外乱要因、すなわち結晶欠陥等がなければ、傾きは図２に示したように１／２になる。一方で、結晶欠陥等があれば、この傾きよりも急激になる。上記のように差分を取って算出したリーク電流値Ｉにより半導体基板を評価することで、この外乱要因、すなわち結晶欠陥等の影響を拡大し、表現することが可能になる。

本発明の半導体基板の評価方法であれば、測定用素子としてのＰＮ接合が単純な構造であっても、データ解析を工夫することで、表面発生電流の問題や、基板抵抗をどう処理するかなどの問題を回避して、安定した測定が可能になり、デバイス活性領域を感度良く評価することが可能になる。

本発明に係る半導体基板の評価方法で評価され、該評価により欠陥が検出されない半導体基板であれば、表面品質が非常に良好であり、高品質の半導体基板であるので、そのような半導体基板を用いて半導体デバイスを製造すれば、各種デバイスの特性向上、例えばＤＲＡＭやＦＡＬＳＨメモリの信頼性向上に大きく寄与することができる。

以下、本発明を実施例及び比較例を挙げて具体的に説明するが、これらは本発明を限定するものではない。
（実施例）
測定対象の半導体基板としては、導電型Ｐ型、直径２００ｍｍ、結晶方位＜１００＞であるシリコンウェーハを用いた。なお、このウェーハをＰ型にするためのドーパントとしてボロンを用い、基板抵抗は１０Ω・ｃｍとした。

このシリコンウェーハに対し、ＰＯＣｌ_３を原料にしてリンガラスを堆積させ、引き続き、１０００℃、窒素アニールを１時間行ったのち、リンガラスをＨＦで除去してＰＮ接合を形成した。この後、０．５ｍｍ角のパターンを、多数配置したマスクを用いて、フォトリソグラフィー、エッチングを行い、０．５ｍｍ角のメサ構造を作製した。

その後、このシリコンウェーハを、ＳＣ−１洗浄により安定化処理した後に、リーク電流測定を実施した。
まず、０．０５Ｖ（第一の電圧Ｖ_１）を印加したときのリーク電流（第一のリーク電流値Ｉ_１）を測定した。
次に、１０Ｖ（第二の電圧Ｖ_２）を印加し再度リーク電流（第二のリーク電流値Ｉ_２）を測定した。
これらの値から、式（５）に従って評価対象のシリコンウェーハのリーク電流Ｉを算出した。
すなわち、１０Ｖを０．０５Ｖで除したときの数値の平方根を取って、０．０５Ｖのときのリーク電流の積をとり、この数値を１０Ｖのときのリーク電流値から引き算をした。これにより表面近傍の欠陥起因の発生電流値を求めることができた。このようにして求めたリーク電流のウェーハ面内分布を図９（ａ）に示す。図９（ａ）中、５、６で示す領域がリング状となっている。別の手法（赤外線を使った結晶欠陥評価装置）で結晶欠陥の存在が確認された領域は図９（ａ）の５、６で示した領域と一致していることがわかった。

（比較例）
一方の比較例では、以下のように被測定半導体基板及びメサ構造の形成は、実施例と同様に従来どおりで行ったが、測定データは差分処理をせず、リーク電流そのままの数値を使用した。
測定対象の半導体基板としては、導電型Ｐ型、直径２００ｍｍ、結晶方位＜１００＞であるシリコンウェーハを用いた。なお、このウェーハをＰ型にするためのドーパントとしてボロンを用い、基板抵抗は１０Ω・ｃｍとした。

このシリコンウェーハに対し、ＰＯＣｌ_３を原料にしてリンガラスを堆積させ、引き続き、１０００℃、窒素アニールを１時間行ったのち、リンガラスをＨＦで除去してＰＮ接合を形成した。この後、０．５ｍｍ角のパターンを、多数配置したマスクを用いて、フォトリソグラフィー、エッチングを行い、０．５ｍｍ角のメサ構造を作製した。

その後、このシリコンウェーハを、ＳＣ−１洗浄により安定化処理した後に、リーク電流測定を実施した。測定したリーク電流のウェーハ面内分布を図９（ｂ）に示す。
実施例に比べて、ウェーハ面内のリーク電流がほとんど均一であり、表面発生電流その他の影響が大きく、表面近傍の発生電流について十分な測定感度がないことが分かる。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１１…半導体基板、 １２…酸化膜、 １３…拡散部、 １４…電極、 １５…窓部、
２１…Ｐ型領域、 ２２…空乏層、 ２３…Ｎ型領域、
４１…半導体基板、 ４２…酸化膜、 ４３…拡散部、 ４６…空乏層、
４１’…半導体基板、 ４２’…酸化膜、 ４３’…拡散部、 ４６’…空乏層、
４７、４８…仮想的な電極。

Claims (4)

1. 半導体基板をリーク電流により評価する方法であって、少なくとも、
   前記半導体基板の表面部にＰＮ接合を形成する工程と、
   前記ＰＮ接合による内部電界と同等の第一の電圧Ｖ_１を前記ＰＮ接合に印加してリーク電流を測定し、第一のリーク電流値Ｉ_１を得る工程と、
   前記第一の電圧Ｖ_１よりも高い第二の電圧Ｖ_２を前記ＰＮ接合に印加してリーク電流を測定し、第二のリーク電流値Ｉ_２を得る工程と、
   リーク電流値Ｉを、計算式Ｉ＝Ｉ_２−（Ｖ_２／Ｖ_１）^１／２×Ｉ_１に従って算出する工程と
   を含み、前記算出したリーク電流値Ｉにより前記半導体基板を評価することを特徴とする半導体基板の評価方法。
2. 前記半導体基板にＰＮ接合を形成した後、前記リーク電流の測定の前に、前記半導体基板の表面に表面安定化処理を行うことを特徴とする請求項１に記載の半導体基板の評価方法。
3. 前記評価する半導体基板をシリコンウェーハとすることを特徴とする請求項１又は請求項２に記載の半導体基板の評価方法。
4. 半導体デバイスの製造方法であって、少なくとも、請求項１ないし請求項３のいずれか一項に記載の半導体基板の評価方法により半導体基板を評価し、該評価により欠陥が検出されない半導体基板を用いて半導体デバイスを製造することを特徴とする半導体デバイスの製造方法。

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