TWI521217B - An evaluation method for a semiconductor substrate, a semiconductor substrate for evaluation, and a semiconductor device - Google Patents

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Description

半導體基板之評價方法、評價用半導體基板、半導體裝置
本發明係關於一種半導體基板之評價方法，特別是矽晶圓之表層附近的電氣特性之評價方法以及半導體基板及半導體裝置，尤其是關於一種半導體基板之接合漏流評價方法與該評價方法中所使用之半導體基板及半導體裝置。
隨著記憶體、CCD等固體攝像元件等半導體裝置之微細化、高性能化，為了提高其等之製品良率，要求作為材料之矽晶圓亦高品質化，且不斷開發出應對該要求之各種矽晶圓。固體攝像元件中，矽基板之品質會產生較大之影響，尤其是推測會對製品特性造成直接影響之晶圓表層部的結晶性較為重要。作為改善表層品質之方法，有以下方法：1)於包含惰性氣體或氫之環境中進行高溫處理；2)藉由改善提拉條件而減少原生(Grown-in)缺陷；3)開發磊晶成長晶圓等。
尤其是固體攝像元件係將光轉換成電訊號，故而係使光射入至半導體內部，由所產生之電訊號構築影像。因此，最表面之品質自不待言，距離表面數μm左右的深度之品質亦非常重要。
另外，作為矽晶圓之表面品質的電氣特性之評價方法，已知有氧化膜耐壓(GOI)評價。該氧化膜耐壓(GOI)評價係於矽表面藉由熱氧化而形成閘極氧化膜，且於其上形成電極，藉此對作為絕緣體之矽氧化 膜施加電應力，根據其絕緣程度而評價矽表面品質。即，若原來之矽表面存在缺陷或金屬雜質，則該缺陷或金屬雜質會因熱氧化而被導入至矽氧化膜中，形成不均勻之絕緣體。亦即，若存在缺陷、雜質，則絕緣性降低，故而藉由觀察其絕緣性之降低程度而評價矽表面品質。
於實際器件中，GOI評價關係到MOSFET之閘極氧化膜可靠性，業界針對於改善該閘極氧化膜可靠性而開發出各種晶圓。GOI評價尤其是對關於與COP有關之原生缺陷的研究、晶圓、器件之改善提供了很大之幫助。但是，雖然於GOI中無問題但器件良率降低之情況當然有可能存在，特別是近年來隨著器件之高集成化，此種現象之數量不斷增多。尤其是於固體攝像元件中，有來自空乏層外之中性區域之擴散電流對器件良率造成影響等現象，根據其原理而考慮，認為必須減低起因於晶圓之漏流。
雖然面對上述問題進行了矽晶圓基板之開發、改善，但存在若不實際地製作固體攝像元件等器件並評價，則並無法判別效果之問題。因此，以往著眼於亦可稱作固體攝像元件之心臟部的受光部之結構，於晶圓面內形成pn接合，測定其漏流，藉此評價晶圓品質(例如參照專利文獻1)。於專利文獻1中，作為對形成於晶圓面內之pn接合之漏流進行測定的單元結構，揭示有具有保護環(guard ring)之結構。該結構係於pn接合之周圍部分設置保護環，利用該保護環將漏流之面積成分(由擴散電流及產生電流構成)與周圍成分(表面產生電流)分開。亦即，根據該結構，可藉由調整施加於保護環之電壓，而控制pn接合之周圍部分之空乏層寬度，從而抑制來自於其周圍部分之漏流。
專利文獻1：日本專利第3250158號公報
但是，習知之半導體基板之評價方法中，GOI中之評價區域(深度)至多不過表面數十nm，即便關於漏流，評價區域(深度)亦僅為1μm左右，未能進行反映較深區域之基板品質的評價。
本發明係鑒於上述問題研究而成者，故而其課題在於提供一種可對CCD、CMOS感測器等要求高良率之製品中使用的高品質晶圓之漏流特性高精度地進行評價的半導體基板之評價方法以及半導體基板及半導體裝置。
為解決上述課題，本發明之半導體基板之評價方法之特徵在於：於第1導電型半導體基板上成長與該半導體基板不同的第2導電型磊晶層，於該磊晶層中形成與該磊晶層相同的第2導電型之井，於該井之接合周圍設置通道阻絕層(channel stop layer)，於該井中使與該井不同的第1導電型摻雜物擴散而設置pn接合從而作為一電極，以上述半導體基板之未成長有磊晶層之面作為另一電極，將此視作一個單元，於上述半導體基板上形成多個該單元而用作TEG(Test Element Group，試驗元件組)，測定來自形成於各井中之空乏層及形成於磊晶層與半導體基板界面之空乏層此2個空乏層的接合漏流。
根據本發明之評價方法，為了對矽晶圓等半導體基板之電氣特性進行評價，成長與基板不同的導電型(第2導電型)磊晶層(EP層)。藉此，EP層與半導體基板之界面成為pn接合，藉由該pn接合可形成空乏層。又，形成與EP層相同的導電型之井，於該井中使與該井不同的第1導 電型摻雜物擴散而設置pn接合。藉此，可於井中形成空乏層。並且，將形成於井中之擴散層作為一電極，將半導體基板未成長有磊晶層之面作為另一電極而視作一個單元，使用由多個單元構成之TEG(試驗元件組)進行接合漏流評價。藉此，除表面附近之晶圓品質以外，亦可進行反映EP層與半導體基板之界面附近的較深區域之晶圓品質的高精度之晶圓評價(漏流特性評價)。
進而，於本發明中，由於在井之接合周圍設置有通道阻絕層，故而可防止因分離氧化膜或表面/界面位準等之影響而於井周圍產生寄生空乏電容。因此，可防止於測定接合漏流之時，將來自井周圍之漏流(周圍成分)亦測定在內。
另外，本發明中，係於上述半導體基板上成長上述磊晶層之後，於該磊晶層上形成具有開口部分之分離氧化膜，藉由離子注入而於上述開口部分正下方形成上述井，並且於上述分離氧化膜正下方藉由該離子注入所注入之摻雜物形成上述通道阻絕層。藉此，可利用同一步驟(離子注入步驟)形成井與通道阻絕層兩者，可使製造步驟變得簡單。
另外，於本發明之井形成時，係不形成上述分離氧化膜以外之氧化膜而直接進行離子注入，且該離子注入中之注入量係設定為不產生影響GOI(氧化膜耐壓)之缺陷的範圍內。
通常於井形成之離子注入之前，係如日本特開平6-163844號公報或日本特開平7-201974號公報所記載般，在分離氧化膜以外之部位形成薄的屏蔽氧化膜(screen oxide film)(熱氧化膜)。相對於此，根據本發明，係並不形成離子注入前之熱氧化膜(屏蔽氧化膜)而直接進行離子注 入，故而可免除形成屏蔽氧化膜之步驟，且可於消除了因離子注入而導入之缺陷(影響GOI之缺陷)的狀態下進行晶圓評價。
另外，本發明中，較佳為上述井上之電極之電極面積為4mm2以下。藉此，可將測定接合漏流時之位置解析度確保為較高，可防止測定漏流時之電流值變得過大。
另外，本發明中，較佳為上述井的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度為2μm以下，於上述井內部形成之擴散層的摻雜物濃度為1×1018atoms/cm3~5×1020atoms/cm3且深度為1μm以下，上述通道阻絕層的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度為0.5μm以下。根據本發明者之見解，藉由設定為該等數值範圍內，可高精度地測定接合漏流。
本發明之評價用半導體基板之特徵在於：於第1導電型之半導體基板上成長與該半導體基板不同的第2導電型磊晶層，於該磊晶層中形成與該磊晶層相同的第2導電型之井，於該井之接合周圍設置通道阻絕層，於該井中使與該井不同的第1導電型摻雜物擴散，設置pn接合而作為一電極且以上述半導體基板之未成長有磊晶層之面作為另一電極而視作一個單元，於上述半導體基板上形成多個該單元而用作TEG(試驗元件組)。藉由本發明之評價用半導體基板，可獲得與本發明之半導體基板之評價方法相同的效果。
本發明之半導體裝置之特徵在於：於第1導電型之半導體基板上成長與該半導體基板不同的第2導電型磊晶層，於該磊晶層中形成與該磊晶層相同的第2導電型之井，於該井之接合周圍設置通道阻絕層，於 該井中使與該井不同的第1導電型摻雜物擴散，設置pn接合而作為一電極且以上述半導體基板之未成長有磊晶層之面作為另一電極而視作一個單元。藉由本發明之半導體裝置，可獲得與本發明之半導體基板之評價方法相同的效果。
如上所述，根據本發明(半導體基板之評價方法、評價用半導體基板、半導體裝置)，可對CCD、CMOS感測器等要求高良率之製品中使用的高品質晶圓之漏流特性簡便且高精度地進行評價。
1‧‧‧EP基板(半導體基板)
2‧‧‧EP層(磊晶層)
3、7‧‧‧pn接合
4、8‧‧‧空乏層
5‧‧‧井
6‧‧‧擴散層
9‧‧‧分離氧化膜
10‧‧‧通道阻絕層
20‧‧‧單元(半導體裝置)
100‧‧‧矽晶圓(評價用半導體基板)
圖1係矽晶圓100之俯視圖。
圖2係以示意方式表示單元20之剖面結構的圖。
圖3A係表示單元之製造步驟中EP層成長步驟的圖。
圖3B係表示單元之製造步驟中遮罩氧化膜形成步驟的圖。
圖3C係表示單元之製造步驟中開口步驟的圖。
圖3D係表示單元之製造步驟中離子注入步驟的圖。
圖3E係表示單元之製造步驟中接合層擴散步驟的圖。
圖4A係表示實施例1之結構的表面側之漏流測定結果的圖。
圖4B係表示實施例1之結構的背面側之漏流測定結果的圖。
圖5係表示比較例1之結構之漏流測定結果的圖。
圖6係表示比較例2之結構之漏流測定結果的圖。
圖7係表示習知之具有保護環31之單元30的圖。
以下，參照圖式對本發明之實施形態進行說明。圖1係表示作為本發明之評價用半導體基板之矽晶圓100的俯視圖。圖2係圖1之部位101處之II-II剖面圖，示出作為本發明之半導體裝置的接合漏流測定用單元20之接合結構(剖面結構)。再者，圖7中示出習知(日本專利第3250158號公報)之單元30的接合結構(具有保護環31之結構)。圖2之單元20係形成於圖1之矽晶圓100之面內的多個部位。由該等多個單元20構成用以進行矽晶圓100之品質評價的TEG(試驗元件組)。再者，圖1之部位101係自形成有單元20之多個部位中任意選擇的一個部位。圖2之單元20之接合結構與習知之接合結構30(參照圖7)的最大差異在於，於單元20中，在表層附近以及EP層/EP基板界面此2個部位存在空乏層。以下，對單元20之接合結構進行詳細說明。
圖2之單元20係以包含下述者之形式而構成：EP基板1；形成於該EP基板1上之磊晶層(EP層)2；形成於該EP層2之表層附近之井5；形成於該井5中之擴散層6；及形成於井5之接合周圍的分離氧化膜9之正下方的通道阻絕層10。該單元20之特徵在於，第一，變換EP基板1與EP層2之導電型。亦即，EP層2之導電型與EP基板1不同。因此，於EP基板1與EP層2之界面3形成pn接合，且形成由該pn接合所引起之空乏層4。另外，EP層2之摻雜物濃度小於EP基板1之摻雜物濃度。藉此，可使空乏層4擴展至EP層2側，其結果，可進行EP層2之品質評價。
井5係形成於分離氧化膜9之開口部分91正下方。該井5與EP層2為相同之導電型。並且，井5之濃度(井濃度)為單元20之特徵之一。亦即，井5在1×1016atoms/cm3~1×1017atoms/cm3之範圍內。尤其 是於注入硼離子而形成井5之情形時，若濃度過高，則會因離子注入而形成位錯，從而容易於井5中形成缺陷。當然，若濃度過低，則會受原本之基板電阻(EP基板1之電阻)之影響，而難以進行穩定之漏流測定。若在本發明人等所發現的上述範圍內，則不會產生位錯，可實現穩定之測定。另外，井5之深度較佳為2μm以下。
再者，分離氧化膜9係形成於EP層2上(精確而言擴散層6及通道阻絕層10上)之用以將單元20與其他部分絕緣分離的氧化膜。該分離氧化膜9之厚度係考慮後述之通道阻絕層10而設定。
擴散層6係形成於井5中(遍及自井5之表面至井5內部之某一深度的範圍而形成)，使與井5不同的導電型摻雜物擴散而成之層。由於井5(除擴散層6以外之部分)與擴散層6為相互不同之導電型，故而其等之界面7成為pn接合。因此，於井5內形成由pn接合7所引起之空乏層8。擴散層6之摻雜物濃度較佳為1×1018atoms/cm3~5×1020atoms/cm3之範圍。另外，擴散層6之深度較佳為1μm以下。藉由使擴散層6之摻雜物濃度或深度在上述範圍內，可設定適於測定接合漏流之空乏層8。再者，以下將井5中除擴散層6以外之部分以符號「51」表示，且將該符號「51」之部分稱為非擴散層。
另外，將擴散層6作為單元20之一電極。該作為電極之擴散層6之面積(pn接合7之面積)較佳為10mm2以下，更佳為4mm2以下。若電極面積大於4mm2，則有測定漏流時之位置解析度降低，漏流之值變得過大之情形。其結果，難以顯現出晶圓品質較差時之漏流與品質良好時之漏流的差。再者，相反地若電極面積過小，則有漏流之值變得過小之情形， 難以準確地判定晶圓品質之優劣。因此，電極面積之下限係適宜地設定為不使漏流之值變得過小。
通道阻絕層10係形成於井5之接合周圍(pn接合7之周緣部周圍)。換而言之，通道阻絕層10係形成於分離氧化膜9之正下方。該通道阻絕層10係與非擴散層51為同一摻雜物、即與非擴散層51為同一導電型之層。通道阻絕層10之摻雜物濃度較佳為1×1016atoms/cm3~1×1017atoms/cm3之範圍。另外，通道阻絕層10之深度較佳為0.5μm以下。利用通道阻絕層10，可防止因分離氧化膜9或表面/界面位準等之影響而於井5周圍產生寄生空乏電容。其結果，可防止於測定接合漏流之時，將來自井5周圍之漏流(周圍成分)亦測定在內。另外，藉由使通道阻絕層10之摻雜物濃度或深度在上述範圍內，可避免因後述之形成通道阻絕層10時之離子注入而產生影響GOI(氧化膜耐壓)之缺陷。
具有以上所說明之構成的單元20係如上所述般以擴散層6作為一電極，以EP基板1之未成長有EP層2之面1a(以下，稱為背面)作為另一電極而用於接合漏流測定。具體而言，對表面6a側及背面1a側均施加等電位且逆向偏壓(相對於各pn接合7、3之逆向偏壓)。繼而，監測於表面6a及背面1a各端子中流動之電流，作為於2個空乏層4、8中流動之接合漏流(空乏層中之產生-複合電流)。根據本發明之結構，可對表面6a附近(空乏層8)、以及位於較其深之位置的EP層2與EP基板1之界面(空乏層4)此2個部位之空乏品質進行測定。因此，可精度良好地進行矽晶圓100之評價。
其次，說明單元20之製造方法。圖3A~圖3E係表示單元 20之製造步驟之一例的流程圖。首先，於EP基板1上磊晶成長EP層2(圖3A之EP層成長步驟)。獲得以該等EP基板1、EP層2作為品質評價對象之被評價基板。繼而，於該被評價基板上(EP層2上)形成作為遮罩之遮罩氧化膜90(圖3B之遮罩氧化膜形成步驟)。該遮罩氧化膜90可為熱氧化亦可為CVD，但應注意以下方面。亦即，之後為了形成井會進行離子注入，須以使此時之離子少量地通過遮罩氧化膜90而形成通道阻絕層之方式設定遮罩氧化膜90之厚度。該厚度依賴於構成離子之元素、或離子注入條件(加速電壓等)，故而必須採用適合於步驟、設備之值。
其次，對遮罩氧化膜90進行光微影，且對遮罩氧化膜90藉由乾式蝕刻或濕式蝕刻而進行開口處理(圖3C之開口步驟)。此時，開口部分91係相當於圖2之pn接合7之接合面積(電極面積)。因此，開口部分91之面積係設定為使接合面積較理想為滿足4mm2以下。再者，遮罩氧化膜90之除開口部分91以外之部分成為分離氧化膜9。
其次，藉由離子注入，於EP層2中注入與EP層2為相同導電型之離子13(摻雜物)(圖3D之離子注入步驟)。此時，可於開口部分91之正下方以及分離氧化膜9之正下方形成離子注入層12。該離子注入層12中，形成於開口部分91之正下方之層5發揮作為井之功能，形成於分離氧化膜9之正下方之層10發揮作為通道阻絕層之功能。再者，該井5相當於圖2之形成擴散層6之前之井。另外，通道阻絕層10係藉由使離子13通過分離氧化膜9，即利用自對準(self alignment)而形成。另外，於圖3D之步驟中，係不形成分離氧化膜9以外之氧化膜(用作屏蔽氧化膜之熱氧化膜等)而直接進行離子注入。藉此，可實現製造步驟簡單化。另外，離 子注入中之劑量係設定為滿足不產生影響GOI(氧化膜耐壓)之缺陷的範圍，亦即滿足上述之井5之摻雜物濃度的較佳範圍(1×1016atoms/cm3~1×1017atoms/cm3之範圍)。進而，離子注入中之加速電壓係考慮分離氧化膜9之厚度等，設定為可形成通道阻絕層10。實施離子注入之後，進行恢復退火。
其次，為了於井5內形成pn接合，而使與井5不同的導電型元素擴散，形成擴散層6(圖3E之擴散步驟)。此時之擴散可為離子注入亦可為塗布擴散。其中，於採用離子注入之情形時，可兼有因圖3E之離子注入而進行之恢復熱處理、與因圖3D之離子注入而進行之恢復熱處理(恢復退火)。經過以上之各步驟，可完成於2處位置具有pn接合3、7之單元20(參照圖3E)。
實施例1
為確認本發明之效果而進行以下實驗。再者，本發明並不限定於下述實施例。以電阻率10Ω．cm之摻硼200mmΦ矽晶圓(對應圖2之EP基板1)作為材料，首先將其放入至預先瞭解存在重金屬污染之磊晶爐中，成長摻雜有磷之EP層。此時之EP層係設為厚度10μm、電阻率10Ω．cm。藉由高溫(Pyro)環境1000℃、90分鐘之處理而於該基板上形成200nm之氧化膜。之後，塗布抗蝕劑，進行光微影。此次係選擇負型抗蝕劑。於遮罩中準備各種面積之開口部，設法使得可測定接合漏流之面積相依性。另外，亦準備面積相同而周圍長度變化者。利用緩衝HF溶液對該具有抗蝕劑之晶圓的氧化膜進行蝕刻，以硫酸-過氧化氫混合液除去抗蝕劑後，實施RCA洗浄。對該晶圓以加速電壓55KeV、劑量2×1012atoms/cm2注入硼離子， 形成井及通道阻絕層。再者，此時之劑量2×1012atoms/cm2為使井之峰值濃度達到1×1017atoms/cm3之劑量。然後，於1000℃、氮環境下實施恢復退火後，塗布擴散磷酸玻璃，使磷自表面擴散，藉此於井內形成pn接合。
將該結構之漏流測定結果(漏流之分佈結果)示於圖4A、圖4B中。再者，圖4A係表示對本發明之晶圓100之表面102側之電極(圖2之井5側之電極)施加3V之逆向偏壓時，於井5側之電極中流動之漏流的測定結果。另外，圖4B係表示對晶圓100之背面103側之電極(圖2之EP基板1之背面1a)施加3V之逆向偏壓時，於背面1a側之電極中流動之漏流的測定結果。另外，圖4A、圖4B為格子狀之圖，係於各格子中分別形成單元20(參照圖2)，且表示對各格子分別測定漏流時之結果。圖4A、圖4B中係以顏色深淺來表示漏流大小，顏色越深則漏流越大。
圖4A中係觀察來自井5內之空乏層8(參照圖2)之漏流，圖4B中係觀察EP層2與EP基板1之界面之空乏層4(參照圖2)。比較圖4A與圖4B，發現於晶圓100之中心附近之區域104中存在差異。具體而言，與圖4A之區域104相比較，圖4B之區域104中包含漏流較大之區域105(顏色較深之區域)。據此，可認為圖4B中成功地捕捉到了距離晶圓100之表層較深之區域(EP層2與EP基板1之界面附近)的缺陷(EP層之重金屬污染)。
如此，根據實施例1之結構，可對晶圓100之表層附近之品質以及距離晶圓100之表層較深之區域之品質進行評價。另外，圖4A、圖4B之區域中的最薄部分150為7.00E-11，據此可知利用實施例1之結構，可以微微安(pA)水準測定接合漏流。
比較例1
為與本發明進行比較，以如下方式製作漏流測定用單元結構。以電阻率10Ω．cm之摻硼200mmΦ矽晶圓作為材料，首先將其放入至預先瞭解存在重金屬污染之磊晶爐中，成長摻雜有硼之EP層。亦即，使矽晶圓(EP基板)與EP層為相同的導電型。除此以外設為與實施例1之製造條件相同，製作無圖2之結構之EP層2/EP基板1界面之空乏層4的單元結構。
將該結構之漏流測定結果示於圖5。未能獲得晶圓面內如因污染所引起之特徵性分佈。亦即，利用該比較例1之結構無法成功地捕捉到EP層之重金屬污染。
比較例2
其次，製作不具有圖2之通道阻絕層10的結構(其他部分與圖2之結構相同)，作為比較例2。具體而言，以電阻率10Ω．cm之摻硼200mmΦ矽晶圓作為材料，首先將其放入至預先瞭解存在重金屬污染之磊晶爐中，成長摻雜有磷之EP層。此時之EP層係設為厚度10μm、電阻率10Ω．cm。其次，藉由高溫環境1000℃、300分鐘之處理形成800nm之氧化膜。亦即，比較例2之氧化膜比實施例1厚。之後，塗布抗蝕劑，進行光微影。利用緩衝HF溶液對該具有抗蝕劑之晶圓的氧化膜進行蝕刻，以硫酸-過氧化氫混合液除去抗蝕劑後，實施RCA洗浄。對該晶圓以加速電壓55KeV、劑量2×1012atoms/cm2注入硼離子。於該加速電壓下，硼無法通過800nm之氧化膜，未形成接合周圍之通道阻絕層。然後，於1000℃、氮環境下進行恢復退火後，塗布擴散磷酸玻璃，使磷自表面擴散，藉此形成接 合。
將該結構之漏流測定結果示於圖6。可知由於無通道阻絕層，漏流水準整體提高，不適於評價。
如以上所說明般，根據本實施形態之單元以及形成多個該單元而用作TEG之矽晶圓，可對來自形成於晶圓之表層附近以及距離表層較深之區域之2個空乏層的漏流進行測定。因此，除矽晶圓100之表層附近以外，亦可對距離表層較深之區域之晶圓品質進行評價。
再者，本發明之半導體基板之評價方法、評價用半導體基板及半導體裝置並不限定於上述實施形態，而可於不脫離申請專利範圍之記載的範圍內進行各種變更。例如，上述實施例1中係說明EP基板為p型，EP層為n型之例，但亦可形成為EP基板為n型，EP層為p型之結構。
1‧‧‧EP基板(半導體基板)
1a‧‧‧背面
2‧‧‧EP層(磊晶層)
3、7‧‧‧pn接合
4、8‧‧‧空乏層
5‧‧‧井
6‧‧‧擴散層
6a‧‧‧表面
9‧‧‧分離氧化膜
10‧‧‧通道阻絕層
20‧‧‧單元(半導體裝置)
51‧‧‧非擴散層
91‧‧‧開口部分

Claims (11)

  1. 一種半導體基板之評價方法，於第1導電型半導體基板上成長與該半導體基板不同的第2導電型磊晶層，於該磊晶層中形成與該磊晶層相同的第2導電型之井，於該井之接合周圍設置通道阻絕層，於該井中使與該井不同的第1導電型摻雜物擴散而設置pn接合從而作為一電極，以該半導體基板未成長有磊晶層之面作為另一電極，將此視作一個單元，於該半導體基板上形成多個該單元而用作TEG(Test Element Group，試驗元件組)，測定來自形成於各井中之空乏層及形成於磊晶層與半導體基板界面之空乏層此2個空乏層的接合漏流，該井的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3。
  2. 如申請專利範圍第1項之半導體基板之評價方法，其中，於該半導體基板上成長該磊晶層之後，於該磊晶層上形成具有開口部分之分離氧化膜，藉由離子注入，於該開口部分正下方形成該井，並且於該分離氧化膜正下方藉由該離子注入所注入之摻雜物形成該通道阻絕層。
  3. 如申請專利範圍第2項之半導體基板之評價方法，其中，於該井形成時，不形成該分離氧化膜以外之氧化膜而直接進行離子注入，該離子注入中之注入量係設在不產生影響GOI(氧化膜耐壓)之缺陷的範圍。
  4. 如申請專利範圍第1至3項中任一項之半導體基板之評價方法，其中，該井上之電極的電極面積在4mm2以下。
  5. 如申請專利範圍第1至3項中任一項之半導體基板之評價方法，其中，該井的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度在2μm以下，形成於該井內部之擴散層的摻雜物濃度為1×1018atoms/cm3~ 5×1020atoms/cm3且深度在1μm以下，該通道阻絕層的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度在0.5μm以下。
  6. 一種評價用半導體基板，於第1導電型半導體基板上成長與該半導體基板不同的第2導電型磊晶層，於該磊晶層中形成與該磊晶層相同的第2導電型之井，於該井之接合周圍設置通道阻絕層，於該井中使與該井不同的第1導電型摻雜物擴散而設置pn接合從而作為一電極，以該半導體基板未成長有磊晶層之面作為另一電極，將此視作一個單元，於該半導體基板上形成多個該單元而用作TEG(Test Element Group)，該井的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3。
  7. 如申請專利範圍第6項之評價用半導體基板，其中，該井上之電極的電極面積在4mm2以下。
  8. 如申請專利範圍第6或7項之評價用半導體基板，其中，該井的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度在2μm以下，形成於該井內部之擴散層的摻雜物濃度為1×1018atoms/cm3~5×1020atoms/cm3且深度在1μm以下，該通道阻絕層的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度在0.5μm以下。
  9. 一種半導體裝置，於第1導電型半導體基板上成長與該半導體基板不同的第2導電型磊晶層，於該磊晶層中形成與該磊晶層相同的第2導電型之井，於該井之接合周圍設置通道阻絕層，於該井中使與該井不同的第1導電型摻雜物擴散而設置pn接合從而作為一電極，以該半導體基板未成長有磊晶層之面作為另一電極，將其視作一個單元，該井的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3。
  10. 如申請專利範圍第9項之半導體裝置，其中，該井上之電極的電極面積在4mm2以下。
  11. 如申請專利範圍第9或10項之半導體裝置，其中，該井的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度在2μm以下，形成於該井內部之擴散層的摻雜物濃度為1×1018atoms/cm3~5×1020atoms/cm3且深度在1μm以下，該通道阻絕層的摻雜物濃度為1×1016atoms/cm3~1×1017atoms/cm3且深度在0.5μm以下。
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