CN114883213A - 半导体工艺的集成化监测方法 - Google Patents

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Abstract

本发明提供了一种半导体工艺的集成化监测方法,包括:提供一衬底,在衬底上执行外延层生长工艺,以在所述衬底上形成外延层,所述外延层中掺杂有第一种类型的离子;测量所述外延层的电阻率,以监测所述外延层生长工艺是否正常,若所述外延层的电阻率正常,则执行下一步,若所述外延层的电阻率异常,则停止测试;执行离子注入工艺,以将部分厚度的外延层转为反型掺杂层,所述反型掺杂层中掺杂有第二种类型的离子,所述反型掺杂层与剩余的外延层形成PN结;执行退火工艺;以及,测量所述PN结的串联电阻,以监测所述离子注入工艺和/或所述退火工艺是否正常。将三种工艺集成在同一片衬底上,节省了成本,并且外延层是单晶,监控的准确性更高。

Description

半导体工艺的集成化监测方法
技术领域
本发明涉及半导体技术领域,特别涉及一种半导体工艺的集成化监测方法。
背景技术
半导体制造前段外延、离子注入及快速热退火设备通常采用量测监控晶圆(monitor wafer)电阻值来监控机台工艺的稳定性,确保产品的良率。众所周知,目前业界对外延(Epitaxy,EPI),离子注入(Implant,IMP)及快速热退火(rapid thermalprocessing,RTP)三种工艺大多采用单独监控工艺方式监控机台,每种监控工艺独立进行,每种工艺使用的监控晶圆都不能重复利用,需要的监控晶圆多,成本高。离子注入工艺和快速热退火工艺均需在监控晶圆上生长一层垫氧化层(pad oxide,POX)作为阻挡层,并在上面沉积一层多晶硅作为有源层,对有源层进行离子注入,并对晶圆进行退火激活,再通过测量晶圆多晶硅薄层上的串联电阻来反映离子注入工艺或者退火工艺是否正常,由于需在监控晶圆上生长一层垫氧化层作为阻挡层,并在上面沉积一层多晶硅作为有源层,垫氧化层和多晶硅有源层均会带来很多干扰因素,并且多晶硅有源层的均匀性较差,因此上述方式监控的可靠性效果相对较差。
发明内容
本发明的目的在于提供一种半导体工艺的集成化监测方法,以解决现有的外延生长工艺、离子注入工艺和快速热退火工艺的监测中成本高并且可靠性差的问题。
为解决上述技术问题,本发明提供一种半导体工艺的集成化监测方法,包括:
提供一衬底,在所述衬底上执行外延层生长工艺,以在所述衬底上形成外延层,所述外延层中掺杂有第一种类型的离子;
测量所述外延层的电阻率,以监测所述外延层生长工艺是否正常,若所述外延层的电阻率正常,则执行下一步,若所述外延层的电阻率异常,则停止测试;
执行离子注入工艺,以将部分厚度的外延层转为反型掺杂层,所述反型掺杂层中掺杂有第二种类型的离子,所述反型掺杂层与剩余的外延层形成PN结;
执行退火工艺;以及,
测量所述PN结的串联电阻,以监测所述离子注入工艺和/或所述退火工艺是否正常。
可选的,所述第一种类型的离子为N型离子,所述第二种类型的离子为P型离子。
可选的,所述第一种类型的离子为P型离子,所述第二种类型的离子为N型离子。
可选的,采用表面光电压非接触方式测量所述外延层的电阻率。
可选的,采用四探针的方式测量所述PN结的串联电阻。
可选的,在执行外延层生长工艺之前,对所述衬底执行清洗工艺,以去除所述衬底上的缺陷和金属杂质。
可选的,所述外延层的厚度为5μm~10μm。
可选的,所述退火工艺为快速热氧化工艺,通过所述退火工艺在所述反型掺杂层上形成一层氧化层,所述退火工艺的温度为1100℃~1200℃。
可选的,若所述PN结的串联电阻异常,则改变所述退火工艺的条件,以判断所述退火工艺是否正常。
可选的,所述退火工艺为快速热退火工艺,所述退火工艺的温度为900℃~1000℃。
在本发明提供的一种半导体工艺的集成化监测方法中,通过将外延生长工艺、离子注入工艺和退火工艺集成在同一个监测工艺中的同一片衬底上,节省了成本,并且离子注入工艺和退火工艺可以与外延生长的外延层形成PN结,外延层是单晶硅,干扰因素更少,监控的准确性更高。
附图说明
图1是本发明实施例的一种半导体工艺的集成化监测方法流程图;
图2是本发明实施例的半导体结构的衬底的结构示意图;
图3是本发明实施例的半导体结构的形成外延层后的结构示意图;
图4是本发明实施例的半导体结构的离子注入后的结构示意图;
图5是本发明实施例的监控晶圆的Rs和离子注入剂量的关系曲线图;
图中,
10-衬底;11-外延层;12-反型掺杂层。
具体实施方式
为使本发明的目的、优点和特征更加清楚,以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是,附图均采用非常简化的形式且未按比例绘制,仅用以方便、明晰地辅助说明本发明实施例的目的。此外,附图所展示的结构往往是实际结构的一部分。特别的,各附图需要展示的侧重点不同,有时会采用不同的比例。还应当理解的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
发明人研究发现,目前业界对外延生长工艺,离子注入工艺及快速热退火工艺的三种工艺大多采用单独监控工艺方式监控机台,每个工艺需要单独的晶圆监控,成本较高;离子注入工艺和快速热退火工艺需要在裸硅片上,先沉积一层垫氧化层(pad oxide,POX),垫氧化层的厚度例如是1000埃~1500埃,再形成一层非掺杂的多晶硅层(Undoped Poly),非掺杂的多晶硅层的厚度例如是2400埃~2800埃,非掺杂的多晶硅层采用炉管工艺形成,非掺杂的多晶硅层的形成受炉管的温度厚度等工艺影响大,且使用炉管生长的衬底上不同区域的多晶硅和不同衬底之间的多晶硅的均匀性(uniformity)差,最终影响串联电阻的测试值,形成垫氧化层的干扰因素也较多,因此,离子注入工艺和快速热退火工艺可靠性较差。
基此,本发明的核心思想在于,通过将外延生长工艺、离子注入工艺和退火工艺集成在同一个监测工艺中的同一片衬底上,节省了成本,并且离子注入工艺和退火工艺可以和外延生长的外延层形成PN结,外延层是单晶,干扰因素更少,监控的准确性更高。
具体的,请参考图1,其为本发明实施例的一种半导体工艺的集成化监测方法流程图。如图1所示,本实施例提供一种半导体工艺的集成化监测方法,包括:
步骤S10,提供一衬底,在所述衬底上执行外延层生长工艺,以在所述衬底上形成外延层,所述外延层中掺杂有第一种类型的离子;
步骤S20,对所述外延层的电阻率进行量测测量所述外延层的电阻率,以监测所述外延层生长工艺是否正常,若所述外延层的电阻率正常,则执行下一步,若所述外延层的电阻率异常,则停止测试;
步骤S30,执行离子注入工艺,以将部分厚度的外延层转为反型掺杂层,所述反型掺杂层中掺杂有第二种类型的离子,所述反型掺杂层与剩余的外延层形成PN结;
步骤S40,执行退火工艺;
步骤S50,测量所述PN结的串联电阻,以监测所述离子注入工艺和/或所述退火工艺是否正常。
图2至图4是本发明实施例的一种半导体工艺的集成化监测方法对应的结构示意图。下面结合附图2~图4对本实施例提供的一种半导体工艺的集成化监测方法其各个步骤进行详细说明。
请参考图2,在步骤S10中,提供一衬底10,所述衬底10例如是P型的裸硅晶圆(BareSilicon wafer),电阻率例如是1 ohm·cm~100ohm·cm。
在执行外延生长工艺之前,先对衬底10进行清洗工艺,以去除所述衬底10上的缺陷和金属杂质,所述清洗工艺例如是SC1清洗工艺和SC2清洗工艺。所述SC1清洗工艺中的溶液包括NH4OH、H2O2和H2O;所述SC1清洗工艺的工艺温度例如是30℃~80℃,由于H2O2的作用,衬底表面有一层自然氧化膜(SiO2),呈亲水性,衬底表面和粒子之间可被清洗液浸透。由于衬底表面的自然氧化层与衬底表面的Si被NH 4OH腐蚀,因此附着在衬底表面的颗粒便落入清洗液中,从而达到去除粒子的目的。在NH4OH腐蚀衬底表面的同时,H2O2又在氧化衬底表面形成新的氧化膜。所述SC2清洗工艺的溶液例如是HCl、H2O2和H2O;所述SC2清洗工艺的工艺温度例如是65℃~85℃,用于去除衬底表面的钠、铁、镁等金属沾污。在室温下所述SC2清洗工艺就能除去Fe和Zn。
请参考图3,在步骤S10中,执行外延层生长工艺,在所述衬底10上形成一层外延层11;外延生长工艺是利用晶体界面上的二维结构相似性成核的原理,在一块单晶衬底上,沿着其原来的结晶轴方一向再生长一层晶格完整、且可以具有不同的杂质浓度和厚度的单晶层的工艺。因此,衬底10是单晶晶圆,外延层11也是单晶层,因此,相对于现有技术中的离子注入工艺和快速热处理工艺需要在裸晶圆上形成垫氧化层和多晶硅层,外延层上离子注入和快速热处理后测试的串联电阻的准确率更高。外延层中掺杂第一种类型的掺杂离子,第一种类型的掺杂离子可以是P型离子也可以是N型离子,在本实施例中,外延层中掺杂第一种类型的掺杂离子例如是N型离子。外延生长工艺的工艺气体例如是磷烷。所述外延层的厚度例如是5μm-10μm。所述外延层的电阻率例如是4 ohm·cm~5ohm·cm。
在步骤S20中,对所述外延层11的电阻率进行量测;采用表面光电压非接触方式测量所述外延层的电阻率。表面光电压法(surface photovoltage method),简称SPV 法,是通过测量由于光照在半导体材料表面产生的表面电压来获得少数载流子扩散长度的方法。原理是: 用能量大于半导体材料禁带宽度的单色光照射在半导体材料表面,在其内部产生电子-空穴对,受浓度梯度驱动扩散至半导体材料近表面空间电荷区的电子和空穴将被自建电场分离,形成光生电压,即表面光电压。采用非接触方式测量所述外延层的电阻率,可以不破坏所述外延层的表面状态,有利于后续检测离子注入工艺和快速热处理工艺的准确性。测试的所述外延层的电阻率在正常范围之内,则认为外延生长工艺正常,测试的所述外延层的电阻率不在正常范围之内,则认为外延生长工艺异常,停止步骤S30的测试并对外延生长工艺的设备进一步排查工艺异常的原因。
请参考图4,在步骤S30中,执行离子注入工艺,在所述外延层11上形成反型掺杂层12,所述反型掺杂层12与所述外延层11形成PN 结;所述离子注入工艺中和外延层生长工艺的掺杂离子类型不同。所述离子注入工艺中是第二种类型的掺杂离子。当外延生长工艺中的掺杂离子是N型离子时,离子注入工艺中的掺杂离子就是P型离子,反之,当外延生长工艺中的掺杂离子是P型离子时,离子注入工艺中的掺杂离子就是N型离子。在本实施例中,外延生长工艺中的掺杂N型离子磷离子,离子注入工艺中的掺杂P型离子例如是硼(B)离子,离子注入工艺中的掺杂离子的掺杂浓度例如是1.0E13/cm3~2.0 E13/cm3,优选的,离子注入工艺中的掺杂离子的掺杂浓度例如是1.5E13/cm3。离子注入工艺是在真空系统中,用经过加速的,要掺杂的原子的离子照射(注入)固体材料,从而在所选择的(即被注入的)区域形成一个具有特殊性质的表面层(注入层)。离子注入工艺中的能量例如是150Kev~170 Kev,优选的,离子注入工艺中的能量为160 Kev。离子注入工艺中的注入倾斜角度例如是7°~13°。
在步骤S40中,执行退火工艺,以完全激活反型掺杂层12中的离子;所述退火工艺为快速热氧化工艺,在所述反型掺杂层上形成一层氧化层,以防止激活的离子逸出反型掺杂层12,所述退火工艺的温度为1100℃~1200℃。所述退火工艺的气体是氧气。
在步骤S50中,测量所述PN结的串联电阻。采用四探针的方式测量所述PN结的串联电阻。四探针测试串联电阻是让四根等距(1mm左右)探针数值的排成一排,同时施加适当的压力让其压在样品的表面以形成欧姆接触,样品相对探针间距可理想的视为无限大,利用恒流源给两个探针1和4通以小电流,电流值由被测样品电阻率范围确定,然后用高输入阻抗精准电压表测量两个中间探针2和探针3上的电压降,根据方块原理和薄层原理推导的理论公式即可计算出样品的电阻率。
当PN结的串联电阻测量正常时,则认为离子注入工艺和快速热处理工艺正常。当PN结的串联电阻测量异常时,为了判断是离子注入工艺异常还是快速热处理工艺异常,还可以进一步监控,监控是否退火工艺异常的步骤为改变退火工艺条件,监控是否退火工艺异常的步骤中的所述退火工艺为快速热退火工艺,所述退火工艺的温度例如是900℃~1000℃,优选的,所述退火工艺的温度为925℃。所述退火工艺的气体为氮气。然后进行测试PN结的串联电阻,如果测量的PN结的串联电阻值异常,则为退火工艺异常。也就是说,监控是否退火工艺异常的步骤包括,重新取一片晶圆,执行步骤S10至S30,和上述工艺相同,在执行步骤S40时,退火工艺的条件更改为快速热退火工艺,在监测离子注入工艺中,退火工艺为了全部激活离子注入的离子,采用较高的退火温度,而判断退火工艺是否正常的工艺中,退火工艺是低温部分激活注入的离子。当PN结的串联电阻测量异常时,为了判断是离子注入工艺异常还是快速热处理工艺异常,还可以通过横向比较,例如是同一盒晶圆在不同退火设备的结果是否有差异,以判断是否是退火工艺异常还是离子注入工艺异常。
图5是本发明实施例的监控晶圆的Rs和离子注入剂量的关系曲线图;由图5可知,离子注入工艺的掺杂浓度例如是1.5E13/cm3。离子注入工艺的能量例如是160Kev,注入倾斜角度例如是7°,离子注入的注入浓度和PN结的串联电阻的线性度非常高,线性回归的相关系数R2为0.9988。说明采用外延层作为离子注入工艺和快速热处理工艺监控的基础,准确性高。
综上可见,在本发明实施例提供的一种半导体工艺的集成化监测方法中,通过将外延生长工艺、离子注入工艺和退火工艺集成在同一个监测工艺中的同一片衬底上,节省了成本,并且离子注入工艺和退火工艺可以和外延生长的外延层形成PN结,外延层是单晶,干扰因素更少,监控的准确性更高。
此外还应该认识到,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围。

Claims (10)

1.一种半导体工艺的集成化监测方法,其特征在于,包括:
提供一衬底,在所述衬底上执行外延层生长工艺,以在所述衬底上形成外延层,所述外延层中掺杂有第一种类型的离子;
测量所述外延层的电阻率,以监测所述外延层生长工艺是否正常,若所述外延层的电阻率正常,则执行下一步,若所述外延层的电阻率异常,则停止测试;
执行离子注入工艺,以将部分厚度的外延层转为反型掺杂层,所述反型掺杂层中掺杂有第二种类型的离子,所述反型掺杂层与剩余的外延层形成PN结;
执行退火工艺;以及,
测量所述PN结的串联电阻,以监测所述离子注入工艺和/或所述退火工艺是否正常。
2.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,所述第一种类型的离子为N型离子,所述第二种类型的离子为P型离子。
3.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,所述第一种类型的离子为P型离子,所述第二种类型的离子为N型离子。
4.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,采用表面光电压非接触方式测量所述外延层的电阻率。
5.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,采用四探针的方式测量所述PN结的串联电阻。
6.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,在执行外延层生长工艺之前,对所述衬底执行清洗工艺,以去除所述衬底上的缺陷和金属杂质。
7.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,所述外延层的厚度为5μm~10μm。
8.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,所述退火工艺为快速热氧化工艺,通过所述退火工艺在所述反型掺杂层上形成一层氧化层,所述退火工艺的温度为1100℃~1200℃。
9.如权利要求1所述的半导体工艺的集成化监测方法,其特征在于,若所述PN结的串联电阻异常,则改变所述退火工艺的条件,以判断所述退火工艺是否正常。
10.如权利要求9所述的半导体工艺的集成化监测方法,其特征在于,所述退火工艺为快速热退火工艺,所述退火工艺的温度为900℃~1000℃。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116759296A (zh) * 2023-08-17 2023-09-15 成都高投芯未半导体有限公司 一种晶圆背面工艺的防离子污染的加工方法
CN116884891A (zh) * 2023-09-08 2023-10-13 粤芯半导体技术股份有限公司 炉管设备的工艺匹配方法
CN118099019A (zh) * 2024-04-24 2024-05-28 合肥晶合集成电路股份有限公司 机台监测方法
CN118168882A (zh) * 2024-05-14 2024-06-11 苏州长光华芯光电技术股份有限公司 半导体材料生长速率的测试方法

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4064620A (en) * 1976-01-27 1977-12-27 Hughes Aircraft Company Ion implantation process for fabricating high frequency avalanche devices
US4829361A (en) * 1984-10-22 1989-05-09 Hitachi, Ltd. Semiconductor device
JPH06232230A (ja) * 1993-02-01 1994-08-19 Hitachi Ltd 半導体の抵抗率測定方法
US5418396A (en) * 1992-06-25 1995-05-23 Sanyo Electric Co., Ltd. Optical semiconductor device and fabrication method therefor
US5578504A (en) * 1993-07-16 1996-11-26 Shin-Etsu Handotai Co., Ltd. Method for determination of resistivity of N-type silicon epitaxial layer
JPH0982768A (ja) * 1995-09-19 1997-03-28 Hitachi Ltd 半導体ウエハの評価方法
US6168961B1 (en) * 1998-05-21 2001-01-02 Memc Electronic Materials, Inc. Process for the preparation of epitaxial wafers for resistivity measurements
JP2001177083A (ja) * 1999-12-21 2001-06-29 Sharp Corp 半導体装置およびその検査方法
US20020089021A1 (en) * 1998-09-01 2002-07-11 Joe Ko Semiconductor device with an anti-doped region
US20040256680A1 (en) * 2003-06-20 2004-12-23 Semiconductor Components Industries, Llc. Method of forming a vertical power semiconductor device and structure therefor
JP2010239152A (ja) * 2010-06-23 2010-10-21 Mitsubishi Electric Corp 炭化珪素半導体装置
CN103151281A (zh) * 2011-12-07 2013-06-12 无锡华润上华科技有限公司 一种离子注入工艺的监测方法
US20150145551A1 (en) * 2012-06-15 2015-05-28 Shin-Etsu Handotai Co., Ltd Semiconductor substrate evaluating method, semiconductor substrate for evaluation, and semiconductor device
US20150262892A1 (en) * 2012-12-20 2015-09-17 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
US20150263212A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Substrate for semiconductor devices, method of manufacturing substrate for semiconductor devices, and solid-state imaging device
CN106298533A (zh) * 2015-06-08 2017-01-04 北大方正集团有限公司 半导体器件的制造方法和半导体器件
US20180122895A1 (en) * 2016-10-31 2018-05-03 Infineon Technologies Ag Method of Manufacturing Semiconductor Devices and Semiconductor Device Containing Hydrogen-Related Donors
CN114141885A (zh) * 2021-12-30 2022-03-04 湖北九峰山实验室 多级沟槽肖特基二极管及其制作方法
CN216120263U (zh) * 2021-11-17 2022-03-22 湖北九峰山实验室 多级沟槽半导体器件

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4064620A (en) * 1976-01-27 1977-12-27 Hughes Aircraft Company Ion implantation process for fabricating high frequency avalanche devices
US4829361A (en) * 1984-10-22 1989-05-09 Hitachi, Ltd. Semiconductor device
US5418396A (en) * 1992-06-25 1995-05-23 Sanyo Electric Co., Ltd. Optical semiconductor device and fabrication method therefor
JPH06232230A (ja) * 1993-02-01 1994-08-19 Hitachi Ltd 半導体の抵抗率測定方法
US5578504A (en) * 1993-07-16 1996-11-26 Shin-Etsu Handotai Co., Ltd. Method for determination of resistivity of N-type silicon epitaxial layer
JPH0982768A (ja) * 1995-09-19 1997-03-28 Hitachi Ltd 半導体ウエハの評価方法
US6168961B1 (en) * 1998-05-21 2001-01-02 Memc Electronic Materials, Inc. Process for the preparation of epitaxial wafers for resistivity measurements
US20020089021A1 (en) * 1998-09-01 2002-07-11 Joe Ko Semiconductor device with an anti-doped region
JP2001177083A (ja) * 1999-12-21 2001-06-29 Sharp Corp 半導体装置およびその検査方法
US20040256680A1 (en) * 2003-06-20 2004-12-23 Semiconductor Components Industries, Llc. Method of forming a vertical power semiconductor device and structure therefor
JP2010239152A (ja) * 2010-06-23 2010-10-21 Mitsubishi Electric Corp 炭化珪素半導体装置
CN103151281A (zh) * 2011-12-07 2013-06-12 无锡华润上华科技有限公司 一种离子注入工艺的监测方法
US20150145551A1 (en) * 2012-06-15 2015-05-28 Shin-Etsu Handotai Co., Ltd Semiconductor substrate evaluating method, semiconductor substrate for evaluation, and semiconductor device
US20150262892A1 (en) * 2012-12-20 2015-09-17 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
US20150263212A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Substrate for semiconductor devices, method of manufacturing substrate for semiconductor devices, and solid-state imaging device
CN106298533A (zh) * 2015-06-08 2017-01-04 北大方正集团有限公司 半导体器件的制造方法和半导体器件
US20180122895A1 (en) * 2016-10-31 2018-05-03 Infineon Technologies Ag Method of Manufacturing Semiconductor Devices and Semiconductor Device Containing Hydrogen-Related Donors
CN216120263U (zh) * 2021-11-17 2022-03-22 湖北九峰山实验室 多级沟槽半导体器件
CN114141885A (zh) * 2021-12-30 2022-03-04 湖北九峰山实验室 多级沟槽肖特基二极管及其制作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116759296A (zh) * 2023-08-17 2023-09-15 成都高投芯未半导体有限公司 一种晶圆背面工艺的防离子污染的加工方法
CN116759296B (zh) * 2023-08-17 2023-12-19 成都高投芯未半导体有限公司 一种晶圆背面工艺的防离子污染的加工方法
CN116884891A (zh) * 2023-09-08 2023-10-13 粤芯半导体技术股份有限公司 炉管设备的工艺匹配方法
CN116884891B (zh) * 2023-09-08 2023-12-01 粤芯半导体技术股份有限公司 炉管设备的工艺匹配方法
CN118099019A (zh) * 2024-04-24 2024-05-28 合肥晶合集成电路股份有限公司 机台监测方法
CN118168882A (zh) * 2024-05-14 2024-06-11 苏州长光华芯光电技术股份有限公司 半导体材料生长速率的测试方法

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