JP5912572B2 - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

Info

Publication number
JP5912572B2
JP5912572B2 JP2012013618A JP2012013618A JP5912572B2 JP 5912572 B2 JP5912572 B2 JP 5912572B2 JP 2012013618 A JP2012013618 A JP 2012013618A JP 2012013618 A JP2012013618 A JP 2012013618A JP 5912572 B2 JP5912572 B2 JP 5912572B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
transistor
oxide
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012013618A
Other languages
English (en)
Other versions
JP2012256837A (ja
JP2012256837A5 (ja
Inventor
山崎　舜平
舜平 山崎
小山　潤
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012013618A priority Critical patent/JP5912572B2/ja
Publication of JP2012256837A publication Critical patent/JP2012256837A/ja
Publication of JP2012256837A5 publication Critical patent/JP2012256837A5/ja
Application granted granted Critical
Publication of JP5912572B2 publication Critical patent/JP5912572B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Physical Vapour Deposition (AREA)

Description

本発明は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
携帯電話、スマートフォン、電子書籍などの携帯用の電子機器では、画像データを一時的に記憶する場合などに、書き込みや読み出しの動作が速い、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体記憶装置（以下、単に記憶装置ともいう）が使用されている。上記記憶装置のさらなる高速動作を実現するには、ＳＲＡＭの場合、複数のトランジスタで構成されるフリップフロップによりデータの記憶を行うため、微細化によりトランジスタのスイッチング速度を高めることが有効である。しかし、ＤＲＡＭの場合、キャパシタ（以下、容量素子ともいう）への電荷の供給によりデータの記憶を行うため、電荷の供給を制御するトランジスタのスイッチング速度を高めても、書き込みや読み出しなどの動作速度に与える影響は大きくない。
下記の特許文献１には、２本のワードラインをワードライン並列接続点において互いに接続することで、線路抵抗を従来の回路よりも減少させ、ワードラインにおける遅延を解消する半導体メモリ装置について記載されている。
特開平０５−２６６６７０号公報
特許文献１に記載されているように、ワードラインなどの配線の抵抗を下げることで、書き込みまたは読み出しの速度を高められる。しかし、特許文献１に記載されている半導体メモリ装置では、そのために、メモリセル数に対するビットライン及びワードラインなどの配線数の比を、増加させる必要がある。よって、ゴミやエッチングの不具合に起因する断線、ショートなどの不良により、歩留まりが低下しやすい。また、配線数が増加することでセルアレイの面積が増大する。
また、ＤＲＡＭは、他の記憶装置に比べて大容量化に有利ではあるが、チップサイズの増大を抑えつつ、ＬＳＩの集積度をより高めるためには、他の記憶装置と同様に単位面積あたりの記憶容量を高めなくてはならない。しかし、メモリセルの面積を縮小化すると、容量素子の有する容量値が小さくなるため、デジタル値どうしの電荷量の差が小さくなり、リフレッシュ動作の頻度を高める必要が生じる。そして、リフレッシュ動作の回数を増加させると、記憶装置の消費電力が嵩む上に、トランジスタの劣化による信頼性の低下がもたらされる。特に、メモリセルの面積を縮小化するためにトランジスタを微細化させると、上記信頼性の低下は顕著となる。
本発明では、高速動作を実現できる記憶装置の提供を課題の一つとする。或いは、本発明では、リフレッシュ動作の頻度が低減できる記憶装置の提供を課題の一つとする。
或いは、本発明では、高速動作を実現できる半導体装置の提供を課題の一つとする。或いは、本発明では、記憶装置の単位面積あたりの記憶容量を高めつつ、信頼性の低下を防ぐことができる半導体装置の提供を課題の一つとする。
本発明の一態様に係る記憶装置では、セルアレイが有する複数のメモリセルのうち、いずれか複数のメモリセルが、ワード線またはデータ線などの一の配線に接続されている。そして、本発明の一態様では、駆動回路からワード線またはデータ線などの上記配線への電位の供給が、セルアレイの外部において行われるのではなく、セルアレイの内部において、或いは、一の配線に接続されている上記複数のメモリセルのうちいずれか２つのメモリセル間において、行われる。
よって、本発明の一態様では、一の配線に着目すると、駆動回路から上記配線に電位の供給が行われる箇所（給電点）と、セルアレイの端部に位置するメモリセルに上記配線から電位が供給される箇所（給電点）との間隔を、狭めることができる。よって、配線の抵抗に起因して、上記配線に電位の降下が生じていても、上記２つの箇所の間に生じる電位差を小さく抑えることができる。
なお、上記配線がワード線である場合、駆動回路から、メモリセルを選択する信号の電位が、ワード線に供給される。或いは、上記配線がデータ線である場合、駆動回路から、データを含む信号の電位が、データ線に供給される。
さらに、本発明の一態様では、駆動回路上にセルアレイが設けられており、セルアレイが有する複数の各メモリセルは、スイッチング素子と、上記スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。そして、上記スイッチング素子として用いられるトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいる。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。よって、上記構成を有するトランジスタを、容量素子に流入した電荷を保持するためのスイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことができる。
電子供与体（ドナー）となる水分又は水素などの不純物が低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１８／ｃｍ３未満、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分又は水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体膜中の水素濃度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、上下に隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に供給される又は容量素子から放出される電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、更に低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に低くすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
本発明の一態様では、一の配線に接続された複数のメモリセル間において、供給される電位の差が、より短い時間で小さく抑えられるので、データの書き込みまたは読み出しなどの動作速度を高めることができる。
また、本発明の一態様では、駆動回路上にセルアレイを設けているので、駆動回路とセルアレイを含む記憶装置全体のサイズを小さく抑えることができる。そして、上述したように、オフ電流の著しく低いトランジスタをスイッチング素子に用いているので、容量素子からの電荷のリークを防ぐことができ、リフレッシュ動作の頻度を低く抑えることができる。よって、記憶装置の消費電力を小さく抑え、トランジスタの劣化による信頼性の低下を防ぐことができる。また、リフレッシュ動作の頻度を低く抑えることで、記憶装置及び半導体装置の高速動作を実現することができる。
記憶装置の構成を示す図。 セルアレイの回路図。 セルアレイの動作を示すタイミングチャート。 記憶装置の構成を示すブロック図。 読み出し回路の構成を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 トランジスタの構成を示す図。 トランジスタの構成を示す図。 電子機器の図。 記憶装置の断面図。 酸化物半導体の一例。 酸化物半導体の一例。 酸化物半導体の一例。 移動度算出のための式。 ゲート電圧と移動度の関係。 ゲート電圧とドレイン電流の関係。 ゲート電圧とドレイン電流の関係。 ゲート電圧とドレイン電流の関係。 トランジスタの特性。 トランジスタの特性。 トランジスタの特性。 トランジスタのオフ電流の温度依存性。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路、ＲＦタグ、メモリーカードなどの記憶媒体、半導体表示装置等、記憶装置を用いることができる各種半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
（実施の形態１）
図１に、本発明の一態様に係る記憶装置の構成を示す。図１に示す記憶装置では、複数のメモリセル１００がマトリクス状に配置されたセルアレイ１０１と、セルアレイ１０１の下に設けられた駆動回路１０２とを有している。
また、セルアレイ１０１には、各メモリセル１００に各種電位を供給するための複数の配線が設けられている。具体的に、図１に示すセルアレイ１０１には、複数のワード線ＷＬと、複数のデータ線ＤＬとが設けられている。
なお、上記配線の数は、セルアレイ１０１におけるメモリセル１００の数及び配置によって決めることができる。具体的に、図１では、ｘ列×ｙ行のメモリセル１００がマトリクス状に接続されており、ワード線ＷＬ１〜ＷＬｙ、データ線ＤＬ１〜ＤＬｘがセルアレイ１０１内に配置されている場合を例示している。そして、各メモリセル１００は、複数のデータ線ＤＬ１〜ＤＬｘの一つと、複数のワード線ＷＬ１〜ＷＬｙの一つに接続されている。
また、駆動回路１０２は、少なくとも、ワード線ＷＬへの電位の供給により、ワード線ＷＬの選択を行うワード線駆動回路１０３と、選択されたワード線ＷＬに接続されたメモリセル１００におけるデータの書き込みを制御するデータ線駆動回路１０４とを有する。さらに、データ線駆動回路１０４は、データの読み出しを行う読み出し回路を有していても良い。
ワード線駆動回路１０３、データ線駆動回路１０４は、セルアレイ１０１へのデータの書き込み、セルアレイ１０１からのデータの読み出し、セルアレイ１０１におけるデータの保持などの各種動作を、制御回路からの信号に従って制御することができる。なお、図１では、ワード線駆動回路１０３、データ線駆動回路１０４に信号を供給する制御回路が、駆動回路１０２に含まれておらず、記憶装置の外部に設けられている場合を想定しているが、制御回路は駆動回路１０２の構成要素に含まれていても良い。
駆動回路１０２からの信号の電位は、複数のワード線ＷＬと、複数のデータ線ＤＬを介して、各メモリセル１００に供給される。具体的に、ワード線駆動回路１０３からの信号の電位は、複数の各ワード線ＷＬに供給される。そして、一のワード線ＷＬに供給された電位は、当該一のワード線ＷＬに接続された一行分の複数のメモリセル１００に供給される。また、具体的に、データ線駆動回路１０４からの信号の電位は、複数の各データ線ＤＬに供給される。そして、一のデータ線ＤＬに供給された電位は、当該一のデータ線ＤＬに接続された一列分の複数のメモリセル１００のうち、選択されたいずれかのメモリセル１００に供給される。
そして、本発明の一態様では、駆動回路１０２からワード線ＷＬまたはデータ線ＤＬなどの各種配線への電位の供給を、セルアレイ１０１の外部ではなく、セルアレイ１０１の内部、或いはメモリセル１００間において行う。具体的に、図１では、データ線ＤＬ４に接続されたメモリセル１００と、データ線ＤＬｘ−３に接続されたメモリセル１００との間において、ワード線駆動回路１０３からの信号の電位がワード線ＷＬ１〜ＷＬｙに供給されている場合を例示している。また、具体的に、図１では、ワード線ＷＬ４に接続されたメモリセル１００と、ワード線ＷＬｙ−３に接続されたメモリセル１００との間において、データ線駆動回路１０４からの信号の電位がデータ線ＤＬ１〜ＤＬｘに供給されている場合を例示している。
図１では、ワード線駆動回路１０３からワード線ＷＬ１〜ＷＬｙに電位の供給が行われる箇所である給電点１０５を、白丸で示している。また、データ線駆動回路１０４からデータ線ＤＬ１〜ＤＬｘに電位の供給が行われる箇所である給電点１０６を、白丸で示している。
なお、図１では、メモリセル１００間に給電点１０５及び給電点１０６が設けられている場合を例示しているが、本発明の一態様では、少なくともセルアレイ１０１の内部に給電点１０５または給電点１０６が設けられていれば良い。
また、図１では、給電点１０５及び給電点１０６がセルアレイ１０１の内部に設けられている場合を例示しているが、本発明の一態様では、給電点１０５と給電点１０６のいずれか一方が、セルアレイ１０１の内部に設けられていれば良い。
なお、互いに接する複数の導電膜が一の配線として機能する場合、或いは、一の導電膜が配線としての機能と、半導体素子が有する電極としての機能とを併せ持つ場合などがある。そのため、一の配線を他の構成要素から完全に切り分けることが難しい。本明細書において、駆動回路から配線へ電位の供給が行われる給電点の位置とは、駆動回路１０２が形成された層と、セルアレイ１０１が形成された層との間に設けられている絶縁膜において、駆動回路と配線との接続がなされるコンタクトホールの位置である、と見なすことができる。
例えば、ワード線ＷＬ１に接続されたメモリセル１００のうち、セルアレイ１０１の端部に位置する１列目或いはｘ列目のメモリセル１００に、上記ワード線ＷＬ１から電位が供給される箇所を、それぞれ給電点１０７、給電点１０８とする。セルアレイ１０１の外部においてワード線ＷＬ或いはデータ線ＤＬに電位の供給を行う一般的な構成の場合、ワード線駆動回路１０３からワード線ＷＬ１に電位が供給される給電点Ｘ（図示せず）は、セルアレイ１０１の端部に存在することになる。よって、給電点Ｘ及び給電点１０７の間隔と、給電点Ｘ及び給電点１０８の間隔とは、大きな差を有する。一方、本発明の一態様の場合、ワード線ＷＬ或いはデータ線ＤＬへの電位の供給は、セルアレイ１０１の外部において行うのではなく、セルアレイ１０１の内部、或いはメモリセル１００間において行う。よって、ワード線ＷＬ１に着目すると、ワード線駆動回路１０３から上記ワード線ＷＬ１に電位が供給される給電点１０５は、セルアレイ１０１の内部に存在するため、給電点１０５及び給電点１０７の間隔と、給電点１０５及び給電点１０８の間隔との差は、一般的な構成の場合に比べて、小さくなる。よって、ワード線ＷＬ１の抵抗に起因して、上記ワード線ＷＬ１に電位の降下が生じていても、給電点１０７と給電点１０８の間に生じる電位差を、一般的な構成の場合に比べて小さく抑えることができる。
ワード線ＷＬ１以外のワード線ＷＬや、データ線ＤＬの場合も同様に、駆動回路１０２から上記配線に電位の供給が行われる給電点と、セルアレイ１０１の端部に位置するメモリセル１００に上記配線から電位が供給される給電点との間の電位差を、小さく抑えることができる。よって、端部に位置するメモリセル１００どうしの、給電点における電位差を、小さく抑えることができる。
したがって、一のワード線ＷＬ或いはデータ線ＤＬに接続された複数のメモリセル１００間において、供給される電位の差が、より短い時間で小さく抑えられるので、データの書き込みまたは読み出しなどの動作速度を高めることができる。
また、本発明の一態様では、駆動回路１０２上にセルアレイ１０１を設けているので、駆動回路１０２とセルアレイ１０１を含む記憶装置全体のサイズを小さく抑えることができる。
次いで、図２に、図１に示したセルアレイ１０１の、具体的な回路図の一例を示す。図２に示すセルアレイ１０１では、複数のワード線ＷＬ、複数のデータ線ＤＬ、複数の容量線ＣＬなどの各種配線が設けられており、駆動回路からの信号の電位、又は電源電位が、これら配線を介して各メモリセル１００に供給される。
具体的に、図２では、ワード線駆動回路からワード線ＷＬ１〜ＷＬｙに電位の供給が行われる箇所である給電点１０５を、白丸で示している。また、データ線駆動回路からデータ線ＤＬ１〜ＤＬｘに電位の供給が行われる箇所である給電点１０６を、白丸で示している。
メモリセル１００は、スイッチング素子として機能するトランジスタ１０９と、容量素子１１０とを有する。図２に示すメモリセル１００では、容量素子１１０に電荷を蓄積することで、データの記憶を行う。
なお、トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えられる電極がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ばれる。以下、ソース端子とドレイン端子のいずれか一方を第１端子、他方を第２端子とし、メモリセル１００が有するトランジスタ１０９、容量素子１１０の接続関係について説明する。
具体的に、トランジスタ１０９の第１端子は、複数のデータ線ＤＬの一つに接続されている。トランジスタ１０９のゲート電極は、複数のワード線ＷＬの一つに接続されている。容量素子１１０が有する一対の電極のうち、トランジスタ１０９の第２端子に接続されている電極とは異なる一方の電極が、複数の容量線ＣＬの一つに接続されている。
メモリセル１００は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、更に有していても良い。
なお、上記配線の数は、メモリセル１００の数及び配置によって決めることができる。具体的に、図２に示すセルアレイ１０１の場合、ｘ列×ｙ行のメモリセル１００がマトリクス状に接続されており、ワード線ＷＬ１〜ＷＬｙ、データ線ＤＬ１〜ＤＬｘ、容量線ＣＬ１〜ＣＬｙが、セルアレイ１０１内に配置されている場合を例示している。
なお、トランジスタのソース端子とは、ソース領域、或いはソース電極を意味する。同様に、トランジスタのドレイン端子とは、ドレイン領域、或いはドレイン電極を意味する。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧又は電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、図２では、トランジスタ１０９がシングルゲート構造である場合を例示しているが、トランジスタ１０９は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
本発明の一態様では、上記スイッチング素子として機能するトランジスタ１０９のチャネル形成領域に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を含む。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ１０９を実現することができる。
図２に示したメモリセル１００のように、電荷量の制御によりデータの記憶を行う場合、メモリセル１００への電荷の供給と、メモリセル１００からの電荷の放出と、メモリセル１００における電荷の保持とを、スイッチング素子として機能するトランジスタ１０９により制御する。よって、データの保持時間の長さは、メモリセル１００に蓄積されている電荷が上記トランジスタ１０９を介してリークする量に依存する。本発明の一態様では、上述したようにトランジスタ１０９のオフ電流を著しく低くすることができるため、上記電荷のリークを防ぐことができ、データの保持時間を長く確保することができる。よって、リフレッシュ動作の頻度を低く抑えられるため、記憶装置の消費電力を小さく抑え、トランジスタの劣化による信頼性の低下を防ぐことができる。また、リフレッシュ動作の頻度を低く抑えることで、記憶装置及び半導体装置の高速動作を実現することができる。
なお、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや耐熱性の低いガラス基板上への成膜は難しい。しかし、酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能であり、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２００℃から８００℃の熱処理によって結晶性の酸化物半導体を得ることができる。
以下の説明では、トランジスタ１０９の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。
また、図２では、メモリセル１００が、スイッチング素子として機能するトランジスタ１０９を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１００が、複数のトランジスタで構成されるスイッチング素子を有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。
また、トランジスタ１０９は、ゲート電極を活性層の片側において少なくとも有していれば良いが、活性層を間に挟んで存在する一対のゲート電極を有していても良い。トランジスタ１０９が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極（バックゲート電極）は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、バックゲート電極にのみ接地電位などの固定の電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０９の閾値電圧を制御することができる。
なお、本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ１０９が、上述した酸化物半導体などのワイドギャップ半導体材料を活性層に有していれば良い。一方、駆動回路が有するトランジスタは、その活性層に、酸化物半導体が用いられていても良いし、或いは、酸化物半導体以外の、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体が用いられていても良い。記憶装置内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、駆動回路が有するトランジスタの活性層に、例えば、多結晶又は単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、記憶装置の動作を高速で行うことができる。
次いで、図２に示すセルアレイ１０１の、通常の動作について、図３のタイミングチャートを用いて説明する。なお、図３では、１列１行目のメモリセル１００と、ｘ列１行目のメモリセル１００と、１列ｙ行目のメモリセル１００と、ｘ列ｙ行目のメモリセル１００とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。
書き込み期間Ｔａにおけるセルアレイ１０１の動作について説明する。データの書き込みは、行ごとに行われる。図３では、１列１行目のメモリセル１００及びｘ列１行目のメモリセル１００へのデータの書き込みを先に行い、その後で、１列ｙ行目のメモリセル１００及びｘ列ｙ行目のメモリセル１００へのデータの書き込みを行う場合を例示している。
また、書き込み期間Ｔａでは、全ての容量線ＣＬに接地電位が与えられている。
まず、書き込みを行う１行目のメモリセル１００に接続された、ワード線ＷＬ１の選択を行う。具体的に図３では、ワード線ＷＬ１にハイレベルの電位ＶＨが与えられ、ワード線ＷＬｙを含むそれ以外のワード線ＷＬには接地電位ＧＮＤが与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０９のみが、選択的にオンになる。
そして、ワード線ＷＬ１が選択されている期間において、データ線ＤＬ１、データ線ＤＬｘに、データを含む信号の電位が与えられる。データ線ＤＬ１、データ線ＤＬｘに与えられる電位のレベルは、データの内容によって当然異なる。図３では、データ線ＤＬ１にハイレベルの電位ＶＤＤが与えられ、データ線ＤＬｘに接地電位ＧＮＤが与えられている場合を例示する。データ線ＤＬ１、データ線ＤＬｘに与えられる電位は、オンのトランジスタ１０９を介して、容量素子１１０が有する電極の一つに与えられる。
なお、電位ＶＨは電位ＶＤＤと同じか、それより高いものとする。具体的に、電位ＶＨと電位ＶＤＤの電位差は、トランジスタ１０９の閾値電圧と同じか、それより大きいものとする。
容量素子１１０の一方の電極をノードＦＧとすると、データ線ＤＬ１、データ線ＤＬｘに与えられる電位に従って、ノードＦＧの電位は、１列１行目のメモリセル１００において電位ＶＤＤとなり、ｘ列１行目のメモリセル１００において接地電位ＧＮＤとなる。そして、ノードＦＧの電位に従って容量素子１１０に供給される電荷量が制御されることで、１列１行目のメモリセル１００と、ｘ列１行目のメモリセル１００へのデータの書き込みが行われる。
次いで、ワード線ＷＬ１に接地電位ＧＮＤが与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０９がオフになり、容量素子１１０において電荷が保持される。
なお、トランジスタ１０９の半導体膜に酸化物半導体を用いた場合、トランジスタ１０９はオフ電流が極めて低いという特性を有する。よって、容量素子１１０に保持されている電荷のリークが妨げられ、トランジスタ１０９にシリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
次いで、書き込みを行うｙ行目のメモリセル１００に接続された、ワード線ＷＬｙの選択を行う。具体的に図３では、ワード線ＷＬｙにハイレベルの電位ＶＨが与えられ、ワード線ＷＬ１を含むそれ以外のワード線ＷＬには接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｙにゲート電極が接続されているトランジスタ１０９のみが、選択的にオンになる。
そして、ワード線ＷＬｙが選択されている期間において、データ線ＤＬ１、データ線ＤＬｘに、データを含む信号の電位が与えられる。データ線ＤＬ１、データ線ＤＬｘに与えられる電位のレベルは、データの内容によって当然異なる。図３では、データ線ＤＬ１に接地電位ＧＮＤが与えられ、データ線ＤＬｘにハイレベルの電位ＶＤＤが与えられている場合を例示する。データ線ＤＬ１、データ線ＤＬｘに与えられる電位は、オンのトランジスタ１０９を介して、容量素子１１０が有する電極の一つに与えられる。データ線ＤＬ１、データ線ＤＬｘに与えられる電位に従って、ノードＦＧの電位は、１列ｙ行目のメモリセル１００において接地電位ＧＮＤとなり、ｘ列ｙ行目のメモリセル１００において電位ＶＤＤとなる。そして、ノードＦＧの電位に従って容量素子１１０に供給される電荷量が制御されることで、１列ｙ行目のメモリセル１００と、ｘ列ｙ行目のメモリセル１００へのデータの書き込みが行われる。
次いで、ワード線ＷＬｙに接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｙにゲート電極が接続されているトランジスタ１０９がオフになり、容量素子１１０において電荷が保持される。
なお、メモリセル１００に誤ったデータが書き込まれるのを防ぐために、各ワード線ＷＬの選択が終了した後に、データ線ＤＬへのデータを含む電位の供給を停止させることが望ましい。
次いで、データの保持期間Ｔｓにおけるセルアレイ１０１の動作について説明する。
保持期間Ｔｓでは、全ての容量線ＣＬに接地電位が与えられている。
また、保持期間Ｔｓにおいて、全てのワード線ＷＬには、トランジスタ１０９がオフになるレベルの電位、具体的には接地電位ＧＮＤが与えられる。よって、容量素子１１０に供給された電荷が保持されている間において、データは保持される。
次いで、データの読み出し期間Ｔｒにおけるセルアレイ１０１の動作について説明する。
読み出し期間Ｔｒでは、全ての容量線ＣＬに接地電位が与えられている。
そして、読み出し期間Ｔｒでは、読み出しを行うメモリセル１００に接続されたデータ線ＤＬに、中間レベルの電位ＶＲが与えられる。具体的に図３では、１列目のメモリセル１００に接続されたデータ線ＤＬ１と、ｘ列目のメモリセル１００に接続されたデータ線ＤＬｘとに、中間レベルの電位ＶＲが与えられる。なお、電位ＶＲは、電位ＶＤＤと同じか、もしくは電位ＶＤＤより低く接地電位ＧＮＤよりも高い電位であるものとする。そして、電位ＶＲが与えられた後は、データ線ＤＬ１とデータ線ＤＬｘを、共にフローティングの状態とする。
次いで、読み出しを行う１行目のメモリセル１００に接続された、ワード線ＷＬ１の選択を行う。具体的に図３では、ワード線ＷＬ１にハイレベルの電位ＶＨが与えられ、ワード線ＷＬｙを含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ１０９のみが選択的にオンになる。
トランジスタ１０９がオンになると、容量素子１１０に保持されている電荷が、読み出しを行うデータ線ＤＬに放出されるか、或いは、読み出しを行うデータ線ＤＬから容量素子１１０に、電荷が供給される。上記動作は、保持期間におけるノードＦＧの電位により決まる。
具体的に、図３に示すタイミングチャートの場合、直前の保持期間に、１列１行目のメモリセル１００におけるノードＦＧは電位ＶＤＤである。よって、読み出し期間においてトランジスタ１０９がオンになると、１列１行目のメモリセル１００における容量素子１１０からデータ線ＤＬ１に電荷が放出されるため、データ線ＤＬ１の電位は高まり、電位ＶＲ＋αとなる。また、直前の保持期間に、ｘ列１行目のメモリセル１００におけるノードＦＧは接地電位ＧＮＤである。よって、読み出し期間においてトランジスタ１０９がオンになると、ｘ列１行目のメモリセル１００における容量素子１１０にデータ線ＤＬｘから電荷が供給されるため、データ線ＤＬｘの電位は低くなり、電位ＶＲ−βとなる。
従って、データ線ＤＬ１、データ線ＤＬｘの電位は、１列１行目のメモリセル１００とｘ列１行目のメモリセル１００の容量素子１１０に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、１列１行目のメモリセル１００と、ｘ列１行目のメモリセル１００から、データを読み出すことができる。
次いで、１列１行目のメモリセル１００と、ｘ列１行目のメモリセル１００からのデータの読み出しが終了したら、再び、データ線ＤＬ１及びデータ線ＤＬｘに中間レベルの電位ＶＲを与えた後、データ線ＤＬ１及びデータ線ＤＬｘをフローティングの状態にする。
そして、読み出しを行う１行目のメモリセル１００に接続された、ワード線ＷＬｙの選択を行う。具体的に図３では、ワード線ＷＬｙにハイレベルの電位ＶＨが与えられ、ワード線ＷＬ１を含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｙにゲート電極が接続されているトランジスタ１０９のみが選択的にオンになる。
トランジスタ１０９がオンになると、容量素子１１０に保持されている電荷が、読み出しを行うデータ線ＤＬに放出されるか、或いは、読み出しを行うデータ線ＤＬからの電荷が容量素子１１０に供給される。上記動作は、保持期間におけるノードＦＧの電位により決まる。
具体的に、図３に示すタイミングチャートの場合、直前の保持期間に、１列ｙ行目のメモリセル１００におけるノードＦＧは接地電位ＧＮＤである。よって、読み出し期間においてトランジスタ１０９がオンになると、１列ｙ行目のメモリセル１００における容量素子１１０にデータ線ＤＬ１からの電荷が供給されるため、データ線ＤＬ１の電位は低くなり、電位ＶＲ−βとなる。また、直前の保持期間に、ｘ列ｙ行目のメモリセル１００におけるノードＦＧは電位ＶＤＤである。よって、読み出し期間においてトランジスタ１０９がオンになると、ｘ列ｙ行目のメモリセル１００における容量素子１１０からデータ線ＤＬｘに電荷が放出されるため、データ線ＤＬｘの電位は高まり、電位ＶＲ＋αとなる。
従って、データ線ＤＬ１、データ線ＤＬｘの電位は、１列ｙ行目のメモリセル１００とｘ列ｙ行目のメモリセル１００の容量素子１１０に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、１列ｙ行目のメモリセル１００と、ｘ列ｙ行目のメモリセル１００から、データを読み出すことができる。
各データ線ＤＬの先には、データ線駆動回路の有する読み出し回路が接続されており、読み出し回路の出力信号には、セルアレイ１０１から読み出されたデータが含まれる。
（実施の形態２）
記憶装置の、駆動回路の具体的な構成の一例について説明する。
図４に、記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図４に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
図４に示す記憶装置８００は、セルアレイ８０１と、駆動回路８０２とを有している。駆動回路８０２は、入出力バッファ８０３と、ワード線の電位を制御するワード線駆動回路８０４と、メモリセルにおけるデータの書き込み及び読み出しを制御するデータ線駆動回路８０５と、入出力バッファ８０３、ワード線駆動回路８０４、及びデータ線駆動回路８０５の動作を制御する制御回路８０６とを有している。
また、図４に示す記憶装置８００では、ワード線駆動回路８０４が、ローデコーダ８０７と、レベルシフタ８０８と、バッファ８０９とを有している。データ線駆動回路８０５が、カラムデコーダ８１０と、レベルシフタ８１１と、セレクタ８１２と、読み出し回路８１３とを有している。
なお、セルアレイ８０１、入出力バッファ８０３、ワード線駆動回路８０４、データ線駆動回路８０５、制御回路８０６は、全て一の基板を用いて形成されていても良いし、いずれか１つ又は全てが互いに異なる基板を用いて形成されていても良い。
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを介して異なる基板間の電気的な接続を確保することができる。この場合、駆動回路８０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続を確保することができる。
記憶装置８００に、セルアレイ８０１のアドレスＡｘ、アドレスＡｙを情報として含む信号ＡＤが入力されると、制御回路８０６は、列方向のアドレスＡｘをデータ線駆動回路８０５に送り、行方向のアドレスＡｙをワード線駆動回路８０４に送る。また、制御回路８０６は、入出力バッファ８０３を介して記憶装置８００に入力されたデータを含む信号ＤＡＴＡを、データ線駆動回路８０５に送る。
セルアレイ８０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路８０６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）などによって選択される。更に、セルアレイ８０１が複数存在する場合、制御回路８０６に、セルアレイ８０１を選択するための信号ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）が入力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥにより選択されたセルアレイ８０１において実行される。
セルアレイ８０１では、信号ＷＥによって書き込み動作が選択されると、制御回路８０６からの指示に従って、ワード線駆動回路８０４が有するローデコーダ８０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８０８によって振幅が調整された後、バッファ８０９を介してセルアレイ８０１に入力される。一方、データ線駆動回路８０５では、制御回路８０６からの指示に従って、カラムデコーダ８１０において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８１１によって振幅が調整された後、セレクタ８１２に入力される。セレクタ８１２では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレスＡｘ、アドレスＡｙに対応するメモリセルにサンプリングした信号を入力する。
また、セルアレイ８０１では、信号ＲＥによって読み出し動作が選択されると、制御回路８０６からの指示に従って、ワード線駆動回路８０４が有するローデコーダ８０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８０８によって振幅が調整された後、バッファ８０９を介してセルアレイ８０１に入力される。一方、読み出し回路８１３では、制御回路８０６からの指示に従って、ローデコーダ８０７により選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択する。そして、アドレスＡｘ、アドレスＡｙに対応するメモリセルに記憶されているデータを読み出し、該データを含む信号を生成する。
なお、データ線駆動回路８０５は、信号ＤＡＴＡを一時的に記憶することができるページバッファ、データの読み出し時においてデータ線に電位ＶＲを予め与えるプリチャージ回路などを有していても良い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
次いで、読み出し回路の具体的な構成例について説明する。
セルアレイから読み出される電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、容量素子、スイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。しかし、読み出し回路は、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成することができる。
図５は、読み出し回路の構成例を示す回路図である。図５に示す読み出し回路は、セルアレイから読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０を有する。また、図５に示す読み出し回路は、オペアンプ２６２を有している。
スイッチング素子として機能するトランジスタ２６０は、そのゲート電極に与えられる信号Ｓｉｇの電位に従って、オペアンプ２６２の非反転入力端子（＋）への電位Ｖｄａｔａの供給を制御する。例えば、トランジスタ２６０がオンになると、電位Ｖｄａｔａが、オペアンプ２６２の非反転入力端子（＋）に与えられる。一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを含む信号を得ることができる。
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために電位Ｖｄａｔａのばらつきを考慮して定める。
また、図５では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、図２に示したメモリセル１００において、トランジスタ１０９の活性層に酸化物半導体を用い、駆動回路が有するトランジスタの活性層にシリコンを用いる場合を例に挙げて、記憶装置の作製方法について説明する。
ただし、駆動回路が有するトランジスタは、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、シリコンウェハなどの単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタに、酸化物半導体を用いていても良い。
本実施の形態では、まず、図６（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、駆動回路が有するトランジスタの作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
次に、図６（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にゲート電極７０４を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、膜厚２０ｎｍ程度の、酸化窒化珪素を含む単層の絶縁膜を形成し、ゲート絶縁膜７０３として用いる。
ゲート電極７０４は、ゲート絶縁膜７０３を覆うように導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、ゲート電極７０４は、単層の導電膜で形成されていても良いし、積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
また、ゲート電極７０４に酸化インジウム、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
本実施の形態では、膜厚３０ｎｍ程度の窒化タンタル上に、膜厚１７０ｎｍ程度のタングステンを積層したゲート電極７０４を用いる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０４を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ゲート電極７０４は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に、図６（Ｃ）に示すように、ゲート電極７０４をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０４と重なるチャネル形成領域７０５と、チャネル形成領域７０５を間に挟む一対の不純物領域７０６とが、半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｎ型を付与する不純物元素（例えばリン）を添加する場合を例に挙げる。
次いで、図６（Ｄ）に示すように、ゲート絶縁膜７０３、ゲート電極７０４を覆うように、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９を形成する。具体的に、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９に用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７０７として膜厚５０ｎｍの酸化窒化珪素膜、絶縁膜７０８として膜厚１００ｎｍ程度の窒化酸化珪素膜、絶縁膜７０９として膜厚４５０ｎｍの酸化窒化珪素膜を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０４上に絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９を形成している場合を例示しているが、本発明はゲート電極７０４上に絶縁膜を１層だけ形成していても良いし、３層以外の複数の絶縁膜を積層するように形成していても良い。
次いで、図７（Ａ）に示すように、エッチング等によりゲート絶縁膜７０３、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９に開口部を形成し、一対の各不純物領域７０６の一部、及びゲート電極７０４の一部を露出させた後、一対の各不純物領域７０６に接する導電膜７１０及び導電膜７１１と、ゲート電極７０４に接する導電膜７１２とを形成する。そして、導電膜７１０乃至導電膜７１２を覆うように、絶縁膜７０９上に絶縁膜７１３を形成する。
導電膜７１０乃至導電膜７１２となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１０乃至導電膜７１２となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。
また、導電膜７１０乃至導電膜７１２となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
本実施の形態では、膜厚５０ｎｍ程度のチタン膜と、膜厚２００ｎｍ程度のアルミニウム膜と、膜厚１００ｎｍ程度のチタン膜とを積層させた導電膜を、導電膜７１０乃至導電膜７１２として用いる。
絶縁膜７１３は単層構造でも２層以上の積層構造でもよいが、その表面は高い平坦性を有することが好ましい。絶縁膜７１３として、例えば、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができる。そして、絶縁膜７１３は、プラズマＣＶＤ法、光ＣＶＤ法、熱ＣＶＤ法などのＣＶＤ法を用いて形成することができる。
また、絶縁膜７１３として、有機シランを用いて化学気相成長法により作製される酸化珪素膜を用いることもできる。有機シランとしては、珪酸エチル（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等を用いることができる。もちろん、モノシラン、ジシラン、又はトリシラン等の無機シランを用いて、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などを形成しても良い。
本実施の形態では、ＴＥＯＳを用いて、膜厚１．５μｍ程度の酸化珪素を含む絶縁膜７１３を形成する。
以上の工程により、駆動回路が有するトランジスタ２３０を形成することができる。トランジスタ２３０は、半導体膜７０２と、半導体膜７０２上のゲート絶縁膜７０３と、ゲート絶縁膜７０３上において半導体膜７０２と重なる位置に形成されたゲート電極７０４と、半導体膜７０２が有する不純物領域７０６に接続された、ソース電極またはドレイン電極として機能する導電膜７１０及び導電膜７１１とを有する。
次いで、図７（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、導電膜７１２の表面を露出させる。なお、後に形成されるトランジスタ１０９の特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
次いで、トランジスタ１０９の作製方法について説明する。まず、図７（Ｃ）に示すように、絶縁膜７１３及び導電膜７１２上に、絶縁膜７１４を形成した後、絶縁膜７１４上に酸化物半導体膜７１５を形成する。
絶縁膜７１４は、絶縁膜７０７乃至絶縁膜７０９と同様の材料を用いて形成することができる。本実施の形態では、膜厚３００ｎｍ程度の酸化窒化珪素膜を、絶縁膜７１４として用いる。
酸化物半導体膜７１５は、絶縁膜７１４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１４までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７１９の成膜前に、導電膜７１６、導電膜７１７及び導電膜７１８まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体膜７１５を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
酸化物半導体膜７１５を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜７１５及び絶縁膜７１４の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜７１５に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜７１５に加熱処理を施す。
酸化物半導体膜７１５に加熱処理を施すことで、酸化物半導体膜７１５中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以上の工程により、酸化物半導体膜７１５中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、ｃ軸配向を有した結晶（ＣＡＡＣ）を含むＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察増ではＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減する事が可能である。よって、当該トランジスタは、信頼性が高い。
次いで、図８（Ａ）に示すように、絶縁膜７１３及び絶縁膜７１４に、エッチング等により開口部を形成することで導電膜７１０の一部を露出させた後、開口部において導電膜７１０に接する導電膜７１６と、酸化物半導体膜７１５に接する導電膜７１７及び導電膜７１８とを形成する。導電膜７１７及び導電膜７１８は、ソース電極又はドレイン電極として機能する。
具体的に、導電膜７１６、導電膜７１７及び導電膜７１８は、開口部を覆うようにスパッタ法や真空蒸着法で絶縁膜７１４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
導電膜７１６、導電膜７１７及び導電膜７１８となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１６、導電膜７１７及び導電膜７１８となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１６、導電膜７１７及び導電膜７１８に用いることで、酸化膜である絶縁膜７１４と、導電膜７１６、導電膜７１７及び導電膜７１８との密着性を高めることができる。
また、導電膜７１６、導電膜７１７及び導電膜７１８となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
本実施の形態では、導電膜７１６、導電膜７１７及び導電膜７１８として、膜厚１５０ｎｍのタングステン膜を用いる。
なお、導電膜のエッチングの際に、酸化物半導体膜７１５がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜７１５の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、導電膜７１６、導電膜７１７及び導電膜７１８となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、四弗化炭素（ＣＦ４）、塩素（Ｃｌ２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜７１５と、ソース電極又はドレイン電極として機能する導電膜７１７及び導電膜７１８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１７及び導電膜７１８を形成するためのパターニングとを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜７１５と導電膜７１７及び導電膜７１８の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図８（Ｂ）に示すように、導電膜７１６、導電膜７１７及び導電膜７１８と、酸化物半導体膜７１５とを覆うように、ゲート絶縁膜７１９を形成する。そして、ゲート絶縁膜７１９上において、酸化物半導体膜７１５と重なる位置にゲート電極７２０を形成し、導電膜７１７と重なる位置に導電膜７２１を形成する。
ゲート絶縁膜７１９は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７１９は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７１９に水素が含まれると、その水素が酸化物半導体膜７１５へ侵入し、又は水素が酸化物半導体膜７１５中の酸素を引き抜き、酸化物半導体膜７１５が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７１９はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７１９には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１５に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１６、導電膜７１７及び導電膜７１８及び酸化物半導体膜７１５と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜７１５内、ゲート絶縁膜７１９内、或いは、酸化物半導体膜７１５と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜７１５に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜７１５に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚３０ｎｍの酸化窒化珪素膜をゲート絶縁膜７１９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形態では３００℃とする。
なお、ゲート絶縁膜７１９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１６、導電膜７１７及び導電膜７１８を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７１９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜７１５に対して行った先の加熱処理により、酸化物半導体膜７１５に酸素欠損が発生していたとしても、ゲート絶縁膜７１９から酸化物半導体膜７１５に酸素が供与される。そして、酸化物半導体膜７１５に酸素が供与されることで、酸化物半導体膜７１５において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体膜７１５をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７１９の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜７１５をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜７１５に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜７１５中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７１５に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７１５に添加すれば良い。
また、ゲート電極７２０及び導電膜７２１は、ゲート絶縁膜７１９上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２０及び導電膜７２１は、ゲート電極７０４、或いは導電膜７１６、導電膜７１７及び導電膜７１８と同様の材料を用いて形成することが可能である。
ゲート電極７２０及び導電膜７２１の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２０及び導電膜７２１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ１０９が形成される。
なお、ゲート絶縁膜７１９を間に挟んで導電膜７１７と導電膜７２１とが重なる部分が、容量素子１１０に相当する。
本実施の形態では、平行平板型の容量素子１１０の例を示したが、本発明の一態様に係る記憶装置では、スタック型の容量素子を用いてもよい。
また、トランジスタ１０９はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体膜７１５に接する絶縁膜（本実施の形態においては、絶縁膜７１４及びゲート絶縁膜７１９が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
また、酸化物半導体膜７１５に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体膜７１５に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１５に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１５に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７１５に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜７１５に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜７１５を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体膜７１５の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
また、酸化物半導体膜７１５に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜７１５の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体膜７１５の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜７１５の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
次に、図８（Ｃ）に示すように、ゲート絶縁膜７１９、導電膜７２１、ゲート電極７２０を覆うように、絶縁膜７２２を形成する。絶縁膜７２２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２２の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２２を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７１９、絶縁膜７２２に開口部７２５を形成し、導電膜７１８の一部を露出させる。その後、絶縁膜７２２上に、上記開口部７２５において導電膜７１８と接する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
本実施の形態では、スパッタ法で膜厚５０ｎｍ程度のチタン膜、膜厚２００ｎｍ程度のアルミニウム膜、膜厚５０ｎｍ程度のチタン膜を順に積層することで形成される導電膜を、配線７２６として用いる。チタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７１８）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶装置を作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１７及び導電膜７１８が、酸化物半導体膜７１５の後に形成されている。よって、図８（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０９は、導電膜７１７及び導電膜７１８が、酸化物半導体膜７１５の上に形成されている。しかし、トランジスタ１０９は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜７１５の下、すなわち、酸化物半導体膜７１５と絶縁膜７１４の間に設けられていても良い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態４とは異なる構造を有した、酸化物半導体膜を用いたトランジスタについて説明する。
図９（Ａ）に示すトランジスタ６０１は、チャネルエッチ構造の、ボトムゲート型である。
トランジスタ６０１は、絶縁表面上に形成されたゲート電極６０２と、ゲート電極６０２上のゲート絶縁膜６０３と、ゲート絶縁膜６０３上においてゲート電極６０２と重なっている酸化物半導体膜６０４と、酸化物半導体膜６０４上に形成された導電膜６０５、導電膜６０６とを有する。さらに、トランジスタ６０１は、酸化物半導体膜６０４、導電膜６０５及び導電膜６０６上に形成された絶縁膜６０７を、その構成要素に含めても良い。
なお、図９（Ａ）に示したトランジスタ６０１は、酸化物半導体膜６０４と重なる位置において絶縁膜６０７上に形成されたバックゲート電極を、更に有していても良い。
図９（Ｂ）に示すトランジスタ６１１は、チャネル保護構造の、ボトムゲート型である。
トランジスタ６１１は、絶縁表面上に形成されたゲート電極６１２と、ゲート電極６１２上のゲート絶縁膜６１３と、ゲート絶縁膜６１３上においてゲート電極６１２と重なっている酸化物半導体膜６１４と、酸化物半導体膜６１４上に形成されたチャネル保護膜６１８と、酸化物半導体膜６１４上に形成された導電膜６１５、導電膜６１６とを有する。さらに、トランジスタ６１１は、チャネル保護膜６１８、導電膜６１５及び導電膜６１６上に形成された絶縁膜６１７を、その構成要素に含めても良い。
なお、図９（Ｂ）に示したトランジスタ６１１は、酸化物半導体膜６１４と重なる位置において絶縁膜６１７上に形成されたバックゲート電極を、更に有していても良い。
チャネル保護膜６１８を設けることによって、酸化物半導体膜６１４のチャネル形成領域となる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。従ってトランジスタ６１１の信頼性を向上させることができる。
図９（Ｃ）に示すトランジスタ６２１は、ボトムコンタクト構造の、ボトムゲート型である。
トランジスタ６２１は、絶縁表面上に形成されたゲート電極６２２と、ゲート電極６２２上のゲート絶縁膜６２３と、ゲート絶縁膜６２３上の導電膜６２５、導電膜６２６と、ゲート絶縁膜６２３上においてゲート電極６２２と重なっており、なおかつ導電膜６２５、導電膜６２６上に形成された酸化物半導体膜６２４とを有する。さらに、トランジスタ６２１は、導電膜６２５、導電膜６２６、及び酸化物半導体膜６２４上に形成された絶縁膜６２７を、その構成要素に含めても良い。
なお、図９（Ｃ）に示したトランジスタ６２１は、酸化物半導体膜６２４と重なる位置において絶縁膜６２７上に形成されたバックゲート電極を、更に有していても良い。
図９（Ｄ）に示すトランジスタ６４１は、ボトムコンタクト構造の、トップゲート型である。
トランジスタ６４１は、絶縁表面上に形成された導電膜６４５及び導電膜６４６と、導電膜６４５及び導電膜６４６上に形成された酸化物半導体膜６４４と、酸化物半導体膜６４４、導電膜６４５及び導電膜６４６上に形成されたゲート絶縁膜６４３と、ゲート絶縁膜６４３上において酸化物半導体膜６４４と重なっているゲート電極６４２とを有する。さらに、トランジスタ６４１は、ゲート電極６４２上に形成された絶縁膜６４７を、その構成要素に含めても良い。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、実施の形態４または実施の形態５とは異なる構造を有した、酸化物半導体膜を用いたトランジスタについて説明する。
図１０（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体膜９０３と、酸化物半導体膜９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体膜９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体膜９０３と重なる位置に設けられたゲート電極９０７とを有する。
図１０（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体膜９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体膜９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
また、酸化物半導体膜９０３は、ゲート電極９０７が形成された後に酸化物半導体膜９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体膜９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体膜９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体膜９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体膜９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９０３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９０３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１０（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体膜９１３と、酸化物半導体膜９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体膜９１３と重なる位置に設けられたゲート電極９１７とを有する。
図１０（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体膜９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体膜９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜９１３は、ゲート電極９１７が形成された後に酸化物半導体膜９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体膜９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体膜９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体膜９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体膜９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１０（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体膜９２３と、酸化物半導体膜９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体膜９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体膜９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
図１０（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体膜９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体膜９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜９２３は、ゲート電極９２７が形成された後に酸化物半導体膜９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体膜９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体膜９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体膜９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体膜９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体膜９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１０（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体膜９４３と、酸化物半導体膜９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体膜９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
図１０（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体膜９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体膜９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜９４３は、ゲート電極９４７が形成された後に酸化物半導体膜９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体膜９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体膜９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体膜９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体膜９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体膜９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜９４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体膜へのドーパントの添加を、酸化物半導体膜を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本発明の一態様に係る記憶装置は、バルク状の単結晶半導体基板を用いて作製されたトランジスタを、駆動回路に用いていても良い。図１２に、バルク状の単結晶半導体基板を用いて形成されたトランジスタ上に、酸化物半導体を用いたトランジスタと容量素子が形成された記憶装置の断面図を、一例として示す。
図１２に示す記憶装置は、半導体基板６６０に形成されたｎチャネル型トランジスタ６６１及びｐチャネル型トランジスタ６６２と、ｎチャネル型トランジスタ６６１及びｐチャネル型トランジスタ６６２を覆っている絶縁膜６６３上に形成された、酸化物半導体を用いたトランジスタ６６４と、容量素子６６５とを有する。
トランジスタ６６４は、そのチャネル形成領域に酸化物半導体を用いたトランジスタであり、実施の形態４で示した構造を有している場合を例示しているが、実施の形態５または実施の形態６に示した構成を有していても良い。
半導体基板６６０は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）等を用いることができる。図１２では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、ｎチャネル型トランジスタ６６１とｐチャネル型トランジスタ６６２とは、素子分離用絶縁膜６６６により、電気的に分離されている。素子分離用絶縁膜６６６の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
ｐチャネル型トランジスタ６６２が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入することにより、ｐウェル６６７と呼ばれる領域が形成されている。ｐ型の導電性を有する半導体基板を用いる場合、ｎチャネル型トランジスタ６６１が形成される領域に、ｎ型の導電性を付与する不純物元素を選択的に導入することにより、ｎウェルを形成すれば良い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
例えば、インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む一元系金属の酸化物半導体として、酸化インジウム、酸化亜鉛等を用いることができる。
また、例えば、インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
また、例えば、インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
また、例えば、インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態９）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１３において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造を取り得る。図１３（Ｂ）に示す小グループは電荷が０である。
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１３（Ｃ）に示す小グループは電荷が０である。
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１３（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１３（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１３（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体の層構造を構成する中グループのモデル図を示す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物半導体の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の層構造を構成する中グループのモデル図を示す。
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の層構造を構成する中グループは、図１５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取り得る。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１０）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、移動度μは図１６（Ａ）の式Ａで表される。Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁Ｅは図１６（Ｂ）の式Ｂで表される。
ｅは電気素量、Ｎはチャネル形成領域内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネル形成領域に含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネル形成領域の厚さである。なお、厚さ３０ｎｍ以下の半導体膜であれば、チャネル形成領域の厚さは半導体膜の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、図１６（Ｃ）の式Ｃで表される。なお、Ｌはチャネル長、Ｗはチャネル幅であり、Ｌ＝Ｗ＝１０μｍであるものとする。また、Ｖｄはドレイン電圧である。
式Ｃの両辺をＶｇで割り、更に両辺の対数を取ると、図１６（Ｄ）の式Ｄが得られる。式Ｄの右辺はＶｇの関数である。式Ｄからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから、欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１の酸化物半導体では、欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物半導体で測定される移動度μは３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、図１６（Ｅ）の式Ｅで表される。
Ｄはゲート電極方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式Ｅの右辺の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度μ２の計算結果を図１７に示す。なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長Ｌおよびチャネル幅Ｗはともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１７の計算結果で示されるように、ゲート電圧Ｖｇが１Ｖ強で移動度μ２は１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧Ｖｇがさらに高くなると、界面散乱が大きくなり、移動度μ２は低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。なお、計算に用いたトランジスタは酸化物半導体膜に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。また、チャネル長Ｌを３３ｎｍ、チャネル幅Ｗを４０ｎｍとして計算した。また、ゲート電極の側面にサイドウォールを有するものと仮定し、サイドウォールと重なる半導体領域をオフセット領域として計算した。計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
図１８は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲート電極とソース電極の電位差）依存性の計算結果である。ドレイン電流Ｉｄは、ドレイン電圧（Ｖｄ、ドレイン電極とソース電極の電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。図１８（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。図１８（Ｃ）はゲート絶縁膜の厚さを５ｎｍとして計算したものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
図１９は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄを＋１Ｖとし、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。図１９（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとして計算したものである。図１９（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
図２０は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄを＋１Ｖとし、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。図２０（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。図２０（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１８では８０ｃｍ２／Ｖｓ程度であるが、図１９では６０ｃｍ２／Ｖｓ程度、図２０では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧Ｖｇが１Ｖ前後で、ドレイン電流Ｉｄはメモリ素子等で必要とされる１０μＡを超えることが示された。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
本発明の一態様にかかる記憶装置は、消費電力が低く、高速動作が可能であり、単位面積あたりの記憶容量が高く、信頼性が高い。従って、本発明の一態様に係る記憶装置を用いることで、消費電力が低い電子機器、高速動作が可能な電子機器、小型な電子機器、信頼性の高い電子機器を提供することができる。
本発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１１に示す。
図１１（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、消費電力が低い携帯型ゲーム機、高速動作が可能な携帯型ゲーム機、小型な携帯型ゲーム機、或いは信頼性の高い携帯型ゲーム機を提供することができる。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１１（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、消費電力が低い携帯電話、高速動作が可能な携帯電話、小型な携帯電話、或いは信頼性の高い携帯電話を提供することができる。
図１１（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１１（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、消費電力が低い携帯情報端末、高速動作が可能な携帯情報端末、小型な携帯情報端末、或いは信頼性の高い携帯情報端末を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの移動度を向上させることが可能となる。また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体膜を成膜した。次に、酸化物半導体膜を島状になるようにエッチング加工した。そして、酸化物半導体膜上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
以上のようにしてトランジスタを有する半導体装置を形成した。
（サンプルＡ）
サンプルＡは酸化物半導体膜の成膜中に基板に意図的な加熱を施さなかった。また、サンプルＡは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体膜の成膜を行った。また、サンプルＢは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。基板を加熱した状態で成膜を行った理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体膜の成膜を行った。さらに、サンプルＣは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。
なお、酸化物半導体膜中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体膜中でキャリアとなる酸素欠損も生じてしまう。そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
（サンプルＡ〜Ｃのトランジスタの特性）
図２１（Ａ）にサンプルＡのトランジスタの初期特性を示す。図２１（Ｂ）にサンプルＢのトランジスタの初期特性を示す。図２１（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
サンプルＡのトランジスタの移動度は１８．８ｃｍ２／Ｖｓであった。サンプルＢのトランジスタの移動度は３２．２ｃｍ２／Ｖｓであった。サンプルＣのトランジスタの移動度は３４．５ｃｍ２／Ｖｓであった。
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体膜の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは従来なかった新しい結晶構造であるといえる。
また、図２１（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲートＢＴストレス試験を行った。
まず、基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加されるＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
一方、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜にＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
図２２（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２２（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。図２３（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２３（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２２（Ａ）及び図２３（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
特に、図２２（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
図２４はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。なお、図２４ではチャネル幅１μｍの場合における電流量を図示している。
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。基板温度が８５℃（１０００／Ｔが約３．６６．）のとき１×１０−２０Ａ以下となっていた。つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
１００ メモリセル
１０１ セルアレイ
１０２ 駆動回路
１０３ ワード線駆動回路
１０４ データ線駆動回路
１０５ 給電点
１０６ 給電点
１０７ 給電点
１０８ 給電点
１０９ トランジスタ
１１０ 容量素子
２３０ トランジスタ
２６０ トランジスタ
２６２ オペアンプ
６０１ トランジスタ
６０２ ゲート電極
６０３ ゲート絶縁膜
６０４ 酸化物半導体膜
６０５ 導電膜
６０６ 導電膜
６０７ 絶縁膜
６１１ トランジスタ
６１２ ゲート電極
６１３ ゲート絶縁膜
６１４ 酸化物半導体膜
６１５ 導電膜
６１６ 導電膜
６１７ 絶縁膜
６１８ チャネル保護膜
６２１ トランジスタ
６２２ ゲート電極
６２３ ゲート絶縁膜
６２４ 酸化物半導体膜
６２５ 導電膜
６２６ 導電膜
６２７ 絶縁膜
６４１ トランジスタ
６４２ ゲート電極
６４３ ゲート絶縁膜
６４４ 酸化物半導体膜
６４５ 導電膜
６４６ 導電膜
６４７ 絶縁膜
６６０ 半導体基板
６６１ ｎチャネル型トランジスタ
６６２ ｐチャネル型トランジスタ
６６３ 絶縁膜
６６４ トランジスタ
６６５ 容量素子
６６６ 素子分離用絶縁膜
６６７ ｐウェル
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ ゲート電極
７０５ チャネル形成領域
７０６ 不純物領域
７０７ 絶縁膜
７０８ 絶縁膜
７０９ 絶縁膜
７１０ 導電膜
７１１ 導電膜
７１２ 導電膜
７１３ 絶縁膜
７１４ 絶縁膜
７１５ 酸化物半導体膜
７１６ 導電膜
７１７ 導電膜
７１８ 導電膜
７１９ ゲート絶縁膜
７２０ ゲート電極
７２１ 導電膜
７２２ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
８００ 記憶装置
８０１ セルアレイ
８０２ 駆動回路
８０３ 入出力バッファ
８０４ ワード線駆動回路
８０５ データ線駆動回路
８０６ 制御回路
８０７ ローデコーダ
８０８ レベルシフタ
８０９ バッファ
８１０ カラムデコーダ
８１１ レベルシフタ
８１２ セレクタ
８１３ 回路
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体膜
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体膜
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁膜
９２３ 酸化物半導体膜
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁膜
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁膜
９４３ 酸化物半導体膜
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁膜
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (4)

  1. 複数のメモリセル、複数のワード線、及び複数のデータ線を有するセルアレイと、
    ワード線駆動回路と、
    データ線駆動回路と、を有し、
    前記ワード線駆動回路は、前記セルアレイの下方に配置され、
    前記データ線駆動回路は、前記セルアレイの下方に配置され、
    前記複数のデータ線は、複数の第１のコンタクトホールをそれぞれ介して、前記データ線駆動回路と電気的に接続され、
    前記複数の第１のコンタクトホールは、前記セルアレイと重なる領域に位置し、
    前記複数の第１のコンタクトホールは、前記複数のワード線の方向に沿って並んでいる半導体装置。
  2. 請求項１において、
    前記メモリセルは、第１のトランジスタと容量素子とを有することを特徴とする半導体装置。
  3. 請求項２において、
    前記データ線駆動回路が有する第２のトランジスタの上方に絶縁層が位置し、
    前記絶縁層の上方に前記第１のトランジスタが位置し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、シリコンを有することを特徴とする半導体装置。
  4. 前記第１のトランジスタのチャネル形成領域を有する半導体膜は、第１の加熱処理を施すことで水分又は水素を脱離した後に、酸素雰囲気下で第２の加熱処理を施すことで酸素欠損を低減する工程を経て形成されたものであることを特徴とする、請求項２または請求項３に記載の半導体装置の作製方法。
JP2012013618A 2011-01-26 2012-01-26 半導体装置及び半導体装置の作製方法 Active JP5912572B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012013618A JP5912572B2 (ja) 2011-01-26 2012-01-26 半導体装置及び半導体装置の作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011013908 2011-01-26
JP2011013908 2011-01-26
JP2011108895 2011-05-14
JP2011108895 2011-05-14
JP2012013618A JP5912572B2 (ja) 2011-01-26 2012-01-26 半導体装置及び半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016063120A Division JP2016164990A (ja) 2011-01-26 2016-03-28 半導体装置

Publications (3)

Publication Number Publication Date
JP2012256837A JP2012256837A (ja) 2012-12-27
JP2012256837A5 JP2012256837A5 (ja) 2014-12-04
JP5912572B2 true JP5912572B2 (ja) 2016-04-27

Family

ID=46544097

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2012013618A Active JP5912572B2 (ja) 2011-01-26 2012-01-26 半導体装置及び半導体装置の作製方法
JP2016063120A Withdrawn JP2016164990A (ja) 2011-01-26 2016-03-28 半導体装置
JP2017172768A Active JP6564824B2 (ja) 2011-01-26 2017-09-08 半導体装置
JP2019138717A Active JP6818823B2 (ja) 2011-01-26 2019-07-29 半導体装置
JP2020218433A Withdrawn JP2021052212A (ja) 2011-01-26 2020-12-28 半導体装置
JP2022122836A Withdrawn JP2022153594A (ja) 2011-01-26 2022-08-01 半導体装置

Family Applications After (5)

Application Number Title Priority Date Filing Date
JP2016063120A Withdrawn JP2016164990A (ja) 2011-01-26 2016-03-28 半導体装置
JP2017172768A Active JP6564824B2 (ja) 2011-01-26 2017-09-08 半導体装置
JP2019138717A Active JP6818823B2 (ja) 2011-01-26 2019-07-29 半導体装置
JP2020218433A Withdrawn JP2021052212A (ja) 2011-01-26 2020-12-28 半導体装置
JP2022122836A Withdrawn JP2022153594A (ja) 2011-01-26 2022-08-01 半導体装置

Country Status (4)

Country Link
US (3) US9601178B2 (ja)
JP (6) JP5912572B2 (ja)
KR (4) KR102006025B1 (ja)
TW (2) TWI564890B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9455349B2 (en) * 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
WO2015181679A1 (en) * 2014-05-27 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2016199680A1 (ja) * 2015-06-08 2016-12-15 シャープ株式会社 半導体装置およびその製造方法
US10692869B2 (en) * 2016-11-17 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102311490B1 (ko) * 2017-05-26 2021-10-13 에스케이하이닉스 주식회사 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템
US11114470B2 (en) * 2017-06-02 2021-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
KR20200110758A (ko) * 2018-01-25 2020-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치, 및 전자 기기
WO2019220259A1 (ja) * 2018-05-17 2019-11-21 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および電子機器
US10600468B2 (en) * 2018-08-13 2020-03-24 Wuxi Petabyte Technologies Co, Ltd. Methods for operating ferroelectric memory cells each having multiple capacitors
US11568944B2 (en) 2018-11-08 2023-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory cells
KR20210121143A (ko) 2019-01-29 2021-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6010393B2 (ja) * 1979-09-03 1985-03-16 株式会社日立製作所 半導体メモリ
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01308070A (ja) * 1988-06-07 1989-12-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2788265B2 (ja) 1988-07-08 1998-08-20 オリンパス光学工業株式会社 強誘電体メモリ及びその駆動方法，製造方法
JPH02148763A (ja) 1988-11-29 1990-06-07 Nec Kyushu Ltd 半導体記憶装置
JPH02229468A (ja) * 1989-03-01 1990-09-12 Matsushita Electron Corp 半導体記憶装置
JP2923700B2 (ja) * 1991-03-27 1999-07-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR940008722B1 (ko) 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0684349A (ja) * 1992-08-31 1994-03-25 Nec Corp 半導体記憶装置
JPH0697366A (ja) 1992-09-10 1994-04-08 Hitachi Ltd 高信頼度コンピュータチップ
JPH06103765A (ja) * 1992-09-22 1994-04-15 Sanyo Electric Co Ltd Ｄｒａｍの基板電圧発生装置
JP3243146B2 (ja) * 1994-12-08 2002-01-07 株式会社東芝 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5592410A (en) * 1995-04-10 1997-01-07 Ramtron International Corporation Circuit and method for reducing a compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JPH09129846A (ja) * 1995-10-31 1997-05-16 Nec Corp ダイナミックメモリ素子
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5822258A (en) * 1997-05-05 1998-10-13 Micron Technology, Inc. Circuit and method for testing a memory device with a cell plate generator having a variable current
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
JP4632107B2 (ja) 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002288981A (ja) 2001-03-27 2002-10-04 Mitsubishi Electric Corp 半導体記憶装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003123500A (ja) * 2001-10-12 2003-04-25 Mitsubishi Electric Corp 半導体装置
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4149170B2 (ja) * 2002-01-22 2008-09-10 株式会社ルネサステクノロジ 半導体記憶装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004119937A (ja) * 2002-09-30 2004-04-15 Fujitsu Ltd 半導体記憶装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7084666B2 (en) * 2002-10-21 2006-08-01 Viciciv Technology Programmable interconnect structures
US6881975B2 (en) 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4113493B2 (ja) * 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8445946B2 (en) * 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4970760B2 (ja) 2004-09-15 2012-07-11 三星電子株式会社 半導体メモリ装置のライン配置構造
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) * 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
TWI475667B (zh) * 2005-03-28 2015-03-01 Semiconductor Energy Lab 記憶裝置和其製造方法
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7782650B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2007157982A (ja) * 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TW200830595A (en) 2006-11-27 2008-07-16 Nat University Iwate Univ Inc Organic thin film transistor, organic composite electronic element, method for manufacturing such transistor and element, and display device and memory
JP2010034091A (ja) 2006-11-27 2010-02-12 Iwate Univ 有機複合電子素子及びその製造方法、及び該有機複合電子素子を用いる有機半導体メモリ
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009016368A (ja) 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5366517B2 (ja) 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4709868B2 (ja) 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP2010015328A (ja) * 2008-07-02 2010-01-21 Tama Tlo Ltd メモリ・論理共役システム
JP5085446B2 (ja) 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
US8044448B2 (en) 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2010034109A (ja) 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP5100554B2 (ja) * 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010114220A (ja) 2008-11-05 2010-05-20 Toshiba Corp 半導体装置およびその製造方法
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JPWO2010097862A1 (ja) 2009-02-24 2012-08-30 パナソニック株式会社 半導体メモリセル及びその製造方法並びに半導体記憶装置
KR100904059B1 (ko) * 2009-03-10 2009-06-23 주식회사 탑 엔지니어링 액정방울무게 설정방법 및 그 설정된 무게를 가진 액정방울을 단위패널영역에 토출시키는 방법
JP2010263211A (ja) 2009-05-04 2010-11-18 Samsung Electronics Co Ltd 積層メモリ素子
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR102111264B1 (ko) 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101772117B1 (ko) 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
KR101872926B1 (ko) 2010-09-13 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
KR101924231B1 (ko) * 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
JP5770068B2 (ja) 2010-11-12 2015-08-26 株式会社半導体エネルギー研究所 半導体装置
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
JP6564824B2 (ja) 2019-08-21
TWI564890B (zh) 2017-01-01
JP2018011074A (ja) 2018-01-18
JP2012256837A (ja) 2012-12-27
US9601178B2 (en) 2017-03-21
KR20190090748A (ko) 2019-08-02
KR102058823B1 (ko) 2019-12-23
US10497419B2 (en) 2019-12-03
JP2022153594A (ja) 2022-10-12
KR20190141631A (ko) 2019-12-24
KR20210018887A (ko) 2021-02-18
US20170256301A1 (en) 2017-09-07
TW201234365A (en) 2012-08-16
US20120188814A1 (en) 2012-07-26
JP2021052212A (ja) 2021-04-01
JP2016164990A (ja) 2016-09-08
JP2019201219A (ja) 2019-11-21
JP6818823B2 (ja) 2021-01-20
KR102214954B1 (ko) 2021-02-10
TW201703037A (zh) 2017-01-16
TWI614747B (zh) 2018-02-11
KR20120099344A (ko) 2012-09-10
KR102006025B1 (ko) 2019-07-31
US20200098416A1 (en) 2020-03-26

Similar Documents

Publication Publication Date Title
JP6564824B2 (ja) 半導体装置
KR102126409B1 (ko) 기억 장치 및 반도체 장치
JP6030298B2 (ja) 緩衝記憶装置及び信号処理回路
JP6379263B2 (ja) 半導体装置
US20120033486A1 (en) Semiconductor device and method for driving semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141021

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141021

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160401

R150 Certificate of patent or registration of utility model

Ref document number: 5912572

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250