KR20200110758A - 기억 장치, 반도체 장치, 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 기억 장치, 신규 반도체 장치를 제공한다. 제어 회로의 위쪽에 복수의 메모리 셀을 포함하는 셀 어레이가 적층되어 제공된 기억 장치이고, 셀 어레이는 복수의 블록마다 동작한다. 또한, 제어 회로와 셀 어레이 사이에는 복수의 전극을 가진다. 전극은 블록마다, 그리고 블록과 중첩되도록 제공되고, 블록마다 전극의 전위를 바꿀 수 있다. 전극은 메모리 셀에 포함되는 트랜지스터의 백 게이트로서의 기능을 가지고, 블록마다 전극의 전위를 바꿈으로써 메모리 셀에 포함되는 트랜지스터의 전기 특성을 변화시킬 수 있다. 또한, 전극은 제어 회로에서 생기는 노이즈를 저감할 수 있다.

Description

기억 장치, 반도체 장치, 및 전자 기기
본 발명의 일 형태는 기억 장치에 관한 것이다. 특히 반도체 특성을 이용함으로써 기능할 수 있는 기억 장치에 관한 것이다.
또한, 본 발명의 일 형태는 반도체 장치에 관한 것이다. 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어, 집적 회로, 집적 회로를 구비한 칩이나, 패키지에 칩을 수납한 전자 부품, 집적 회로를 구비한 전자 기기는 반도체 장치의 일례이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 각종 전자 기기에 기억 장치(메모리라고도 함)로서 널리 사용된다. DRAM의 메모리 셀에 산화물 반도체를 사용한 트랜지스터(산화물 반도체 트랜지스터, OS 트랜지스터라고도 함)를 적용한 예가 특허문헌 1 및 비특허문헌 1에 개시되어 있다.
산화물 반도체 트랜지스터는 오프 상태에서의 누설 전류(오프 전류)가 매우 작기 때문에, 산화물 반도체 트랜지스터를 DRAM의 메모리 셀에 적용함으로써, 기억 내용을 장기간에 걸쳐 유지할 수 있다. 즉 리프레시 빈도가 낮고, 소비전력이 적은 DRAM을 제작할 수 있다.
또한, 산화물 반도체 트랜지스터는 박막 트랜지스터이고, 적층하여 제공할 수 있다. 예를 들어, 단결정 실리콘 기판에 형성한 Si 트랜지스터를 사용하여 주변 회로를 구성하고 그 위쪽에 형성한 산화물 반도체 트랜지스터를 사용하여 메모리 셀을 구성함으로써, 칩 면적을 삭감할 수 있다.
본 명세서 등에서는 산화물 반도체 트랜지스터가 메모리 셀에 적용된 DRAM을 "산화물 반도체 DRAM" 또는 "DOSRAM(등록 상표)(Dynamic Oxide Semiconductor Random Access Memory)"이라고 부른다.
한편, 산화물 반도체는 트랜지스터에 적용할 수 있는 반도체로서 근년 주목을 받고 있다. 산화물 반도체로서, 예를 들어 산화 인듐, 산화 아연 등 일원계 금속의 산화물뿐만 아니라, 다원계 금속의 산화물도 알려져 있다. 다원계 금속의 산화물 중에서도 특히 In-Ga-Zn 산화물(IGZO라고도 함)에 관한 연구가 활발히 진행되고 있다.
IGZO에 관한 연구에 의하여 산화물 반도체에서 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조, 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 2 내지 비특허문헌 4 참조).
비특허문헌 2 및 비특허문헌 3에서는 CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다. 또한, CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이더라도, 미소한 결정을 가진다는 것이 비특허문헌 5 및 비특허문헌 6에 개시되어 있다.
비특허문헌 7에서는 산화물 반도체를 사용한 트랜지스터의 오프 전류가 매우 작은 것이 보고되고, 비특허문헌 8 및 비특허문헌 9에서는 오프 전류가 매우 작은 성질을 이용한 LSI 및 디스플레이가 보고되어 있다.
일본 공개특허공보 특개2012-256820호
T.Onuki et al., "DRAM with Storage Capacitance of 3.9fF using CAAC-OS Transistor with L of 60nm and having More Than 1-h Retention Characteristics", Ext.Abstr.SSDM, 2014, pp.430-431. S.Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue1, p.183-186 S.Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S.Ito et al., "The Proceedings of AMFPD'13 Digest of Technical Papers", 2013, p.151-154 S.Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume3, issue 9, p.Q3012-Q3022 S.Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, p.155-164 K.Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, p.021201-1-021201-7 S.Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S.Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p.626-629
상술한 바와 같이, 단결정 실리콘 기판에 형성한 Si 트랜지스터를 사용하여 주변 회로를 구성하고, 그 위쪽에 형성한 산화물 반도체 트랜지스터를 사용하여 메모리 셀을 구성한 경우, 주변 회로가 동작하는 것으로 인한 노이즈가 메모리 셀에 영향을 미치는 경우가 있었다.
즉, 단결정 실리콘 기판 등 반도체 기판에 형성한 트랜지스터를 사용하여 제 1 회로를 구성하고, 그 위쪽에 형성한 산화물 반도체 트랜지스터를 사용하여 제 2 회로를 구성한 경우, 제 1 회로가 동작하는 것으로 인한 노이즈가 제 2 회로에, 또는 제 2 회로가 동작하는 것으로 인한 노이즈가 제 1 회로에 영향을 미칠 가능성이 있었다.
본 발명의 일 형태는 단결정 실리콘 기판에 구성한 주변 회로의 위쪽에 산화물 반도체 트랜지스터를 사용한 메모리 셀을 적층하여 제공한 기억 장치에서 주변 회로가 동작하는 것으로 인한 노이즈가 메모리 셀에 영향을 미칠 정도를 저감하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 반도체 기판에 구성한 제 1 회로의 위쪽에 산화물 반도체 트랜지스터를 사용한 제 2 회로를 적층하여 제공한 반도체 장치에서 제 1 회로가 동작하는 것으로 인한 노이즈가 제 2 회로에, 또는 제 2 회로가 동작하는 것으로 인한 노이즈가 제 1 회로에 영향을 미칠 정도를 저감하는 것을 과제 중 하나로 한다.
또는 본 발명의 일 형태는 상술한 기억 장치, 또는 상술한 반도체 장치를 가지는 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 반드시 상술한 과제 모두를 해결할 필요는 없고, 적어도 하나의 과제를 해결할 수 있는 것이면 좋다. 또한, 상기 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 이들 외의 과제는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명백해질 것이며 명세서, 청구범위, 도면 등의 기재에서 이들 외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는 제 1 전극 내지 제 N(N은 2 이상의 정수) 전극과 제 1 회로 및 제 2 회로를 가지는 반도체 장치이다. 제 1 회로와 제 2 회로는 복수의 배선을 통하여 전기적으로 접속되고, 제 2 회로는 제 1 영역 내지 제 N 영역을 가진다. 제 1 영역 내지 제 N 영역은 각각 제 1 트랜지스터를 가지고, 제 1 영역 내지 제 N 영역에서 제 K(K는 1 이상 N 이하의 정수) 영역은 제 K 전극을 개재(介在)하여 제 1 회로와 중첩되는 영역을 가진다. 제 K 전극은 제 K 영역이 가지는 제 1 트랜지스터의 백 게이트로서 기능한다.
또한, 상기 형태에서 제 1 전위 내지 제 M(M은 2 이상의 정수) 전위 중 어느 전위가 제 1 전극 내지 제 N 전극 각각에 인가되고, 제 1 전위 내지 제 M 전위는 서로 상이하다.
또한, 상기 형태에서 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가진다.
또한, 상기 형태에서 제 1 트랜지스터는 실리콘 및 질소를 포함하는 층과 중첩되고, 층의 저항률은 1×1010Ωcm 이상 1×1015Ωcm 이하이다.
또한, 상기 형태에서 제 1 회로는 제 2 트랜지스터를 가지고, 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가진다.
또한, 본 발명의 일 형태는 제 1 전극 내지 제 N(N은 2 이상의 정수) 전극과, 제어 회로와, 셀 어레이를 가지는 기억 장치이다. 제어 회로는 셀 어레이를 제어하는 기능을 가지고, 셀 어레이는 제 1 영역 내지 제 N 영역을 가진다. 제 1 영역 내지 제 N 영역은 각각 복수의 메모리 셀을 가지고, 메모리 셀은 각각 제 1 트랜지스터 및 용량 소자를 가지고, 제 1 영역 내지 제 N 영역에서 제 K(K는 1 이상 N 이하의 정수) 영역은 제 K 전극을 개재하여 제 1 회로와 중첩되는 영역을 가진다. 제 K 전극은 제 K 영역에서 메모리 셀이 가지는 제 1 트랜지스터의 백 게이트로서 기능한다.
또한, 상기 형태에서 제 1 전위 내지 제 M(M은 2 이상의 정수) 전위 중 어느 전위가 제 1 전극 내지 제 N 전극 각각에 인가되고, 제 1 전위 내지 제 M 전위는 서로 상이하다.
또한, 상기 형태에서 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가진다.
또한, 상기 형태에서 제 1 트랜지스터는 실리콘 및 질소를 포함하는 층과 중첩되고, 층의 저항률은 1×1010Ωcm 이상 1×1015Ωcm 이하이다.
또한, 상기 형태에서 제 1 회로는 제 2 트랜지스터를 가지고, 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가진다.
또한, 본 발명의 일 형태는 제 1 전극 및 제 2 전극과, 제어 회로와, 셀 어레이를 가지는 기억 장치이다. 제어 회로는 셀 어레이를 제어하는 기능을 가지고, 셀 어레이는 제 1 영역 및 제 2 영역을 가진다. 제 1 영역 및 제 2 영역은 각각 복수의 메모리 셀을 가지고, 메모리 셀은 각각 제 1 트랜지스터 및 용량 소자를 가지고, 제 1 영역은 제 1 전극을 개재하여 제어 회로와 중첩되는 영역을 가지고, 제 2 영역은 제 2 전극을 개재하여 제어 회로와 중첩되는 영역을 가진다. 제 1 전극은 제 1 영역에서 메모리 셀이 가지는 제 1 트랜지스터의 백 게이트로서 기능하고, 제 2 전극은 제 2 영역에서 메모리 셀이 가지는 제 1 트랜지스터의 백 게이트로서 기능한다.
또한, 상기 형태에서 제 1 전극에 인가되는 전위와 제 2 전극에 인가되는 전위는 상이하다.
또한, 상기 형태에서 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가진다.
또한, 상기 형태에서 제 1 트랜지스터는 실리콘 및 질소를 포함하는 층과 중첩되고, 층의 저항률은 1×1010Ωcm 이상 1×1015Ωcm 이하이다.
또한, 상기 형태에서 제어 회로는 제 2 트랜지스터를 가지고, 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가진다.
본 발명의 일 형태에 의하여 단결정 실리콘 기판에 구성한 주변 회로의 위쪽에 산화물 반도체 트랜지스터를 사용한 메모리 셀을 적층하여 제공한 기억 장치에서 주변 회로가 동작하는 것으로 인한 노이즈가 메모리 셀에 영향을 미칠 정도를 저감할 수 있다.
또는 본 발명의 일 형태에 의하여 반도체 기판에 구성한 제 1 회로의 위쪽에 산화물 반도체 트랜지스터를 사용한 제 2 회로를 적층하여 제공한 반도체 장치에서 제 1 회로가 동작하는 것으로 인한 노이즈가 제 2 회로에, 또는 제 2 회로가 동작하는 것으로 인한 노이즈가 제 1 회로에 영향을 미칠 정도를 저감할 수 있다.
또는 본 발명의 일 형태에 의하여 상술한 기억 장치, 또는 상술한 반도체 장치를 가지는 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 이들 이외의 효과는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 청구범위, 도면 등의 기재에서 이들 이외의 효과를 추출할 수 있다.
도 1은 메모리의 구성예를 도시한 사시 개략도.
도 2는 메모리의 구성예를 도시한 블록도.
도 3의 (A)는 메모리 셀 어레이의 구성예를 도시한 상면도이고, 도 3의 (B)는 메모리 셀의 구성예를 도시한 회로도.
도 4의 (A), (B), 및 (C)는 메모리 셀의 구성예를 도시한 회로도.
도 5의 (A) 및 (B)는 도전층의 형상의 예를 도시한 상면도.
도 6의 (A) 및 (B)는 도전층의 형상의 예를 도시한 상면도.
도 7은 도전층과 트랜지스터의 위치 관계를 도시한 상면도.
도 8은 메모리의 구성예를 도시한 사시 개략도.
도 9는 반도체 장치의 구성예를 도시한 단면도.
도 10의 (A), (B), 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 11의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 11의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 12의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 12의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 13의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 13의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 14의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 14의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 15의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 15의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 16의 (A), (B), (C), (D), (E1), 및 (E2)는 전자 기기의 구성예를 도시한 도면.
도 17의 (A) 및 (B)는 트랜지스터의 단면을 도시한 도면,
도 18의 (A) 및 (B)는 트랜지스터의 전기 특성을 도시한 도면.
도 19의 (A) 및 (B)는 트랜지스터의 전기 특성을 도시한 도면.
도 20의 (A)는 트랜지스터의 문턱 전압을 도시한 도면이고, 도 20의 (B)는 트랜지스터의 문턱 전압의 변화량과 서브스레숄드 계수를 도시한 도면.
도 21은 트랜지스터의 용량 모델을 도시한 도면.
도 22의 (A) 및 (B)는 트랜지스터의 전기 특성을 도시한 도면.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에 나타내는 복수의 실시형태는 적절히 조합할 수 있다. 또한, 하나의 실시형태 중에서 복수의 구성예가 나타내어지는 경우에는, 구성예를 서로 적절히 조합할 수 있다.
또한, 본 명세서에 첨부된 도면에서는 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 블록도를 도시하였지만, 실제의 구성 요소들을 기능마다 완전히 나누는 것이 어려우며 하나의 구성 요소가 복수의 기능에 관련될 수도 있다.
또한, 도면 등에서 크기, 층의 두께, 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시한 형상 또는 값 등에 한정되지 않는다.
또한, 도면 등에서 동일한 요소들 또는 비슷한 기능을 가지는 요소들, 동일한 재질의 요소들, 또는 동시에 형성되는 요소들 등에는 동일한 부호를 부여하는 경우가 있고, 그 반복 설명을 생략하는 경우가 있다.
또한, 본 명세서 등에서, "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서 "위"나 "아래" 등의 배치를 나타내는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것이 아니다. 예를 들어 "게이트 절연층 위의 게이트 전극"이라는 표현이라면 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니다.
또한, 본 명세서 등에서, "전기적으로 접속"이란, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 이 외 각종 기능을 가지는 소자 등이 포함된다.
또한, 본 명세서 등에서 "전압"이란 어떤 전위와 기준 전위(예를 들어, 그라운드 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압과 전위차는 바꿔 말할 수 있다.
또한, 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그래서, 본 명세서 등에서 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 특별히 언급하지 않는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급하지 않는 경우, n채널형 트랜지스터에서는 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터에서는 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 즉, n채널형 트랜지스터의 오프 전류란, 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
상기 오프 전류의 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란, 트랜지스터가 오프 상태일 때의 소스 전류를 말하는 경우도 있다. 또한, 오프 전류와 같은 의미로 누설 전류라고 하는 경우가 있다. 또한, 본 명세서 등에서 오프 전류란 트랜지스터가 오프 상태일 때에 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은, 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor라고도 함) 등으로 분류된다.
예를 들어, 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 부를 수 있다. 즉 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 "산화물 반도체 트랜지스터", "OS 트랜지스터"라고 부를 수 있다. 마찬가지로, 상술한 "산화물 반도체를 사용한 트랜지스터"도 채널 형성 영역에 금속 산화물을 가지는 트랜지스터이다.
또한, 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 부르는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다. 금속 산화물의 자세한 사항에 대해서는 후술한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 기억 장치의 구성예에 대하여 설명한다. 본 발명의 일 형태에 따른 기억 장치는 반도체 특성을 이용함으로써 기능할 수 있는 기억 장치이고, 메모리라고도 불린다(이하에서는 메모리라고 함). 또한, 본 발명의 일 형태에 따른 기억 장치는 반도체 기판에 구성한 주변 회로의 위쪽에 산화물 반도체 트랜지스터(이하에서는 OS 트랜지스터라고 함)를 사용한 메모리 셀을 적층하여 제공한 구조를 가진다.
<메모리의 구성예 1>
도 1은 본 발명의 일 형태에 따른 메모리(100)의 구성예를 도시한 사시 개략도이다.
메모리(100)는 층(101) 및 층(201)을 가지고, 층(101)의 위쪽에 층(201)이 적층된 구조를 가진다. 층(101) 및 층(201)에는 각각 반도체 특성을 이용함으로써 기능할 수 있는 회로가 제공되고, 층(101)에는 주변 회로(110)가 제공되고, 층(201)에는 메모리 셀 어레이(210)(도 2에서는 "Memory Cell Array"라고 표기함)이 제공된다. 또한, 층(201)은 메모리 셀 어레이(210)의 아래쪽에 도전층(50) 및 도전층(60)을 가진다. 도전층(50) 및 도전층(60)에 대해서는 후술한다. 또한, 본 실시형태에서 설명하는 도면에서는, 주된 신호의 흐름을 화살표 또는 선으로 나타내었고, 전원선 등을 생략하였다.
주변 회로(110)는 행 디코더(121), 워드선 드라이버 회로(122), 비트선 드라이버 회로(130), 열 디코더(131), 출력 회로(140), 컨트롤 로직 회로(150), 및 VBG 컨트롤 회로(160)를 가진다. 주변 회로(110)는 메모리 셀 어레이(210)의 제어 회로로서의 기능을 가진다.
주변 회로(110)는 반도체 기판(SUB)에 형성한 트랜지스터를 사용하여 구성되어 있다. 반도체 기판(SUB)은 트랜지스터의 채널 형성 영역을 가질 수 있으면 특별히 한정되지 않는다. 예를 들어, 단결정 실리콘 기판, 단결정 저마늄 기판, 화합물 반도체 기판(SiC 기판, GaN 기판 등), SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
또한, SOI 기판으로서 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온으로 가열함으로써 표면으로부터 일정한 깊이에 산화층을 형성함과 함께, 표면 층에 생긴 결함을 소멸시켜 형성한 SIMOX(Separation by Implanted Oxygen) 기판이나 수소 이온 주입에 의하여 형성된 미소한 공동(micro void)의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개(劈開)하는 스마트 컷법, ELTRAN법(등록 상표: Epitaxial Layer Transfer) 등을 사용하여 형성된 SOI 기판을 사용하여도 좋다. 단결정 기판을 사용하여 형성한 트랜지스터는 채널 형성 영역에 단결정 반도체를 가진다.
본 실시형태에서는 반도체 기판(SUB)에 단결정 실리콘 기판을 사용한 경우에 대하여 설명한다. 또한, 단결정 실리콘 기판에 형성한 트랜지스터를 Si 트랜지스터라고 부른다. Si 트랜지스터를 사용하여 구성된 주변 회로(110)는 고속 동작이 가능하다.
메모리 셀 어레이(210)는 복수의 메모리 셀(211)(도 2에서는 "Memory Cell"이라고 표기함)을 가진다.
메모리 셀 어레이(210)는 OS 트랜지스터를 사용하여 구성된다. 산화물 반도체의 밴드 갭은 2.5eV 이상, 바람직하게는 3.0eV 이상이기 때문에, OS 트랜지스터는 열 여기로 인한 누설 전류가 작고, 오프 전류가 매우 작다. 또한, 오프 전류란, 트랜지스터가 오프 상태일 때에 소스와 드레인 사이를 흐르는 전류를 말한다.
트랜지스터의 채널 형성 영역에 사용되는 금속 산화물은, 인듐(In) 및 아연(Zn) 중 적어도 한쪽을 포함하는 산화물 반도체인 것이 바람직하다. 이와 같은 산화물 반도체로서는, In-M-Zn 산화물(원소 M은 예를 들어 Al, Ga, Y 또는 Sn)이 대표적이다. 전자 공여체(도너)가 되는 수분, 수소 등의 불순물을 저감하고, 또한 산소 결손도 저감함으로써, 산화물 반도체를 i형(진성), 또는 실질적으로 i형으로 할 수 있다. 이와 같은 산화물 반도체는 고순도화된 산화물 반도체라고 부를 수 있다. 또한, OS 트랜지스터의 자세한 사항에 대해서는 실시형태 3에서 설명한다.
메모리 셀(211)은 데이터를 기억하는 기능을 가진다. 메모리 셀(211)은 2레벨(하이 레벨 및 로 레벨)의 데이터를 기억하는 기능을 가져도 좋고, 4레벨 이상의 멀티레벨 데이터를 기억하는 기능을 가져도 좋다. 또는, 아날로그 데이터를 기억하는 기능을 가져도 좋다. OS 트랜지스터는 오프 전류가 매우 작기 때문에, 메모리 셀(211)에 사용하는 트랜지스터로서 적합하다.
OS 트랜지스터는 예를 들어 채널폭 1μm당 오프 전류를 100zA/μm 이하, 또는 10zA/μm 이하, 또는 1zA/μm 이하, 또는 10yA/μm 이하로 할 수 있다. OS 트랜지스터를 메모리 셀(211)에 사용함으로써, 메모리 셀(211)에 기억한 데이터를 장기간에 걸쳐 유지할 수 있다.
메모리 셀(211)에 OS 트랜지스터를 사용함으로써, 메모리 셀(211)의 리프레시 빈도를 낮게 할 수 있다. 또는, 메모리 셀(211)의 리프레시 동작을 불필요하게 할 수 있다. 메모리 셀(211)의 리프레시 빈도를 낮게 함으로써, 메모리(100)의 소비전력을 저감할 수 있다. 또는, 메모리 셀(211)의 리프레시 빈도를 불필요하게 함으로써, 리프레시 동작에 필요한 회로를 삭감할 수 있다.
OS 트랜지스터는 고온 하에서도 오프 전류가 증가하기 어렵기 때문에, 주변 회로(110)의 발열로 인한 고온 하에서도 메모리 셀(211)에 기억한 데이터의 소실이 생기기 어렵다. OS 트랜지스터를 사용함으로써, 메모리(100)의 신뢰성을 높일 수 있다.
또한, OS 트랜지스터는 박막 트랜지스터이고, 반도체 기판(SUB)의 위쪽에 적층하여 제공할 수 있다.
메모리 셀 어레이(210)가 가지는 각 메모리 셀(211)은 배선(WL) 및 배선(BL)과 접속되어 있다. 배선(WL)에 인가되는 전위에 의하여 메모리 셀(211)이 선택되고, 메모리 셀(211)에 기록되는 데이터에 대응한 전위가 배선(BL)에 인가됨으로써, 메모리 셀(211)에 데이터가 기록된다. 또는, 배선(WL)에 인가되는 전위에 의하여 메모리 셀(211)이 선택되고, 메모리 셀(211)에 기억된 데이터가 배선(BL)의 전위를 변화시킴으로써, 메모리 셀(211)로부터 데이터가 판독된다.
즉, 배선(WL)은 메모리 셀(211)의 워드선으로서의 기능을 가지고, 배선(BL)은 메모리 셀(211)의 비트선으로서의 기능을 가진다. 또한, 배선(BL)을 통하여 인가되는 전위 및 배선(BL)을 통하여 판독되는 전위를, 본 명세서 등에서는 데이터 신호라고 부른다.
또한, 메모리 셀 어레이(210)에서의 메모리 셀(211)의 레이아웃 방식으로서 폴드형이나 개방형 등을 적용할 수 있다. 폴드형을 적용하는 경우, 배선(WL)의 전위 변화에 의하여 배선(BL)에 출력되는 판독 전위에 생기는 노이즈를 저감할 수 있다. 또한, 개방형을 적용하는 경우, 폴드형에 비하여 메모리 셀(211)의 밀도를 높일 수 있고, 메모리 셀 어레이(210)의 면적을 축소할 수 있다. 도 1에서는 개방형을 적용한 경우의 구성예를 도시하였다.
<메모리의 구성예 2>
도 2는 메모리(100)의 구성예를 도시한 블록도이다.
비트선 드라이버 회로(130)는 배선(BL)과 접속되고, 프리차지 회로(132), 감지 증폭기(133), 및 기록 회로(134)를 가진다. 프리차지 회로(132)는 배선(BL)을 프리차지하는 기능을 가진다. 감지 증폭기(133)는 배선(BL)으로부터 판독된 데이터 신호를 증폭하는 기능을 가지고, 기록 회로(134)는 배선(BL)에 데이터 신호를 기록하는 기능을 가진다. 증폭된 데이터 신호는 출력 회로(140)를 통하여 디지털 데이터 신호(RDATA)로서 메모리(100)의 외부로 출력된다.
워드선 드라이버 회로(122)는 배선(WL)과 접속되고, 배선(WL)을 구동하는 기능을 가진다. 워드선 드라이버 회로(122)는 배선(WL)을 구동함으로써 데이터의 기록 또는 판독을 수행하는 메모리 셀(211)을 선택한다.
메모리(100)에는 외부로부터 전원으로서 저전원 전위(VSS), 주변 회로(110)용 고전원 전위(VDD), 메모리 셀 어레이(210)용 고전원 전위(VIH)가 인가된다. 여기서, 고전원 전위(VDD)는 저전원 전위(VSS)보다 높은 전위이다. 또한, 예를 들어 고전원 전위(VIH)는 고전원 전위(VDD)보다 높은 전위, 또는 고전원 전위(VDD)와 같은 전위로 할 수 있다.
또한, 메모리(100)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더(121) 및 열 디코더(131)에 입력되고, WDATA는 비트선 드라이버 회로(130)에 입력된다.
컨트롤 로직 회로(150)는 외부로부터 입력되는 제어 신호(CE, WE, RE)를 처리하여 행 디코더(121) 및 열 디코더(131)의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(150)가 처리하는 신호는 이에 한정되는 것이 아니고, 필요에 따라 다른 제어 신호를 입력하여도 좋다.
또한, 메모리(100)에서 상술한 각 회로, 각 신호, 및 각 전위는 필요에 따라 적절히 취사할 수 있다. 또는 다른 회로, 다른 신호, 또는 다른 전위를 추가하여도 좋다.
<메모리 셀 어레이>
도 3의 (A)는 메모리 셀 어레이(210)의 구성예를 도시한 상면도이다. 도 3의 (A)를 사용하여 메모리 셀 어레이(210)의 자세한 사항에 대하여 설명한다.
메모리 셀 어레이(210)는 도전층(50)의 위쪽에 위치하는 메모리 셀 어레이(220), 및 도전층(60)의 위쪽에 위치하는 메모리 셀 어레이(230)로 나누어진다.
메모리 셀 어레이(220)는 1 행에 n(n은 1 이상의 정수)개의 메모리 셀(211)을 k(k는 1 이상의 정수)행 가지고, 메모리 셀(211)은 매트릭스상으로 배치된다. 도 3의 (A)에서 [1,1], [1,n], [k,1], [k,n]은 메모리 셀(211)의 어드레스를 나타내고, 메모리 셀 어레이(220)는 k×n개의 메모리 셀(211)을 가진다.
또한, 메모리 셀 어레이(230)는 1 행에 n개의 메모리 셀(211)을 m-k(m은 k+1 이상의 정수)행 가지고, 메모리 셀(211)은 매트릭스상으로 배치된다. 도 3의 (A)에서 [k+1,1], [k+1,n], [m,1], [m,n]은 메모리 셀(211)의 어드레스를 나타내고, 메모리 셀 어레이(230)는 (m-k)×n개의 메모리 셀(211)을 가진다.
메모리 셀 어레이(220) 및 메모리 셀 어레이(230)는 n본의 배선(BL)(BL(1) 내지 BL(n))을 가진다. 또한, 메모리 셀 어레이(220)는 k본의 배선(WL)(WL(1) 내지 WL(k))을 가지고, 메모리 셀 어레이(230)는 m-k본의 배선(WL)(WL(k+1) 내지 WL(m))을 가진다.
각 메모리 셀(211)은 배선(BL) 및 배선(WL)과 접속되고, 도 1 및 도 2에 도시한 바와 같이, 배선(BL)은 비트선 드라이버 회로(130)와 접속되고, 배선(WL)은 워드선 드라이버 회로(122)와 접속된다. 그러므로, 각 메모리 셀(211)은 배선(BL)을 통하여 비트선 드라이버 회로(130)와 전기적으로 접속되고, 배선(WL)을 통하여 워드선 드라이버 회로(122)와 전기적으로 접속된다.
또한, 도시하지 않았지만, 도전층(50) 및 도전층(60)은 VBG 컨트롤 회로(160)(도 1 및 도 2 참조)와 전기적으로 접속된다. VBG 컨트롤 회로(160)가 생성한 전위를 도전층(50) 및 도전층(60)에 인가할 수 있다.
<메모리 셀 1>
도 3의 (B)는 메모리 셀(211)의 구성예를 도시한 회로도이다.
메모리 셀(211)은 트랜지스터(M11)와 용량 소자(CA)를 가진다. 또한, 트랜지스터(M11)는 프런트 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M11)의 소스 및 드레인 중 한쪽은 용량 소자(CA)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(M11)의 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속된다. 트랜지스터(M11)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M11)의 백 게이트는 배선(VBG)과 접속된다. 또한, 용량 소자(CA)의 제 2 단자는 배선(CAL)과 접속된다.
배선(BL)은 메모리 셀(211)의 비트선으로서의 기능을 가지고, 배선(WL)은 메모리 셀(211)의 워드선으로서의 기능을 가지고, 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 또한 배선(VBG)은 트랜지스터(M11)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다.
여기서 배선(VBG)은 도전층(50) 또는 도전층(60)과 접속되고, 도전층(50) 또는 도전층(60)에 인가된 전위를 트랜지스터(M11)의 백 게이트에 인가할 수 있다. 또는, 도전층(50) 또는 도전층(60)을 트랜지스터(M11)의 백 게이트로서 사용할 수 있다. 즉 도전층(50) 또는 도전층(60)을 통하여 VBG 컨트롤 회로(160)가 생성한 전위를 트랜지스터(M11)의 백 게이트에 인가할 수 있다.
트랜지스터(M11)의 백 게이트에 VBG 컨트롤 회로(160)가 생성한 전위를 인가함으로써 트랜지스터(M11)의 문턱 전압을 증감시킬 수 있다.
그리고, 트랜지스터(M11)는 용량 소자(CA)의 제 1 단자와 배선(BL)을 도통 또는 비도통으로 하는 스위치로서의 기능을 가진다. 데이터의 기록 또는 판독은 배선(WL)에 하이 레벨의 전위를 인가하고 용량 소자(CA)의 제 1 단자와 배선(BL)을 도통 상태로 함으로써 수행된다. 메모리 셀(211)은 용량 소자(CA)에 전하를 축적함으로써 데이터를 유지하는 메모리이고, 메모리 셀(211)에 유지되는 데이터는 배선(BL) 및 트랜지스터(M11)를 통하여 기록 또는 판독된다.
또한, 트랜지스터(M11)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 예를 들어, 트랜지스터(M11)의 채널 형성 영역에 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석), 아연 중 어느 하나를 가지는 금속 산화물을 사용할 수 있다. 특히 인듐, 갈륨, 아연으로 이루어지는 금속 산화물인 것이 바람직하다.
OS 트랜지스터는 오프 전류가 매우 작기 때문에, 메모리 셀(211)에 기록된 데이터를 장시간 유지할 수 있다. 그러므로, 메모리 셀(211)의 리프레시 빈도를 낮게 할 수 있고, 메모리(100)를 소비전력이 적은 메모리로 할 수 있다. 또는, 메모리 셀(211)의 리프레시 동작을 불필요하게 할 수 있다. 또는, 메모리(100)를 고온 하에서도 데이터가 소실되기 어려운, 신뢰성이 높은 메모리로 할 수 있다.
트랜지스터(M11)에 OS 트랜지스터를 사용함으로써, 상술한 DOSRAM을 구성할 수 있다.
<메모리 셀 2>
또한, 메모리 셀(211)의 구성은 상기에 한정되지 않는다. 메모리 셀(211)의 다른 구성예를 도 4의 (A)에 도시한 메모리 셀(212)을 사용하여 설명한다.
메모리 셀(212)은 트랜지스터(M12)와 트랜지스터(M13)와 용량 소자(CB)를 가진다. 트랜지스터(M12)는 프런트 게이트 및 백 게이트를 가진다.
트랜지스터(M12)의 소스 및 드레인 중 한쪽은 용량 소자(CB)의 제 1 단자 및 트랜지스터(M13)의 게이트와 전기적으로 접속되고, 트랜지스터(M12)의 소스 및 드레인 중 다른 쪽은 배선(WBL)과 접속된다. 트랜지스터(M12)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M12)의 백 게이트는 배선(VBG)과 접속된다. 용량 소자(CB)의 제 2 단자는 배선(CAL)과 접속된다. 트랜지스터(M13)의 소스 및 드레인 중 한쪽은 배선(SL)과 접속되고, 트랜지스터(M13)의 소스 및 드레인 중 다른 쪽은 배선(RBL)과 접속된다.
배선(WBL)은 기록 비트선으로서의 기능을 가지고, 배선(RBL)은 판독 비트선으로서의 기능을 가지고, 배선(WL)은 워드선으로서의 기능을 가진다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 또한, 배선(VBG)은 트랜지스터(M12)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다.
여기서 배선(VBG)은 도전층(50) 또는 도전층(60)과 접속되고, 도전층(50) 또는 도전층(60)에 인가된 전위를 트랜지스터(M12)의 백 게이트에 인가할 수 있다. 또는, 도전층(50) 또는 도전층(60)을 트랜지스터(M12)의 백 게이트로서 사용할 수 있다. 즉 도전층(50) 또는 도전층(60)을 통하여 VBG 컨트롤 회로(160)가 생성한 전위를 트랜지스터(M12)의 백 게이트에 인가할 수 있다.
트랜지스터(M12)의 백 게이트에 VBG 컨트롤 회로(160)가 생성한 전위를 인가함으로써 트랜지스터(M12)의 문턱 전압을 증감시킬 수 있다.
그리고, 트랜지스터(M12)는 용량 소자(CB)의 제 1 단자와 배선(WBL)을 도통 또는 비도통으로 하는 스위치로서의 기능을 가진다.
데이터의 기록은 배선(WL)에 하이 레벨의 전위를 인가하고 용량 소자(CB)의 제 1 단자와 배선(WBL)을 도통 상태로 함으로써 수행된다. 구체적으로는 트랜지스터(M12)가 도통 상태일 때, 기록하는 데이터에 대응한 전위를 배선(WBL)에 인가하고, 용량 소자(CB)의 제 1 단자 및 트랜지스터(M13)의 게이트에 상기 전위를 기록함으로써 수행된다. 그 후, 배선(WL)에 로 레벨의 전위를 인가하고, 트랜지스터(M12)를 비도통 상태로 함으로써 용량 소자(CB)의 제 1 단자의 전위 및 트랜지스터(M13)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(SL)에 소정의 전위를 인가함으로써 수행된다. 트랜지스터(M13)의 소스와 드레인 사이에 흐르는 전류는 트랜지스터(M13)의 게이트의 전위 및 트랜지스터(M13)의 소스 및 드레인 중 한쪽(배선(SL))의 전위에 따라 결정되고, 또한 상기 전류에 의하여 트랜지스터(M13)의 소스 및 드레인 중 다른 쪽의 전위가 결정된다. 그러므로, 트랜지스터(M13)의 소스 및 드레인 중 다른 쪽과 접속되는 배선(RBL)의 전위를 판독함으로써 용량 소자(CB)의 제 1 단자(또는 트랜지스터(M13)의 게이트)에 유지되는 전위를 판독할 수 있다.
또한, 트랜지스터(M12)는 트랜지스터(M11)와 마찬가지로, 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 또한, 트랜지스터(M13)는 특별히 한정되지 않는다. 예를 들어, 트랜지스터(M13)에 OS 트랜지스터를 사용하여도 좋고, Si 트랜지스터를 사용하여도 좋다.
메모리 셀(212)은 2 트랜지스터 1 용량 소자의 게인 셀형 메모리 셀이다. 게인 셀형 메모리 셀은 용량 소자의 용량이 작은 경우에도 축적된 전하를 가장 가까운 트랜지스터로 증폭함으로써 메모리로서의 동작을 수행할 수 있다.
또한, 트랜지스터(M12)에 오프 전류가 매우 작은 OS 트랜지스터를 사용함으로써 전력의 공급이 정지된 기간에서도 축적된 전하가 유지될 수 있어, 메모리 셀(212)은 비휘발성 메모리로서의 성질을 가진다. OS 트랜지스터를 사용한, 게인 셀형 메모리 셀로 구성되는 메모리를 본 명세서 등에서는 "NOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory)"이라고 부른다. 또한, NOSRAM은 용량 소자의 충방전에 의하여 데이터의 재기록을 수행하기 때문에, 원리적으로는 재기록 횟수에 제한은 없다.
또한, 메모리 셀(212)은 배선(WBL)과 배선(RBL)을 하나의 배선(BL)으로서 합친 구성이어도 좋다. 배선(WBL)과 배선(RBL)을 하나의 배선(BL)으로서 합친 구성예를 도 4의 (B)에 도시하였다.
도 4의 (B)에 도시한 메모리 셀(213)에서는 트랜지스터(M12)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(M13)의 소스 및 드레인 중 다른 쪽이 배선(BL)과 접속된다. 즉, 메모리 셀(213)은 기록 비트선과 판독 비트선이 하나의 배선(BL)으로서 동작하는 구성이다. 이 경우, 데이터를 기록할 때는 배선(SL)을 전기적으로 부유 상태(플로팅)로 하는 것이 바람직하다.
<메모리 셀 3>
또한, 메모리 셀(212)을 3 트랜지스터 1 용량 소자의 게인 셀형 메모리 셀로 하여도 좋다. 메모리 셀(212)을 3 트랜지스터 1 용량 소자의 게인 셀형 메모리 셀로 한 경우의 구성예를 도 4의 (C)에 도시한 메모리 셀(214)을 사용하여 설명한다.
메모리 셀(214)은 트랜지스터(M14) 내지 트랜지스터(M16)와 용량 소자(CC)를 가진다. 트랜지스터(M14)는 프런트 게이트 및 백 게이트를 가진다.
트랜지스터(M14)의 소스 및 드레인 중 한쪽은 용량 소자(CC)의 제 1 단자 및 트랜지스터(M15)의 게이트와 전기적으로 접속되고, 트랜지스터(M14)의 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속된다. 트랜지스터(M14)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M14)의 백 게이트는 배선(VBG)과 접속된다. 용량 소자(CC)의 제 2 단자는 배선(CAL) 및 트랜지스터(M15)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(M15)의 소스 및 드레인 중 다른 쪽은 트랜지스터(M16)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(M16)의 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속되고, 트랜지스터(M16)의 게이트는 배선(RWL)과 접속된다.
배선(BL)은 비트선으로서의 기능을 가지고, 배선(WL)은 기록 워드선으로서의 기능을 가지고, 배선(RWL)은 판독 워드선으로서의 기능을 가진다. 배선(CAL)은 용량 소자(CC)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다(예를 들어 소정의 전위로서 로 레벨의 전위를 인가함). 또한, 배선(VBG)은 트랜지스터(M14)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다.
여기서 배선(VBG)은 도전층(50) 또는 도전층(60)과 접속되고, 도전층(50) 또는 도전층(60)에 인가된 전위를 트랜지스터(M14)의 백 게이트에 인가할 수 있다. 또는, 도전층(50) 또는 도전층(60)을 트랜지스터(M14)의 백 게이트로서 사용할 수 있다. 즉 도전층(50) 또는 도전층(60)을 통하여 VBG 컨트롤 회로(160)가 생성한 전위를 트랜지스터(M14)의 백 게이트에 인가할 수 있다.
트랜지스터(M14)의 백 게이트에 VBG 컨트롤 회로(160)가 생성한 전위를 인가함으로써 트랜지스터(M14)의 문턱 전압을 증감시킬 수 있다.
그리고, 트랜지스터(M14)는 용량 소자(CC)의 제 1 단자와 배선(BL)을 도통 또는 비도통으로 하는 스위치로서의 기능을 가지고, 트랜지스터(M16)는 트랜지스터(M15)의 소스 및 드레인 중 다른 쪽과 배선(BL)을 도통 또는 비도통으로 하는 스위치로서의 기능을 가진다.
데이터의 기록은 배선(WL)에 하이 레벨의 전위를 인가하고 용량 소자(CC)의 제 1 단자와 배선(BL)을 도통 상태로 함으로써 수행된다. 구체적으로는 트랜지스터(M14)가 도통 상태일 때, 기록하는 데이터에 대응한 전위를 배선(BL)에 인가하고, 용량 소자(CC)의 제 1 단자 및 트랜지스터(M15)의 게이트에 상기 전위를 기록함으로써 수행된다. 그 후, 배선(WL)에 로 레벨의 전위를 인가하고, 트랜지스터(M14)를 비도통 상태로 함으로써 용량 소자(CC)의 제 1 단자의 전위 및 트랜지스터(M15)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(BL)에 소정의 전위를 인가(프리차지)하고, 그 후에 배선(BL)을 전기적으로 부유 상태(플로팅)로 하고, 또한 배선(RWL)에 하이 레벨의 전위를 인가함으로써 수행된다. 배선(RWL)에 하이 레벨의 전위를 인가함으로써 트랜지스터(M16)는 도통 상태가 되고, 트랜지스터(M15)의 소스 및 드레인 중 다른 쪽과 배선(BL)은 전기적으로 접속 상태가 된다. 이때, 트랜지스터(M15)의 소스와 드레인 사이에는 배선(BL)과 배선(CAL)의 전위차에 대응한 전압이 인가되고, 트랜지스터(M15)의 소스와 드레인 사이를 흐르는 전류는 트랜지스터(M15)의 게이트의 전위 및 상기 소스와 드레인 사이에 인가되는 전압에 따라 결정된다.
여기서, 배선(BL)의 전위는 트랜지스터(M15)의 소스와 드레인 사이를 흐르는 전류에 따라 변화하기 때문에, 배선(BL)의 전위를 판독함으로써 용량 소자(CC)의 제 1 단자(또는 트랜지스터(M15)의 게이트)에 유지되어 있는 전위를 판독할 수 있다.
또한, 트랜지스터(M14)는 트랜지스터(M11)와 마찬가지로, 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 또한, 트랜지스터(M15) 및 트랜지스터(M16)는 특별히 한정되지 않는다. 예를 들어, 트랜지스터(M15) 및 트랜지스터(M16)에 OS 트랜지스터를 사용하여도 좋고, Si 트랜지스터를 사용하여도 좋다.
도 4의 (A) 내지 (C)를 사용하여 메모리 셀(211)의 다른 구성예를 설명하였지만, 메모리 셀(211)의 구성은 이들에 한정되지 않고, 회로의 구성을 적절히 변경할 수 있다.
<도전층>
상술한 바와 같이, 층(201)은 메모리 셀 어레이(220)의 아래쪽에 도전층(50)을 가지고, 메모리 셀 어레이(230)의 아래쪽에 도전층(60)을 가진다. 그리고, 메모리 셀 어레이(220)가 가지는 k×n개의 메모리 셀(211)에서 도전층(50)의 전위는 트랜지스터(M11)의 백 게이트에 인가되고, 메모리 셀 어레이(230)가 가지는 (m-k)×n개의 메모리 셀(211)에서 도전층(60)의 전위는 트랜지스터(M11)의 백 게이트에 인가된다.
OS 트랜지스터는 백 게이트에 인가되는 전위에 따라 문턱 전압을 증감시킬 수 있기 때문에, 메모리 셀 어레이(220)가 가지는 메모리 셀(211)의 트랜지스터(M11)와 메모리 셀 어레이(230)가 가지는 메모리 셀(211)의 트랜지스터(M11)는 상이한 문턱 전압을 가지는 트랜지스터로 할 수 있다.
구체적으로는, OS 트랜지스터의 백 게이트에 인가하는 전위를 높게 함으로써 문턱 전압은 마이너스로 시프트하고, OS 트랜지스터의 백 게이트에 인가하는 전위를 낮게 함으로써 문턱 전압은 플러스로 시프트한다. 또한, 문턱 전압을 마이너스로 시프트함으로써 트랜지스터의 온 전류를 증가시킬 수 있고, 문턱 전압을 플러스로 시프트함으로써 트랜지스터의 오프 전류를 저감할 수 있다. 또한, OS 트랜지스터의 백 게이트에 인가하는 전위는 VBG 컨트롤 회로(160)가 생성한다.
즉, 데이터의 기록 또는 판독을 수행하는 메모리 셀 어레이에 대하여 그 아래쪽에 위치하는 도전층의 전위를 높게 함으로써, 트랜지스터의 온 전류를 증가시켜 데이터의 기록 또는 판독 속도를 고속화할 수 있다. 또한, 데이터의 유지를 수행하는 메모리 셀 어레이에 대하여 그 아래쪽에 위치하는 도전층의 전위를 낮게 함으로써, 트랜지스터의 오프 전류를 저감시켜 데이터의 유지 시간을 길게 할 수 있다.
또한, 층(201)은 메모리 셀 어레이(220)의 아래쪽에 도전층(50)을 가지고, 메모리 셀 어레이(230)의 아래쪽에 도전층(60)을 가짐으로써 주변 회로(110)가 동작하는 것으로 인한 노이즈가 메모리 셀 어레이(220) 및 메모리 셀 어레이(230)에 미칠 영향의 정도를 저감할 수 있다.
즉, 도전층(50) 및 도전층(60)은 주변 회로(110)가 동작하는 것으로 인한 노이즈가 메모리 셀 어레이(220) 및 메모리 셀 어레이(230)에 미칠 영향의 정도를 저감하고, 데이터의 기록 또는 판독을 수행하는 메모리 셀 어레이의 동작 속도를 고속화하고, 데이터를 유지하는 메모리 셀 어레이의 데이터 유지 시간을 길게 할 수 있다.
도전층(50) 및 도전층(60)은 스트라이프 형상, 전(田)자 형상, 메시 형상 등의 형상이어도 좋다. 또는, 도전층(50) 및 도전층(60)의 일부에 개구부를 가져도 좋다. 도전층(50) 및 도전층(60)이 스트라이프 형상인 경우의 예(상면도)를 도 5의 (A) 및 (B)에 도시하고, 전자 형상인 경우의 예(상면도)를 도 6의 (A)에 도시하고, 메시 형상인 경우의 예(상면도)를 도 6의 (B)에 도시하였다.
또한, 도전층(50) 및 도전층(60)이 도 5의 (B)에 도시한 스트라이프 형상인 경우의, 도전층(50) 및 도전층(60)과 트랜지스터(M11)의 위치 관계를 도 7에 도시하였다. 도 7에 도시한 바와 같이, 트랜지스터(M11)는 도전층(50) 및 도전층(60) 위에 제공된다. 도전층(50) 및 도전층(60)이 스트라이프 형상 등의 형상이거나, 또는 개구부를 가짐으로써, 예를 들어 메모리 셀 어레이(210)의 기생 용량을 삭감할 수 있다.
또한, 본 실시형태에서는 층(201)이 도전층(50) 및 도전층(60)을 가지는 예를 설명하였지만, 층(201)이 가지는 도전층의 개수는 하나이어도 좋고, 3개 이상이어도 좋다. 층(201)이 가지는 도전층의 개수가 하나인 경우의 사시 개략도를 도 8에 도시하였다. 도 8에 도시된 메모리(100)에서 층(201)은 메모리 셀 어레이(210)의 아래쪽에 도전층(70)을 가진다.
또한, 본 실시형태에서 도 1 및 도 3에서는 배선(WL(1)) 내지 배선(WL(k))과 접속된 메모리 셀(211)의 아래쪽에 도전층(50)을 가지고, 배선(WL(k+1)) 내지 배선(WL(m))과 접속된 메모리 셀(211)의 아래쪽에 도전층(60)을 가지는 예를 설명하였지만, 배선(BL(1)) 내지 배선(BL(l))(l은 1 이상 n-1 이하의 정수)과 접속된 메모리 셀(211)의 아래쪽에 도전층(50)을 가지고, 배선(BL(l+1)) 내지 배선(BL(n))과 접속된 메모리 셀(211)의 아래쪽에 도전층(60)을 가져도 좋다.
상술한 바와 같이, 메모리(100)는 층(101)의 위쪽에 층(201)이 적층된 구조를 가지고, 층(201)은 메모리 셀 어레이(210)의 아래쪽에 도전층(50) 및 도전층(60)을 가지고, 도전층(50) 및 도전층(60)은 층(101)에 제공된 주변 회로(110)가 동작하는 것으로 인한 노이즈를 저감한다. 또한, 도전층(50) 및 도전층(60)은 OS 트랜지스터의 백 게이트에 전위를 인가함으로써, 메모리 셀 어레이(210)의 일부를, 동작 속도가 빠른 메모리 셀 어레이 또는 데이터의 유지 시간이 긴 메모리 셀 어레이로 할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에서 설명한 주변 회로(110)에 적용할 수 있는 Si 트랜지스터 및 메모리 셀(211)에 적용할 수 있는 OS 트랜지스터의 구성예에 대하여 설명한다. 또한, 본 실시형태에서는 상기 Si 트랜지스터 및 OS 트랜지스터를 합쳐서 반도체 장치라고 부른다.
<반도체 장치의 구성예>
도 9에 도시한 반도체 장치는 트랜지스터(300), 트랜지스터(500), 트랜지스터(501), 및 용량 소자(600)를 가진다. 도 10의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 10의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 10의 (C)는 트랜지스터(300)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 낮기 때문에, 이를 반도체 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉 리프레시 동작의 빈도가 적거나 또는 리프레시 동작이 필요 없기 때문에, 반도체 장치의 소비전력을 저감할 수 있다. 트랜지스터(501)는 트랜지스터(500)와 같은 구성을 가진다.
트랜지스터(500) 및 트랜지스터(501)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(600)는 트랜지스터(500) 및 트랜지스터(501)의 위쪽에 제공된다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다.
트랜지스터(300)는 도 10의 (C)에 도시한 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써 실효상의 채널 폭이 증대하여 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한, 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한, 도전체의 재료에 따라 일함수가 결정되기 때문에, 도전체의 재료를 변경함으로써 트랜지스터의 Vth를 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한, 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 점에서 바람직하다.
또한, 도 9에 도시한 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어, 트랜지스터(500)와 마찬가지로, 트랜지스터(300)에 산화물 반도체를 사용하는 구성으로 하여도 좋다.
트랜지스터(300)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공된다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(322)는, 그 아래쪽에 제공되는 트랜지스터(300) 등에 의하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
또한, 절연체(324)에는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(500) 및 트랜지스터(501)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(500) 및 트랜지스터(501)와, 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은, 예를 들어 승온 이탈 가스 분석(TDS 분석) 등을 사용하여 분석할 수 있다. 예를 들어, 절연체(324)의 수소의 이탈량은 TDS 분석에서 막의 표면 온도가 50℃내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여, 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한, 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한, 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500) 등과 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다.
또한, 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한, 본 명세서 등에서 배선과 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 상기 도전체의 다른 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328) 및 도전체(330) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공된다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성된다. 도전체(356)는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(350)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여 트랜지스터(300)와 트랜지스터(500) 및 트랜지스터(501)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500) 및 트랜지스터(501)로의 수소의 확산을 억제할 수 있다.
또한, 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한, 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조인 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 9에서, 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층하여 제공된다. 또한, 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성된다. 도전체(366)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(360)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여 트랜지스터(300)와 트랜지스터(500) 및 트랜지스터(501)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500) 및 트랜지스터(501)로 수소가 확산되는 것을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층하여 제공된다. 또한, 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성된다. 도전체(376)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(370)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여 트랜지스터(300)와 트랜지스터(500) 및 트랜지스터(501)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500) 및 트랜지스터(501)로 수소가 확산되는 것을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층하여 제공된다. 또한, 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성된다. 도전체(386)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(380)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여 트랜지스터(300)와 트랜지스터(500) 및 트랜지스터(501)는 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500) 및 트랜지스터(501)로 수소가 확산되는 것을 억제할 수 있다.
상기에서, 도전체(356)를 포함하는 배선층, 도전체(366)를 포함하는 배선층, 도전체(376)를 포함하는 배선층, 및 도전체(386)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 도전체(356)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(356)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
절연체(384) 위에는 절연체(511), 절연체(512), 절연체(514), 절연체(515), 및 절연체(516)가 순차적으로 적층하여 제공된다. 절연체(511), 절연체(512), 절연체(514), 절연체(515), 및 절연체(516) 중 어느 것에는 산소나 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다.
예를 들어, 절연체(511) 및 절연체(514)에는 예를 들어 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(500) 및 트랜지스터(501) 등을 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는, 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(500) 및 트랜지스터(501)와, 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한, 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(511) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물의 트랜지스터(500) 및 트랜지스터(501)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(500) 및 트랜지스터(501)를 구성하는 산화물로부터 산소가 방출하는 것을 억제할 수 있다. 그러므로, 트랜지스터(500) 및 트랜지스터(501)에 대한 보호막으로서 사용되는 것에 적합하다.
또한, 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 유전율이 비교적 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(512) 및 절연체(516)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연체(511), 절연체(512), 절연체(514), 절연체(515), 및 절연체(516)에는 도전체(518) 및 트랜지스터(500)를 구성하는 도전체(도전체(503)) 등이 매립되어 있다. 또한, 도전체(518)는 용량 소자(600) 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(511) 및 절연체(514)와 접하는 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여 트랜지스터(300)와 트랜지스터(500)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500) 및 트랜지스터(501)로의 수소의 확산을 억제할 수 있다.
절연체(516)의 위쪽에는 트랜지스터(500) 및 트랜지스터(501)가 제공된다.
도 9, 도 10의 (A) 및 (B)에 도시한 바와 같이, 트랜지스터(500)는 절연체(514) 위에 도전체(503)와 도전체(503)의 측면을 덮는 절연체(515)가 배치된다. 또한, 절연체(515) 위에 절연체(516)(도 9 참조)가 배치된다. 또한, 트랜지스터(500)는 절연체(516)와 도전체(503) 위에 배치된 절연체(521)와, 절연체(521) 위에 배치된 절연체(522)와, 절연체(522) 위에 제공된 절연체(524)와, 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)과, 산화물(530b) 위에 서로 떨어져 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 중첩하여 개구가 형성된 절연체(580)와, 개구 내에 배치된 도전체(560)와, 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 도전체(560) 사이에 배치된 절연체(550)와, 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 절연체(550) 사이에 배치된 산화물(530c)을 가진다.
또한, 트랜지스터(501)도 트랜지스터(500)와 같은 구조를 가진다. 트랜지스터(501)에 대한 자세한 설명은 트랜지스터(500)를 트랜지스터(501)로 바꿔 읽으면 이해할 수 있다. 따라서, 트랜지스터(501)에 대한 자세한 설명은 생략한다.
또한, 도 10의 (A) 및 (B)에 도시한 바와 같이, 산화물(530a), 산화물(530b), 도전체(542a), 및 도전체(542b)와 절연체(580) 사이에 절연체(544)가 배치되는 것이 바람직하다. 또한, 도 10의 (A) 및 (B)에 도시한 바와 같이, 도전체(560)는 절연체(550)의 내측에 제공된 도전체(560a)와 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 가지는 것이 바람직하다. 또한, 도 10의 (A) 및 (B)에 도시한 바와 같이, 절연체(580), 도전체(560), 및 절연체(550) 위에 절연체(574)가 배치되는 것이 바람직하다.
또한, 이하에서 산화물(530a), 산화물(530b), 및 산화물(530c)을 합쳐서 산화물(530)이라고 하는 경우가 있다. 또한, 도전체(542a) 및 도전체(542b)를 합쳐서 도전체(542)라고 하는 경우가 있다.
또한, 트랜지스터(500)에서는 채널이 형성되는 영역과 그 근방에서 산화물(530a), 산화물(530b), 및 산화물(530c)의 3층을 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 산화물(530b)의 단층, 산화물(530b)과 산화물(530a)의 2층 구조, 산화물(530b)과 산화물(530c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한, 트랜지스터(500)에서는 도전체(560)를 2층의 적층 구조로서 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(560)가 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한, 도 9, 도 10의 (A) 및 (B)에 도시한 트랜지스터(500)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서, 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구 및 도전체(542a)와 도전체(542b)에 끼워진 영역에 매립되도록 형성된다. 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉 트랜지스터(500)에서 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치할 수 있다. 따라서, 도전체(560)를 위치를 맞추기 위한 마진을 제공하지 않고 형성할 수 있기 때문에, 트랜지스터(500)의 점유 면적의 축소를 도모할 수 있다. 이로써, 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
또한, 도전체(560)가 도전체(542a)와 도전체(542b) 사이의 영역에 자기 정합적으로 형성되기 때문에, 도전체(560)는 도전체(542a) 또는 도전체(542b)와 중첩되는 영역을 가지지 않는다. 이로써 도전체(560)와 도전체(542a) 및 도전체(542b) 사이에 형성되는 기생 용량을 저감할 수 있다. 따라서, 트랜지스터(500)의 스위칭 속도를 향상시켜, 높은 주파수 특성을 가지게 할 수 있다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한, 도전체(503)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 그 경우, 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 Vth를 제어할 수 있다. 특히, 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 Vth를 0V보다 크게 하고, 오프 전류를 저감하는 것이 가능하게 된다. 따라서, 도전체(503)에 음의 전위를 인가하는 경우, 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 이로써, 도전체(560) 및 도전체(503)에 전위를 인가한 경우, 도전체(560)로부터 생기는 전계와 도전체(503)로부터 생기는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다. 본 명세서 등에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연체(521), 절연체(522), 절연체(524), 및 절연체(550)는 게이트 절연체로서의 기능을 가진다.
여기서 산화물(530)과 접하는 절연체(524)는 화학량론적 조성을 충족시키는 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉 절연체(524)에는 과잉 산소 영역이 형성되는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(530)에 접하여 제공함으로써, 산화물(530) 내의 산소 결손을 저감시키고, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃이상 700℃이하, 또는 100℃이상 400℃이하의 범위가 바람직하다.
또한, 절연체(524)가 과잉 산소 영역을 가지는 경우, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(522)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(530)이 가지는 산소는 절연체(521) 측으로 확산되지 않아 바람직하다. 또한, 도전체(503)가 절연체(524)나 산화물(530)이 가지는 산소와 반응하는 것을 억제할 수 있다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3) 또는 (Ba, Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
특히, 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터의 산소의 방출이나 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는, 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(521)는 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한, high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(521)를 얻을 수 있다.
또한, 절연체(521), 절연체(522), 및 절연체(524)가 4층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터(500)는 채널 형성 영역을 포함하는 산화물(530)에 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어, 산화물(530)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 또한, 산화물(530)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
산화물(530)에서, 채널 형성 영역으로서 기능하는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)은 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다.
또한, 산화물(530)은, 각 금속 원자의 원자수비가 상이한 산화물로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(530a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(530c)은 산화물(530a) 또는 산화물(530b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한, 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한, 환언하면 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다.
여기서, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 환언하면, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하는 것이 좋다.
구체적으로는, 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써) 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면, 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮게 할 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(500)는 높은 온 전류를 얻을 수 있다.
산화물(530b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542)(도전체(542a) 및 도전체(542b))가 제공된다. 도전체(542)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한, 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한, 도 10의 (A)에 도시한 바와 같이, 산화물(530)의 도전체(542)와의 계면과 그 근방에는, 저저항 영역으로서 영역(543)(영역(543a) 및 영역(543b))이 형성되는 경우가 있다. 이때, 영역(543a)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(543b)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한, 영역(543a)과 영역(543b) 사이에 끼워지는 영역에 채널 형성 영역이 형성된다.
산화물(530)과 접하도록 상기 도전체(542)를 제공함으로써, 영역(543)의 산소 농도가 저감되는 경우가 있다. 또한, 영역(543)에, 도전체(542)에 포함되는 금속과, 산화물(530)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 영역(543)의 캐리어 밀도가 증가하여 영역(543)은 저저항 영역이 된다.
절연체(544)는 도전체(542)를 덮도록 제공되고, 도전체(542)의 산화를 억제한다. 이때, 절연체(544)는 산화물(530)의 측면을 덮어 절연체(524)와 접하도록 제공되어도 좋다.
절연체(544)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 절연체(544)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로, 추후의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한, 도전체(542)가 내산화성을 가지는 재료인 경우 또는 산소를 흡수하여도 현저히 도전성이 저하되지 않는 경우, 절연체(544)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
또한, 절연체(515)는 도전체(503)의 측면의 산화를 억제한다. 절연체(515)로서 절연체(544)와 같은 재료를 사용할 수 있다. 또한, 트랜지스터(500)의 외측에 절연체(515)와 절연체(544)가 접하는 영역을 제공하여도 좋다.
절연체(550)는 게이트 절연체로서 기능한다. 절연체(550)는 산화물(530c)의 내측(상면 및 측면)에 접하여 배치되는 것이 바람직하다. 절연체(550)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 예를 들어, 승온 이탈 가스 분석법(TDS 분석)에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도로서는 100℃이상 700℃이하의 범위가 바람직하다.
구체적으로는, 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 포함하는 산화 실리콘을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다. 또한, 본 명세서 등에서는 절연체 또는 도전체 등으로부터 가열에 의하여 방출되는 산소를 "과잉 산소"라고 한다.
과잉 산소를 가지는 절연체를 절연체(550)로서 산화물(530c)의 상면에 접하여 제공함으로써, 절연체(550)로부터 산화물(530c)을 통하여 산화물(530b)의 채널 형성 영역에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(524)와 마찬가지로, 절연체(550) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는, 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한, 절연체(550)가 가지는 과잉 산소를 효율적으로 산화물(530)에 공급하기 위하여, 절연체(550)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(550)로부터 도전체(560)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(550)로부터 도전체(560)로의 과잉 산소의 확산이 억제된다. 즉, 산화물(530)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한, 과잉 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 상기 금속 산화물로서는, 절연체(544)에 사용할 수 있는 재료를 사용하면 좋다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도 10의 (A) 및 (B)에서는 2층 구조로 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소에 의하여 도전체(560b)가 산화하여 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한, 도전체(560b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(560b)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(580)는 절연체(544)를 개재하여 도전체(542) 위에 제공된다. 절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 예를 들어, 절연체(580)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히 산화 실리콘 및 공공을 가지는 산화 실리콘은 나중의 공정에서 용이하게 과잉 산소 영역을 형성할 수 있으므로 바람직하다.
절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체(580)를 산화물(530c)과 접하여 제공함으로써, 절연체(580) 내의 산소를 산화물(530c)을 통하여 산화물(530)로 효율적으로 공급할 수 있다. 또한, 절연체(580) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
절연체(580)의 개구는 도전체(542a)와 도전체(542b) 사이의 영역과 중첩하여 형성된다. 이에 의하여, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 끼워진 영역에 매립되도록 형성된다.
반도체 장치를 미세화함에 있어서, 게이트 길이를 짧게 하는 것이 요구되지만, 도전체(560)의 도전성이 낮아지지 않도록 할 필요가 있다. 이를 위하여 도전체(560)의 막 두께를 두껍게 하면, 도전체(560)는 종횡비가 높은 형상이 될 수 있다. 본 실시형태에서는, 도전체(560)를 절연체(580)의 개구에 매립되도록 제공하기 때문에, 도전체(560)를 종횡비가 높은 형상으로 하여도 공정 중에 도전체(560)가 무너지는 일 없이 형성할 수 있다.
절연체(574)는 절연체(580)의 상면, 도전체(560)의 상면, 및 절연체(550)의 상면에 접하여 제공되는 것이 바람직하다. 절연체(574)를 스퍼터링법으로 성막함으로써, 절연체(550) 및 절연체(580)에 과잉 산소 영역을 제공할 수 있다. 이로써 이 과잉 산소 영역으로부터 산화물(530) 내에 산소를 공급할 수 있다.
예를 들어, 절연체(574)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다. 따라서, 스퍼터링법으로 성막한 산화 알루미늄은 산소 공급원이면서 수소 등의 불순물의 배리어막으로서의 기능도 가질 수 있다.
또한, 절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로, 막 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
또한, 절연체(581), 절연체(574), 절연체(580), 및 절연체(544)에 형성된 개구에 도전체(546)(도전체(546a) 및 도전체(546b))를 배치한다. 도전체(546a) 및 도전체(546b)는 도전체(560)를 사이에 두고 대향하여 제공된다.
절연체(581) 위에는 절연체(582)가 제공된다. 절연체(582)는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서, 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어, 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한, 절연체(582) 위에는 절연체(586)가 제공된다. 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 유전율이 비교적 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(586)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연체(586) 위에는 절연체(587)가 제공된다. 절연체(587)에는 절연체(514)와 같은 재료를 사용할 수 있다. 또한, 절연체(587)에 저항률이 1×1010Ωcm 이상 1×1015Ωcm 이하인 절연 재료를 사용함으로써, 성막 시 또는 에칭 시 등에 생기는 플라스마 대미지를 저감할 수 있다. 예를 들어, 절연체(587)로서 저항률이 1×1014Ωcm 이하, 바람직하게는 1×1013Ωcm 이하의 질화 실리콘을 사용하면 좋다. 또한, 절연체(587)에 한정되지 않고, 다른 절연체에 저항률이 1×1010Ωcm 이상 1×1015Ωcm 이하인 절연 재료를 사용하여도 좋다. 예를 들어, 절연체(515), 절연체(574), 및/또는 절연체(582)에 저항률이 1×1014Ωcm 이하, 바람직하게는 1×1013Ωcm 이하의 질화 실리콘을 사용하여도 좋다.
또한, 절연체(544), 절연체(580), 절연체(574), 절연체(581), 절연체(582), 절연체(586), 및 절연체(587)에는 도전체(546) 등이 매립되어 있다. 또한, 절연체(521), 절연체(522), 절연체(544), 절연체(580), 절연체(574), 절연체(581), 절연체(582), 절연체(586), 및 절연체(587)에는 도전체(548) 등이 매립되어 있다.
도전체(546) 및 도전체(548)는 용량 소자(600), 트랜지스터(500), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(546) 및 도전체(548)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
이어서, 트랜지스터(500)의 위쪽에는 용량 소자(600)가 제공된다. 용량 소자(600)는 도전체(610), 도전체(620), 절연체(630)를 가진다.
또한, 도전체(546) 및 도전체(548) 위에 도전체(612)를 제공하여도 좋다. 도전체(612)는 트랜지스터(500) 등과 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(610)는 용량 소자(600)의 전극으로서의 기능을 가진다. 또한, 도전체(612) 및 도전체(610)는 동시에 형성할 수 있다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 9에서는 도전체(612) 및 도전체(610)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 또한, 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한, 도전체 등의 다른 구조와 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(650)가 제공된다. 절연체(650)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한, 절연체(650)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서, 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다.
<트랜지스터의 구조예>
또한, 본 실시형태에 나타내는 반도체 장치의 트랜지스터(500)는 상기 구조에 한정되는 것은 아니다. 이하 트랜지스터(500)에 사용할 수 있는 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 11의 (A) 내지 (C)를 사용하여 트랜지스터(510A)의 구조예를 설명한다. 도 11의 (A)는 트랜지스터(510A)의 상면도이다. 도 11의 (B)는 도 11의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 11의 (C)는 도 11의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 11의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510A)는 트랜지스터(500)의 변형예이다. 따라서, 설명의 반복을 줄이기 위하여, 주로 트랜지스터(500)와 상이한 점에 대하여 설명한다.
트랜지스터(510A)는 제 1 게이트 전극으로서 기능하는 도전체(560)(도전체(560a) 및 도전체(560b))와, 제 2 게이트 전극으로서 기능하는 도전체(503)와, 제 1 게이트 절연막으로서 기능하는 절연체(550)와, 제 2 게이트 절연막으로서 기능하는 절연체(521), 절연체(522), 및 절연체(524)와, 채널이 형성되는 영역을 가지는 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(542a)와, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(542b)와, 절연체(544)를 가진다.
또한, 도 11에 도시한 트랜지스터(510A)에서는, 절연체(544)가 산화물(530c) 및 절연체(550)를 개재하여 도전체(560)의 측면을 덮는다. 이와 같은 구조로 함으로써, 도전체(560)의 측면 측으로부터의 불순물의 진입을 방지할 수 있다.
트랜지스터(510A)에서 도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한, 도전체(503)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 따라서, 절연체(550)는 제 1 게이트 절연체로서 기능하는 경우가 있다. 또한, 절연체(521), 절연체(522), 및 절연체(524)는 제 2 게이트 절연체로서 기능하는 경우가 있다.
또한, 도 11에서는 제 2 게이트 절연체로서 3층의 적층 구조를 나타내었지만, 2층 이하, 또는 4층 이상의 적층 구조로 하여도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 그 경우, 절연체(550)는 제 2 게이트 절연체와 마찬가지로, 적층 구조로 하여도 좋다. 게이트 절연체로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다. 또한, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
도전체(542a) 및 도전체(542b)는 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다. 또한, 도전체(542) 위에 배리어층을 제공하여도 좋다. 배리어층은 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여 절연체(544)를 성막할 때 도전체(542)가 산화되는 것을 억제할 수 있다.
배리어층에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대하여 배리어성이 있는 절연막을 사용하는 것이 바람직하다. 또한, CVD법으로 형성한 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써 도전체(542)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(542)에 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 가진다. 도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되고, 도전율이 저하되는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 도전체(560a)로서, 산화물(530)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전체(560b)를 스퍼터링법으로 성막함으로써, 도전체(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(560)는 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한, 트랜지스터(510A)는 절연체(580), 절연체(574), 및 절연체(581)에 매립된 도전체(546) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다.
도전체(503)의 측면에 인접하여 절연체(515) 및 절연체(516)를 제공하여도 좋다. 이와 같은 구성은, 예를 들어 패턴 형성된 도전체(503) 위에 절연체(515) 및 절연체(516)가 되는 절연막을 성막하고, 상기 절연막의 상부를 도전체(503)의 상면이 노출될 때까지 CMP법 등을 사용하여 제거함으로써 실현할 수 있다.
여기서, 도전체(503)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 도전체(503) 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써 도전체(503) 위에 형성되는 절연층의 평탄성을 양호하게 하여, 산화물(530)의 결정성의 향상을 도모할 수 있다.
또한, 트랜지스터(510A)가 형성되는 영역 이외의 영역에서 절연체(544)와 절연체(515)가 접하여도 좋다(도 11의 (B) 참조). 이와 같은 구성은 절연체(516)의 일부를 제거하여 절연체(515)의 일부를 노출시키고, 그 후에 절연체(544)를 성막함으로써 실현할 수 있다.
또한, 도전체(546)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로, 또는 적층하여 사용할 수 있다. 예를 들어, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
예를 들어, 도전체(546)로서는, 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동을 억제하여, 안정된 전기 특성을 가지면서 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
<트랜지스터의 구조예 2>
도 12의 (A) 내지 (C)를 사용하여 트랜지스터(510B)의 구조예를 설명한다. 도 12의 (A)는 트랜지스터(510B)의 상면도이다. 도 12의 (B)는 도 12의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 12의 (C)는 도 12의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 12의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510B)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 줄이기 위하여, 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
트랜지스터(510B)는 도전체(542)(도전체(542a) 및 도전체(542b))와 산화물(530c), 절연체(550), 산화물(551), 및 도전체(560)가 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한, 제어성이 높은 트랜지스터를 제공할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 가진다. 도전체(560a)는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되고, 도전율이 저하되는 것을 방지할 수 있다.
또한, 트랜지스터의 Vth를 조정하기 위하여 도전체(560a)에 사용하는 재료를 일 함수를 고려하여 결정하여도 좋다. 예를 들어, 도전체(560a)를 질화 타이타늄으로, 도전체(560b)를 텅스텐으로 형성하여도 좋다. 도전체(560a) 및 도전체(560b)는 스퍼터링법 또는 CVD법 등의 기지의 성막 방법으로 형성하면 좋다. 또한, 질화 타이타늄을 CVD법으로 성막하는 경우의 성막 온도는 380℃이상 500℃이하가 바람직하고, 400℃이상 450℃이하가 더 바람직하다.
산화물(551)은 다른 절연체와 같은 재료를 사용하여 형성하여도 좋다. 또한, 산화물(551)로서 과잉 산소를 포함하는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네어디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 한 종류 또는 복수 종류) 등의 금속 산화물을 사용하여도 좋다. 예를 들어, 산화물(551)로서 In-Ga-Zn 산화물을 스퍼터링법으로 성막한다. 구체적으로는, 예를 들어 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 산소를 포함하는 스퍼터링 가스를 사용하여 성막한다. 산화물(551)을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 포함되는 산소의 유량비는 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다.
스퍼터링 가스에 산소를 포함하는 가스를 사용함으로써, 산화물(551)뿐만 아니라 산화물(551)의 피형성면인 절연체(550)에 산소를 공급할 수 있다. 또한, 스퍼터링 가스에 포함되는 산소의 유량비를 크게 함으로써, 절연체(550)로의 산소 공급량을 늘릴 수 있다.
또한, 절연체(550) 위에 산화물(551)을 제공함으로써, 절연체(550)에 포함되는 과잉 산소가 도전체(560)로 확산되기 어렵게 된다. 따라서, 트랜지스터의 신뢰성을 높일 수 있다. 또한, 산화물(551)은 목적 등에 따라서는 생략되는 경우가 있다.
또한, 도전체(560)의 상면 및 측면, 절연체(550)의 측면, 및 산화물(530c)의 측면을 덮도록 절연체(544)를 제공하는 것이 바람직하다. 또한, 절연체(544)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연체(544)를 제공함으로써 도전체(560)의 산화를 억제할 수 있다. 또한, 절연체(544)를 가짐으로써 절연체(580)가 가지는 물 및 수소 등의 불순물이 트랜지스터(510B)로 확산되는 것을 억제할 수 있다.
또한, 도전체(546)와 절연체(580) 사이에 배리어성을 가지는 절연체(576)(절연체(576a) 및 절연체(576b))를 배치하여도 좋다. 절연체(576)를 제공함으로써, 절연체(580)의 산소가 도전체(546)와 반응하여 도전체(546)가 산화되는 것을 억제할 수 있다.
또한, 배리어성을 가지는 절연체(576)를 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(546)에 산소를 흡수하는 성질을 가지면서 도전성이 높은 금속 재료를 사용할 수 있다.
<트랜지스터의 구조예 3>
도 13의 (A) 내지 도 13의 (C)를 사용하여 트랜지스터(510C)의 구조예를 설명한다. 도 13의 (A)는 트랜지스터(510C)의 상면도이다. 도 13의 (B)는 도 13의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 13의 (C)는 도 13의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 13의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510C)는 상기 트랜지스터의 변형예이다. 따라서, 설명의 반복을 줄이기 위하여 주로 상기 트랜지스터와 상이한 점에 대하여 설명한다.
도 13에 도시한 트랜지스터(510C)는 도전체(542a)와 산화물(530b) 사이에 도전체(547a)가 배치되고, 도전체(542b)와 산화물(530b) 사이에 도전체(547b)가 배치되어 있다. 여기서 도전체(542a)(도전체(542b))는 도전체(547a)(도전체(547b))의 상면 및 도전체(560) 측의 측면을 넘어 연장되고, 산화물(530b)의 상면에 접하는 영역을 가진다. 여기서, 도전체(547)에는 도전체(542)에 사용될 수 있는 도전체를 사용하면 좋다. 또한, 도전체(547)의 막 두께는 적어도 도전체(542)보다 두꺼운 것이 바람직하다.
도 13에 도시한 트랜지스터(510C)는 상기와 같은 구성을 가짐으로써 트랜지스터(510A)보다 도전체(542)를 도전체(560)에 가깝게 할 수 있다. 또는 도전체(542a)의 단부 및 도전체(542b)의 단부와 도전체(560)를 중첩시킬 수 있다. 이로써, 트랜지스터(510C)의 실질적인 채널 길이를 짧게 하여, 온 전류 및 주파수 특성의 향상을 도모할 수 있다.
또한, 도전체(547a)(도전체(547b))는 도전체(542a)(도전체(542b))와 중첩하여 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전체(546a)(도전체(546b))를 매립하는 개구를 형성하는 에칭에 있어서 도전체(547a)(도전체(547b))가 스토퍼로서 기능하고 산화물(530b)이 오버 에칭되는 것을 방지할 수 있다.
또한, 도 13에 도시한 트랜지스터(510C)는 절연체(544) 위에 접하여 절연체(545)를 배치하는 구성으로 하여도 좋다. 절연체(544)로서는 물 또는 수소 등의 불순물이나 과잉 산소가 절연체(580) 측으로부터 트랜지스터(510C)에 혼입하는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(545)로서는 절연체(544)에 사용할 수 있는 절연체를 사용할 수 있다. 또한, 절연체(544)로서는 예를 들어 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화 실리콘 또는 질화산화 실리콘 등의 질화물 절연체를 사용하여도 좋다.
<트랜지스터의 구조예 4>
도 14의 (A) 내지 (C)를 사용하여 트랜지스터(510D)의 구조예를 설명한다. 도 14의 (A)는 트랜지스터(510D)의 상면도이다. 도 14의 (B)는 도 14의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 14의 (C)는 도 14의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 14의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510D)는 상기 트랜지스터의 변형예이다. 따라서, 설명의 반복을 줄이기 위하여 주로 상기 트랜지스터와 상이한 점에 대하여 설명한다.
트랜지스터(510D)는 산화물(530c) 위에 절연체(550)를 가지고, 절연체(550) 위에 금속 산화물(552)을 가진다. 또한, 금속 산화물(552) 위에 도전체(560)를 가지고, 도전체(560) 위에 절연체(570)를 가진다. 또한, 절연체(570) 위에 절연체(571)를 가진다.
금속 산화물(552)은 산소 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(550)와 도전체(560) 사이에 산소의 확산을 억제하는 금속 산화물(552)을 제공함으로써 도전체(560)로의 산소의 확산이 억제된다. 즉, 산화물(530)로 공급되는 산소량의 감소를 억제할 수 있다. 또한, 산소로 인한 도전체(560)의 산화를 억제할 수 있다.
또한, 금속 산화물(552)은 제 1 게이트 전극의 일부로서의 기능을 가져도 좋다. 예를 들어, 산화물(530)로서 사용할 수 있는 산화물 반도체를 금속 산화물(552)로서 사용할 수 있다. 그 경우, 도전체(560)를 스퍼터링법으로 성막함으로써, 금속 산화물(552)의 전기 저항값을 저하시켜 도전층으로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한, 금속 산화물(552)은 게이트 절연층의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(550)에 산화 실리콘이나 산화질화 실리콘을 사용하는 경우, 금속 산화물(552)은 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감이 가능하게 된다. 또한, 게이트 절연층으로서 기능하는 절연층의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
트랜지스터(510D)에서, 금속 산화물(552)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연층의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(552)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는 도전체(560)로부터의 전계의 영향을 약하게 하지 않고, 트랜지스터(510D)의 온 전류의 향상을 도모할 수 있다. 또는, 게이트 절연층으로서 기능하는 경우에는, 절연체(550)와 금속 산화물(552)의 물리적인 두께에 의하여 도전체(560)와 산화물(530) 사이의 거리를 유지함으로써, 도전체(560)와 산화물(530) 사이의 누설 전류를 억제할 수 있다. 따라서, 절연체(550) 및 금속 산화물(552)의 적층 구조를 제공함으로써, 도전체(560)와 산화물(530) 사이의 물리적인 거리 및 도전체(560)로부터 산화물(530)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는, 산화물(530)에 사용할 수 있는 산화물 반도체를 저저항화시킴으로써, 금속 산화물(552)로서 사용할 수 있다. 또는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로, 추후의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한, 금속 산화물(552)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(570)는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(570)보다 위쪽으로부터의 산소로 도전체(560)가 산화되는 것을 억제할 수 있다. 또한, 절연체(570)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전체(560) 및 절연체(550)를 통하여 산화물(530)에 혼입하는 것을 억제할 수 있다.
절연체(571)는 하드 마스크로서 기능한다. 절연체(571)를 제공함으로써, 도전체(560)를 가공할 때, 도전체(560)의 측면이 실질적으로 수직, 구체적으로는 도전체(560)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한, 절연체(571)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸비시켜도 좋다. 그 경우, 절연체(570)는 제공하지 않아도 된다.
절연체(571)를 하드 마스크로서 사용하여 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 일부를 선택적으로 제거함으로써, 이들 측면을 실질적으로 일치시키고, 또한 산화물(530b)의 표면의 일부를 노출시킬 수 있다.
또한, 트랜지스터(510D)는 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(531a) 및 영역(531b)의 형성은, 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여, 노출된 산화물(530b) 표면에 인 또는 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한, 본 실시형태 등에서 '불순물 원소'란, 주성분 원소 이외의 원소를 가리킨다.
또한, 산화물(530b) 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후 가열 처리함으로써, 상기 금속막에 포함되는 원소를 산화물(530b)로 확산시켜 영역(531a) 및 영역(531b)을 형성할 수도 있다.
산화물(530b)의 불순물 원소가 도입된 영역은 전기 저항률이 저하된다. 그러므로, 영역(531a) 및 영역(531b)을 '불순물 영역' 또는 '저저항 영역'이라고 하는 경우가 있다.
절연체(571) 및/또는 도전체(560)를 마스크로서 사용함으로써, 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서, 영역(531a) 및/또는 영역(531b)과 도전체(560)가 중첩되지 않으므로, 기생 용량을 저감할 수 있다. 또한, 채널 형성 영역과 소스 드레인 영역(영역(531a) 또는 영역(531b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한, 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이고, 상술한 불순물 원소의 도입이 수행되지 않는 영역이다. 오프셋 영역의 형성은, 절연체(575)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연체(575)도 절연체(571) 등과 마찬가지로 마스크로서 기능한다. 따라서, 산화물(530b)의 절연체(575)와 중첩되는 영역에 불순물 원소가 도입되지 않고, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한, 트랜지스터(510D)는 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 측면에 절연체(575)를 가진다. 절연체(575)는 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연체(575)에 사용하면, 추후의 공정에서 절연체(575) 중에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한, 절연체(575)는 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한, 트랜지스터(510D)는 절연체(575), 산화물(530) 위에 절연체(544)를 가진다. 절연체(544)는 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어, 절연체(544)로서 산화 알루미늄을 사용하면 좋다.
또한, 스퍼터링법을 사용한 산화막은 피성막 구조체에서 수소를 추출하는 경우가 있다. 따라서, 절연체(544)가 산화물(530) 및 절연체(575)로부터 수소 및 물을 흡수함으로써, 산화물(530) 및 절연체(575)의 수소 농도를 저감할 수 있다.
<트랜지스터의 구조예 5>
도 15의 (A) 내지 (C)를 사용하여 트랜지스터(510E)의 구조예를 설명한다. 도 15의 (A)는 트랜지스터(510E)의 상면도이다. 도 15의 (B)는 도 15의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 15의 (C)는 도 15의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 15의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510E)는 상기 트랜지스터의 변형예이다. 따라서, 설명의 반복을 피하기 위하여 주로 상기 트랜지스터와 상이한 점에 대하여 설명한다.
도 15의 (A) 내지 (C)에서는 도전체(542)를 제공하지 않고, 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한, 산화물(530b)과 절연체(544) 사이에 절연체(541)를 가진다.
도 15에 도시한 영역(531)(영역(531a) 및 영역(531b))은 산화물(530b)에 하기 원소가 첨가된 영역이다. 영역(531)은 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는, 산화물(530b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하고, 상기 산화물(530b)을 저저항화시키는 원소를 첨가하는 것이 좋다. 즉, 산화물(530)이 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(531)이 형성된다. 또한, 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한, 산화물(530)을 저저항화시키는 원소로서는, 대표적으로는 붕소 또는 인을 들 수 있다. 또한, 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
특히, 붕소 및 인은 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용할 수 있어, 설비 투자를 억제할 수 있다.
이어서, 산화물(530b) 및 더미 게이트 위에 절연체(541)가 되는 절연막 및 절연체(544)가 되는 절연막을 성막하여도 좋다. 절연체(541)가 되는 절연막 및 절연체(544)가 되는 절연막을 적층하여 제공함으로써, 영역(531)과 산화물(530c) 및 절연체(550)가 중첩되는 영역을 제공할 수 있다.
구체적으로는 절연체(544)가 되는 절연막 위에 절연체(580)가 되는 절연막을 제공한 후, 절연체(580)가 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연체(580)가 되는 절연막의 일부를 제거하여 더미 게이트를 노출시킨다. 이어서 더미 게이트를 제거할 때에 더미 게이트와 접하는 절연체(541)의 일부도 제거하는 것이 좋다. 따라서, 절연체(580)에 제공된 개구부의 측면에는 절연체(544) 및 절연체(541)가 노출되고, 상기 개구부의 저면에는 산화물(530b)에 제공된 영역(531)의 일부가 노출된다. 다음으로, 상기 개구부에 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막을 순차적으로 성막한 후, 절연체(580)가 노출될 때까지 CMP 처리 등에 의하여 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막의 일부를 제거함으로써, 도 15에 도시한 트랜지스터를 형성할 수 있다.
또한, 절연체(541) 및 절연체(544)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 15에 도시한 트랜지스터에는 기존의 장치를 전용할 수 있고, 또한 도전체(542)를 제공하지 않기 때문에 비용의 저감을 도모할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물의 구성에 대하여 설명한다.
<금속 산화물의 구성>
본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한, 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
<금속 산화물의 구조>
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
트랜지스터의 반도체에 사용하는 산화물 반도체로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서, 예를 들어 단결정 산화물 반도체의 박막 또는 다결정 산화물 반도체의 박막을 들 수 있다. 그러나, 단결정 산화물 반도체의 박막 또는 다결정 산화물 반도체의 박막을 기판 위에 형성하기 위해서는, 고온 또는 레이저 가열의 공정이 필요하게 된다. 따라서, 제조 공정의 비용이 증가하고, 또한, 스루풋도 저하된다.
2009년에 CAAC 구조를 가지는 In-Ga-Zn 산화물(CAAC-IGZO라고 부름)이 발견된 것이 비특허문헌 2 및 비특허문헌 3에서 보고되어 있다. 여기서는, CAAC-IGZO는 c축 배향성을 가지고, 결정립계가 명확히 확인되지 않고, 저온에서 기판 위에 형성 가능하다는 것이 보고되어 있다. 또한, CAAC-IGZO를 사용한 트랜지스터는, 우수한 전기 특성 및 신뢰성을 가진다는 것이 보고되어 있다.
또한, 2013년에는 nc 구조를 가지는 In-Ga-Zn 산화물(nc-IGZO라고 부름)이 발견되었다(비특허문헌 4 참조). 여기서는, nc-IGZO는 미소한 영역(예를 들어, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가지고, 상이한 상기 영역 사이에서 결정 방위에 규칙성이 보이지 않는다는 것이 보고되어 있다.
비특허문헌 5 및 비특허문헌 6에서는, 상기 CAAC-IGZO, nc-IGZO, 및 결정성이 낮은 IGZO의 각각의 박막에 대한 전자선의 조사에 의한 평균 결정 크기의 추이(推移)가 나타나 있다. 결정성이 낮은 IGZO의 박막에서 전자선이 조사되기 전에서도 1nm 정도의 결정성 IGZO가 관찰되어 있다. 따라서, 여기서는 IGZO에서 완전한 비정질 구조(completely amorphous structure)의 존재가 확인되지 않았다고 보고되어 있다. 또한, 결정성이 낮은 IGZO의 박막에 비하여, CAAC-IGZO의 박막 및 nc-IGZO의 박막은 전자선 조사에 대한 안정성이 높은 것이 나타나 있다. 따라서, 트랜지스터의 반도체로서 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하는 것이 바람직하다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한, CAAC-OS에서는, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한, CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한, In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편으로, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한, CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서, OS 트랜지스터에 CAAC-OS를 사용하면 제조 공정의 자유도를 넓힐 수 있게 된다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 가지는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 상기 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작고, 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 전류가 yA/μm(10-24A/μm) 오더인 것이 비특허문헌 7에 나타나 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 8 참조).
또한, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치로의 응용이 보고되어 있다(비특허문헌 9 참조). 표시 장치에서는 표시되는 화상이 1초간에 수십 번 전환된다. 1초간당 화상 전환 횟수는 리프레시 레이트라고 불린다. 또한, 리프레시 레이트를 구동 주파수라고 부르는 경우도 있다. 이와 같이, 사람의 눈으로 지각하기 어려운 고속의 화면 전환이 눈의 피로의 원인으로 생각되고 있다. 그러므로, 표시 장치의 리프레시 레이트를 저하시켜, 화상의 재기록 횟수를 줄이는 것이 제안되어 있다. 또한, 리프레시 레이트를 저하시킨 구동에 의하여, 표시 장치의 소비전력을 저감할 수 있다. 이와 같은 구동 방법을 아이들링 스톱(idling stop(IDS)) 구동이라고 부른다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 산화물 반도체는 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry))에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 산화물 반도체 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
CAAC 구조 및 nc 구조의 발견은 CAAC 구조 또는 nc 구조를 가지는 산화물 반도체를 사용한 트랜지스터의 전기 특성 및 신뢰성의 향상, 그리고 제조 공정의 비용 저하 및 스루풋의 향상에 기여하고 있다. 또한, 상기 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치 및 LSI로의 응용 연구가 진행되고 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에서 설명한 기억 장치를 탑재한 전자 기기의 일례에 대하여 설명한다.
본 발명의 일 형태에 따른 기억 장치는 다양한 전자 기기에 탑재할 수 있다. 특히 본 발명의 일 형태에 따른 기억 장치는 전자 기기에 내장되는 메모리로서 사용할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한, 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 16에 전자 기기의 예를 도시하였다.
도 16의 (A)에는 정보 단말의 1종류인 휴대 전화(스마트폰)가 도시되어 있다. 정보 단말(5500)은 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 구비되고, 버튼이 하우징(5510)에 구비된다.
도 16의 (B)에는 데스크톱형 정보 단말기(5300)를 도시하였다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와 디스플레이(5302)와 키보드(5303)를 가진다.
또한, 상기에서는 전자 기기로서 스마트폰 및 데스크톱용 정보 단말기를 예로서, 각각 도 16의 (A), (B)에 도시하였지만, 스마트폰 및 데스크톱형 정보 단말기 이외의 정보 단말기를 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등을 들 수 있다.
도 16의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 가진다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 워터 서버, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
도 16의 (D)는 게임기의 일례인 휴대 게임기(5200)를 도시한 것이다. 휴대 게임기는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
도 16의 (D)에서는 게임기의 일례로서 휴대 게임기를 도시하였지만, 본 발명의 일 형태에 따른 기억 장치를 적용할 수 있는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태에 따른 기억 장치를 적용할 수 있는 게임기로서는, 예를 들어 가정용 거치형 게임기, 오락 시설(게임 센터, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
도 16의 (E1)은 이동체의 일례인 자동차(5700)를 도시한 것이고, 도 16의 (E2)는 자동차의 실내에서의 앞유리 주변을 도시한 것이다. 도 16의 (E2)에서는, 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은, 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한, 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시시킴으로써 필러로 차단된 시계(사각(死角))를 보완할 수 있다. 즉, 자동차(5700) 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한, 보이지 않는 부분을 보완하는 영상을 표시함으로써 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
또한, 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어, 이동체로서는, 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태에 따른 기억 장치를 적용할 수 있다.
본 발명의 일 형태에 따른 기억 장치는 온도가 높은 환경에서도 데이터의 유지 시간이 길고, 온도가 낮은 환경에서도 고속으로 동작할 수 있다. 상기 각종 전자 기기에 본 발명의 일 형태에 따른 기억 장치를 사용함으로써, 온도가 높은 환경에서도 온도가 낮은 환경에서도 확실하게 동작할 수 있는, 신뢰성이 높은 전자 기기를 제공할 수 있다. 또한, 전자 기기의 저소비전력화를 도모할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
본 실시예에서는 메모리 셀(211)에 사용할 수 있는 OS 트랜지스터에 대하여 백 게이트(도 17의 (A), (B) 등에서는 "Back Gate Electrode"라고 표기함)에 인가하는 전위와 문턱 전압의 관계에 대하여 조사하였다. 또한, 본 실시예에서 백 게이트에 인가하는 전위를 VBG, 프런트 게이트(도 17의 (A), (B) 등에서는 "Front Gate Electrode"라고 표기함)에 인가하는 전위를 VFG, 소스(도 17의 (A)에서는 "S/D Electrode"라고 표기함)와 드레인(도 17의 (A)에서는 "S/D Electrode"라고 표기함) 사이에 흐르는 전류를 Ids, √Ids 외삽법으로 구한 문턱 전압을 Vth로 한다.
또한, 본 실시예에서 행하는 의론은 다른 문턱 전압의 정의, 예를 들어 정전류법으로 구한 것에 대해서도 마찬가지로 성립하는 것이 확인되어 있다.
도 17의 (A) 및 (B)에 제작한 OS 트랜지스터의 단면 TEM(투과형 전자 현미경, Transmission Electron Microscope) 상을 도시하였다. 도 17의 (A)는 OS 트랜지스터의 채널 길이 방향의 단면 TEM상이고, 도 17의 (B)는 OS 트랜지스터의 채널 푹 방향의 단면 TEM상이다. 상기 OS 트랜지스터는 백 게이트를 가진다.
백 게이트의 절연막(BGI)(도 17의 (A), (B), 및 도 21에서는 "Back Gate Insulator"라고 표기함)의 두께는 EOT(SiO2막 환산 막 두께, Equivalent Oxide Thickness)로 30nm, 채널 형성 영역을 형성하는 산화물(도 17의 (A) 및 (B)에서는 "CAAC-IGZO"라고 표기하고, 도 21에서는 "CAAC-IGZO(Active Layer)"라고 표기함)의 두께는 17nm, 프런트 게이트 절연막(FGI)(도 17의 (A), (B), 및 도 21에서는 "Front Gate Insulator"라고 표기함)의 두께는 EOT로 6.1nm, 8.0nm, 11.2nm로 3개의 조건을 제작하였다. 채널 길이는 0.37um, 채널 폭은 0.24um이다.
도 18의 (A)에 프런트 게이트 절연막(FGI)의 두께(도면에서는 "tFGI"라고 표기함)가 6.1nm인 OS 트랜지스터에 대하여 백 게이트에 인가하는 전위(VBG)를 0V로부터 -8V까지 2V씩 변화시킨 경우의, 프런트 게이트에 인가하는 전위(VFG)와, 소스와 드레인 사이에 흐르는 전류(Ids)와의 관계(이후, VFG-Ids 곡선이라고 함)를 도시하였다. 백 게이트에 인가하는 전위(VBG)를 음의 전위로 함으로써, VFG-Ids 곡선은 플러스로 시프트한다.
도 18의 (B)에 가로축을 문턱 전압(Vth)으로 통일한 경우의 VFG-Ids곡선을 도시하였다. 백 게이트에 인가하는 전위(VBG)가 상이한 경우에도 VFG-Ids 곡선은 대략 중첩되어 있고, 백 게이트에 인가하는 전위(VBG)에 의하여 변화되어 있는 것은 문턱 전압(Vth)뿐인 것을 알았다.
도 19의 (A)에 프런트 게이트 절연막(FGI)의 두께가 8.0nm인 OS 트랜지스터에 대하여 백 게이트에 인가하는 전위(VBG)를 0V부터 -8V까지 2V씩 변화시킨 경우의 VFG-Ids 곡선을 도시하였다. 도 19의 (B)에 프런트 게이트 절연막(FGI)의 두께가 11.2nm인 OS 트랜지스터에 대하여 백 게이트에 인가하는 전위(VBG)를 0V부터 -8V까지 2V씩 변화시킨 경우의 VFG-Ids 곡선을 도시하였다.
도 18의 (A) 및 도 19의 (A)와 같이, 백 게이트에 인가하는 전위(VBG)가 같은 경우에도 프런트 게이트 절연막(FGI)의 두께(도 18의 (A) 및 도 19의 (A)에서는 "tFGI"라고 표기함)가 6.1nm인 OS 트랜지스터의 VFG-Ids 곡선보다 프런트 게이트 절연막(FGI)의 두께가 8.0nm인 OS 트랜지스터의 VFG-Ids 곡선이 더 플러스로 시프트되어 있다.
또한, 도 19의 (A) 및 도 19의 (B)에 의하여, 백 게이트에 인가하는 전위(VBG)가 같은 경우에도, 프런트 게이트 절연막(FGI)의 두께가 8.0nm인 OS 트랜지스터의 VFG-Ids 곡선보다 프런트 게이트 절연막(FGI)의 두께가 11.2nm인 OS 트랜지스터의 VFG-Ids 곡선이 더 플러스로 시프트되어 있다.
도 20의 (A)에 프런트 게이트 절연막(FGI)의 두께가 6.1nm, 8.0nm, 11.2nm인 OS 트랜지스터의 각각에서 백 게이트에 인가하는 전위(VBG)와 VFG-Ids 곡선에서 추출한 문턱 전압(Vth)의 관계를 도시하였다. 도 20의 (A)에 도시한, 백 게이트에 인가하는 전위(VBG)와 문턱 전압(Vth)의 관계는 각각 OS 트랜지스터 8개의 샘플의 평균이다. 프런트 게이트 절연막(FGI)의 두께가 6.1nm, 8.0nm, 11.2nm인 OS 트랜지스터의 각각에서 문턱 전압(Vth)은 백 게이트에 인가하는 전위(VBG)에 대하여 대략 선형으로 변화되어 있는 것을 알았다.
도 20의 (B)에 프런트 게이트 절연막(FGI)의 두께와 백 게이트에 인가하는 전위(VBG)에 대한 문턱 전압(Vth)의 변화량(이후, ∂Vth/∂VBG라고 함) 및 서브스레숄드 계수(Subthreshold Swing, S.S.)의 관계를 도시하였다.
∂Vth/∂VBG는 프런트 게이트 절연막(FGI)의 두께에 대하여 대략 선형이고, 근사 곡선의 절편은 0V/V에 가까운 값이다. 서브스레숄드 계수도 프런트 게이트 절연막(FGI)의 두께에 대하여 대략 선형이고, 근사 곡선의 절편은 60mV/dec에 가까운 값이다.
OS 트랜지스터는 Si 트랜지스터와 같이 불순물의 첨가에 의한 문턱 전압의 제어를 수행하지 않는다. OS 트랜지스터에서 프런트 게이트에 인가하는 전위(VFG)가 문턱 전압(Vth)보다 작은 영역에서는 채널 형성 영역 내의 공간 전하 농도가 작고, 밴드 휘기(band bending)에 대한 공간 전하의 기여는 작다. 그러므로, OS 트랜지스터의 채널 형성 영역은 프런트 게이트에 인가하는 전위(VFG)가 문턱 전압(Vth)보다 작은 영역에서는 도 21에 도시한 단순한 용량 모델로 근사할 수 있다.
채널 형성 영역을 형성하는 산화물과 프런트 게이트 절연막(FGI)의 계면 퍼텐셜을 VCH, 채널 형성 영역을 형성하는 산화물과 프런트 게이트 절연막(FGI)의 계면보다 프런트 게이트 측의 용량을 CF, 채널 형성 영역을 형성하는 산화물과 프런트 게이트 절연막(FGI)의 계면보다 백 게이트 측의 용량을 CB로 정의한다.
프런트 게이트에 인가하는 전위(VFG) 또는 백 게이트에 인가하는 전위(VBG)를 변화시킨 경우의 계면 퍼텐셜(VCH)의 변화량은 이하의 수학식(1) 및 수학식(2)으로 나타낼 수 있다.
[수학식(1), 수학식(2)]
Figure pct00001
Figure pct00002
백 게이트에 인가하는 전위(VBG)에 상관없이, 프런트 게이트에 인가하는 전위(VFG)와 문턱 전압의 Vth가 동등하게 되는 계면 퍼텐셜(VCH)이 변하지 않는다고 하면 ∂Vth/∂VBG에 대하여 이하의 수학식(3)이 얻어진다.
[수학식(3)]
Figure pct00003
수학식(3)에 의하여 문턱 전압(Vth)이 백 게이트에 인가하는 전위(VBG)에 대하여 용량(CF)에 대한 용량(CB)의 비를 기울기로 한 직선이 되는 것을 알 수 있다.
또한, 같은 용량 모델에 의거하면 서브스레숄드 계수는 이하의 수학식(4)으로 나타내어진다.
[수학식 4]
Figure pct00004
수학식(3) 및 수학식(4)에 의하여, ∂Vth/∂VBG와 서브스레숄드 계수는 모두 용량(CF)과 용량(CB)의 비에 의존한다. OS 트랜지스터에서 백 게이트에 의한 문턱 전압의 제어를 수행하기 위해서는 용량(CF)과 용량(CB)의 비, 특히 프런트 게이트 절연막(FGI)의 두께와 백 게이트 절연막(BGI)의 두께에 의하여 OS 트랜지스터의 전기 특성을 디자인할 수 있다.
또한, OS 트랜지스터의 서브스레숄드 영역에서의 전기 특성은 OS 트랜지스터의 오프 전류가 매우 작고, 하나의 OS 트랜지스터를 사용한 측정(도 22의 (A)에서는 "One FET"라고 표기함)에서는 평가 장치의 검출 하한 때문에 충분한 평가를 할 수 없다(도 18의 (A), 도 19의 (A) 및 (B) 참조). 그래서, 비특허문헌 7에서 보고되어 있는 수만 내지 수십만의 OS 트랜지스터를 병렬 결합시켜 평가하는 방법(도 22의 (A)에서는 9만개의 OS 트랜지스터를 병렬 결합시켜 평가하고 "Parallelized 90,000 FETs"라고 표기함) 및 데이터 유지 시험 회로를 사용한 방법(도 22의 (A)에서는 "Data retention test circuit"라고 표기함)에 의하여 높은 정확도로 측정하고, 그 결과를 도 22의 (A)의 VFG-Ids 곡선(가로축을 문턱 전압(Vth)으로 통일하였음)에 도시하였다.
도 22의 (A)에 의하여 OS 트랜지스터의 서브스레숄드 영역이 소스와 드레인 사이에 흐르는 전류(Ids)가 매우 작은 영역까지 이어지고 있는 것을 알 수 있다. 그러므로, 프런트 게이트에 인가하는 전위(VFG)가 문턱 전압(Vth)보다 작은 영역에서의 넓은 전위 범위에 있어서, 소스와 드레인 사이에 흐르는 전류(Ids)는 서브스레숄드 특성, 즉 소스와 드레인 사이에 흐르는 전류(Ids)가 프런트 게이트에 인가하는 전위(VFG)에 대한 지수 함수가 되는 거동을 나타낸다.
n채널형 트랜지스터의 서브스레숄드 영역에서 프런트 게이트에 인가하는 전위(VFG)에서 문턱 전압(Vth)을 뺀 값이 낮을수록 소스와 드레인 사이에 흐르는 전류(Ids)는 작게 되기 때문에, 문턱 전압(Vth)을 플러스로 시프트(도 22의 (B)에서는 백 게이트에 인가하는 전위(VBG)에 음의 전위를 인가하여 문턱 전압(Vth)을 플러스로 시프트("Positive shift by negative VBG"라고 표기함)시킴으로써, 소스와 드레인 사이에 흐르는 전류(Ids)를 작게 할(도 22의 (B)에서는 "Significantly decrease"라고 표기함) 수 있다.
OS 트랜지스터의 서브스레숄드 영역은 소스와 드레인 사이에 흐르는 전류(Ids)가 매우 작은 영역까지 이어지고 있기 때문에, 도 22의 (B)에 도시한 바와 같이, 백 게이트에 인가하는 전위(VBG)에 의하여 문턱 전압(Vth)을 변화시킴으로써 서브스레숄드 영역에서의 소스와 드레인 사이에 흐르는 전류(Ids)를 크게 변화시킬 수 있다.
이상과 같이, OS 트랜지스터는 백 게이트에 인가하는 전위(VBG)에 의하여 문턱 전압(Vth)의 제어를 수행함으로써, 용도에 맞춘 다양한 전기 특성을 실현할 수 있다.
본 실시예에 나타낸 구성, 방법 등은 적어도 그 일부를 본 명세서 중에 기재된 실시형태와 적절히 조합하여 실시할 수 있다.
CA: 용량 소자, CB: 용량 소자, CC: 용량 소자, M11: 트랜지스터, M12: 트랜지스터, M13: 트랜지스터, M14: 트랜지스터, M15: 트랜지스터, M16: 트랜지스터, SUB: 반도체 기판, 50: 도전층, 60: 도전층, 70: 도전층, 100: 메모리, 101: 층, 110: 주변 회로, 121: 행 디코더, 122: 워드선 드라이버 회로, 130: 비트선 드라이버 회로, 131: 열 디코더, 132: 프리차지 회로, 133: 감지 증폭기, 134: 회로, 140: 출력 회로, 150: 컨트롤 로직 회로, 160: VBG 컨트롤 회로, 201: 층, 210: 메모리 셀 어레이, 211: 메모리 셀, 212: 메모리 셀, 213: 메모리 셀, 214: 메모리 셀, 220: 메모리 셀 어레이, 230: 메모리 셀 어레이, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 374: 절연체, 376: 도전체, 380: 절연체, 382: 절연체, 384: 절연체, 386: 도전체, 500: 트랜지스터, 501: 트랜지스터, 503: 도전체, 510A: 트랜지스터, 510B: 트랜지스터, 510C: 트랜지스터, 510D: 트랜지스터, 510E: 트랜지스터, 511: 절연체, 512: 절연체, 514: 절연체, 515: 절연체, 516: 절연체, 518: 도전체, 521: 절연체, 522: 절연체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 531: 영역, 531a: 영역, 531b: 영역, 541: 절연체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543: 영역, 543a: 영역, 543b: 영역, 544: 절연체, 545: 절연체, 546: 도전체, 546a: 도전체, 546b: 도전체, 547: 도전체, 547a: 도전체, 547b: 도전체, 548: 도전체, 550: 절연체, 551: 산화물, 552: 금속 산화물, 560: 도전체, 560a: 도전체, 560b: 도전체, 570: 절연체, 571: 절연체, 574: 절연체, 575: 절연체, 576: 절연체, 576a: 절연체, 576b: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 586: 절연체, 587: 절연체, 600: 용량 소자, 610: 도전체, 612: 도전체, 620: 도전체, 630: 절연체, 650: 절연체, 5200: 휴대 게임기, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5300: 데스크톱형 정보 단말기, 5301: 본체, 5302: 디스플레이, 5303: 키보드, 5500: 정보 단말기, 5510: 하우징, 5511: 표시부, 5700: 자동차, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 도어, 5803: 냉동실용 도어

Claims (15)

  1. 반도체 장치로서,
    제 1 내지 제 N(N은 2 이상의 정수) 전극과,
    제 1 회로 및 제 2 회로를 가지고,
    상기 제 1 회로와 상기 제 2 회로는 복수의 배선을 통하여 전기적으로 접속되고,
    상기 제 2 회로는 제 1 영역 내지 제 N 영역을 가지고,
    상기 제 1 영역 내지 상기 제 N 영역은 각각 제 1 트랜지스터를 가지고,
    상기 제 1 영역 내지 상기 제 N 영역에서 제 K(K는 1 이상 N 이하의 정수)의 상기 영역은 제 K의 상기 전극을 개재하여 상기 제 1 회로와 중첩되는 영역을 가지고,
    상기 제 K 전극은 상기 제 K 영역이 가지는 상기 제 1 트랜지스터의 백 게이트로서 기능하는, 반도체 장치.
  2. 제 1 항에 있어서,
    제 1 전위 내지 제 M(M은 2 이상의 정수) 전위 중 어느 전위가 상기 제 1 전극 내지 상기 제 N 전극 각각에 인가되고,
    상기 제 1 전위 내지 상기 제 M 전위는 서로 상이한, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터는 실리콘 및 질소를 포함하는 층과 중첩되고,
    상기 층의 저항률은 1×1010Ωcm 이상 1×1015Ωcm 이하인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 회로는 제 2 트랜지스터를 가지고,
    상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가지는, 반도체 장치.
  6. 기억 장치로서,
    제 1 전극 내지 제 N(N은 2 이상의 정수) 전극과,
    제어 회로와,
    셀 어레이를 가지고,
    상기 제어 회로는 상기 셀 어레이를 제어하는 기능을 가지고,
    상기 셀 어레이는 제 1 영역 내지 제 N 영역을 가지고,
    상기 제 1 영역 내지 상기 제 N 영역은 각각 복수의 메모리 셀을 가지고,
    상기 복수의 메모리 셀은 각각 제 1 트랜지스터 및 용량 소자를 가지고,
    상기 제 1 영역 내지 상기 제 N 영역에서 제 K(K는 1 이상 N 이하의 정수)의 상기 영역은 제 K의 상기 전극을 개재하여 상기 제 1 회로와 중첩되는 영역을 가지고,
    상기 제 K 전극은 상기 제 K 영역에서 상기 메모리 셀이 가지는 상기 제 1 트랜지스터의 백 게이트로서 기능하는, 기억 장치.
  7. 제 6 항에 있어서,
    제 1 전위 내지 제 M(M은 2 이상의 정수) 전위 중 어느 전위가 상기 제 1 전극 내지 상기 제 N 전극 각각에 인가되고,
    상기 제 1 전위 내지 상기 제 M 전위는 서로 상이한, 기억 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 기억 장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터는 실리콘 및 질소를 포함하는 층과 중첩되고,
    상기 층의 저항률은 1×1010Ωcm 이상 1×1015Ωcm 이하인, 기억 장치.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 회로는 제 2 트랜지스터를 가지고,
    상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가지는, 기억 장치.
  11. 기억 장치로서,
    제 1 전극 및 제 2 전극과,
    제어 회로와,
    셀 어레이를 가지고,
    상기 셀 어레이는 제 1 영역 및 제 2 영역을 가지고,
    상기 제 1 영역 및 상기 제 2 영역은 각각 복수의 메모리 셀을 가지고,
    상기 복수의 메모리 셀은 각각 제 1 트랜지스터 및 용량 소자를 가지고,
    상기 제 1 영역은 상기 제 1 전극을 개재하여 상기 제어 회로와 중첩되는 영역을 가지고,
    상기 제 2 영역은 상기 제 2 전극을 개재하여 상기 제어 회로와 중첩되는 영역을 가지고,
    상기 제 1 전극은 상기 제 1 영역에서 상기 메모리 셀이 가지는 상기 제 1 트랜지스터의 백 게이트로서 기능하고,
    상기 제 2 전극은 상기 제 2 영역에서 상기 메모리 셀이 가지는 상기 제 1 트랜지스터의 백 게이트로서 기능하는, 기억 장치.
  12. 제 11 항에 있어서,
    상기 제 1 전극에 인가되는 전위와 상기 제 2 전극에 인가되는 전위는 상이한, 기억 장치.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 기억 장치.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터는 실리콘 및 질소를 포함하는 층과 중첩되고,
    상기 층의 저항률은 1×1010Ωcm 이상 1×1015Ωcm 이하인, 기억 장치.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제어 회로는 제 2 트랜지스터를 가지고,
    상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 가지는, 기억 장치.
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