KR20120099344A - 기억 장치 및 반도체 장치 - Google Patents

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Abstract

본 발명은, 고속 동작을 실현할 수 있는 기억 장치 혹은 리프레시 동작의 빈도를 저감할 수 있는 기억 장치를 제공하는 것이다.
셀 어레이의 내부에 있어서, 메모리 셀에 접속된 배선에 구동 회로로부터 전위의 공급이 행해진다. 또한, 구동 회로 상에 셀 어레이가 설치되어 있고, 셀 어레이가 갖는 복수의 각 메모리 셀은, 스위칭 소자와, 상기 스위칭 소자에 의해 전하의 공급, 유지, 방출이 제어되는 용량 소자를 갖는다. 그리고, 상기 스위칭 소자로서 이용되는 트랜지스터는, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체를 채널 형성 영역에 포함하고 있다.

Description

기억 장치 및 반도체 장치{MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 기억 장치와, 해당 기억 장치를 이용한 반도체 장치에 관한 것이다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대용 전자 기기에서는, 화상 데이터를 일시적으로 기억하는 경우 등에, 기입이나 판독의 동작이 빠른 SRAM(Static Random Access Memory), DRAM(Dynamic RandomAccess Memory) 등의 반도체 기억 장치(이하, 간단히 기억 장치라고도 함)가 사용되고 있다. 상기 기억 장치의 더 한층의 고속 동작을 실현하기 위해서는, SRAM의 경우, 복수의 트랜지스터로 구성되는 플립플롭에 의해 데이터의 기억을 행하기 때문에, 미세화에 의해 트랜지스터의 스위칭 속도를 높이는 것이 유효하다. 그러나, DRAM의 경우, 캐패시터(이하, 용량 소자라고도 함)에 대한 전하의 공급에 의해 데이터의 기억을 행하기 때문에, 전하의 공급을 제어하는 트랜지스터의 스위칭 속도를 높여도, 기입이나 판독 등의 동작 속도에 미치는 영향은 크지 않다.
하기의 특허 문헌 1에는, 2개의 워드 라인을 워드 라인 병렬 접속점에서 서로 접속시킴으로써, 선로 저항을 종래의 회로보다 감소시켜, 워드 라인에서의 지연을 해소하는 반도체 메모리 장치에 대해서 기재되어 있다.
특허 문헌 1 : 일본 특허 공개 평05-266670호 공보
특허 문헌 1에 기재된 바와 같이, 워드 라인 등의 배선의 저항을 낮춤으로써, 기입 또는 판독의 속도를 높일 수 있다. 그러나, 특허 문헌 1에 기재되어 있는 반도체 메모리 장치에서는, 그러기 위해서 메모리 셀 수에 대한 비트 라인 및 워드 라인 등의 배선 수의 비를 증가시킬 필요가 있다. 따라서, 먼지나 에칭의 문제에 기인하는 단선, 쇼트 등의 불량에 의해 수율이 저하하기 쉽다. 또한, 배선 수가 증가함으로써 셀 어레이의 면적이 증대한다.
또한, DRAM은, 다른 기억 장치에 비해 대용량화에 유리하기는 하지만, 칩 사이즈의 증대를 억제하면서 LSI의 집적도를 보다 높이기 위해서는, 다른 기억 장치와 마찬가지로 단위 면적당의 기억 용량을 높이지 않으면 안된다. 그러나, 메모리 셀의 면적을 축소화하면, 용량 소자가 갖는 용량값이 작아지기 때문에, 디지털값끼리의 전하량의 차가 작아져 리프레시 동작의 빈도를 높일 필요가 생긴다. 그리고, 리프레시 동작의 횟수를 증가시키면, 기억 장치의 소비 전력이 커져 트랜지스터의 열화에 따른 신뢰성의 저하가 초래된다. 특히, 메모리 셀의 면적을 축소화하기 위해서 트랜지스터를 미세화시키면, 상기 신뢰성의 저하는 현저해진다.
본 발명에서는, 고속 동작을 실현할 수 있는 기억 장치의 제공을 과제의 하나로 한다. 혹은, 본 발명에서는, 리프레시 동작의 빈도를 저감할 수 있는 기억 장치의 제공을 과제의 하나로 한다.
혹은, 본 발명에서는, 고속 동작을 실현할 수 있는 반도체 장치의 제공을 과제의 하나로 한다. 혹은, 본 발명에서는, 기억 장치의 단위 면적당의 기억 용량을 높이면서 신뢰성의 저하를 방지할 수 있는 반도체 장치의 제공을 과제의 하나로 한다.
본 발명의 일 양태에 따른 기억 장치에서는, 셀 어레이가 갖는 복수의 메모리 셀 중 어느 복수의 메모리 셀이, 워드선 또는 데이터선 등의 하나의 배선에 접속되어 있다. 그리고, 본 발명의 일 양태에서는, 구동 회로로부터 워드선 또는 데이터선 등의 상기 배선에 대한 전위의 공급이, 셀 어레이의 외부에서 행해지는 것이 아니라, 셀 어레이의 내부에서, 혹은, 하나의 배선에 접속되어 있는 상기 복수의 메모리 셀 중 어느 2개의 메모리 셀간에서 행해진다.
따라서, 본 발명의 일 양태에서는, 하나의 배선에 주목하면, 구동 회로로부터 상기 배선에 전위의 공급이 행해지는 개소(급전점)와, 셀 어레이의 단부에 위치하는 메모리 셀에 상기 배선으로부터 전위가 공급되는 개소(급전점)의 간격을 좁힐 수 있다. 따라서, 배선의 저항에 기인하여 상기 배선에 전위의 강하가 발생해도, 상기 2개의 개소의 사이에 발생하는 전위차를 작게 억제할 수 있다.
또한, 상기 배선이 워드선인 경우, 구동 회로로부터 메모리 셀을 선택하는 신호의 전위가 워드선에 공급된다. 혹은, 상기 배선이 데이터선인 경우, 구동 회로로부터 데이터를 포함하는 신호의 전위가 데이터선에 공급된다.
또한, 본 발명의 일 양태에서는, 구동 회로 상에 셀 어레이가 설치되어 있고, 셀 어레이가 갖는 복수의 각 메모리 셀은, 스위칭 소자와, 상기 스위칭 소자에 의해 전하의 공급, 유지, 방출이 제어되는 용량 소자를 갖는다. 그리고, 상기 스위칭 소자로서 이용되는 트랜지스터는, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체를 채널 형성 영역에 포함하고 있다. 이러한 반도체로는, 예를 들면 실리콘의 2배 이상의 큰 밴드갭을 갖는 산화물 반도체, 탄화 실리콘, 질화 갈륨 등을 들 수 있다. 상기 반도체를 갖는 트랜지스터는, 통상적인 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비해 오프 전류를 매우 낮게 할 수 있다. 따라서, 상기 구성을 갖는 트랜지스터를, 용량 소자에 유입된 전하를 유지하기 위한 스위칭 소자로서 이용함으로써, 용량 소자로부터의 전하의 리크를 방지할 수 있다.
전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 게다가 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified OS)는, i형(진성 반도체) 또는 i형에 한없이 가깝다. 그 때문에, 상기 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 현저하게 낮다는 특성을 갖는다. 구체적으로, 고순도화된 산화물 반도체는, 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이 5×1018/cm3 미만, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체막의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 한다. 또한, 산화물 반도체의 밴드갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되어 고순도화된 산화물 반도체막을 이용함으로써, 트랜지스터의 오프 전류를 내릴 수 있다.
여기서, 산화물 반도체막 중의 수소 농도의 분석에 대해서 언급한다. 반도체막 중의 수소 농도 측정은 SIMS로 행한다. SIMS는, 그 원리상 시료 표면 근방이나, 재질이 서로 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 어려운 것으로 알려져 있다. 따라서, 막 내에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 상하로 인접하는 막 내의 수소 농도의 영향을 받아, 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 해당 막이 존재하는 영역에서의 수소 농도의 극대치 또는 극소치를, 해당 막 내의 수소 농도로서 채용한다. 또한, 해당막이 존재하는 영역에서, 극대치를 갖는 산형의 피크, 극소치를 갖는 곡형의 피크가 존재하지 않을 경우, 변곡점의 값을 수소 농도로서 채용한다.
구체적으로, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터의 오프 전류가 낮은 것은, 다양한 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭이 1×106μm이고 채널 길이가 10μm인 소자라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류 밀도는 100zA/μm 이하임을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 공급되는 또는 용량 소자로부터 방출되는 전하를 해당 트랜지스터에서 제어하는 회로를 이용하여 오프 전류 밀도의 측정을 행하였다. 해당 측정에서는, 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역으로 이용하여, 용량 소자의 단위 시간당의 전하량의 추이로부터 해당 트랜지스터의 오프 전류 밀도를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수십 yA/μm라는 더욱 낮은 오프 전류 밀도가 얻어짐을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터는, 오프 전류가 결정성을 갖는 실리콘을 이용한 트랜지스터에 비해 현저하게 낮다.
또한, 특별히 언급이 없는 한, 본 명세서에서 오프 전류란, n채널형 트랜지스터에서는, 드레인 전극을 소스 전극과 게이트 전극보다 높은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이하일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 의미한다. 혹은, 본 명세서에서 오프 전류란, p채널형 트랜지스터에서는, 드레인 전극을 소스 전극과 게이트 전극보다 낮은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이상일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 의미한다.
예를 들면, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다. 또한, 상기 산화물 반도체는, 규소를 포함하고 있어도 된다.
또한, 예를 들면 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 된다. In-Ga-Zn계 산화물은, 무전계 시의 저항이 충분히 높아 오프 전류를 충분히 낮게 하는 것이 가능하며, 또한 이동도도 높기 때문에, 반도체 장치에 이용하는 반도체 재료로는 적절하다.
본 발명의 일 양태에서는, 하나의 배선에 접속된 복수의 메모리 셀간에 있어서, 공급되는 전위의 차를 보다 짧은 시간에 작게 억제할 수 있으므로, 데이터의 기입 또는 판독 등의 동작 속도를 높일 수 있다.
또한, 본 발명의 일 양태에서는, 구동 회로 상에 셀 어레이를 설치하고 있으므로, 구동 회로와 셀 어레이를 포함하는 기억 장치 전체의 사이즈를 작게 억제할 수 있다. 그리고, 상술한 바와 같이, 오프 전류가 현저하게 낮은 트랜지스터를 스위칭 소자에 이용하고 있으므로, 용량 소자로부터의 전하의 리크를 방지할 수 있고, 리프레시 동작의 빈도를 낮게 억제할 수 있다. 따라서, 기억 장치의 소비 전력을 작게 억제하여 트랜지스터의 열화에 의한 신뢰성의 저하를 방지할 수 있다. 또한, 리프레시 동작의 빈도를 낮게 억제함으로써, 기억 장치 및 반도체 장치의 고속 동작을 실현할 수 있다.
도 1은 기억 장치의 구성을 도시하는 도면.
도 2는 셀 어레이의 회로도.
도 3은 셀 어레이의 동작을 나타내는 타이밍차트.
도 4는 기억 장치의 구성을 도시하는 블록도.
도 5는 판독 회로의 구성을 도시하는 도면.
도 6의 (a) 내지 (d)는 기억 장치의 제작 방법을 도시하는 도면.
도 7의 (a) 내지 (c)는 기억 장치의 제작 방법을 도시하는 도면.
도 8의 (a) 내지 (c)는 기억 장치의 제작 방법을 도시하는 도면.
도 9의 (a) 내지 (d)는 트랜지스터의 구성을 도시하는 도면.
도 10의 (a) 내지 (d)는 트랜지스터의 구성을 도시하는 도면.
도 11의 (a) 내지 (c)는 전자 기기의 도면.
도 12는 기억 장치의 단면도.
도 13의 (a) 내지 (e)는 산화물 반도체의 일례.
도 14의 (a) 내지 (c)는 산화물 반도체의 일례.
도 15의 (a) 내지 (c)는 산화물 반도체의 일례.
도 16은 게이트 전압과 이동도의 관계.
도 17의 (a) 내지 (c)는 게이트 전압과 드레인 전류의 관계.
도 18의 (a) 내지 (c)는 게이트 전압과 드레인 전류의 관계.
도 19의 (a) 내지 (c)는 게이트 전압과 드레인 전류의 관계.
도 20의 (a) 내지 (c)는 트랜지스터의 특성.
도 21의 (a) 및 (b)는 트랜지스터의 특성.
도 22의 (a) 및 (b)는 트랜지스터의 특성.
도 23은 트랜지스터의 오프 전류의 온도 의존성.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다.
또한, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로 컨트롤러 등의 집적 회로, RF 태그, 메모리카드 등의 기억 매체, 반도체표시 장치 등, 기억 장치를 이용할 수 있는 각종 반도체 장치가 본 발명의 범주에 포함된다. 또한, 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 이용한 회로 소자를 구동 회로에 갖고 있는 그 밖의 반도체 표시 장치가 그 범주에 포함된다.
(실시 형태 1)
도 1에, 본 발명의 일 양태에 따른 기억 장치의 구성을 나타낸다. 도 1에 도시하는 기억 장치에서는, 복수의 메모리 셀(100)이 매트릭스 형상으로 배치된 셀 어레이(101)와, 셀 어레이(101) 아래에 설치된 구동 회로(102)를 갖고 있다.
또한, 셀 어레이(101)에는, 각 메모리 셀(100)에 각종 전위를 공급하기 위한 복수의 배선이 설치되어 있다. 구체적으로, 도 1에 도시하는 셀 어레이(101)에는, 복수의 워드선(WL)과 복수의 데이터선(DL)이 설치되어 있다.
또한, 상기 배선의 수는, 셀 어레이(101)에서의 메모리 셀(100)의 수 및 배치에 의해 결정할 수 있다. 구체적으로, 도 1에서는, x열×y행의 메모리 셀(100)이 매트릭스 형상으로 접속되어 있고, 워드선(WL1 내지 WLy), 데이터선(DL1 내지 DLx)이 셀 어레이(101) 내에 배치되어 있는 경우를 예시하고 있다. 그리고, 각 메모리 셀(100)은, 복수의 데이터선(DL1 내지 DLx)의 하나와, 복수의 워드선(WL1 내지 WLy)의 하나에 접속되어 있다.
또한, 구동 회로(102)는, 적어도 워드선(WL)에 대한 전위의 공급에 의해 워드선(WL)의 선택을 행하는 워드선 구동 회로(103)와, 선택된 워드선(WL)에 접속된 메모리 셀(100)에서의 데이터의 기입을 제어하는 데이터선 구동 회로(104)를 갖는다. 또한, 데이터선 구동 회로(104)는, 데이터의 판독을 행하는 판독 회로를 갖고 있어도 좋다.
워드선 구동 회로(103), 데이터선 구동 회로(104)는, 셀 어레이(101)에 대한 데이터의 기입, 셀 어레이(101)로부터의 데이터의 판독, 셀 어레이(101)에서의 데이터의 유지 등의 각종 동작을, 제어 회로로부터의 신호에 따라서 제어할 수 있다. 또한, 도 1에서는, 워드선 구동 회로(103), 데이터선 구동 회로(104)에 신호를 공급하는 제어 회로가 구동 회로(102)에 포함되어 있지 않고, 기억 장치의 외부에 설치되어 있는 경우를 상정하고 있지만, 제어 회로는 구동 회로(102)의 구성 요소에 포함되어 있어도 좋다.
구동 회로(102)로부터의 신호의 전위는, 복수의 워드선(WL)과 복수의 데이터선(DL)을 통해 각 메모리 셀(100)에 공급된다. 구체적으로, 워드선 구동 회로(103)로부터의 신호의 전위는 복수의 각 워드선(WL)에 공급된다. 그리고, 하나의 워드선(WL)에 공급된 전위는, 해당 하나의 워드선(WL)에 접속된 1행분의 복수의 메모리 셀(100)에 공급된다. 또한, 구체적으로, 데이터선 구동 회로(104)로부터의 신호의 전위는 복수의 각 데이터선(DL)에 공급된다. 그리고, 하나의 데이터선(DL)에 공급된 전위는, 해당 하나의 데이터선(DL)에 접속된 1열분의 복수의 메모리 셀(100) 중 선택된 어느 하나의 메모리 셀(100)에 공급된다.
그리고, 본 발명의 일 양태에서는, 구동 회로(102)로부터 워드선(WL) 또는 데이터선(DL) 등의 각종 배선에 대한 전위의 공급을, 셀 어레이(101)의 외부가 아니라 셀 어레이(101)의 내부, 혹은 메모리 셀(100) 사이에서 행한다. 구체적으로, 도 1에서는, 데이터선(DL4)에 접속된 메모리 셀(100)과, 데이터선(DLx-3)에 접속된 메모리 셀(100) 사이에서, 워드선 구동 회로(103)로부터의 신호의 전위가 워드선(WL1 내지 WLy)에 공급되어 있는 경우를 예시하고 있다. 또한, 구체적으로 도 1에서는, 워드선(WL4)에 접속된 메모리 셀(100)과, 워드선(WLy-3)에 접속된 메모리 셀(100) 사이에서, 데이터선 구동 회로(104)로부터의 신호의 전위가 데이터선(DL1 내지 DLx)에 공급되어 있는 경우를 예시하고 있다.
도 1에서는, 워드선 구동 회로(103)로부터 워드선(WL1 내지 WLy)에 전위의 공급이 행해지는 개소인 급전점(105)을, 흰 원으로 나타내고 있다. 또한, 데이터선 구동 회로(104)로부터 데이터선(DL1 내지 DLx)에 전위의 공급이 행해지는 개소인 급전점(106)을, 흰 원으로 나타내고 있다.
또한, 도 1에서는, 메모리 셀(100) 사이에 급전점(105) 및 급전점(106)이 설치되어 있는 경우를 예시하고 있지만, 본 발명의 일 양태에서는, 적어도 셀 어레이(101)의 내부에 급전점(105) 또는 급전점(106)이 설치되어 있으면 좋다.
또한, 도 1에서는, 급전점(105) 및 급전점(106)이 셀 어레이(101)의 내부에 설치되어 있을 경우를 예시하고 있지만, 본 발명의 일 양태에서는, 급전점(105)과 급전점(106) 중 어느 한쪽이 셀 어레이(101)의 내부에 설치되어 있으면 좋다.
또한, 서로 접하는 복수의 도전막이 하나의 배선으로서 기능하는 경우, 혹은 하나의 도전막이 배선으로서의 기능과, 반도체 소자가 갖는 전극으로서의 기능을 더불어 갖는 경우 등이 있다. 그 때문에, 하나의 배선을 다른 구성 요소로부터 완전히 분리해내는 것이 어렵다. 본 명세서에서, 구동 회로로부터 배선에 전위의 공급이 행해지는 급전점의 위치란, 구동 회로(102)가 형성된 층과, 셀 어레이(101)가 형성된 층 사이에 설치되어 있는 절연막에 있어서, 구동 회로와 배선의 접속이 이루어지는 컨택트 홀의 위치라고 간주할 수 있다.
예를 들면, 워드선(WL1)에 접속된 메모리 셀(100) 중, 셀 어레이(101)의 단부에 위치하는 1열째 혹은 x열째의 메모리 셀(100)에, 상기 워드선(WL1)으로부터 전위가 공급되는 개소를 각각 급전점(107), 급전점(108)이라고 한다. 셀 어레이(101)의 외부에서 워드선(WL) 혹은 데이터선(DL)에 전위의 공급을 행하는 일반적인 구성의 경우, 워드선 구동 회로(103)로부터 워드선(WL1)에 전위가 공급되는 급전점(X)(도시 생략)은, 셀 어레이(101)의 단부에 존재하게 된다. 따라서, 급전점(X) 및 급전점(107)의 간격과 급전점(X) 및 급전점(108)의 간격은, 큰 차를 갖는다. 한편, 본 발명의 일 양태의 경우, 워드선(WL) 혹은 데이터선(DL)에 대한 전위의 공급은, 셀 어레이(101)의 외부에서 행하는 것은 아니고, 셀 어레이(101)의 내부, 혹은 메모리 셀(100) 사이에서 행한다. 따라서, 워드선(WL1)에 주목하면, 워드선 구동 회로(103)로부터 상기 워드선(WL1)에 전위가 공급되는 급전점(105)은, 셀 어레이(101)의 내부에 존재하기 때문에, 급전점(105) 및 급전점(107)의 간격과 급전점(105) 및 급전점(108)의 간격의 차는, 일반적인 구성의 경우에 비해 작아진다. 따라서, 워드선(WL1)의 저항에 기인하여 상기 워드선(WL1)에 전위의 강하가 발생해도, 급전점(107)과 급전점(108)의 사이에 생기는 전위차를, 일반적인 구성의 경우에 비해 작게 억제할 수 있다.
워드선(WL1) 이외의 워드선(WL)이나, 데이터선(DL)의 경우도 마찬가지로, 구동 회로(102)로부터 상기 배선에 전위의 공급이 행해지는 급전점과, 셀 어레이(101)의 단부에 위치하는 메모리 셀(100)에 상기 배선으로부터 전위가 공급되는 급전점 사이의 전위차를 작게 억제할 수 있다. 따라서, 단부에 위치하는 메모리 셀(100)끼리의 급전점에 있어서의 전위차를 작게 억제할 수 있다.
따라서, 하나의 워드선(WL) 혹은 데이터선(DL)에 접속된 복수의 메모리 셀(100) 사이에서, 공급되는 전위의 차를 보다 짧은 시간에 작게 억제할 수 있으므로, 데이터의 기입 또는 판독 등의 동작 속도를 높일 수 있다.
또한, 본 발명의 일 양태에서는, 구동 회로(102) 상에 셀 어레이(101)를 설치하고 있으므로, 구동 회로(102)와 셀 어레이(101)를 포함하는 기억 장치 전체의 사이즈를 작게 억제할 수 있다.
다음으로, 도 2에, 도 1에 도시한 셀 어레이(101)의 구체적인 회로도의 일례를 나타낸다. 도 2에 도시하는 셀 어레이(101)에서는, 복수의 워드선(WL), 복수의 데이터선(DL), 복수의 용량선(CL) 등의 각종 배선이 설치되어 있어, 구동 회로로부터의 신호의 전위 또는 전원 전위가, 이들 배선을 통해 각 메모리 셀(100)에 공급된다.
구체적으로, 도 2에서는, 워드선 구동 회로로부터 워드선(WL1 내지 WLy)에 전위의 공급이 행해지는 개소인 급전점(105)을, 흰 원으로 나타내고 있다. 또한, 데이터선 구동 회로로부터 데이터선(DL1 내지 DLx)에 전위의 공급이 행해지는 개소인 급전점(106)을, 흰 원으로 나타내고 있다.
메모리 셀(100)은, 스위칭 소자로서 기능하는 트랜지스터(109)와 용량 소자(110)를 갖는다. 도 2에 도시하는 메모리 셀(100)에서는, 용량 소자(110)에 전하를 축적함으로써 데이터의 기억을 행한다.
또한, 트랜지스터가 갖는 소스 단자와 드레인 단자는, 트랜지스터의 극성 및 각 전극에 공급되는 전위의 고저에 따라서 그 호칭 방법이 바뀐다. 일반적으로, n채널형 트랜지스터에서는, 낮은 전위가 공급되는 전극이 소스 단자라고 불리고, 높은 전위가 공급되는 전극이 드레인 단자라고 불린다. 또한, p채널형 트랜지스터에서는, 낮은 전위가 공급되는 전극이 드레인 단자라고 불리고, 높은 전위가 공급되는 전극이 소스 단자라고 불린다. 이하, 소스 단자와 드레인 단자 중 어느 한쪽을 제1 단자, 다른 쪽을 제2 단자로 하고, 메모리 셀(100)이 갖는 트랜지스터(109), 용량 소자(110)의 접속 관계에 대해서 설명한다.
구체적으로, 트랜지스터(109)의 제1 단자는, 복수의 데이터선(DL)의 하나에 접속되어 있다. 트랜지스터(109)의 게이트 전극은, 복수의 워드선(WL)의 하나에 접속되어 있다. 용량 소자(110)가 갖는 한 쌍의 전극 중, 트랜지스터(109)의 제2 단자에 접속되어 있는 전극과는 상이한 한쪽의 전극이, 복수의 용량선(CL)의 하나에 접속되어 있다.
메모리 셀(100)은, 필요에 따라서 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 그 밖의 회로 소자를 더 갖고 있어도 좋다.
또한, 상기 배선의 수는, 메모리 셀(100)의 수 및 배치에 의해 결정할 수 있다. 구체적으로, 도 2에 도시하는 셀 어레이(101)의 경우, x열×y행의 메모리 셀(100)이 매트릭스 형상으로 접속되어 있고, 워드선(WL1 내지 WLy), 데이터선(DL1 내지 DLx), 용량선(CL1 내지 CLy)이, 셀 어레이(101) 내에 배치되어 있는 경우를 예시하고 있다.
또한, 트랜지스터의 소스 단자란, 소스 영역 혹은 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인 단자란, 드레인 영역 혹은 드레인 전극을 의미한다.
또한, 본 명세서에서 접속이란 전기적인 접속을 의미하고 있으며, 전류, 전압 또는 전위가 공급 가능 혹은 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니며, 전류, 전압 또는 전위가 공급 가능 혹은 전송 가능하도록, 배선, 도전막, 저항, 다이오드, 트랜지스터 등의 소자를 통해 간접적으로 접속하고 있는 상태도 그 범주에 포함한다.
또한, 회로도 상에는 독립되어 있는 구성 요소끼리 접속되어 있는 경우에도, 실제로는, 예를 들면 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 더불어 가지고 있는 경우도 있다. 본 명세서에서 접속이란, 이러한 하나의 도전막이, 복수의 구성 요소의 기능을 더불어 가지고 있는 경우도 그 범주에 포함시킨다.
또한, 도 2에서는, 트랜지스터(109)가 싱글 게이트 구조인 경우를 예시하고 있지만, 트랜지스터(109)는, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는 멀티 게이트 구조이어도 좋다.
본 발명의 일 양태에서는, 상기 스위칭 소자로서 기능하는 트랜지스터(109)의 채널 형성 영역에, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 포함한다. 상술한 바와 같은 특성을 갖는 반도체 재료를 채널 형성 영역에 포함함으로써, 오프 전류가 매우 낮은 트랜지스터(109)를 실현할 수 있다.
도 2에 도시한 메모리 셀(100)과 같이, 전하량의 제어에 의해 데이터의 기억을 행하는 경우, 메모리 셀(100)에 대한 전하의 공급과, 메모리 셀(100)로부터의 전하의 방출과, 메모리 셀(100)에서의 전하의 유지를, 스위칭 소자로서 기능하는 트랜지스터(109)에 의해 제어한다. 따라서, 데이터의 유지 시간의 길이는, 메모리 셀(100)에 축적되어 있는 전하가 상기 트랜지스터(109)를 통해 리크하는 양에 의존한다. 본 발명의 일 양태에서는, 상술한 바와 같이 트랜지스터(109)의 오프 전류를 현저하게 낮게 할 수 있기 때문에, 상기 전하의 리크를 방지할 수 있고, 데이터의 유지 시간을 길게 확보할 수 있다. 따라서, 리프레시 동작의 빈도를 낮게 억제할 수 있기 때문에, 기억 장치의 소비 전력을 작게 억제하여 트랜지스터의 열화에 의한 신뢰성의 저하를 방지할 수 있다. 또한, 리프레시 동작의 빈도를 낮게 억제함으로써, 기억 장치 및 반도체 장치의 고속 동작을 실현할 수 있다.
또한, 실리콘 반도체보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체의 일례로서, 탄화 규소(SiC), 질화 갈륨(GaN) 등의 화합물 반도체, 산화 아연(ZnO) 등의 금속 산화물로 이루어지는 산화물 반도체 등을 적용할 수 있다. 탄화 실리콘이나 질화 갈륨 등의 화합물 반도체는 단결정일 것이 필수적이며, 단결정 재료를 얻기 위해서는, 산화물 반도체의 프로세스 온도보다 현저하게 높은 온도에 의한 결정 성장이나 특수한 기판 상의 에피택셜 성장이 필요하거나, 제작 조건이 엄격하여, 모두 입수가 용이한 실리콘 웨이퍼나 내열성이 낮은 유리 기판 상에 대한 성막이 어렵다. 그러나, 산화물 반도체는, 스퍼터링법이나 습식법(인쇄법 등)에 의해 제작 가능하여 양산성이 우수하다는 이점이 있다. 또한, 산화물 반도체는 실온에서도 성막이 가능하기 때문에, 유리 기판 상에 대한 성막, 혹은 반도체 소자를 이용한 집적 회로 상에 대한 성막이 가능하여 기판의 대형화에도 대응이 가능하다. 따라서, 상술한 와이드 갭 반도체 중에서도, 특히 산화물 반도체는 양산성이 높다는 이점을 갖는다. 또한, 트랜지스터의 성능(예를 들면 이동도)을 향상시키기 위해서 결정성의 산화물 반도체를 얻고자 하는 경우에도, 200℃ 내지 800℃의 열처리에 의해 결정성의 산화물 반도체를 얻을 수 있다.
이하의 설명에서는, 트랜지스터(109)의 반도체막으로서, 상기한 바와 같은 이점을 갖는 산화물 반도체를 이용하는 경우를 예로 들고 있다.
또한, 도 2에서는, 메모리 셀(100)이, 스위칭 소자로서 기능하는 트랜지스터(109)를 하나만 갖는 구성을 나타내고 있지만, 본 발명은 이러한 구성에 한정되지 않는다. 본 발명의 일 양태에서는, 스위칭 소자로서 기능하는 트랜지스터가 각 메모리 셀에 최저한 1개 설치되어 있으면 좋고, 상기 트랜지스터의 수는 복수이어도 좋다. 메모리 셀(100)이, 복수의 트랜지스터로 구성되는 스위칭 소자를 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 본 명세서에서, 트랜지스터가 직렬로 접속되어 있는 상태란, 예를 들면, 제1 트랜지스터의 제1 단자와 제2 단자 중 어느 한쪽만이, 제2 트랜지스터의 제1 단자와 제2 단자 중 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제1 트랜지스터의 제1 단자가 제2 트랜지스터의 제1 단자에 접속되고, 제1 트랜지스터의 제2 단자가 제2 트랜지스터의 제2 단자에 접속되어 있는 상태를 의미한다.
또한, 트랜지스터(109)는, 게이트 전극을 활성층의 편측에서 적어도 갖고 있으면 좋지만, 활성층을 사이에 두고 존재하는 한 쌍의 게이트 전극을 갖고 있어도 좋다. 트랜지스터(109)가, 활성층을 사이에 두고 존재하는 한 쌍의 게이트 전극을 갖고 있는 경우, 한쪽의 게이트 전극에는 스위칭을 제어하기 위한 신호가 공급되고, 다른 쪽의 게이트 전극(백 게이트 전극)은 전기적으로 절연되어 있는 플로팅의 상태이어도 좋고, 전위가 다른 것으로부터 공급되어 있는 상태이어도 좋다. 후자의 경우, 한 쌍의 전극에 동일한 높이의 전위가 공급되어 있어도 좋고, 백 게이트 전극에만 접지 전위 등의 고정 전위가 공급되어 있어도 좋다. 백 게이트 전극에 부여하는 전위의 높이를 제어함으로써, 트랜지스터(109)의 임계값 전압을 제어할 수 있다.
또한, 본 발명의 일 양태에서는, 적어도 스위칭 소자로서 기능하는 트랜지스터(109)가, 상술한 산화물 반도체 등의 와이드 갭 반도체 재료를 활성층에 갖고 있으면 좋다. 한편, 구동 회로가 갖는 트랜지스터는, 그 활성층에 산화물 반도체가 이용되어도 좋고, 혹은 산화물 반도체 이외의 비정질, 미결정, 다결정 또는 단결정의 실리콘 또는 게르마늄 등의 반도체가 이용되어도 좋다. 기억 장치 내의 모든 트랜지스터의 활성층에 산화물 반도체막을 이용함으로써, 프로세스를 간략화할 수 있다. 또한, 구동 회로가 갖는 트랜지스터의 활성층에, 예를 들면 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다 높은 이동도가 얻어지는 반도체 재료를 이용함으로써, 기억 장치의 동작을 고속으로 행할 수 있다.
다음으로, 도 2에 도시하는 셀 어레이(101)의 통상적인 동작에 대해서, 도 3의 타이밍차트를 이용하여 설명한다. 또한, 도 3에서는, 1열 1행째의 메모리 셀(100)과, x열 1행째의 메모리 셀(100)과, 1열 y행째의 메모리 셀(100)과, x열 y행째의 메모리 셀(100)에 있어서, 데이터의 기입, 유지, 판독을 행하는 경우를 예로 들고 있다.
기입 기간(Ta)에서의 셀 어레이(101)의 동작에 대해서 설명한다. 데이터의 기입은 행마다 행해진다. 도 3에서는, 1열 1행째의 메모리 셀(100) 및 x열 1행째의 메모리 셀(100)에 대한 데이터의 기입을 먼저 행하고, 그 후에 1열 y행째의 메모리 셀(100) 및 x열 y행째의 메모리 셀(100)에 대한 데이터의 기입을 행하는 경우를 예시하고 있다.
또한, 기입 기간(Ta)에서는, 모든 용량선(CL)에 접지 전위가 공급되어 있다.
우선, 기입을 행하는 1행째의 메모리 셀(100)에 접속된 워드선(WL1)의 선택을 행한다. 구체적으로 도 3에서는, 워드선(WL1)에 하이 레벨의 전위(VH)가 공급되고, 워드선(WLy)을 포함하는 그 외의 워드선(WL)에는 접지 전위(GND)가 공급된다. 따라서, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(109)만이 선택적으로 온이 된다.
그리고, 워드선(WL1)이 선택되어 있는 기간에서, 데이터선(DL1), 데이터선(DLx)에 데이터를 포함하는 신호의 전위가 공급된다. 데이터선(DL1), 데이터선(DLx)에 공급되는 전위의 레벨은, 데이터의 내용에 따라서 당연히 다르다. 도 3에서는, 데이터선(DL1)에 하이 레벨의 전위(VDD)가 공급되고, 데이터선(DLx)에 접지 전위(GND)가 공급되어 있는 경우를 예시한다. 데이터선(DL1), 데이터선(DLx)에 공급되는 전위는, 온의 트랜지스터(109)를 통해 용량 소자(110)가 갖는 전극의 하나에 공급된다.
또한, 전위(VH)는 전위(VDD)와 동일하거나 그것보다 높은 것으로 한다. 구체적으로, 전위(VH)와 전위(VDD)의 전위차는, 트랜지스터(109)의 임계값 전압과 동일하거나 그것보다 큰 것으로 한다.
용량 소자(110)의 한쪽의 전극을 노드(FG)라고 하면, 데이터선(DL1), 데이터선(DLx)에 공급되는 전위에 따라서, 노드(FG)의 전위는 1열 1행째의 메모리 셀(100)에서 전위(VDD)가 되고, x열 1행째의 메모리 셀(100)에서 접지 전위(GND)가 된다. 그리고, 노드(FG)의 전위에 따라서 용량 소자(110)에 공급되는 전하량이 제어됨으로써, 1열 1행째의 메모리 셀(100)과 x열 1행째의 메모리 셀(100)에 대한 데이터의 기입이 행해진다.
다음으로, 워드선(WL1)에 접지 전위(GND)가 공급된다. 따라서, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(109)가 오프로 되어, 용량 소자(110)에 있어서 전하가 유지된다.
또한, 트랜지스터(109)의 반도체막에 산화물 반도체를 이용한 경우, 트랜지스터(109)는 오프 전류가 매우 낮다는 특성을 갖는다. 따라서, 용량 소자(110)에 유지되어 있는 전하의 리크를 방해할 수 있어, 트랜지스터(109)에 실리콘 등의 반도체를 이용했을 경우에 비해, 긴 기간에 걸쳐서 데이터의 유지를 행할 수 있다.
다음으로, 기입을 행하는 y행째의 메모리 셀(100)에 접속된 워드선(WLy)의 선택을 행한다. 구체적으로 도 3에서는, 워드선(WLy)에 하이 레벨의 전위(VH)가 공급되고, 워드선(WL1)을 포함하는 그 외의 워드선(WL)에는 접지 전위(GND)가 공급된다. 따라서, 워드선(WLy)에 게이트 전극이 접속되어 있는 트랜지스터(109)만이 선택적으로 온이 된다.
그리고, 워드선(WLy)이 선택되어 있는 기간에서, 데이터선(DL1), 데이터선(DLx)에 데이터를 포함하는 신호의 전위가 공급된다. 데이터선(DL1), 데이터선(DLx)에 공급되는 전위의 레벨은, 데이터의 내용에 따라서 당연히 다르다. 도 3에서는, 데이터선(DL1)에 접지 전위(GND)가 공급되고, 데이터선(DLx)에 하이 레벨의 전위(VDD)가 공급되어 있는 경우를 예시한다. 데이터선(DL1), 데이터선(DLx)에 공급되는 전위는, 온의 트랜지스터(109)를 통해 용량 소자(110)가 갖는 전극의 하나에 공급된다. 데이터선(DL1), 데이터선(DLx)에 공급되는 전위에 따라서, 노드(FG)의 전위는 1열 y행째의 메모리 셀(100)에서 접지 전위(GND)가 되고, x열 y행째의 메모리 셀(100)에서 전위(VDD)가 된다. 그리고, 노드(FG)의 전위에 따라서 용량 소자(110)에 공급되는 전하량이 제어됨으로써, 1열 y행째의 메모리 셀(100)과 x열 y행째의 메모리 셀(100)에 대한 데이터의 기입이 행해진다.
다음으로, 워드선(WLy)에 접지 전위(GND)가 공급된다. 따라서, 워드선(WLy)에 게이트 전극이 접속되어 있는 트랜지스터(109)가 오프가 되어, 용량 소자(110)에 있어서 전하가 유지된다.
또한, 메모리 셀(100)에 잘못된 데이터가 기입되는 것을 방지하기 위해서, 각 워드선(WL)의 선택이 종료한 후에, 데이터선(DL)에 대한 데이터를 포함하는 전위의 공급을 정지시키는 것이 바람직하다.
다음으로, 데이터의 유지 기간(Ts)에서의 셀 어레이(101)의 동작에 대해서 설명한다.
유지 기간(Ts)에서는, 모든 용량선(CL)에 접지 전위가 공급되어 있다.
또한, 유지 기간(Ts)에서, 모든 워드선(WL)에는 트랜지스터(109)가 오프가 되는 레벨의 전위, 구체적으로는 접지 전위(GND)가 공급된다. 따라서, 용량 소자(110)에 공급된 전하가 유지되고 있는 동안에 데이터는 유지된다.
다음으로, 데이터의 판독 기간(Tr)에서의 셀 어레이(101)의 동작에 대해서 설명한다.
판독 기간(Tr)에서는, 모든 용량선(CL)에 접지 전위가 공급되어 있다.
그리고, 판독 기간(Tr)에서는, 판독을 행하는 메모리 셀(100)에 접속된 데이터선(DL)에 중간 레벨의 전위(VR)가 공급된다. 구체적으로 도 3에서는, 1열째의 메모리 셀(100)에 접속된 데이터선(DL1)과, x열째의 메모리 셀(100)에 접속된 데이터선(DLx)에 중간 레벨의 전위(VR)가 공급된다. 또한, 전위(VR)는, 전위(VDD)와 동일하거나 혹은 전위(VDD)보다 낮고 접지 전위(GND)보다 높은 전위인 것으로 한다. 그리고, 전위(VR)가 공급된 후에는, 데이터선(DL1)과 데이터선(DLx)을 모두 플로팅의 상태로 한다.
다음으로, 판독을 행하는 1행째의 메모리 셀(100)에 접속된 워드선(WL1)의 선택을 행한다. 구체적으로 도 3에서는, 워드선(WL1)에 하이 레벨의 전위(VH)가 공급되고, 워드선(WLy)을 포함하는 그 외의 워드선에는 접지 전위(GND)가 공급된다. 따라서, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(109)만이 선택적으로 온이 된다.
트랜지스터(109)가 온이 되면, 용량 소자(110)에 유지되어 있는 전하가 판독을 행하는 데이터선(DL)에 방출되거나, 혹은 판독을 행하는 데이터선(DL)으로부터 용량 소자(110)에 전하가 공급된다. 상기 동작은, 유지 기간에서의 노드(FG)의 전위에 따라 결정된다.
구체적으로, 도 3에 도시하는 타이밍차트의 경우, 직전의 유지 기간에, 1열 1행째의 메모리 셀(100)에서의 노드(FG)는 전위(VDD)다. 따라서, 판독 기간에서 트랜지스터(109)가 온이 되면, 1열 1행째의 메모리 셀(100)에서의 용량 소자(110)로부터 데이터선(DL1)에 전하가 방출되기 때문에, 데이터선(DL1)의 전위는 높아져서 전위(VR)+α가 된다. 또한, 직전의 유지 기간에, x열 1행째의 메모리 셀(100)에서의 노드(FG)는 접지 전위(GND)다. 따라서, 판독 기간에서 트랜지스터(109)가 온이 되면, x열 1행째의 메모리 셀(100)에서의 용량 소자(110)에 데이터선(DLx)으로부터 전하가 공급되기 때문에, 데이터선(DLx)의 전위는 낮아져서 전위(VR)-β가 된다.
따라서, 데이터선(DL1), 데이터선(DLx)의 전위는, 1열 1행째의 메모리 셀(100)과 x열 1행째의 메모리 셀(100)의 용량 소자(110)에 유지되어 있는 전하량에 따른 높이가 된다. 그리고, 상기 전위로부터 전하량의 차이를 판독함으로써, 1열 1행째의 메모리 셀(100)과 x열 1행째의 메모리 셀(100)로부터 데이터를 판독할 수 있다.
다음으로, 1열 1행째의 메모리 셀(100)과 x열 1행째의 메모리 셀(100)로부터의 데이터의 판독이 종료하면, 다시 데이터선(DL1) 및 데이터선(DLx)에 중간 레벨의 전위(VR)를 부여한 후, 데이터선(DL1) 및 데이터선(DLx)을 플로팅의 상태로 한다.
그리고, 판독을 행하는 1행째의 메모리 셀(100)에 접속된 워드선(WLy)의 선택을 행한다. 구체적으로 도 3에서는, 워드선(WLy)에 하이 레벨의 전위(VH)가 공급되고, 워드선(WL1)을 포함하는 그 외의 워드선에는 접지 전위(GND)가 공급된다. 따라서, 워드선(WLy)에 게이트 전극이 접속되어 있는 트랜지스터(109)만이 선택적으로 온이 된다.
트랜지스터(109)이 온이 되면, 용량 소자(110)에 유지되어 있는 전하가 판독을 행하는 데이터선(DL)에 방출되거나, 혹은 판독을 행하는 데이터선(DL)으로부터의 전하가 용량 소자(110)에 공급된다. 상기 동작은, 유지 기간에서의 노드(FG)의 전위에 의해 결정된다.
구체적으로, 도 3에 도시하는 타이밍차트의 경우, 직전의 유지 기간에, 1열 y행째의 메모리 셀(100)에서의 노드(FG)는 접지 전위(GND)다. 따라서, 판독 기간에서 트랜지스터(109)가 온이 되면, 1열 y행째의 메모리 셀(100)에서의 용량 소자(110)에 데이터선(DL1)으로부터의 전하가 공급되기 때문에, 데이터선(DL1)의 전위는 낮아져서 전위(VR)-β가 된다. 또한, 직전의 유지 기간에, x열 y행째의 메모리 셀(100)에서의 노드(FG)는 전위(VDD)다. 따라서, 판독 기간에서 트랜지스터(109)가 온이 되면, x열 y행째의 메모리 셀(100)에서의 용량 소자(110)로부터 데이터선(DLx)에 전하가 방출되기 때문에, 데이터선(DLx)의 전위는 높아져서 전위(VR)+α가 된다.
따라서, 데이터선(DL1), 데이터선(DLx)의 전위는, 1열 y행째의 메모리 셀(100)과 x열 y행째의 메모리 셀(100)의 용량 소자(110)에 유지되어 있는 전하량에 따른 높이가 된다. 그리고, 상기 전위로부터 전하량의 차이를 판독함으로써, 1열 y행째의 메모리 셀(100)과 x열 y행째의 메모리 셀(100)로부터 데이터를 판독할 수 있다.
각 데이터선(DL)의 앞에는, 데이터선 구동 회로가 갖는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호에는, 셀 어레이(101)로부터 판독된 데이터가 포함된다.
(실시 형태 2)
기억 장치의 구동 회로의 구체적인 구성의 일례에 대해서 설명한다.
도 4에, 기억 장치의 구체적인 구성을 일례로서 블록도로 나타낸다. 또한, 도 4에 도시하는 블록도에서는, 기억 장치 내의 회로를 기능마다 분류하여 서로 독립된 블록으로서 나타내고 있지만, 실제 회로는 기능마다 완전하게 분리하는 것이 어려우며, 하나의 회로가 복수의 기능에 관계될 수도 있다.
도 4에 도시하는 기억 장치(800)는, 셀 어레이(801)와 구동 회로(802)를 갖고 있다. 구동 회로(802)는, 입출력 버퍼(803)와, 워드선의 전위를 제어하는 워드선 구동 회로(804)와, 메모리 셀에서의 데이터의 기입 및 판독을 제어하는 데이터선 구동 회로(805)와, 입출력 버퍼(803), 워드선 구동 회로(804), 및 데이터선 구동 회로(805)의 동작을 제어하는 제어 회로(806)를 갖고 있다.
또한, 도 4에 도시하는 기억 장치(800)에서는, 워드선 구동 회로(804)가, 로우 디코더(807)와, 레벨 시프터(808)와, 버퍼(809)를 갖고 있다. 데이터선 구동 회로(805)가, 컬럼 디코더(810)와, 레벨 시프터(811)와, 셀렉터(812)와, 판독 회로(813)를 갖고 있다.
또한, 셀 어레이(801), 입출력 버퍼(803), 워드선 구동 회로(804), 데이터선 구동 회로(805), 제어 회로(806)는, 모두 하나의 기판을 이용해서 형성되어 있어도 좋고, 어느 하나 또는 모두가 서로 다른 기판을 이용해서 형성되어 있어도 좋다.
서로 다른 기판을 이용하고 있는 경우, FPC(Flexible Printed Circuit) 등을 통해 다른 기판간의 전기적인 접속을 확보할 수 있다. 이 경우, 구동 회로(802)의 일부가 FPC에 COF(Chip On Film)법을 이용해서 접속되어 있어도 좋다. 혹은, COG(Chip On Glass)법을 이용하여 전기적인 접속을 확보할 수 있다.
기억 장치(800)에, 셀 어레이(801)의 어드레스(Ax), 어드레스(Ay)를 정보로서 포함하는 신호(AD)가 입력되면, 제어 회로(806)는, 열 방향의 어드레스(Ax)를 데이터선 구동 회로(805)에 보내고, 행 방향의 어드레스(Ay)를 워드선 구동 회로(804)에 보낸다. 또한, 제어 회로(806)는, 입출력 버퍼(803)를 통해 기억 장치(800)에 입력된 데이터를 포함하는 신호 DATA를, 데이터선 구동 회로(805)에 보낸다.
셀 어레이(801)에서의 데이터의 기입 동작, 판독 동작의 선택은, 제어 회로(806)에 공급되는 신호 RE(Read enable), 신호 WE(Write enable) 등에 의해 선택된다. 또한, 셀 어레이(801)가 복수 존재하는 경우, 제어 회로(806)에 셀 어레이(801)를 선택하기 위한 신호 CE(Chip enable)가 입력되어 있어도 좋다. 이 경우, 신호 RE, 신호 WE에 의해 선택되는 동작이, 신호 CE에 의해 선택된 셀 어레이(801)에서 실행된다.
셀 어레이(801)에서는, 신호 WE에 의해 기입 동작이 선택되면, 제어 회로(806)로부터의 지시에 따라서, 워드선 구동 회로(804)가 갖는 로우 디코더(807)에 있어서, 어드레스(Ay)에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 해당 신호는, 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)를 통해 셀 어레이(801)에 입력된다. 한편, 데이터선 구동 회로(805)에서는, 제어 회로(806)로부터의 지시에 따라서, 컬럼 디코더(810)에 있어서 선택된 메모리 셀 중, 어드레스(Ax)에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 해당 신호는, 레벨 시프터(811)에 의해 진폭이 조정된 후, 셀렉터(812)에 입력된다. 셀렉터(812)에서는, 입력된 신호에 따라서 신호 DATA를 샘플링하고, 어드레스(Ax), 어드레스(Ay)에 대응하는 메모리 셀에 샘플링한 신호를 입력한다.
또한, 셀 어레이(801)에서는, 신호 RE에 의해 판독 동작이 선택되면, 제어 회로(806)로부터의 지시에 따라서, 워드선 구동 회로(804)가 갖는 로우 디코더(807)에 있어서, 어드레스(Ay)에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 해당 신호는, 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)를 통해 셀 어레이(801)에 입력된다. 한편, 판독 회로(813)에서는, 제어 회로(806)로부터의 지시에 따라서, 로우 디코더(807)에 의해 선택된 메모리 셀 중, 어드레스(Ax)에 대응하는 메모리 셀을 선택한다. 그리고, 어드레스(Ax), 어드레스(Ay)에 대응하는 메모리 셀에 기억되어 있는 데이터를 판독하여, 해당 데이터를 포함하는 신호를 생성한다.
또한, 데이터선 구동 회로(805)는, 신호 DATA를 일시적으로 기억할 수 있는 페이지 버퍼, 데이터의 판독 시에 데이터선에 전위(VR)를 미리 부여하는 프리차지 회로 등을 갖고 있어도 좋다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 3)
다음으로, 판독 회로의 구체적인 구성예에 대해서 설명한다.
셀 어레이로부터 판독되는 전위는, 메모리 셀에 기입되어 있는 데이터에 따라서 그 레벨이 결정된다. 따라서, 이상적으로는, 복수의 메모리 셀에 동일한 디지털값의 데이터가 기억되어 있으면, 복수의 메모리 셀로부터 판독된 전위는 모두 동일한 레벨이 된다. 그러나, 실제로는, 용량 소자, 스위칭 소자로서 기능하는 트랜지스터의 특성이, 메모리 셀간에서 변동되는 경우가 있다. 이 경우, 판독될 데이터가 모두 동일한 디지털값이어도, 실제로 판독된 전위에 변동이 생기기 때문에, 그 분포는 폭을 갖는다. 그러나, 판독 회로는, 셀 어레이로부터 판독된 전위에 다소의 변동이 생겨도, 정확한 데이터를 포함하며, 게다가 원하는 사양에 맞춰서 진폭, 파형이 처리된 신호를 형성할 수 있다.
도 5는, 판독 회로의 구성예를 도시하는 회로도다. 도 5에 도시하는 판독 회로는, 셀 어레이로부터 판독된 전위(Vdata)의, 판독 회로에 대한 입력을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(260)를 갖는다. 또한, 도 5에 도시하는 판독 회로는, 오피 앰프(262)를 갖고 있다.
스위칭 소자로서 기능하는 트랜지스터(260)는, 그 게이트 전극에 공급되는 신호(Sig)의 전위에 따라서, 오피 앰프(262)의 비반전 입력 단자(+)에 대한 전위(Vdata)의 공급을 제어한다. 예를 들면, 트랜지스터(260)가 온이 되면, 전위(Vdata)가 오피 앰프(262)의 비반전 입력 단자(+)에 공급된다. 한편, 오피 앰프(262)의 반전 입력 단자(-)에는, 기준 전위(Vref)가 공급되어 있다. 그리고, 비반전 입력 단자(+)에 공급되는 전위가, 기준 전위(Vref)에 대하여 높은지 낮은지에 따라서 출력 단자의 전위(Vout)의 레벨을 상이하게 할 수 있고, 그에 따라, 간접적으로 데이터를 포함하는 신호를 얻을 수 있다.
또한, 동일한 값의 데이터가 기억되어 있는 메모리 셀이어도, 메모리 셀간의 특성의 변동에 의해 판독된 전위(Vdata)의 레벨에도 변동이 생겨, 그 분포가 폭을 갖는 경우가 있다. 따라서, 기준 전위(Vref)의 레벨은, 데이터의 값을 정확하게 판독하기 위해 전위(Vdata)의 변동을 고려해서 정한다.
또한, 도 5에서는, 2값의 디지털값을 취급하는 경우의 판독 회로의 일례이므로, 데이터의 판독에 이용하는 오피 앰프는, 전위(Vdata)가 공급되는 노드에 대하여 1개씩 이용하고 있지만, 오피 앰프의 수는 이것에 한정되지 않는다. n값(n은 2 이상의 자연수)의 데이터를 취급하는 경우에는, 전위(Vdata)가 공급되는 노드에 대한 오피 앰프의 수를 n-1로 한다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 도 2에 도시한 메모리 셀(100)에 있어서, 트랜지스터(109)의 활성층에 산화물 반도체를 이용하고, 구동 회로가 갖는 트랜지스터의 활성층에 실리콘을 이용하는 경우를 예로 들어, 기억 장치의 제작 방법에 대해서 설명한다.
단, 구동 회로가 갖는 트랜지스터는, 실리콘 외에 게르마늄, 실리콘 게르마늄, 단결정 탄화 실리콘 등의 반도체 재료를 이용하고 있어도 좋다. 또한, 예를 들면, 실리콘을 이용한 트랜지스터는, 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제작된 실리콘 박막, 기상 성장법에 의해 제작된 실리콘 박막 등을 이용해서 형성할 수 있다. 혹은, 본 발명의 일 양태에서는, 메모리 셀을 구성하는 모든 트랜지스터에 산화물 반도체를 이용하고 있어도 좋다.
본 실시 형태에서는, 우선, 도 6의 (a)에 도시한 바와 같이, 기판(700) 상에 절연막(701)과 단결정의 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도 후의 가열 처리에 견딜 수 있는 정도의 내열성을 갖고 있을 것이 필요하다. 예를 들면, 기판(700)에는, 퓨전법이나 플로트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 이용할 수 있다. 유리 기판으로는, 후의 가열 처리의 온도가 높은 경우에는, 왜곡점이 730℃ 이상인 것을 이용하면 좋다.
또한, 본 실시 형태에서는, 반도체막(702)이 단결정의 실리콘인 경우를 예로 들어, 이하, 구동 회로가 갖는 트랜지스터의 제작 방법에 대해서 설명한다. 또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 대해서 간단히 설명한다. 우선, 단결정의 반도체 기판인 본드 기판에, 전계에서 가속된 이온으로 이루어지는 이온 빔을 주입하여, 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과, 절연막(701)이 형성된 기판(700)을, 그 사이에 해당 절연막(701)이 끼이도록 접합한다. 접합은, 본드 기판과 기판(700)을 서로 겹친 후, 본드 기판과 기판(700)의 일부에, 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분에서부터 본드 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착된 면 전체에 접합이 미친다. 다음으로, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드끼리 결합하여 미소 보이드의 체적이 증대한다. 그 결과, 취화층에 있어서 본드 기판의 일부인 단결정 반도체막이 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는, 기판(700)의 왜곡점을 초과하지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써 반도체막(702)을 형성할 수 있다.
반도체막(702)에는, 임계값 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 혹은 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 된다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대해 행해도 좋고, 패터닝 후에 형성된 반도체막(702)에 대해 행해도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 대해 행해도 좋다. 혹은, 불순물 원소의 첨가를, 임계값 전압을 대략적으로 조정하기 위해서 본드 기판에 대해 행한 후, 임계값 전압을 미세 조정하기 위해서, 패터닝 전의 반도체막에 대하여 또는 패터닝에 의해 형성된 반도체막(702)에 대하여 행해도 좋다.
또한, 본 실시 형태에서는, 단결정의 반도체막을 이용하는 예에 대해서 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 절연막(701) 상에 기상 성장법을 이용해서 형성된 다결정, 미결정, 비정질의 반도체막을 이용해도 좋고, 상기 반도체막을 공지의 기술에 의해 결정화해도 된다. 공지의 결정화 방법으로는, 레이저광을 이용한 레이저 결정화법, 촉매 원소를 이용하는 결정화법이 있다. 혹은, 촉매 원소를 이용하는 결정화법과 레이저 결정화법을 조합해서 이용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 이용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 이용한 램프 어닐링 결정화법, 촉매 원소를 이용하는 결정화법, 950℃ 정도의 고온 어닐링법을 조합한 결정화법을 이용해도 된다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 반도체막(702) 상에 게이트 절연막(703)을 형성한 후, 게이트 절연막(703) 상에 게이트 전극(704)을 형성한다.
게이트 절연막(703)은, 고밀도 플라즈마 처리, 열처리 등을 행함으로써 반도체막(702)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들면 He, Ar, Kr, Xe 등의 희 가스와 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용해서 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저 전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마에서 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있음)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있음)에 의해, 반도체막의 표면을 산화 또는 질화함으로써, 1 내지 20nm, 바람직하게는 5 내지 10nm의 절연막이 반도체막에 접하도록 형성할 수 있다. 예를 들면, 산화 질소(N2O)를 Ar으로 1 내지 3배(유량비)로 희석하고, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가해서 반도체막(702)의 표면을 산화 혹은 질화시킨다. 이 처리에 의해 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)의 절연막을 형성한다. 또한, 산화 질소(N2O)와 실란(SiH4)을 도입하여, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가해서 기상 성장법에 의해 산화질화 규소막을 형성하여 게이트 절연막을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(703)과 반도체막(702)의 계면 준위 밀도를 매우 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 변동을 억제할 수 있다. 또한, 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 이용해서 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정 입계에 있어서만 산화가 빠르게 진행되는 것을 억제하여, 균일성이 좋고 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는, 특성의 변동을 억제할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소, 질화산화 규소, 산화질화 규소, 질화 규소, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈, 산화 이트륨, 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 실리케이트[HfSixOy(x>0, y>0)], 질소가 첨가된 하프늄 알루미네이트[HfAlxOy(x>0, y>0)] 등을 포함하는 막을, 단층으로 또는 적층시킴으로써 게이트 절연막(703)을 형성해도 된다.
또한, 본 명세서에 있어서 산화 질화물이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 물질이며, 또한 질화 산화물이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들면 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시 형태에서는, 플라즈마 CVD법을 이용하여, 막 두께 20nm 정도의 산화질화 규소를 포함하는 단층의 절연막을 형성하여 게이트 절연막(703)으로서 이용한다.
게이트 전극(704)은, 게이트 절연막(703)을 피복하도록 도전막을 형성한 후, 해당 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코트법 등을 이용할 수 있다. 또한, 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 이용할 수 있다. 상기 금속을 주성분으로 하는 합금을 이용해도 좋고, 상기 금속을 포함하는 화합물을 이용해도 된다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 규소 등의 반도체를 이용해서 형성해도 된다.
또한, 게이트 전극(704)은, 단층의 도전막으로 형성되어 있어도 좋고, 적층된 복수의 도전막으로 형성되어 있어도 좋다.
2개의 도전막의 조합으로서, 1층째에 질화 탄탈 또는 탄탈을, 2층째에 텅스텐을 이용할 수 있다. 상기 예 외에, 질화 텅스텐과 텅스텐, 질화 몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화 탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에서, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들면 n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐 실리사이드 등도 이용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조의 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 게이트 전극(704)에 산화 인듐, 산화 인듐 산화 주석 혼합물, 산화 인듐 산화 아연 혼합물, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성을 갖는 산화물 도전막을 이용할 수도 있다.
본 실시 형태에서는, 막 두께 30nm 정도의 질화 탄탈 상에, 막 두께 170nm 정도의 텅스텐을 적층한 게이트 전극(704)을 이용한다.
또한, 마스크를 이용하지 않고, 액적 토출법을 이용해서 선택적으로 게이트 전극(704)을 형성해도 된다. 액적 토출법이란, 소정의 조성물을 포함하는 액적을 가는 구멍으로 토출 또는 분출시킴으로써 소정의 패턴을 형성하는 방법을 의미하며, 잉크제트법 등이 그 범주에 포함된다.
또한, 게이트 전극(704)은, 도전막을 형성한 후, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용하고, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로는, 염소, 염화붕소, 염화규소 혹은 사염화탄소 등의 염소계 가스, 4불화탄소, 불화황 혹은 불화질소 등의 불소계 가스 또는 산소를 적절히 이용할 수 있다.
다음으로, 도 6의 (c)에 도시한 바와 같이, 게이트 전극(704)을 마스크로 하여 일 도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(704)과 겹치는 채널 형성 영역(705)과, 채널 형성 영역(705)을 사이에 두는 한 쌍의 불순물 영역(706)이 반도체막(702)에 형성된다.
본 실시 형태에서는, 반도체막(702)에 n형을 부여하는 불순물 원소(예를 들면 인)를 첨가하는 경우를 예로 든다.
다음으로, 도 6의 (d)에 도시한 바와 같이, 게이트 절연막(703), 게이트 전극(704)을 피복하도록, 절연막(707), 절연막(708) 및 절연막(709)을 형성한다. 구체적으로, 절연막(707), 절연막(708) 및 절연막(709)은, 산화 규소, 질화 규소, 질화산화 규소, 산화질화 규소, 질화 알루미늄, 질화산화 알루미늄 등의 무기의 절연막을 이용할 수 있다. 특히, 유전율이 낮은 (low-k) 재료를 절연막(707), 절연막(708) 및 절연막(709)에 이용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능해지기 때문에 바람직하다. 또한, 절연막(707), 절연막(708) 및 절연막(709)에, 상기 재료를 이용한 다공성의 절연막을 적용해도 된다. 다공성의 절연막에서는, 밀도가 높은 절연막에 비해 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감하는 것이 가능하다.
본 실시 형태에서는, 절연막(707)으로서 막 두께 50nm의 산화질화 규소막, 절연막(708)으로서 막 두께 100nm 정도의 질화산화 규소막, 절연막(709)으로서 막 두께 450nm의 산화질화 규소막을 이용하는 경우를 예로 든다. 또한, 본 실시 형태에서는, 게이트 전극(704) 상에 절연막(707), 절연막(708) 및 절연막(709)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(704) 상에 절연막을 1층만 형성하고 있어도 좋고, 3층 이외의 복수의 절연막을 적층하도록 형성하고 있어도 좋다.
다음으로, 도 7의 (a)에 도시한 바와 같이, 에칭 등에 의해 게이트 절연막(703), 절연막(707), 절연막(708) 및 절연막(709)에 개구부를 형성하여, 한 쌍의 각 불순물 영역(706)의 일부 및 게이트 전극(704)의 일부를 노출시킨 후, 한 쌍의 각 불순물 영역(706)에 접하는 도전막(710) 및 도전막(711)과, 게이트 전극(704)에 접하는 도전막(712)을 형성한다. 그리고, 도전막(710) 내지 도전막(712)을 피복하도록 절연막(709) 상에 절연막(713)을 형성한다.
도전막(710) 내지 도전막(712)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 된다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속 재료와 조합해서 이용하면 좋다. 고융점 금속 재료로는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 이용할 수 있다.
또한, 도전막(710) 내지 도전막(712)이 되는 도전막은, 단층 구조나 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 상에 겹쳐서 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 성막하는 3층 구조 등을 들 수 있다.
또한, 도전막(710) 내지 도전막(712)이 되는 도전막으로는, 도전성의 금속 산화물로 형성해도 된다. 도전성의 금속 산화물로는 산화 인듐, 산화 주석, 산화 아연, 산화 인듐 산화 주석 혼합물, 산화 인듐 산화 아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 포함시킨 것을 이용할 수 있다.
본 실시 형태에서는, 막 두께 50nm 정도의 티타늄막과, 막 두께 200nm 정도의 알루미늄막과, 막 두께 100nm 정도의 티타늄막을 적층시킨 도전막을, 도전막(710) 내지 도전막(712)으로서 이용한다.
절연막(713)은 단층 구조나 2층 이상의 적층 구조라도 좋지만, 그 표면은 높은 평탄성을 갖는 것이 바람직하다. 절연막(713)으로서, 예를 들면 산화 규소, 질화 규소, 산화질화 규소, 질화산화 규소 등을 이용할 수 있다. 그리고, 절연막(713)은, 플라즈마 CVD법, 광 CVD법, 열 CVD법 등의 CVD법을 이용해서 형성할 수 있다.
또한, 절연막(713)으로서, 유기 실란을 이용해서 화학 기상 성장법에 의해 제작되는 산화 규소막을 이용할 수도 있다. 유기 실란으로는, 규산 에틸[TEOS:Si(OC2H5)4], 트리메틸 실란[TMS:(CH3)3SiH], 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란[SiH(OC2H5)3], 트리스디메틸아미노실란[SiH(N(CH3)2)3] 등을 이용할 수 있다. 물론, 모노실란, 디실란 또는 트리 실란 등의 무기 실란을 이용하여, 산화 규소, 산화질화 규소, 질화 규소, 질화산화 규소 등을 형성해도 된다.
본 실시 형태에서는, TEOS를 이용하여 막 두께 1.5μm 정도의 산화 규소를 포함하는 절연막(713)을 형성한다.
이상의 공정에 의해, 구동 회로가 갖는 트랜지스터(230)를 형성할 수 있다. 트랜지스터(230)는, 반도체막(702)과, 반도체막(702) 상의 게이트 절연막(703)과, 게이트 절연막(703) 상에서 반도체막(702)과 겹치는 위치에 형성된 게이트 전극(704)과, 반도체막(702)이 갖는 불순물 영역(706)에 접속된, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(710) 및 도전막(711)을 갖는다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 절연막(713)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 도전막(712)의 표면을 노출시킨다. 또한, 후에 형성되는 트랜지스터(109)의 특성을 향상시키기 위해서, 절연막(713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
다음으로, 트랜지스터(109)의 제작 방법에 대해서 설명한다. 우선, 도 7의 (c)에 도시한 바와 같이, 절연막(713) 및 도전막(712) 상에 절연막(714)을 형성한 후, 절연막(714) 상에 산화물 반도체막(715)을 형성한다.
절연막(714)은, 절연막(707) 내지 절연막(709)과 마찬가지의 재료를 이용해서 형성할 수 있다. 본 실시 형태에서는, 막 두께 300nm 정도의 산화질화 규소막을 절연막(714)으로서 이용한다.
산화물 반도체막(715)은, 절연막(714) 상에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써 형성할 수 있다. 상기 산화물 반도체막의 막 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은, 산화물 반도체를 타깃으로서 이용하여 스퍼터법에 의해 성막한다. 또한, 산화물 반도체막은, 희 가스(예를 들면 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(예를 들면 아르곤) 및 산소 혼합 분위기하에서 스퍼터법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터를 행하여, 절연막(714)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용해서 전압을 인가하여 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 된다. 또한, 아르곤 분위기에 산소, 산화 질소 등을 가한 분위기에서 행해도 된다. 또한, 아르곤 분위기에 염소, 4불화탄소 등을 가한 분위기에서 행해도 된다.
예를 들면, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다. 또한, 상기 산화물 반도체는, 규소를 포함하고 있어도 된다.
본 실시 형태에서는, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 타깃을 이용한 스퍼터법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn계 산화물 반도체의 박막을, 산화물 반도체막으로서 이용한다. 상기 타깃으로서, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4로 나타내지는 타깃을 이용한다. 또한, In, Ga 및 Zn을 포함하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
또한, 산화물 반도체막으로서 In-Zn계의 재료를 이용하는 경우, 이용하는 타깃의 조성비는, 원자수비로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들면, In-Zn계 산화물 반도체의 형성에 이용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때 Z>1.5X+Y로 한다. Zn의 비율을 상기 범위내로 함으로써, 이동도의 향상을 실현할 수 있다.
또한, 산화물 반도체막으로서 In-Sn-Zn계 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2 또는 20:45:35로 나타내지는 In-Sn-Zn-O 타깃을 이용한다.
본 실시 형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하여, 상기 타깃을 이용해서 산화물 반도체막을 성막한다. 성막시에 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 된다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프(cryopump), 이온 펌프, 티탄 서블리메이션(titanium sublimation) 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용해서 처리실을 배기하면, 예를 들면 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로는, 기판과 타깃의 사이와의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막시에 발생하는 먼지를 경감할 수 있어, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Pa·m3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중의 산화물 반도체막에 대한 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 이용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타깃의 순도를 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등을 저감할 수 있다. 또한, 해당 타깃을 이용함으로써, 산화물 반도체막에 있어서 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(714)까지가 형성된 기판(700)을 예비 가열하여, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 상기 예비 가열의 처리는 생략할 수도 있다. 또한, 상기 예비 가열은, 후에 행해지는 게이트 절연막(719)의 성막 전에, 도전막(716), 도전막(717) 및 도전막(718)까지 형성한 기판(700)에도 마찬가지로 행해도 된다.
또한, 산화물 반도체막(715)을 형성하기 위한 에칭은, 드라이 에칭이나 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 된다. 드라이 에칭에 이용하는 에칭 가스로는, 염소를 포함하는 가스[염소계 가스, 예를 들면 염소(Cl2), 3염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4)등]가 바람직하다. 또한, 불소를 포함하는 가스[불소계 가스, 예를 들면 4불화탄소(CF4), 6불화황(SF6), 3플루오로화질소(NF3), 트리플루오로메탄(CHF3) 등], 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서, 인산과 아세트산과 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 이용할 수 있다. 본 실시 형태에서는, ITO-07N(간토화학사 제조)을 이용한다.
산화물 반도체막(715)을 형성하기 위한 레지스트 마스크를 잉크제트법으로 형성해도 좋다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 코스트를 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역 스퍼터를 행하여, 산화물 반도체막(715) 및 절연막(714)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에서는 불순물이다. 따라서, 본 발명의 일 양태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해서, 산화물 반도체막(715)에 대하여, 감압 분위기하, 질소나 희 가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어[CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용해서 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기] 분위기하에서, 산화물 반도체막(715)에 가열 처리를 실시한다.
산화물 반도체막(715)에 가열 처리를 실시함으로써, 산화물 반도체막(715) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분간 이상 6분간 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 왜곡점을 초과하는 온도에서도 처리할 수 있다.
본 실시 형태에서는, 가열 처리 장치의 하나인 전기로를 이용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치다. 기체에는, 아르곤 등의 희 가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
가열 처리에서는, 질소 또는 헬륨, 네온, 아르곤 등의 희 가스에 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대하여 둔감하여, 막 내에는 상당한 금속 불순물이 포함되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 쓸 수 있는 것으로 지적되어 있다(가미야, 노무라, 호소노, "아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상", 고체 물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 해당 절연막 중에 확산되어 Na+가 된다. 또한 Na는, 산화물 반도체막 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은 그 결합 중으로 인터럽트한다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트함에 따른 노멀리 온(normally on)화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 또한 특성의 변동도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 변동은, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
이상의 공정에 의해, 산화물 반도체막(715) 중의 수소의 농도를 저감하여 고순도화할 수 있다. 그에 따라 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단적으로 적고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용해서 트랜지스터를 제작할 수가 있어 양산성을 높일 수 있다. 또한, 해당 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용함으로써, 내압성이 높고, 오프 전류가 현저하게 낮은 트랜지스터를 제작할 수 있다. 상기 가열 처리는, 산화물 반도체막의 성막 이후라면 언제든지 행할 수 있다.
또한, 산화물 반도체막은 비정질이어도 좋지만, 결정성을 갖고 있어도 좋다. 결정성을 갖는 산화물 반도체막으로는, c축 배향을 갖는 결정(CAAC)을 포함하는 CAAC-OS(C Axis Aligned Crystal Oxide Semiconductor)막이라도, 트랜지스터의 신뢰성을 높인다는 효과를 얻을 수 있으므로, 바람직하다.
CAAC-OS막으로 구성된 산화물 반도체막은, 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC-OS막을 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에서 육방정의 결정이 형성되도록 하는 것과, 해당 결정을 종으로 해서 결정이 성장되도록 하는 것이 중요하다. 그러기 위해서는, 타깃과 기판의 거리를 넓게 취하고(예를 들면, 150mm 내지 200mm 정도), 기판 가열 온도를 100℃ 내지 500℃, 적합하게는 200℃ 내지 400℃, 더욱 적합하게는 250℃ 내지 300℃로 하면 바람직하다. 또한, 그 외에도, 성막시의 기판 가열 온도보다 높은 온도에서 퇴적된 산화물 반도체막을 열처리함으로써, 막 내에 포함되는 미크로 결함이나 적층 계면의 결함을 수복할 수 있다.
CAAC-OS막은, 완전한 단결정이 아니며 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 해당 결정부는, 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자 현미경(TEM:Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 경계라고도 함)는 확인할 수 없다. 그 때문에, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피 형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되며, 동시에 ab면에 수직인 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지며, c축에 수직인 방향에서 볼 때 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있다. 또한, 서로 다른 결정부간에서 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에서, 간단히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 간단히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부 분포가 한결같지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측에서 결정 성장시키는 경우, 피 형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피 형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피 형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은, CAAC-OS막이 형성되었을 때의 피 형성면의 법선 방향 또는 표면의 법선 방향에 평행한 방향이 된다. 결정부는, 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감하는 일이 가능하다. 따라서, 해당 트랜지스터는 신뢰성이 높다.
다음으로, 도 8의 (a)에 도시한 바와 같이, 절연막(713) 및 절연막(714)에 에칭 등에 의해 개구부를 형성함으로써 도전막(710)의 일부를 노출시킨 후, 개구부에 있어서 도전막(710)에 접하는 도전막(716)과, 산화물 반도체막(715)에 접하는 도전막(717) 및 도전막(718)을 형성한다. 도전막(717) 및 도전막(718)은, 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(716), 도전막(717) 및 도전막(718)은, 개구부를 피복하도록 스퍼터법이나 진공 증착법으로 절연막(714) 상에 도전막을 형성한 후, 해당 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다.
도전막(716), 도전막(717) 및 도전막(718)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 된다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해 고융점 금속 재료와 조합해서 이용하면 좋다. 고융점 금속 재료로는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 이용할 수 있다.
또한, 도전막(716), 도전막(717) 및 도전막(718)이 되는 도전막은, 단층 구조나 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 상에 겹쳐서 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Cu-Mg-Al합금, Mo-Ti합금, Ti, Mo는, 산화막과의 밀착성이 높다. 따라서, 하층에 Cu-Mg-Al합금, Mo-Ti합금, Ti 혹은 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하고, 상기 적층된 도전막을 도전막(716), 도전막(717) 및 도전막(718)에 이용함으로써, 산화막인 절연막(714)과, 도전막(716), 도전막(717) 및 도전막(718)과의 밀착성을 높일 수 있다.
또한, 도전막(716), 도전막(717) 및 도전막(718)이 되는 도전막으로는, 도전성의 금속 산화물로 형성해도 된다. 도전성의 금속 산화물로는 산화 인듐, 산화 주석, 산화 아연, 산화 인듐 산화 주석 혼합물, 산화 인듐 산화 아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 포함시킨 것을 이용할 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견디는 내열성을 도전막에 부여하는 것이 바람직하다.
본 실시 형태에서는, 도전막(716), 도전막(717) 및 도전막(718)으로서 막 두께 150nm의 텅스텐막을 이용한다.
또한, 도전막의 에칭시에, 산화물 반도체막(715)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체막(715)이 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시 형태에서는, 도전막(716), 도전막(717) 및 도전막(718)이 되는 도전막에 텅스텐막을 이용한다. 그 때문에, 암모니아와 과산화수소수를 포함하는 용액(암모니아 과수)을 이용하여, 선택적으로 상기 도전막을 웨트 에칭할 수 있다. 구체적으로는, 31중량%의 과산화수소수와, 28중량%의 암모니아수와, 물을, 체적비 5:2:2로 혼합한 암모니아 과수를 이용한다. 혹은, 4불화탄소(CF4), 염소(Cl2), 산소를 포함하는 가스를 이용하여 상기 도전막을 드라이 에칭해도 된다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해서, 투과한 광에 다단계의 강도를 부여하는 다계조 마스크에 의해 형성된 레지스트 마스크를 이용해서 에칭 공정을 행해도 된다. 다계조 마스크를 이용해서 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상으로 되며, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 서로 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 1장의 다계조 마스크에 의해 적어도 2종류 이상의 서로 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크수를 삭감할 수가 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
또한, 산화물 반도체막(715)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(717) 및 도전막(718) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치하도록 해도 된다. 산화물 도전막의 재료로는, 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것인 것이 바람직하다. 그러한 산화물 도전막으로서, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수 있다.
예를 들면, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(717) 및 도전막(718)을 형성하기 위한 패터닝을 일괄적으로 행하도록 해도 된다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 산화물 반도체막(715)과 도전막(717) 및 도전막(718)의 사이의 저항을 낮출 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 트랜지스터의 내압을 높일 수 있다.
다음으로, N2O, N2 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하도록 해도 된다. 상기 플라즈마 처리에 의해 노출되어 있는 산화물 반도체막의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행해도 된다.
또한, 플라즈마 처리를 행한 후, 도 8의 (b)에 도시한 바와 같이, 도전막(716), 도전막(717) 및 도전막(718)과, 산화물 반도체막(715)을 피복하도록 게이트 절연막(719)을 형성한다. 그리고, 게이트 절연막(719) 상에서, 산화물 반도체막(715)과 겹치는 위치에 게이트 전극(720)을 형성하고, 도전막(717)과 겹치는 위치에 도전막(721)을 형성한다.
게이트 절연막(719)은, 게이트 절연막(703)과 마찬가지의 재료, 마찬가지의 적층 구조를 이용해서 형성하는 것이 가능하다. 또한, 게이트 절연막(719)은, 수분이나 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 게이트 절연막(719)에 수소가 포함되면, 그 수소가 산화물 반도체막(715)에 침입하고, 또는 수소가 산화물 반도체막(715) 중의 산소를 방출시켜, 산화물 반도체막(715)이 저 저항화(n형화)되어 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(719)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 상기 게이트 절연막(719)에는, 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서 질화 규소막, 질화산화 규소막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화 규소막, 산화 화 규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다 산화물 반도체막(715)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 두고, 도전막(716), 도전막(717) 및 도전막(718) 및 산화물 반도체막(715)과 중첩되도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체막(715) 내, 게이트 절연막(719) 내 혹은, 산화물 반도체막(715)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막(715)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막(715)에 접하는 것을 방지할 수 있다.
본 실시 형태에서는, 스퍼터법으로 형성된 막 두께 30nm의 산화질화 규소막을 게이트 절연막(719)으로서 이용한다. 성막시의 기판 온도는, 실온 이상 400℃ 이하로 하면 좋고, 본 실시 형태에서는 300℃로 한다.
또한, 게이트 절연막(719)을 형성한 후에 가열 처리를 실시해도 좋다. 가열 처리는, 질소, 초건조 공기 또는 희 가스(아르곤, 헬륨 등)의 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들면 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 혹은, 도전막(716), 도전막(717) 및 도전막(718)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체막에 대해 행한 앞선 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행하여도 좋다. 산소를 포함하는 게이트 절연막(719)이 설치된 후에 가열 처리가 실시됨으로써, 산화물 반도체막(715)에 대해 행한 앞선 가열 처리에 의해 산화물 반도체막(715)에 산소 결손이 발생하였어도, 게이트 절연막(719)으로부터 산화물 반도체막(715)에 산소가 공여된다. 그리고, 산화물 반도체막(715)에 산소가 공여됨으로써, 산화물 반도체막(715)에서 도너가 되는 산소 결손을 저감하여, 화학 양론적 조성비를 만족하는 것이 가능하다. 그 결과, 산화물 반도체막(715)을 i형에 가깝게 할 수 있으며, 산소 결손에 의한 트랜지스터의 전기 특성의 변동을 경감하여 전기 특성의 향상을 실현할 수 있다. 상기 가열 처리를 행하는 타이밍은, 게이트 절연막(719)의 형성 후이면 특별히 한정되지 않으며, 다른 공정, 예를 들면 수지막 형성시의 가열 처리나, 투명 도전막을 저 저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 늘리지 않고도 산화물 반도체막(715)을 i형에 가깝게 할 수 있다.
또한, 산소 분위기하에서 산화물 반도체막(715)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하여, 산화물 반도체막(715) 중에서 도너가 되는 산소 결손을 저감시켜도 된다. 가열 처리의 온도는, 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기하의 가열 처리에 이용되는 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
혹은, 이온 주입법 또는 이온 도핑법 등을 이용하여, 산화물 반도체막(715)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 된다. 예를 들면, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체막(715)에 첨가하면 된다.
또한, 게이트 전극(720) 및 도전막(721)은, 게이트 절연막(719) 상에 도전막을 형성한 후, 해당 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(720) 및 도전막(721)은, 게이트 전극(704) 혹은 도전막(716), 도전막(717) 및 도전막(718)과 마찬가지의 재료를 이용해서 형성하는 것이 가능하다.
게이트 전극(720) 및 도전막(721)의 막 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 300nm로 한다. 본 실시 형태에서는, 텅스텐 타깃을 이용한 스퍼터법에 의해 150nm의 게이트 전극용의 도전막을 형성한 후, 해당 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(720) 및 도전막(721)을 형성한다. 또한, 레지스트 마스크를 잉크제트법으로 형성해도 좋다. 레지스트 마스크를 잉크제트법으로 형성하면, 포토마스크를 사용하지 않기 때문에 제조 코스트를 저감할 수 있다.
이상의 공정에 의해 트랜지스터(109)가 형성된다.
또한, 게이트 절연막(719)을 사이에 두고 도전막(717)과 도전막(721)이 겹치는 부분이, 용량 소자(110)에 상당한다.
본 실시 형태에서는, 평행 평판형의 용량 소자(110)의 예를 나타냈지만, 본 발명의 일 양태에 따른 기억 장치에서는, 스택형의 용량 소자를 이용해도 된다.
또한, 트랜지스터(109)는 싱글 게이트 구조의 트랜지스터를 이용하여 설명했지만, 필요에 따라서 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체막(715)에 접하는 절연막[본 실시 형태에서는, 절연막(714) 및 게이트 절연막(719)이 해당함]은, 제13족 원소 및 산소를 포함하는 절연 재료를 이용하도록 해도 된다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많으며, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋아, 이것을 산화물 반도체막에 접하는 절연막에 이용함으로써, 산화물 반도체막과의 계면의 상태를 양호하게 유지할 수 있다.
제13족 원소를 포함하는 절연 재료란, 절연 재료에 1 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로는, 예를 들면 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화 갈륨 알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체막에 접해서 절연막을 형성하는 경우에, 절연막에 산화 갈륨을 포함하는 재료를 이용함으로써 산화물 반도체막과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체막과 산화 갈륨을 포함하는 절연막을 접해서 설치함으로써, 산화물 반도체막과 절연막의 계면에서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 이용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들면, 산화 알루미늄을 포함하는 재료를 이용해서 절연막을 형성하는 것도 유효하다. 또한, 산화 알루미늄은, 물을 투과시키기 어려운 특성을 갖고 있기 때문에, 해당 재료를 이용하는 것은, 산화물 반도체막에 대한 물의 침입 방지라는 점에서도 바람직하다.
또한, 산화물 반도체막(715)에 접하는 절연막은, 산소 분위기하에 의한 열처리나 산소 도프 등에 의해, 절연 재료를 화학 양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 해당 벌크의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 이용해서 행해도 된다.
예를 들면, 산화물 반도체막(715)에 접하는 절연막으로서 산화 갈륨을 이용한 경우, 산소 분위기하에 의한 열처리나 산소 도프를 행함으로써, 산화 갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체막(715)에 접하는 절연막으로서 산화 알루미늄을 이용한 경우, 산소 분위기하에 의한 열처리나 산소 도프를 행함으로써, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체막(715)에 접하는 절연막으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 이용한 경우, 산소 분위기하에 의한 열처리나 산소 도프를 행함으로써, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체막이 접함으로써, 절연막 중의 과잉의 산소가 산화물 반도체막에 공급되어, 산화물 반도체막 중 또는 산화물 반도체막과 절연막의 계면에서의 산소 결함을 저감하여, 산화물 반도체막을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
또한, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체막(715)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 이용해도 좋지만, 양쪽의 절연막에 이용하는 것이 바람직하다. 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체막(715)에 접하는 절연막의 상층 및 하층에 위치하는 절연막에 이용하여, 산화물 반도체막(715)을 사이에 끼우는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체막(715)의 상층 또는 하층에 이용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 해도 좋고, 상이한 구성 원소를 갖는 절연막으로 해도 된다. 예를 들면, 상층과 하층 모두 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨으로 하고, 다른 쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화 알루미늄으로 해도 된다.
또한, 산화물 반도체막(715)에 접하는 절연막은, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 된다. 예를 들면, 산화물 반도체막(715)의 상층에 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨을 형성하고, 그 위에 조성이 GaXAl2 - XO3 +α(0<X<2, 0<α<1)인 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 형성해도 좋다. 또한, 산화물 반도체막(715)의 하층을, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋고, 산화물 반도체막(715)의 상층 및 하층의 양쪽을, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 된다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 게이트 절연막(719), 도전막(721), 게이트 전극(720)을 피복하도록 절연막(722)을 형성한다. 절연막(722)은, PVD법이나 CVD법 등을 이용해서 형성할 수 있다. 또한, 산화 규소, 산화질화 규소, 질화 규소, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성할 수 있다. 또한, 절연막(722)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연막(722)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 기생 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는, 절연막(722)을 단층 구조로 하고 있지만, 본 발명의 일 양태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 된다.
다음으로, 게이트 절연막(719), 절연막(722)에 개구부(725)을 형성하고, 도전막(718)의 일부를 노출시킨다. 그 후, 절연막(722) 상에 상기 개구부(725)에 있어서 도전막(718)과 접하는 배선(726)을 형성한다.
배선(726)은, PVD법이나 CVD법을 이용해서 도전막을 형성한 후, 해당 도전막을 패터닝함으로써 형성된다. 또한, 도전막의 재료로는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 이용해도 된다.
본 실시 형태에서는, 스퍼터법으로 막 두께 50nm 정도의 티타늄막, 막 두께 200nm 정도의 알루미늄막, 막 두께 50nm 정도의 티타늄막을 순서대로 적층함으로써 형성되는 도전막을 배선(726)으로서 이용한다. 티타늄막은, 피 형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등[여기서는 도전막(718)]과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화 티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
다음으로, 배선(726)을 피복하도록 절연막(727)을 형성한다. 상술한 일련의 공정에 의해 기억 장치를 제작할 수 있다.
또한, 상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(717) 및 도전막(718)이, 산화물 반도체막(715)의 뒤에 형성되어 있다. 따라서, 도 8의 (b)에 도시한 바와 같이, 상기 제작 방법에 의해 얻어지는 트랜지스터(109)는, 도전막(717) 및 도전막(718)이 산화물 반도체막(715)의 위에 형성되어 있다. 그러나, 트랜지스터(109)는, 소스 전극 및 드레인 전극으로서 기능하는 도전막이 산화물 반도체막(715) 아래, 즉 산화물 반도체막(715)과 절연막(714)의 사이에 설치되어 있어도 좋다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 4와는 다른 구조를 갖는, 산화물 반도체막을 이용한 트랜지스터에 대해서 설명한다.
도 9의 (a)에 도시하는 트랜지스터(601)는, 채널 에치 구조의 보텀 게이트형이다.
트랜지스터(601)는, 절연 표면 상에 형성된 게이트 전극(602)과, 게이트 전극(602) 상의 게이트 절연막(603)과, 게이트 절연막(603) 상에서 게이트 전극(602)과 겹쳐져 있는 산화물 반도체막(604)과, 산화물 반도체막(604) 상에 형성된 도전막(605), 도전막(606)을 갖는다. 또한, 트랜지스터(601)는, 산화물 반도체막(604), 도전막(605) 및 도전막(606) 상에 형성된 절연막(607)을, 그 구성 요소에 포함시켜도 좋다.
또한, 도 9의 (a)에 도시한 트랜지스터(601)는, 산화물 반도체막(604)과 겹치는 위치에서 절연막(607) 상에 형성된 백 게이트 전극을 더 갖고 있어도 좋다.
도 9의 (b)에 도시하는 트랜지스터(611)는, 채널 보호 구조의 보텀 게이트형이다.
트랜지스터(611)는, 절연 표면 상에 형성된 게이트 전극(612)과, 게이트 전극(612) 상의 게이트 절연막(613)과, 게이트 절연막(613) 상에서 게이트 전극(612)과 겹쳐져 있는 산화물 반도체막(614)과, 산화물 반도체막(614) 상에 형성된 채널 보호막(618)과, 산화물 반도체막(614) 상에 형성된 도전막(615), 도전막(616)을 갖는다. 또한, 트랜지스터(611)는, 채널 보호막(618), 도전막(615) 및 도전막(616) 상에 형성된 절연막(617)을, 그 구성 요소에 포함시켜도 좋다.
또한, 도 9의 (b)에 도시한 트랜지스터(611)는, 산화물 반도체막(614)과 겹치는 위치에서 절연막(617) 상에 형성된 백 게이트 전극을 더 갖고 있어도 좋다.
채널 보호막(618)을 설치함으로써, 산화물 반도체막(614)의 채널 형성 영역이 되는 부분에 대한, 후 공정에서의 에칭시의 플라즈마나 에칭제에 의한 막 감소 등의 손상을 방지할 수 있다. 따라서 트랜지스터(611)의 신뢰성을 향상시킬 수 있다.
도 9의 (c)에 도시하는 트랜지스터(621)는, 보텀 컨택트 구조의 보텀 게이트형이다.
트랜지스터(621)는, 절연 표면상에 형성된 게이트 전극(622)과, 게이트 전극(622) 상의 게이트 절연막(623)과, 게이트 절연막(623) 상의 도전막(625), 도전막(626)과, 게이트 절연막(623) 상에서 게이트 전극(622)과 겹쳐져 있고, 또한 도전막(625), 도전막(626) 상에 형성된 산화물 반도체막(624)을 갖는다. 또한, 트랜지스터(621)는, 도전막(625), 도전막(626) 및 산화물 반도체막(624) 상에 형성된 절연막(627)을, 그 구성 요소에 포함시켜도 좋다.
또한, 도 9의 (c)에 도시한 트랜지스터(621)는, 산화물 반도체막(624)과 겹치는 위치에서 절연막(627) 상에 형성된 백 게이트 전극을 더 갖고 있어도 좋다.
도 9의 (d)에 도시하는 트랜지스터(641)는, 보텀 컨택트 구조의 톱 게이트형이다.
트랜지스터(641)는, 절연 표면 상에 형성된 도전막(645) 및 도전막(646)과, 도전막(645) 및 도전막(646) 상에 형성된 산화물 반도체막(644)과, 산화물 반도체막(644), 도전막(645) 및 도전막(646) 상에 형성된 게이트 절연막(643)과, 게이트 절연막(643) 상에서 산화물 반도체막(644)과 겹쳐져 있는 게이트 전극(642)을 갖는다. 또한, 트랜지스터(641)는, 게이트 전극(642) 상에 형성된 절연막(647)을, 그 구성 요소에 포함시켜도 좋다.
본 실시 형태는, 상기 실시 형태와 조합해서 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 4 또는 실시 형태 5와는 다른 구조를 갖는, 산화물 반도체막을 이용한 트랜지스터에 대해서 설명한다.
도 10의 (a)에 도시하는 트랜지스터(901)는, 절연막(902) 상에 형성된, 활성층으로서 기능하는 산화물 반도체막(903)과, 산화물 반도체막(903) 상에 형성된 소스 전극(904) 및 드레인 전극(905)과, 산화물 반도체막(903), 소스 전극(904) 및 드레인 전극(905) 상의 게이트 절연막(906)과, 게이트 절연막(906) 상에서 산화물 반도체막(903)과 겹치는 위치에 설치된 게이트 전극(907)을 갖는다.
도 10의 (a)에 도시하는 트랜지스터(901)는, 게이트 전극(907)이 산화물 반도체막(903)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(904) 및 드레인 전극(905)이 산화물 반도체막(903)의 위에 형성되어 있는 톱 컨택트형이다. 그리고, 트랜지스터(901)는, 소스 전극(904) 및 드레인 전극(905)과, 게이트 전극(907)이 겹쳐져 있지 않다. 즉, 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에는, 게이트 절연막(906)의 막 두께보다 큰 간격이 형성되어 있다. 따라서, 트랜지스터(901)는, 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에 형성되는 기생 용량을 작게 억제할 수 있으므로, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(903)은, 게이트 전극(907)이 형성된 후에 산화물 반도체막(903)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(908)을 갖는다. 또한, 산화물 반도체막(903) 중, 게이트 절연막(906)을 사이에 두고 게이트 전극(907)과 겹치는 영역이 채널 형성 영역(909)이다. 산화물 반도체막(903)에서는, 한 쌍의 고농도 영역(908)의 사이에 채널 형성 영역(909)이 형성되어 있다. 고농도 영역(908)을 형성하기 위한 도우펀트의 첨가는 이온 주입법을 이용할 수 있다. 도우펀트는, 예를 들면 헬륨, 아르곤, 크세논 등의 희 가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 이용할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(908) 중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(908)은, 산화물 반도체막(903) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(908)을 산화물 반도체막(903)에 형성함으로써, 소스 전극(904)과 드레인 전극(905)의 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(903)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하에서 1시간 정도 가열 처리를 실시함으로써, 고농도 영역(908) 중의 산화물 반도체는 우르차이트(wurtzite)형의 결정 구조를 갖게 된다. 고농도 영역(908) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(908)의 도전성을 높이고, 소스 전극(904)과 드레인 전극(905)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(904)과 드레인 전극(905)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(908) 중의 질소 원자의 농도를 1×1020/cm3 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도라도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(903)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(903)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(903)의 도전율을 높일 수 있으므로, 소스 전극(904)과 드레인 전극(905)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(904)과 드레인 전극(905)의 사이의 저항을 낮춤으로써, 트랜지스터(901)의 미세화를 진행시켜도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(901)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당의 기억 용량을 높일 수 있다.
도 10의 (b)에 도시하는 트랜지스터(911)는, 절연막(912) 상에 형성된 소스 전극(914) 및 드레인 전극(915)과, 소스 전극(914) 및 드레인 전극(915) 상에 형성된 활성층으로서 기능하는 산화물 반도체막(913)과, 산화물 반도체막(913), 소스 전극(914) 및 드레인 전극(915) 상의 게이트 절연막(916)과, 게이트 절연막(916) 상에서 산화물 반도체막(913)과 겹치는 위치에 설치된 게이트 전극(917)을 갖는다.
도 10의 (b)에 도시하는 트랜지스터(911)는, 게이트 전극(917)이 산화물 반도체막(913)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(914) 및 드레인 전극(915)이 산화물 반도체막(913) 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(911)는, 트랜지스터(901)와 마찬가지로, 소스 전극(914) 및 드레인 전극(915)과 게이트 전극(917)이 겹쳐져 있지 않으므로, 소스 전극(914) 및 드레인 전극(915)과 게이트 전극(917) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(913)은, 게이트 전극(917)이 형성된 후에 산화물 반도체막(913)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(918)을 갖는다. 또한, 산화물 반도체막(913) 중, 게이트 절연막(916)을 사이에 두고 게이트 전극(917)과 겹치는 영역이 채널 형성 영역(919)이다. 산화물 반도체막(913)에서는, 한 쌍의 고농도 영역(918)의 사이에 채널 형성 영역(919)이 형성되어 있다.
고농도 영역(918)은, 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(918)을 형성하기 위한 도우펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(918) 중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(918)은, 산화물 반도체막(913) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(918)을 산화물 반도체막(913)에 형성함으로써, 소스 전극(914)과 드레인 전극(915)의 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(913)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 영역(918) 중의 산화물 반도체는 우르차이트형의 결정 구조를 갖게 된다. 고농도 영역(918) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(918)의 도전성을 높이고, 소스 전극(914)과 드레인 전극(915)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(914)과 드레인 전극(915)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(918) 중의 질소 원자의 농도를 1×1020/cm3 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도라도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(913)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(913)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(913)의 도전율을 높일 수 있으므로, 소스 전극(914)과 드레인 전극(915)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(914)과 드레인 전극(915)의 사이의 저항을 낮춤으로써, 트랜지스터(911)의 미세화를 진행시켜도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(911)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당의 기억 용량을 높일 수 있다.
도 10의 (c)에 도시하는 트랜지스터(921)는, 절연막(922) 상에 형성된, 활성층으로서 기능하는 산화물 반도체막(923)과, 산화물 반도체막(923) 상에 형성된 소스 전극(924) 및 드레인 전극(925)과, 산화물 반도체막(923), 소스 전극(924) 및 드레인 전극(925) 상의 게이트 절연막(926)과, 게이트 절연막(926) 상에서 산화물 반도체막(923)과 겹치는 위치에 설치된 게이트 전극(927)을 갖는다. 또한, 트랜지스터(921)는, 게이트 전극(927)의 측부에 설치된, 절연막으로 형성된 사이드 월(930)을 갖는다.
도 10의 (c)에 도시하는 트랜지스터(921)는, 게이트 전극(927)이 산화물 반도체막(923)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(924) 및 드레인 전극(925)이 산화물 반도체막(923)의 위에 형성되어 있는 톱 컨택트형이다. 그리고, 트랜지스터(921)는, 트랜지스터(901)와 마찬가지로, 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927)이 겹쳐져 있지 않으므로, 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(923)은, 게이트 전극(927)이 형성된 후에 산화물 반도체막(923)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(928)과, 한 쌍의 저농도 영역(929)을 갖는다. 또한, 산화물 반도체막(923) 중, 게이트 절연막(926)을 사이에 두고 게이트 전극(927)과 겹치는 영역이 채널 형성 영역(931)이다. 산화물 반도체막(923)에서는, 한 쌍의 고농도 영역(928)의 사이에 한 쌍의 저농도 영역(929)이 형성되고, 한 쌍의 저농도 영역(929)의 사이에 채널 형성 영역(931)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(929)은, 산화물 반도체막(923) 중의, 게이트 절연막(926)을 사이에 두고 사이드 월(930)과 겹치는 영역에 형성되어 있다.
고농도 영역(928) 및 저농도 영역(929)은, 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(928)을 형성하기 위한 도우펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(928) 중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도우펀트로서 이용한 경우, 저농도 영역(929) 중의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(928)은, 산화물 반도체막(923) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(928)을 산화물 반도체막(923)에 설치함으로써, 소스 전극(924)과 드레인 전극(925)의 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(929)을 채널 형성 영역(931)과 고농도 영역(928)의 사이에 형성함으로써, 단채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(923)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 영역(928) 중의 산화물 반도체는 우르차이트형의 결정 구조를 갖게 된다. 또한, 저농도 영역(929)도, 질소의 농도에 따라서는 상기 가열 처리에 의해 우르차이트형의 결정 구조를 갖는 경우도 있다. 고농도 영역(928) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(928)의 도전성을 높이고, 소스 전극(924)과 드레인 전극(925)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(924)과 드레인 전극(925)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(928) 중의 질소 원자의 농도를 1×1020/cm3 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도라도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(923)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(923)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(923)의 도전율을 높일 수 있으므로, 소스 전극(924)과 드레인 전극(925)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(924)과 드레인 전극(925)의 사이의 저항을 낮춤으로써, 트랜지스터(921)의 미세화를 진행시켜도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(921)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당의 기억 용량을 높일 수 있다.
도 10의 (d)에 도시하는 트랜지스터(941)는, 절연막(942) 상에 형성된 소스 전극(944) 및 드레인 전극(945)과, 소스 전극(944) 및 드레인 전극(945) 상에 형성된 활성층으로서 기능하는 산화물 반도체막(943)과, 산화물 반도체막(943), 소스 전극(944) 및 드레인 전극(945) 상의 게이트 절연막(946)과, 게이트 절연막(946) 상에서 산화물 반도체막(943)과 겹치는 위치에 설치된 게이트 전극(947)을 갖는다. 또한, 트랜지스터(941)는, 게이트 전극(947)의 측부에 설치된, 절연막으로 형성된 사이드 월(950)을 갖는다.
도 10의 (d)에 도시하는 트랜지스터(941)는, 게이트 전극(947)이 산화물 반도체막(943)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(944) 및 드레인 전극(945)이 산화물 반도체막(943) 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(941)는, 트랜지스터(901)와 마찬가지로, 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947)이 겹쳐져 있지 않으므로, 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(943)은, 게이트 전극(947)이 형성된 후에 산화물 반도체막(943)에 n형의 도전성을 부여하는 도우펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 갖는다. 또한, 산화물 반도체막(943) 중, 게이트 절연막(946)을 사이에 두고 게이트 전극(947)과 겹치는 영역이 채널 형성 영역(951)이다. 산화물 반도체막(943)에서는, 한 쌍의 고농도 영역(948)의 사이에 한 쌍의 저농도 영역(949)이 형성되고, 한 쌍의 저농도 영역(949)의 사이에 채널 형성 영역(951)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(949)은, 산화물 반도체막(943) 중의, 게이트 절연막(946)을 사이에 두고 사이드 월(950)과 겹치는 영역에 형성되어 있다.
고농도 영역(948) 및 저농도 영역(949)은, 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(948)을 형성하기 위한 도우펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도우펀트로서 이용한 경우, 고농도 영역(948) 중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도우펀트로서 이용한 경우, 저농도 영역(949) 중의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도우펀트가 첨가되어 있는 고농도 영역(948)은, 산화물 반도체막(943) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(948)을 산화물 반도체막(943)에 형성함으로써, 소스 전극(944)과 드레인 전극(945)의 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(949)을 채널 형성 영역(951)과 고농도 영역(948)의 사이에 형성함으로써, 단채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(943)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 영역(948) 중의 산화물 반도체는 우르차이트형의 결정 구조를 갖게 된다. 또한, 저농도 영역(949)도, 질소의 농도에 따라서는 상기 가열 처리에 의해 우르차이트형의 결정 구조를 갖는 경우도 있다. 고농도 영역(948) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(948)의 도전성을 높이고, 소스 전극(944)과 드레인 전극(945)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(944)과 드레인 전극(945)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도우펀트로서 이용한 경우, 고농도 영역(948) 중의 질소 원자의 농도를 1×1020/cm3 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도라도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(943)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(943)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(943)의 도전율을 높일 수 있으므로, 소스 전극(944)과 드레인 전극(945)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(944)과 드레인 전극(945)의 사이의 저항을 낮춤으로써, 트랜지스터(941)의 미세화를 진행시켜도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(941)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당의 기억 용량을 높일 수 있다.
또한, 산화물 반도체를 이용한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 자기 정합 프로세스로 제작하는 방법의 하나로서, 산화물 반도체막의 표면을 노출시켜서 아르곤 플라즈마 처리를 행하고, 산화물 반도체막의 플라즈마에 노출된 영역의 저항율을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High DensityImage Sensor Application", IEDM Tech. Dig., p.504, 2010.).
그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역이 되어야 할 부분을 노출시키기 위해서 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때에, 하층의 산화물 반도체막도 부분적으로 오버 에칭되어, 소스 영역 또는 드레인 영역이 되어야 할 부분의 막 두께가 작아져버린다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행시키기 위해서는, 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은, 산화물 반도체막과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에 현저하게 일어나기 쉽다.
예를 들면, 산화물 반도체막이 충분한 두께이면 오버 에칭도 문제되지 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 단채널 효과를 방지하기 위해 채널 형성 영역이 되는 부분의 산화물 반도체막의 두께는 20nm 이하, 바람직하게는 10nm 이하일 것이 요구된다. 그러한 얇은 산화물 반도체막을 취급하는 경우에는, 산화물 반도체막의 오버 에칭은 트랜지스터의 특성 불량을 발생시키기 때문에 바람직하지 못하다.
그러나, 본 발명의 일 양태와 같이, 산화물 반도체막에 대한 도우펀트의 첨가를, 산화물 반도체막을 노출시키지 않고 게이트 절연막을 남긴 채 행함으로써, 산화물 반도체막의 오버 에칭을 방지하여, 산화물 반도체막에 대한 과잉 손상을 경감할 수 있다. 또한, 뿐만 아니라 산화물 반도체막과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 7)
본 발명의 일 양태에 따른 기억 장치는, 벌크 형상의 단결정 반도체 기판을 이용해서 제작된 트랜지스터를 구동 회로에 이용하고 있어도 좋다. 도 12에, 벌크 형상의 단결정 반도체 기판을 이용해서 형성된 트랜지스터 상에, 산화물 반도체를 이용한 트랜지스터와 용량 소자가 형성된 기억 장치의 단면도를 일례로서 나타낸다.
도 12에 도시하는 기억 장치는, 반도체 기판(660)에 형성된 n채널형 트랜지스터(661) 및 p채널형 트랜지스터(662)와, n채널형 트랜지스터(661) 및 p채널형 트랜지스터(662)를 덮고 있는 절연막(663) 상에 형성된, 산화물 반도체를 이용한 트랜지스터(664)와, 용량 소자(665)를 갖는다.
트랜지스터(664)는, 그 채널 형성 영역에 산화물 반도체를 이용한 트랜지스터이며, 실시 형태 4에서 나타낸 구조를 갖고 있는 경우를 예시하고 있지만, 실시 형태 5 또는 실시 형태 6에 나타낸 구성을 갖고 있어도 좋다.
반도체 기판(660)은, 예를 들면, n형 또는 p형의 도전형을 갖는 단결정 실리콘 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등) 등을 이용할 수 있다. 도 12에서는, n형의 도전성을 갖는 단결정 실리콘 기판을 이용한 경우를 예시하고 있다.
또한, n채널형 트랜지스터(661)와 p채널형 트랜지스터(662)는, 소자 분리용 절연막(666)에 의해 전기적으로 분리되어 있다. 소자 분리용 절연막(666)의 형성에는, 선택 산화법[LOCOS(Local Oxidation of Silicon)법] 또는 트렌치 분리법 등을 이용할 수 있다.
p채널형 트랜지스터(662)가 형성되는 영역에는, p형의 도전성을 부여하는 불순물 원소를 선택적으로 도입함으로써, p웰(667)이라고 불리는 영역이 형성되어 있다. p형의 도전성을 갖는 반도체 기판을 이용하는 경우, n채널형 트랜지스터(661)가 형성되는 영역에, n형의 도전성을 부여하는 불순물 원소를 선택적으로 도입함으로써 n웰을 형성하면 된다.
본 실시 형태는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 8)
산화물 반도체로는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다.
또한, 산화물 반도체를 이용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저로서, 그것들 외에 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al) 또는 란타노이드에서 선택된 1종 또는 복수종을 갖는 것이 바람직하다.
란타노이드로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)이 있다.
예를 들면, 인듐(In) 혹은 아연(Zn)을 포함하는 1원계 금속의 산화물 반도체로서, 산화 인듐, 산화 아연 등을 이용할 수 있다.
또한, 예를 들면, 인듐(In) 혹은 아연(Zn)을 포함하는 2원계 금속의 산화물 반도체로서, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 이용할 수 있다.
또한, 예를 들면, 인듐(In) 혹은 아연(Zn)을 포함하는 3원계 금속의 산화물 반도체로서, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물 등을 이용할 수 있다.
또한, 예를 들면, 인듐(In) 혹은 아연(Zn)을 포함하는 4원계 금속의 산화물 반도체로서, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등을 이용할 수 있다.
또한, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소를 함유시켜도 된다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다.
혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 이용해도 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체는 단결정이나 비단결정이어도 좋다. 비단결정인 경우, 비정질이나 다결정이어도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조이어도 좋다. 또한, 아몰퍼스는 결함이 많기 때문에 비아몰퍼스가 바람직하다.
본 실시 형태의 내용의 일부 또는 전부는, 다른 모든 실시 형태 또는 실시예와 조합해서 실시할 수 있다.
(실시 형태 9)
본 실시 형태에서는, c축 배향하고, 동시에 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서는 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있고, ab면에서는 a축 또는 b축의 방향이 서로 다른(c축을 중심으로 회전한) 결정(CAAC:C Axis Aligned Crystal이라고도 함)을 포함하는 산화물에 대해서 설명한다.
CAAC를 포함하는 산화물이란, 광의로 비단결정이며, 그 ab면에 수직인 방향에서 볼 때, 삼각형, 6각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 동시에 c축 방향에 수직인 방향에서 볼 때, 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라서 도체이거나 반도체이거나 절연체이다. 또한, 그 조성 등에 따라서 가시광에 대해 투명하거나 불투명하다.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 6각형의 원자 배열이 인정되며, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소원자(또는 질소 원자)의 층 형상 배열이 인정되는 결정을 예로 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대해서 도 13의 (a) 내지 (e) ~ 도 15의 (a) 내지 (c)를 이용해서 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 13의 (a) 내지 (e) ~ 도 15의 (a) 내지 (c)는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면이라고 한다. 또한, 간단히 상부 절반, 하부 절반이라고 할 경우, ab면을 경계로 했을 경우의 상부 절반, 하부 절반을 말한다. 또한, 도 13의 (a) 내지 (e)에서 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중 원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 13의 (a)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하, 4배위의 O)를 갖는 구조를 나타낸다. 여기서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 13의 (a)의 구조는, 팔면체 구조를 취하지만, 간단히 하기 위하여 평면 구조로 나타내고 있다. 또한, 도 13의 (a)의 상부 절반 및 하부 절반에는 각각 3개씩 4배위의 O가 있다. 도 13의 (a)에 도시하는 소그룹은 전하가 0이다.
도 13의 (b)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하, 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는 모두 ab면에 존재한다. 도 13의 (b)의 상부 절반 및 하부 절반에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 13의 (b)에 도시하는 구조를 취할 수 있다. 도 13의 (b)에 도시하는 소그룹은 전하가 0이다.
도 13의 (c)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 나타낸다. 도 13의 (c)의 상부 절반에는 1개의 4배위의 O가 있고, 하부 절반에는 3개의 4배위의 O가 있다. 또는, 도 13의 (c)의 상부 절반에 3개의 4배위의 O가 있고, 하부 절반에 1개의 4배위의 O가 있어도 좋다. 도 13의 (c)에 도시하는 소그룹은 전하가 0이다.
도 13의 (d)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 13의 (d)의 상부 절반에는 3개의 4배위의 O가 있고, 하부 절반에는 3개의 4배위의 O가 있다. 도 13의 (d)에 도시하는 소그룹은 전하가 +1이 된다.
도 13의 (e)에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 13의 (e)의 상부 절반에는 1개의 4배위의 O가 있고, 하부 절반에는 1개의 4배위의 O가 있다. 도 13의 (e)에 도시하는 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들 소그룹끼리 결합하는 규칙에 대해서 설명한다. 도 13의 (a)에 도시하는 6배위의 In의 상부 절반의 3개의 O는, 하방향에 각각 3개의 근접 In을 갖고, 하부 절반의 3개의 O는, 상방향에 각각 3개의 근접 In을 갖는다. 도 13의 (b)에 도시하는 5배위의 Ga의 상부 절반의 1개의 O는, 하방향에 1개의 근접 Ga를 갖고, 하부 절반의 1개의 O는, 상방향에 1개의 근접 Ga를 갖는다. 도 13의 (c)에 도시하는 4배위의 Zn의 상부 절반의 1개의 O는, 하방향에 1개의 근접 Zn을 갖고, 하부 절반의 3개의 O는, 상방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O 아래 방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하부 절반의 4배위의 O를 사이에 두고 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 사이에 두고 결합한다. 또한, 그 외에도 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합해서 중그룹을 구성한다.
도 14의 (a)에, In-Sn-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 14의 (b)에, 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 14(C)는, 도 14의 (b)의 층 구조를 c축 방향에서 관찰했을 경우의 원자 배열을 나타낸다.
도 14의 (a)에서는, 간단히 하기 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상부 절반 및 하부 절반에는 각각 3개씩 4배위의 O가 있는 것을 둥근 원의 3으로 나타내고 있다. 마찬가지로, 도 14의 (a)에서, In의 상부 절반 및 하부 절반에는 각각 1개씩 4배위의 O가 있고, 둥근 원의 1로 나타내고 있다. 또한 마찬가지로, 도 14의 (a)에서, 하부 절반에는 1개의 4배위의 O가 있고, 상부 절반에는 3개의 4배위의 O가 있는 Zn과, 상부 절반에는 1개의 4배위의 O가 있고, 하부 절반에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 14의 (a)에서, In-Sn-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상부 절반 및 하부 절반에 있는 Sn이, 4배위의 O가 1개씩 상부 절반 및 하부 절반에 있는 In과 결합하고, 그 In이, 상부 절반에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하부 절반의 1개의 4배위의 O를 사이에 두고 4배위의 O가 3개씩 상부 절반 및 하부 절반에 있는 In과 결합하고, 그 In이, 상부 절반에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹 하부 절반의 1개의 4배위의 O를 사이에 두고 4배위의 O가 3개씩 상부 절반 및 하부 절반에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그 때문에, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 없애는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 13의 (e)에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 없어지기 위해서 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 14의 (b)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn계 산화물 반도체의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물 반도체의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 그 외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 이용했을 경우도 마찬가지이다.
예를 들면, 도 15의 (a)에, In-Ga-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 15의 (a)에서, In-Ga-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상부 절반 및 하부 절반에 있는 In이, 4배위의 O가 1개 상부 절반에 있는 Zn과 결합하고, 그 Zn의 하부 절반의 3개의 4배위의 O를 사이에 두고, 4배위의 O가 1개씩 상부 절반 및 하부 절반에 있는 Ga와 결합하고, 그 Ga의 하부 절반의 1개의 4배위의 O를 사이에 두고, 4배위의 O가 3개씩 상부 절반 및 하부 절반에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
도 15의 (b)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 15의 (c)는, 도 15의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 그 때문에, 이들 소그룹의 조합이면 중 그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹은, 도 15의 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 서로 다른 중그룹을 조합한 대그룹도 취할 수 있다.
본 실시 형태의 내용의 일부 또는 전부는, 다른 모든 실시 형태 또는 실시예와 조합해서 실시할 수 있다.
(실시 형태 10)
산화물 반도체에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 이동도는, 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, 레빈슨(Levinson) 모델을 이용하면, 반도체 내부에 결함이 없다고 가정했을 경우의 이동도를 이론적으로 유도할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 이동도를 μ라고 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이동도(μ)는 이하의 수학식 1로 나타낸다.
Figure pat00001
E는 포텐셜 장벽의 높이이며, k가 볼트먼 상수, T는 절대 온도다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 레빈슨 모델에서는, 포텐셜 장벽(E)은 이하의 수학식 2로 나타낸다.
Figure pat00002
e는 전기소량, N은 채널 형성 영역 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널 형성 영역에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널 형성 영역의 두께다. 또한, 두께 30nm 이하의 반도체막이면, 채널 형성 영역의 두께는 반도체막의 두께와 동일하게 해도 상관 없다.
선형 영역에서의 드레인 전류(Id)는, 이하의 수학식 3으로 나타낸다.
Figure pat00003
또한, L은 채널 길이, W는 채널 폭이며, L=W=10μm인 것으로 한다. 또한, Vd는 드레인 전압이다.
수학식 3의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 이하의 수학식 4가 얻어진다.
Figure pat00004
수학식 4의 우변은 Vg의 함수다. 수학식 4에서 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 산화물 반도체에서는, 결함 밀도(N)는 1×1012/cm2 정도다.
이와 같이 하여 구한 결함 밀도 등을 기초로 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn계 산화물 반도체에서 측정되는 이동도(μ)는 35cm2/Vs 정도다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120cm2/Vs가 되는 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널 형성 영역과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 벗어난 장소에서의 이동도(μ1)는, 이하의 수학식 5로 나타낸다.
Figure pat00005
D는 게이트 전극 방향의 전계, B, G는 상수다. B 및 G는, 실제의 측정 결과로부터 구할 수 있으며, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 5의 우변의 제2항이 증가하기 때문에, 이동도(μ1)는 저하됨을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터의 이동도(μ2)의 계산 결과를 도 16에 나타낸다. 또한, 계산에는 시놉시스사제의 소프트한 Sentaurus Device를 사용했다. 계산에 있어서, 산화물 반도체의 밴드갭, 전자 친화력, 비유전률, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 했다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.
또한, 게이트 전극, 소스 전극, 드레인 전극의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연막의 두께는 100nm, 비유전률은 4.1로 했다. 채널 길이(L) 및 채널 폭(W)은 모두 10μm, 드레인 전압(Vd)은 0.1V다.
도 16의 계산 결과에서 나타낸 바와 같이, 게이트 전압(Vg)이 1V강에서 이동도(μ2)는 100cm2/Vs 이상의 피크가 붙지만, 게이트 전압(Vg)이 더 높아지면, 계면 산란이 커져 이동도(μ2)는 저하한다. 또한, 계면 산란을 저감하기 위해서는, 반도체막 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 이용해서 미세한 트랜지스터를 제작했을 경우의 특성을 계산했다. 또한, 계산에 이용한 트랜지스터는 산화물 반도체막으로 한 쌍의 n형 반도체 영역 사이에 채널 형성 영역이 끼워진 것을 이용했다. 한 쌍의 n형 반도체 영역의 저항율은 2×10-3Ωcm로 해서 계산했다. 또한, 채널 길이(L)를 33nm, 채널 폭(W)을 40nm로 해서 계산했다. 또한, 게이트 전극의 측면에 사이드 월을 갖는 것으로 가정하고, 사이드 월과 겹치는 반도체 영역을 오프셋 영역으로 해서 계산했다. 계산에는 시놉시스사제의 소프트, Sentaurus Device를 사용했다.
도 17의 (a) 내지 (c)는, 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트 전극과 소스 전극의 전위차) 의존성의 계산 결과다. 드레인 전류(Id)는, 드레인 전압(Vd, 드레인 전극과 소스 전극의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 해서 계산한 것이다.
도 17의 (a)는 게이트 절연막의 두께를 15nm로 해서 계산한 것이다. 도 17의 (b)는 게이트 절연막의 두께를 10nm로 해서 계산한 것이다. 도 17의 (c)는 게이트 절연막의 두께를 5nm로 해서 계산한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하한다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다.
도 18의 (a) 내지 (c)는, 오프셋 길이(사이드 월 길이)(Loff)를 5nm로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(Vd)을 +1V로 하고, 이동도(μ)는 드레인 전압(Vd)을 +0.1V로 해서 계산한 것이다. 도 18의 (a)는 게이트 절연막의 두께를 15nm로 해서 계산한 것이다. 도 18의 (b)는 게이트 절연막의 두께를 10nm로 해서 계산한 것이다. 도 18의 (c)는 게이트 절연막의 두께를 5nm로 계산한 것이다.
도 19의 (a) 내지 (c)는, 오프셋 길이(사이드 월 길이)(Loff)를 15nm로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(Vd)을 +1V로 하고, 이동도(μ)는 드레인 전압(Vd)을 +0.1V로 해서 계산한 것이다. 도 19의 (a)는 게이트 절연막의 두께를 15nm로 해서 계산한 것이다. 도 19의 (b)는 게이트 절연막의 두께를 10nm로 계산한 것이다. 도 19의 (c)는 게이트 절연막의 두께를 5nm로 계산한 것이다. 모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 17의 (a) 내지 (c)에서는 80cm2/Vs 정도이지만, 도 18의 (a) 내지 (c)에서는 60cm2/Vs 정도, 도 19의 (a) 내지 (c)에서는 40cm2/Vs 정도와, 오프셋 길이(Loff)가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류에는 오프셋 길이(Loff)의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압(Vg)이 1V 전후이고, 드레인 전류(Id)는 메모리 소자 등에서 필요한 10μA를 초과하는 것으로 나타났다.
본 실시 형태의 내용의 일부 또는 전부는, 다른 모든 실시 형태 또는 실시예와 조합해서 실시할 수 있다.
[실시예 1]
본 발명의 일 양태에 관한 기억 장치는, 소비 전력이 낮고, 고속 동작이 가능하며, 단위 면적당의 기억 용량이 높아 신뢰성이 높다. 따라서, 본 발명의 일 양태에 따른 기억 장치를 이용함으로써, 소비 전력이 낮은 전자 기기, 고속 동작이 가능한 전자 기기, 소형 전자 기기, 신뢰성이 높은 전자 기기를 제공할 수 있다.
본 발명의 일 양태에 따른 기억 장치는, 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD:Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 이용할 수 있다. 그 밖에, 본 발명의 일 양태에 따른 기억 장치를 이용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 11의 (a) 내지 (c)에 도시한다.
도 11의 (a)는 휴대형 게임기이며, 케이스(7031), 케이스(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 갖는다. 본 발명의 일 양태에 따른 기억 장치는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 양태에 따른 기억 장치를 이용함으로써, 소비 전력이 낮은 휴대형 게임기, 고속 동작이 가능한 휴대형 게임기, 소형 휴대형 게임기, 혹은 신뢰성이 높은 휴대형 게임기를 제공할 수 있다. 또한, 도 11의 (a)에 도시한 휴대형 게임기는, 2개의 표시부(7033)와 표시부(7034)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이것에 한정되지 않는다.
도 11의 (b)는 휴대 전화이며, 케이스(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 갖는다. 수광부(7046)에서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 취득할 수 있다. 본 발명의 일 양태에 따른 기억 장치는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 양태에 따른 기억 장치를 이용함으로써, 소비 전력이 낮은 휴대 전화, 고속 동작이 가능한 휴대 전화, 소형 휴대 전화, 혹은 신뢰성이 높은 휴대 전화를 제공할 수 있다.
도 11의 (c)는 휴대 정보 단말기이며, 케이스(7051), 표시부(7052), 조작 키(7053) 등을 갖는다. 도 11의 (c)에 도시하는 휴대 정보 단말기는, 모뎀이 케이스(7051)에 내장되어 있어도 좋다. 본 발명의 일 양태에 따른 기억 장치는, 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 양태에 따른 기억 장치를 이용함으로써, 소비 전력이 낮은 휴대 정보 단말기, 고속 동작이 가능한 휴대 정보 단말기, 소형 휴대 정보 단말기, 혹은 신뢰성이 높은 휴대 정보 단말기를 제공할 수 있다.
본 실시예는, 상기 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
[실시예 2]
In, Sn, Zn을 함유하는 산화물 반도체를 이용한 트랜지스터는, 산화물 반도체를 형성할 때에 기판을 가열해서 성막함으로써, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, In, Sn, Zn은 조성비로 각각 5atomic% 이상 포함되어 있으면 바람직하다.
In, Sn, Zn을 함유하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 이동도를 향상시키는 것이 가능해진다. 또한, n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있다. n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시킴으로써, n채널형의 트랜지스터의 오프 상태를 유지하기 위한 전압의 절대값을 낮게 할 수가 있어, 저소비 전력화가 가능해진다. 또한, n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시켜서 임계값 전압을 0V 이상으로 하면, 노멀리 오프형의 트랜지스터를 형성하는 것이 가능해진다.
이하, In, Sn, Zn을 함유하는 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸다.
(샘플 A 내지 C 공통 조건)
조성비로서 In:Sn:Zn=1:1:1의 타깃을 이용하고, 가스 유량비를 Ar/O2=6/9sccm, 성막 압력을 0.4Pa, 성막 전력 100W로 하여, 15nm의 두께가 되도록 기판 상에 산화물 반도체막을 성막했다. 다음으로, 산화물 반도체막을 섬 형상이 되도록 에칭 가공했다. 그리고, 산화물 반도체막 상에 50nm의 두께가 되도록 텅스텐층을 성막하고, 이것을 에칭 가공해서 소스 전극 및 드레인 전극을 형성했다.
다음으로, 플라즈마 CVD법을 이용하여, 실란 가스(SiH4)와 일산화이질소(N2O)를 이용해서 100nm의 두께가 되도록 산화질화 규소막(SiON)을 형성해서 게이트 절연층으로 했다. 다음으로, 15nm의 두께가 되도록 질화 탄탈을 형성하고, 135nm의 두께가 되도록 텅스텐을 형성하고, 이들을 에칭 가공해서 게이트 전극을 형성했다. 또한, 플라즈마 CVD법을 이용하여, 300nm의 두께가 되도록 산화질화 규소막(SiON)을 형성하고, 1.5μm의 두께가 되도록 폴리이미드막을 형성해서 층간 절연막으로 했다.
다음으로, 층간 절연막에 컨택트 홀을 형성하고, 50nm의 두께가 되도록 제1 티타늄막을 형성하고, 100nm의 두께가 되도록 알루미늄막을 형성하고, 50nm의 두께가 되도록 제2 티타늄막을 형성하고, 이들을 에칭 가공해서 측정용 패드를 형성했다.
이상와 같이 해서 트랜지스터를 갖는 반도체 장치를 형성했다.
(샘플 A)
샘플 A는 산화물 반도체막의 성막 중에 기판에 의도적인 가열을 실시하지 않았다. 또한, 샘플 A는 산화물 반도체막의 성막 후이며, 산화물 반도체막의 에칭 가공 전에 가열 처리를 실시하지 않았다.
(샘플 B)
샘플 B는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체막의 성막을 행하였다. 또한, 샘플 B는 산화물 반도체막의 성막 후이며, 산화물 반도체막의 에칭 가공 전에 가열 처리를 실시하지 않았다. 기판을 가열한 상태에서 성막을 행한 이유는, 산화물 반도체막 중에서 도너가 되는 수소를 몰아내기 위해서다.
(샘플 C)
샘플 C는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체막의 성막을 행하였다. 또한, 샘플 C는 산화물 반도체막의 성막 후이며, 산화물 반도체막의 에칭 가공 전에 질소 분위기에서 650℃ 1시간의 가열 처리를 실시한 후, 산소 분위기에서 650℃ 1시간의 가열 처리를 실시했다. 질소 분위기에서 650℃ 1시간의 가열 처리를 실시한 이유는, 산화물 반도체막 중에서 도너가 되는 수소를 몰아내기 위해서다.
또한, 산화물 반도체막 중에서 도너가 되는 수소를 몰아내기 위한 가열 처리에서 산소도 이탈되어, 산화물 반도체막 중에서 캐리어가 되는 산소 결손도 생기게 된다. 따라서, 산소 분위기에서 650℃ 1시간의 가열 처리를 실시함으로써, 산소 결손을 저감하는 효과를 노렸다.
(샘플 A 내지 C의 트랜지스터의 특성)
도 20의 (a)에 샘플 A의 트랜지스터의 초기 특성을 나타낸다. 도 20의 (b)에 샘플 B의 트랜지스터의 초기 특성을 나타낸다. 도 20의 (c)에 샘플 C의 트랜지스터의 초기 특성을 나타낸다.
샘플 A의 트랜지스터의 이동도는 18.8cm2/Vs이었다. 샘플 B의 트랜지스터의 이동도는 32.2cm2/Vs이었다. 샘플 C의 트랜지스터의 이동도는 34.5cm2/Vs이었다.
여기서, 샘플 A 내지 C와 마찬가지의 성막 방법으로 형성한 산화물 반도체막의 단면을 투과형 현미경(TEM)으로 관찰한 바, 성막 시에 기판 가열을 행한 샘플 B 및 샘플 C와 마찬가지의 성막 방법으로 형성한 샘플에는 결정성이 확인되었다.
그리고, 놀랍게도, 성막 시에 기판 가열을 행한 샘플은, 결정성 부분과 비결정성 부분을 갖고, 결정성 부분의 배향이 c축 배향으로 정렬되어 있는 결정성이었다. 통상적인 다결정에서는 결정성 부분의 배향이 정렬되지 않고 제 각각의 방향을 향하고 있기 때문에, 성막 시에 기판 가열을 행한 샘플은 종래에는 없었던 새로운 결정 구조라고 할 수 있다.
또한, 도 20의 (a) 내지 (c)를 비교하면, 성막 시에 기판 가열을 행함으로써, 또는, 성막 후에 가열 처리를 행함으로써, 도너가 되는 수소 원소를 몰아낼 수 있기 때문에, n채널형 트랜지스터의 임계값 전압을 플러스 시프트할 수 있음을 알 수 있다. 즉, 성막 시에 기판 가열을 행한 샘플 B의 임계값 전압은, 성막 시에 기판 가열을 행하지 않은 샘플 A의 임계값 전압보다 플러스 시프트하고 있다.
또한, 성막 시에 기판 가열을 행한 샘플 B 및 샘플 C를 비교했을 경우, 성막 후에 가열 처리를 행한 샘플 C가, 성막 후에 가열 처리를 행하지 않은 샘플 B보다 플러스 시프트하고 있음을 알 수 있다. 또한, 수소와 같은 경원소는 가열 처리의 온도가 높을수록 이탈되기 쉽기 때문에, 가열 처리의 온도가 높을수록 수소가 이탈되기 쉽다. 따라서, 성막 시 또는 성막 후의 가열 처리의 온도를 더 높이면 더욱 플러스 시프트가 가능한 것으로 고찰했다.
(샘플 B와 샘플 C의 게이트 BT 스트레스 시험 결과)
샘플 B(성막 후 가열 처리 없음) 및 샘플 C(성막 후 가열 처리 있음)에 대하여 게이트 BT 스트레스 시험을 행하였다.
우선, 기판 온도를 25℃로 하고 Vd를 10V로 해서 트랜지스터의 Vg-Id 특성의 측정을 행하고, 가열 및 플러스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정했다. 다음으로, 기판 온도를 150℃로 하고 Vd를 0.1V로 했다. 다음으로, 게이트 절연막에 인가되는 Vg에 20V를 인가하고, 그대로 1시간 유지했다. 다음으로, Vg를 0V로 했다. 다음으로, 기판 온도 25℃로 하고 Vd를 10V로 해서 트랜지스터의 Vg-Id 측정을 행하고, 가열 및 플러스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정했다.
이상과 같이 해서, 가열 및 플러스의 고전압 인가를 행하는 전후의 트랜지스터의 특성을 비교하는 것을 플러스 BT 시험이라고 한다.
한편, 우선 기판 온도를 25℃로 하고 Vd를 10V로 해서 트랜지스터의 Vg-Id 특성의 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정했다. 다음으로, 기판 온도를 150℃로 하고 Vd를 0.1V로 했다. 다음으로, 게이트 절연막에 Vg로서 -20V를 인가하고, 그대로 1시간 유지했다. 다음으로, Vg를 0V로 했다. 다음으로, 기판 온도 25℃로 하고 Vd를 10V로 해서 트랜지스터의 Vg-Id 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정했다.
이상과 같이 해서, 가열 및 마이너스의 고전압 인가를 행하는 전후의 트랜지스터의 특성을 비교하는 것을 마이너스 BT 시험이라고 한다.
도 21의 (a)는 샘플 B의 플러스 BT 시험 결과이며, 도 21의 (b)는 샘플 B의 마이너스 BT 시험 결과다. 도 22의 (a)는 샘플 C의 플러스 BT 시험 결과이며, 도 22의 (b)는 샘플 C의 마이너스 BT 시험 결과다. 플러스 BT 시험 및 마이너스 BT 시험은 트랜지스터의 열화 상태를 판별하는 시험인데, 도 21의 (a) 및 도 22의 (a)를 참조하면 적어도 플러스 BT 시험의 처리를 행함으로써, 임계값 전압을 플러스 시프트시킬 수 있음을 알았다.
특히, 도 21의 (a)에서는 플러스 BT 시험의 처리를 행함으로써, 트랜지스터가 노멀리 오프형이 되었음을 알 수 있다. 따라서, 트랜지스터의 제작시의 가열 처리 외에 플러스 BT 시험의 처리를 행함으로써, 임계값 전압의 플러스 시프트화를 촉진할 수 있고, 노멀리 오프형의 트랜지스터를 형성할 수 있음을 알았다.
도 23은 샘플 A의 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 나타낸다. 여기서는, 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다. 또한, 도 23에서는 채널 폭 1μm인 경우에서의 전류량을 나타내고 있다.
기판 온도가 125℃(1000/T가 약 2.51)일 때 1×10-19A 이하로 되어 있었다. 기판 온도가 85℃(1000/T가 약 3.66)일 때 1×10-20A 이하로 되어 있었다. 즉, 실리콘 반도체를 이용한 트랜지스터에 비해 매우 낮은 오프 전류임을 알았다. 또한, 온도가 낮을수록 오프 전류가 저하하기 때문에, 상온이면 보다 낮은 오프 전류인 것이 분명하다.
100 : 메모리 셀 101 : 셀 어레이
102 : 구동 회로 103 : 워드선 구동 회로
104 : 데이터선 구동 회로 105 : 급전점
106 : 급전점 107 : 급전점
108 : 급전점 109 : 트랜지스터
110 : 용량 소자 230 : 트랜지스터
260 : 트랜지스터 262 : 오피 앰프
601 : 트랜지스터 602 : 게이트 전극
603 : 게이트 절연막 604 : 산화물 반도체막
605 : 도전막 606 : 도전막
607 : 절연막 611 : 트랜지스터
612 : 게이트 전극 613 : 게이트 절연막
614 : 산화물 반도체막 615 : 도전막
616 : 도전막 617 : 절연막
618 : 채널 보호막 621 : 트랜지스터
622 : 게이트 전극 623 : 게이트 절연막
624 : 산화물 반도체막 625 : 도전막
626 : 도전막 627 : 절연막
641 : 트랜지스터 642 : 게이트 전극
643 : 게이트 절연막 644 : 산화물 반도체막
645 : 도전막 646 : 도전막
647 : 절연막 660 : 반도체 기판
661 : n채널형 트랜지스터 662 : p채널형 트랜지스터
663 : 절연막 664 : 트랜지스터
665 : 용량 소자 666 : 소자 분리용 절연막
667 : p웰 700 : 기판
701 : 절연막 702 : 반도체막
703 : 게이트 절연막 704 : 게이트 전극
705 : 채널 형성 영역 706 : 불순물 영역
707 : 절연막 708 : 절연막
709 : 절연막 710 : 도전막
711 : 도전막 712 : 도전막
713 : 절연막 714 : 절연막
715 : 산화물 반도체막 716 : 도전막
717 : 도전막 718 : 도전막
719 : 게이트 절연막 720 : 게이트 전극
721 : 도전막 722 : 절연막
725 : 개구부 726 : 배선
727 : 절연막 800 : 기억 장치
801 : 셀 어레이 802 : 구동 회로
803 : 입출력 버퍼 804 : 워드선 구동 회로
805 : 데이터선 구동 회로 806 : 제어 회로
807 : 로우 디코더 808 : 레벨 시프터
809 : 버퍼 810 : 컬럼 디코더
811 : 레벨 시프터 812 : 셀렉터
813 : 회로 901 : 트랜지스터
902 : 절연막 903 : 산화물 반도체막
904 : 소스 전극 905 : 드레인 전극
906 : 게이트 절연막 907 : 게이트 전극
908 : 고농도 영역 909 : 채널 형성 영역
911 : 트랜지스터 912 : 절연막
913 : 산화물 반도체막 914 : 소스 전극
915 : 드레인 전극 916 : 게이트 절연막
917 : 게이트 전극 918 : 고농도 영역
919 : 채널 형성 영역 921 : 트랜지스터
922 : 절연막 923 : 산화물 반도체막
924 : 소스 전극 925 : 드레인 전극
926 : 게이트 절연막 927 : 게이트 전극
928 : 고농도 영역 929 : 저농도 영역
930 : 사이드 월 931 : 채널 형성 영역
941 : 트랜지스터 942 : 절연막
943 : 산화물 반도체막 944 : 소스 전극
945 : 드레인 전극 946 : 게이트 절연막
947 : 게이트 전극 948 : 고농도 영역
949 : 저농도 영역 950 : 사이드 월
951 : 채널 형성 영역 7031 : 케이스
7032 : 케이스 7033 : 표시부
7034 : 표시부 7035 : 마이크로폰
7036 : 스피커 7037 : 조작 키
7038 : 스타일러스 7041 : 케이스
7042 : 표시부 7043 : 음성 입력부
7044 : 음성 출력부 7045 : 조작 키
7046 : 수광부 7051 : 케이스
7052 : 표시부 7053 : 조작 키

Claims (23)

  1. 기억 장치로서,
    구동 회로 및
    상기 구동 회로 위의 셀 어레이를 포함하며,
    상기 셀 어레이는 복수의 메모리 셀과 복수의 배선을 포함하며,
    상기 복수의 배선 중 적어도 하나는 상기 복수의 메모리 셀에 전기적으로 접속되며,
    상기 구동 회로는 상기 셀 어레이 내부의 부분에서 상기 복수의 배선의 각각에 전기적으로 접속되며,
    상기 복수의 메모리 셀은, 트랜지스터 및 상기 트랜지스터에 전기적으로 접속되는 캐패시터를 각각 포함하며,
    상기 트랜지스터는 산화물 반도체를 포함하는, 기억 장치.
  2. 제1항에 있어서,
    상기 트랜지스터는 결정성 실리콘 또는 게르마늄을 포함하는, 기억 장치.
  3. 제1항에 있어서,
    상기 산화물 반도체는 In, Ga 및 Zn을 포함하는, 기억 장치.
  4. 제1항에 있어서,
    상기 산화물 반도체의 수소 농도는 1×1019/㎤ 이하인, 기억 장치.
  5. 제1항에 따른 상기 기억 장치를 포함하는, 반도체 장치.
  6. 기억 장치로서,
    구동 회로 및
    상기 구동 회로 위의 셀 어레이를 포함하며,
    상기 셀 어레이는 x열 y행(x 및 y는 2 이상의 자연수)으로 배치된 복수의 메모리 셀과 y개의 워드선을 포함하며,
    상기 y개의 워드선의 각각은 각각의 행에서의 x개의 메모리 셀에 전기적으로 접속되며,
    상기 구동 회로는 상기 셀 어레이 내부의 부분에서 상기 y개의 워드선의 각각에 전기적으로 접속되며,
    상기 복수의 메모리 셀은, 트랜지스터 및 상기 트랜지스터에 전기적으로 접속되는 캐패시터를 각각 포함하며,
    상기 트랜지스터는 산화물 반도체를 포함하는, 기억 장치.
  7. 제6항에 있어서,
    상기 y개의 워드선 중 적어도 하나는 x개의 메모리 셀의 각각에서 상기 트랜지스터의 게이트 전극에 전기적으로 접속되는, 기억 장치.
  8. 제6항에 있어서,
    상기 트랜지스터는 결정성 실리콘 또는 게르마늄을 포함하는, 기억 장치.
  9. 제6항에 있어서,
    상기 산화물 반도체는 In, Ga 및 Zn을 포함하는, 기억 장치.
  10. 제6항에 있어서,
    상기 산화물 반도체의 수소 농도는 1×1019/㎤ 이하인, 기억 장치.
  11. 제6항에 따른 상기 기억 장치를 포함하는, 반도체 장치.
  12. 기억 장치로서,
    구동 회로 및
    상기 구동 회로 위의 셀 어레이를 포함하며,
    상기 셀 어레이는 x열 y행(x 및 y는 2 이상의 자연수)으로 배치된 복수의 메모리 셀과, x개의 데이터 선을 포함하며,
    상기 x개의 데이터 선의 각각은 각각의 열에서의 y개의 메모리 셀에 전기적으로 접속되며,
    상기 구동 회로는 상기 셀 어레이 내부의 부분에서 상기 x개의 데이터 선의 각각에 전기적으로 접속되며,
    상기 복수의 메모리 셀은, 트랜지스터 및 상기 트랜지스터에 전기적으로 접속되는 캐패시터를 각각 포함하며,
    상기 트랜지스터는 산화물 반도체를 포함하는, 기억 장치.
  13. 제12항에 있어서,
    상기 x개의 데이터 선 중 적어도 하나는 y개의 메모리 셀의 각각에서 상기 트랜지스터의 제1 단자와 전기적으로 접속되며,
    상기 트랜지스터의 제2 단자는 y개의 메모리 셀의 각각에서 상기 캐패시터의 한쌍의 전극 중 임의의 하나에 전기적으로 접속되는, 기억 장치.
  14. 제12항에 있어서,
    상기 트랜지스터는 결정성 실리콘 또는 게르마늄을 포함하는, 기억 장치.
  15. 제12항에 있어서,
    상기 산화물 반도체는 In, Ga 및 Zn을 포함하는, 기억 장치.
  16. 제12항에 있어서,
    상기 산화물 반도체의 수소 농도는 1×1019/㎤ 이하인, 기억 장치.
  17. 제12항에 따른 상기 기억 장치를 포함하는, 반도체 장치.
  18. 기억 장치로서,
    구동 회로 및
    상기 구동 회로 위의 셀 어레이를 포함하며,
    상기 셀 어레이는 x열 y행(x 및 y는 2 이상의 자연수)로 배치된 복수의 메모리 셀과, y개의 워드선과, x개의 데이터 선을 포함하며,
    상기 y개의 워드선의 각각은, 각각의 행에서의 x개의 메모리 셀에 전기적으로 접속되며,
    상기 x개의 데이터 선의 각각은, 각각의 열에서의 y개의 메모리 셀에 전기적으로 접속되며,
    상기 구동 회로는 상기 셀 어레이 내부의 제1 부분에서 상기 y개의 워드선의 각각에 전기적으로 접속되며,
    상기 구동 회로는 상기 셀 어레이 내부의 제2 부분에서 상기 x개의 데이터 선의 각각에 전기적으로 접속되며,
    상기 복수의 메모리 셀은, 트랜지스터 및 상기 트랜지스터에 전기적으로 접속되는 캐패시터를 각각 포함하며,
    상기 트랜지스터는 산화물 반도체를 포함하는, 기억 장치.
  19. 제18항에 있어서,
    상기 y개의 워드선 중 적어도 하나는 x개의 메모리 셀의 각각에서 상기 트랜지스터의 게이트 전극에 전기적으로 접속되며,
    상기 x개의 데이터 선의 적어도 하나는 y개의 메모리 셀의 각각에서 상기 트랜지스터의 제1 단자에 전기적으로 접속되며,
    상기 트랜지스터의 제2 단자는 y개의 메모리 셀의 각각에서 상기 캐패시터의 한쌍의 전극 중 임의의 하나에 전기적으로 접속되는, 기억 장치.
  20. 제18항에 있어서,
    상기 트랜지스터는 결정성 실리콘 또는 게르마늄을 포함하는, 기억 장치.
  21. 제18항에 있어서,
    상기 산화물 반도체는 In, Ga 및 Zn을 포함하는, 기억 장치.
  22. 제18항에 있어서,
    상기 산화물 반도체의 수소 농도는 1×1019/cm3 이하인, 기억 장치.
  23. 제18항에 따른 상기 기억 장치를 포함하는, 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410716B2 (en) 2018-01-25 2022-08-09 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, and electronic device
US11568944B2 (en) 2018-11-08 2023-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory cells

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9455349B2 (en) * 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
WO2015181679A1 (en) * 2014-05-27 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2016199680A1 (ja) * 2015-06-08 2016-12-15 シャープ株式会社 半導体装置およびその製造方法
WO2018092003A1 (en) 2016-11-17 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102311490B1 (ko) * 2017-05-26 2021-10-13 에스케이하이닉스 주식회사 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템
KR20200014801A (ko) * 2017-06-02 2020-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JPWO2019220259A1 (ja) * 2018-05-17 2021-07-08 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および電子機器
US10600468B2 (en) * 2018-08-13 2020-03-24 Wuxi Petabyte Technologies Co, Ltd. Methods for operating ferroelectric memory cells each having multiple capacitors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05266670A (ja) 1991-12-04 1993-10-15 Samsung Electron Co Ltd 半導体メモリ装置
US5815430A (en) * 1995-04-10 1998-09-29 Ramtron International Corporation Circuit and method for reducing compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2009223971A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 半導体記憶装置
US20100289020A1 (en) * 2007-12-13 2010-11-18 Idemitsu Kosan Co., Ltd. Field effect transistor using oxide semicondutor and method for manufacturing the same

Family Cites Families (175)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6010393B2 (ja) * 1979-09-03 1985-03-16 株式会社日立製作所 半導体メモリ
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01308070A (ja) * 1988-06-07 1989-12-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2788265B2 (ja) 1988-07-08 1998-08-20 オリンパス光学工業株式会社 強誘電体メモリ及びその駆動方法，製造方法
JPH02148763A (ja) 1988-11-29 1990-06-07 Nec Kyushu Ltd 半導体記憶装置
JPH02229468A (ja) * 1989-03-01 1990-09-12 Matsushita Electron Corp 半導体記憶装置
JP2923700B2 (ja) * 1991-03-27 1999-07-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0684349A (ja) * 1992-08-31 1994-03-25 Nec Corp 半導体記憶装置
JPH0697366A (ja) 1992-09-10 1994-04-08 Hitachi Ltd 高信頼度コンピュータチップ
JPH06103765A (ja) * 1992-09-22 1994-04-15 Sanyo Electric Co Ltd Ｄｒａｍの基板電圧発生装置
JP3243146B2 (ja) * 1994-12-08 2002-01-07 株式会社東芝 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JPH09129846A (ja) * 1995-10-31 1997-05-16 Nec Corp ダイナミックメモリ素子
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5822258A (en) * 1997-05-05 1998-10-13 Micron Technology, Inc. Circuit and method for testing a memory device with a cell plate generator having a variable current
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
JP4632107B2 (ja) 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002288981A (ja) 2001-03-27 2002-10-04 Mitsubishi Electric Corp 半導体記憶装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003123500A (ja) * 2001-10-12 2003-04-25 Mitsubishi Electric Corp 半導体装置
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4149170B2 (ja) * 2002-01-22 2008-09-10 株式会社ルネサステクノロジ 半導体記憶装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004119937A (ja) * 2002-09-30 2004-04-15 Fujitsu Ltd 半導体記憶装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7084666B2 (en) * 2002-10-21 2006-08-01 Viciciv Technology Programmable interconnect structures
US6881975B2 (en) 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4113493B2 (ja) * 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8445946B2 (en) * 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4970760B2 (ja) 2004-09-15 2012-07-11 三星電子株式会社 半導体メモリ装置のライン配置構造
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) * 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TWI467702B (zh) * 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7782650B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2007157982A (ja) * 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TW200830595A (en) 2006-11-27 2008-07-16 Nat University Iwate Univ Inc Organic thin film transistor, organic composite electronic element, method for manufacturing such transistor and element, and display device and memory
JP2010034091A (ja) 2006-11-27 2010-02-12 Iwate Univ 有機複合電子素子及びその製造方法、及び該有機複合電子素子を用いる有機半導体メモリ
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009016368A (ja) 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP5366517B2 (ja) 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP2010015328A (ja) * 2008-07-02 2010-01-21 Tama Tlo Ltd メモリ・論理共役システム
JP5085446B2 (ja) * 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
US8044448B2 (en) 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5100554B2 (ja) 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010114220A (ja) 2008-11-05 2010-05-20 Toshiba Corp 半導体装置およびその製造方法
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
CN102265392A (zh) 2009-02-24 2011-11-30 松下电器产业株式会社 半导体存储单元及其制造方法以及半导体存储装置
KR100904059B1 (ko) * 2009-03-10 2009-06-23 주식회사 탑 엔지니어링 액정방울무게 설정방법 및 그 설정된 무게를 가진 액정방울을 단위패널영역에 토출시키는 방법
JP2010263211A (ja) 2009-05-04 2010-11-18 Samsung Electronics Co Ltd 積層メモリ素子
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
EP2544237B1 (en) 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
KR101772117B1 (ko) 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101872926B1 (ko) 2010-09-13 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI670711B (zh) 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
KR101924231B1 (ko) * 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
TWI541981B (zh) 2010-11-12 2016-07-11 半導體能源研究所股份有限公司 半導體裝置
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
TWI657565B (zh) 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05266670A (ja) 1991-12-04 1993-10-15 Samsung Electron Co Ltd 半導体メモリ装置
US5815430A (en) * 1995-04-10 1998-09-29 Ramtron International Corporation Circuit and method for reducing compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
US20100289020A1 (en) * 2007-12-13 2010-11-18 Idemitsu Kosan Co., Ltd. Field effect transistor using oxide semicondutor and method for manufacturing the same
JP2009223971A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410716B2 (en) 2018-01-25 2022-08-09 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, and electronic device
US11568944B2 (en) 2018-11-08 2023-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory cells

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