JPS594789B2 - Ｍｏｓｆｅｔ集積回路チツプ - Google Patents
Ｍｏｓｆｅｔ集積回路チツプInfo
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- JPS594789B2 JPS594789B2 JP51160844A JP16084476A JPS594789B2 JP S594789 B2 JPS594789 B2 JP S594789B2 JP 51160844 A JP51160844 A JP 51160844A JP 16084476 A JP16084476 A JP 16084476A JP S594789 B2 JPS594789 B2 JP S594789B2
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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-
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は一般に集積半導体回路にかかわわ、特０ にＭ
ＯＳＦＥＴ技術を用いて最も都合よく製造される型式の
ランダム・アクセス・メモリに関係する。
ＯＳＦＥＴ技術を用いて最も都合よく製造される型式の
ランダム・アクセス・メモリに関係する。
読出書込両機能又は読出専用機能を有するランダム・ア
クセス・メモリにディジタル・データを記憶するために
近年大規模集積回路が大いに用い５ られている。この
種の回路では、２進アドレス信号が外部制御回路から集
積回路チツプヘ印加されて数千のアレイ中の単一の２進
メモリ・セルを識別する。多数のこれらの集積回路チッ
プが標準的にはメモリ装置中で並列に接続され、１チッ
プのフ みを選択する方法を提供する１入力を除いては
対応する入力を共通に接続されている。最大利用をはか
るために、各々の集積回路チップ内で自動データ処理を
行なうことによルチツプヘの制御信号の数は最小にする
ことが望ましい。経済的理由か・ ら、単一の集積回路
チップ上に可能な最大数の２進記憶セルを設けることが
非常に望ましい。各チップの記憶セルの数を増す試みは
従つてチツプヘの外部接続数を増し、パッケージの「ピ
ン数」を増大する。増大した記憶容量と大きなチップ面
積、ι ″ そして増加したピン数を有するパッケージ
の要請は材料コストの増加や歩どまわの低下のために材
料的に回路のコストを増加させる。６４行６４列に配列
された４０９６記憶セルを有するランダム・アクセス・
読出／書込メモリが市販されている。
クセス・メモリにディジタル・データを記憶するために
近年大規模集積回路が大いに用い５ られている。この
種の回路では、２進アドレス信号が外部制御回路から集
積回路チツプヘ印加されて数千のアレイ中の単一の２進
メモリ・セルを識別する。多数のこれらの集積回路チッ
プが標準的にはメモリ装置中で並列に接続され、１チッ
プのフ みを選択する方法を提供する１入力を除いては
対応する入力を共通に接続されている。最大利用をはか
るために、各々の集積回路チップ内で自動データ処理を
行なうことによルチツプヘの制御信号の数は最小にする
ことが望ましい。経済的理由か・ ら、単一の集積回路
チップ上に可能な最大数の２進記憶セルを設けることが
非常に望ましい。各チップの記憶セルの数を増す試みは
従つてチツプヘの外部接続数を増し、パッケージの「ピ
ン数」を増大する。増大した記憶容量と大きなチップ面
積、ι ″ そして増加したピン数を有するパッケージ
の要請は材料コストの増加や歩どまわの低下のために材
料的に回路のコストを増加させる。６４行６４列に配列
された４０９６記憶セルを有するランダム・アクセス・
読出／書込メモリが市販されている。
単一の記憶セルを特別に識別するためには、１２の２進
アドレス信号、すなわち行を選択する６本と列を選択す
る６本が必要である。データの入力、前記回路の制御動
乍、電力の提供には９本のピンを使用することが一般に
必要であり、全部で２１本のピンが必要である。結果と
して２２ピン・パツケージが使用される。いくつかの望
ましい制御や電源供給を除いてピン数を１８本まで減ら
せるが、この種の回路は多くの妥協を必要とする。現在
の半導体技術を用いると、単一チップに１６３８４個の
２進記憶セルを有する読出書込ランダム・アクセス・メ
モリが可能ではあるが、これは必要なアドレス入力数が
２本増加する。本発明の譲渡人に譲渡されたロバート・
シュー・プレーブステイングによる１９７４年１０月８
日提出の「ダイナミツク・ランダム・アクセス・メモリ
ＭＩＳＦＥＴ集積回路」という名称の米国特許出願第５
１３，０９１号には、該特願は参照により本明細書に含
まれるが、１６ピン・パツケージを用いた４０９６ビツ
ト・ランダム・アクセス読出／書込メモリが開示され特
許請求されている。
アドレス信号、すなわち行を選択する６本と列を選択す
る６本が必要である。データの入力、前記回路の制御動
乍、電力の提供には９本のピンを使用することが一般に
必要であり、全部で２１本のピンが必要である。結果と
して２２ピン・パツケージが使用される。いくつかの望
ましい制御や電源供給を除いてピン数を１８本まで減ら
せるが、この種の回路は多くの妥協を必要とする。現在
の半導体技術を用いると、単一チップに１６３８４個の
２進記憶セルを有する読出書込ランダム・アクセス・メ
モリが可能ではあるが、これは必要なアドレス入力数が
２本増加する。本発明の譲渡人に譲渡されたロバート・
シュー・プレーブステイングによる１９７４年１０月８
日提出の「ダイナミツク・ランダム・アクセス・メモリ
ＭＩＳＦＥＴ集積回路」という名称の米国特許出願第５
１３，０９１号には、該特願は参照により本明細書に含
まれるが、１６ピン・パツケージを用いた４０９６ビツ
ト・ランダム・アクセス読出／書込メモリが開示され特
許請求されている。
これはバツケージへの行アドレス及び列アドレス入力の
両方に同一の６ピｙを用いることによシ可能となる。こ
れは外部中央制御装置の制御下で列選択機能を実行する
ために別の列アドレス・ストローブ信号を用いることに
より実行される。しかしながら、この回路は行アドレス
信号と列アドレス信号に対して別々の入カバツフアを、
そして又メモリ・アレイの隣接する縁に沿つて配置され
た別別の行及び列デコード回路を用いている。チツブ選
択ピンを７番目のアドレス入力として用い、チツプ選択
機能を実行するために行又は列アドレス・ストローブ信
号のどちらかを外部的にデコードすることにより１６ピ
ン・パツケージを保持しつ＼この回路の記憶セルの数を
１６，３８４まで増すことができる。従つて、本発明の
目的は上記従来技術の欠点を除去し、チツブサイズを小
さくできるように回路構成？れた記憶セルアレイを含む
集積回路チツプを提供することにある。
両方に同一の６ピｙを用いることによシ可能となる。こ
れは外部中央制御装置の制御下で列選択機能を実行する
ために別の列アドレス・ストローブ信号を用いることに
より実行される。しかしながら、この回路は行アドレス
信号と列アドレス信号に対して別々の入カバツフアを、
そして又メモリ・アレイの隣接する縁に沿つて配置され
た別別の行及び列デコード回路を用いている。チツブ選
択ピンを７番目のアドレス入力として用い、チツプ選択
機能を実行するために行又は列アドレス・ストローブ信
号のどちらかを外部的にデコードすることにより１６ピ
ン・パツケージを保持しつ＼この回路の記憶セルの数を
１６，３８４まで増すことができる。従つて、本発明の
目的は上記従来技術の欠点を除去し、チツブサイズを小
さくできるように回路構成？れた記憶セルアレイを含む
集積回路チツプを提供することにある。
本発明の基本的な技術思想は、集積回路チツプのメモリ
アレイに対して行アドレス情報と列アドレス情報との両
方をデコードするためにデコーダ回路を１つで共用させ
るようにしたことにある。
アレイに対して行アドレス情報と列アドレス情報との両
方をデコードするためにデコーダ回路を１つで共用させ
るようにしたことにある。
具体的には、異なる時間に行と列のアドレス信号の両方
を処理する目的で集積回路チツプの１つの縁に沿つてデ
コーダ回路を１つだけ設ける構成を採つている。従つて
、デコーダ素子の数は従来のものとくらべ実効的に半分
に減る。デコーダ回路を１つだけにする具体的構成例と
しては、列付勢出力線を用い、これが対応する列に達す
るまで隣接行付勢線間でそれらに沿つて上記列付勢出力
線を延長Ｌ、該出力線をその到達点で直角方向に延長Ｌ
、それぞれの検出アンプに接続する。本発明によるラン
ダム・アクセス・メモリは、単一組のアドレス入力ピン
、単一組のサンプリング入カバツフア、行及び列アドレ
ス信号の両方を連続的に受取る単一のデコーダを用いて
いる。
を処理する目的で集積回路チツプの１つの縁に沿つてデ
コーダ回路を１つだけ設ける構成を採つている。従つて
、デコーダ素子の数は従来のものとくらべ実効的に半分
に減る。デコーダ回路を１つだけにする具体的構成例と
しては、列付勢出力線を用い、これが対応する列に達す
るまで隣接行付勢線間でそれらに沿つて上記列付勢出力
線を延長Ｌ、該出力線をその到達点で直角方向に延長Ｌ
、それぞれの検出アンプに接続する。本発明によるラン
ダム・アクセス・メモリは、単一組のアドレス入力ピン
、単一組のサンプリング入カバツフア、行及び列アドレ
ス信号の両方を連続的に受取る単一のデコーダを用いて
いる。
このデコーダは、選択された行を能動（エネーブル）に
保ち、能動（エネーブル）行が選択されている間の１つ
以上の列アドレス・サイクルの間入カバツフアとデコー
ダを使用しつつ行中の全てのセルを自動的にアクセスす
るために行記憶ノードのアドレスされた行を記憶する能
力を有する。本発明は４，０９６又は１６，３８４の同
数の２進記憶セルを有し、１６ピン・パツケージで上述
した回路と同じ機能を有し、かつ相当に面積が減少した
チツプを用いた回路と関係している。
保ち、能動（エネーブル）行が選択されている間の１つ
以上の列アドレス・サイクルの間入カバツフアとデコー
ダを使用しつつ行中の全てのセルを自動的にアクセスす
るために行記憶ノードのアドレスされた行を記憶する能
力を有する。本発明は４，０９６又は１６，３８４の同
数の２進記憶セルを有し、１６ピン・パツケージで上述
した回路と同じ機能を有し、かつ相当に面積が減少した
チツプを用いた回路と関係している。
それ故本回路はウエフア当ジのチツプ数の増大、そして
チツプ寸法の減少から生じる歩どまりの増加から製造経
費が高価ではない。加えて本回路は簡単で高価でない処
理を用いて製造され、アクセス時間が著しく短い。特に
、本発明は同数が望ましい行と列に配置された多数の記
憶セルを用いている。
チツプ寸法の減少から生じる歩どまりの増加から製造経
費が高価ではない。加えて本回路は簡単で高価でない処
理を用いて製造され、アクセス時間が著しく短い。特に
、本発明は同数が望ましい行と列に配置された多数の記
憶セルを用いている。
デコーダは行の端部のアレイの一方の縁に沿つて配置さ
れ、検出アンプは各列に設けられ、検出アンプはデコー
ダと直角に整合している。デコーダは各行に行付勢出力
と各列対に列付勢出力を有している。デコーダからの行
付勢線はアレイを横切つて行と平行に延びる。列アドレ
ス線はその対応する列に到達するまで行付勢線間を延び
、次いで回路中の異なるレベルの導体を相互接続し、そ
の各々の検出アンプへ向けて行と直角に延びる。本発明
の特定の実施例では、アレイは等しく半分に分割され、
検出アンプの行はメモリ・アレイの半分の間を行と平行
に延び、平衡分割検出線の使用を可能にしている。
れ、検出アンプは各列に設けられ、検出アンプはデコー
ダと直角に整合している。デコーダは各行に行付勢出力
と各列対に列付勢出力を有している。デコーダからの行
付勢線はアレイを横切つて行と平行に延びる。列アドレ
ス線はその対応する列に到達するまで行付勢線間を延び
、次いで回路中の異なるレベルの導体を相互接続し、そ
の各々の検出アンプへ向けて行と直角に延びる。本発明
の特定の実施例では、アレイは等しく半分に分割され、
検出アンプの行はメモリ・アレイの半分の間を行と平行
に延び、平衡分割検出線の使用を可能にしている。
デコーダは検出アンプの行の一方の端部に配置され、列
アドレス線は検出アンプに向う記憶セル・アレイの対向
する半分から延びている。デコーダには３２個のデコー
ド装置のみが用いられ、各デコーダは２本の行付勢出力
と１本の列付勢出力を発生するが、他の組合せも可能で
ある。特に、３２本の列付勢線の各々は２個の検出アン
プをアドレスする。
アドレス線は検出アンプに向う記憶セル・アレイの対向
する半分から延びている。デコーダには３２個のデコー
ド装置のみが用いられ、各デコーダは２本の行付勢出力
と１本の列付勢出力を発生するが、他の組合せも可能で
ある。特に、３２本の列付勢線の各々は２個の検出アン
プをアドレスする。
２対のデータ線が検出アンプと並列に延び、各対は別々
の読出／書込みアンプに行き、次いで列アドレス入力の
最小桁ビツトにより多重化される。
の読出／書込みアンプに行き、次いで列アドレス入力の
最小桁ビツトにより多重化される。
同様に、３２個のデコーダからの２本の行付勢出力は最
小桁の行アドレス・ビツトによりデコーダの出力で多重
化される。本発明の特性と思われる新規な特徴は添附し
た特許請求の範囲に記載されている。しかしながら、本
発明自体はその他の目的や利点と共に、添附した図面と
関連して図示した実施例の以下の詳細な説明を参照する
ことにより最も良く理解できる。図面を参照すると、本
発明による集積回路チツプが第１図で全体を参照番号１
０で示され、チツプ１０の寸法は第１図と実質的に縮尺
を合せて示してある。この回路は第６図に示す種類の４
，０９６個のメモリ・セルを含む。これらのメモリ・セ
ルの各々は桁（デイジツト）線１６と回路供給電圧１８
との間に接続？れた容量性記憶ノード１２と電界効果ト
ランジスタ１４とを含み、行付勢線２０がトランジスタ
１４のゲートに接続される。行付勢線１２を高状態にし
てトランジスタ１４をオンにし、桁（デイジツト）線１
６を所望の電圧、論理［０」レベルに対しては０Ｖ又は
論理「１」レベルに対してはある正の電圧にして記憶ノ
ード１２に与え、次いで行付勢線２０をオフにしてデ３
一タが記憶される。線１６をある所定の電圧にプリチヤ
ージし、行付勢線２０を高状態にしてトランジスタ１４
をオンにし、桁（デイジツト）線１６の電圧変化を検出
することによりデータが記憶セルから読出される。電圧
変化の大きさが論理３，［１」又は論理［０」のどちら
がセルに記憶されているかを表わす。便宜上、これらの
セルはＲｘＣｙのように行と列で指定される、ここでＸ
は行でｙが列である。例えば、第１行のセルはＲｌＣｌ
からＲｌＣ６４で指定され、第１列のセルは ４４Ｒ，
Ｃ１からＲ６４Ｃ，で指定される。行３１−３４と列Ｃ
１−Ｃ４に共通なセルのみが第４図に特に図示されてい
る。上述したように、第６図に図示したものと同じ全体
で４，０９６個の記憶セルがチツプ１０に設けられる。
小桁の行アドレス・ビツトによりデコーダの出力で多重
化される。本発明の特性と思われる新規な特徴は添附し
た特許請求の範囲に記載されている。しかしながら、本
発明自体はその他の目的や利点と共に、添附した図面と
関連して図示した実施例の以下の詳細な説明を参照する
ことにより最も良く理解できる。図面を参照すると、本
発明による集積回路チツプが第１図で全体を参照番号１
０で示され、チツプ１０の寸法は第１図と実質的に縮尺
を合せて示してある。この回路は第６図に示す種類の４
，０９６個のメモリ・セルを含む。これらのメモリ・セ
ルの各々は桁（デイジツト）線１６と回路供給電圧１８
との間に接続？れた容量性記憶ノード１２と電界効果ト
ランジスタ１４とを含み、行付勢線２０がトランジスタ
１４のゲートに接続される。行付勢線１２を高状態にし
てトランジスタ１４をオンにし、桁（デイジツト）線１
６を所望の電圧、論理［０」レベルに対しては０Ｖ又は
論理「１」レベルに対してはある正の電圧にして記憶ノ
ード１２に与え、次いで行付勢線２０をオフにしてデ３
一タが記憶される。線１６をある所定の電圧にプリチヤ
ージし、行付勢線２０を高状態にしてトランジスタ１４
をオンにし、桁（デイジツト）線１６の電圧変化を検出
することによりデータが記憶セルから読出される。電圧
変化の大きさが論理３，［１」又は論理［０」のどちら
がセルに記憶されているかを表わす。便宜上、これらの
セルはＲｘＣｙのように行と列で指定される、ここでＸ
は行でｙが列である。例えば、第１行のセルはＲｌＣｌ
からＲｌＣ６４で指定され、第１列のセルは ４４Ｒ，
Ｃ１からＲ６４Ｃ，で指定される。行３１−３４と列Ｃ
１−Ｃ４に共通なセルのみが第４図に特に図示されてい
る。上述したように、第６図に図示したものと同じ全体
で４，０９６個の記憶セルがチツプ１０に設けられる。
必要に応じて、１６，３８４個のセルも設けられる。記
憶セルの半分は第１図の破線２２で囲まれた部分に配置
され、他の半分は破線２４で囲まれる区域に配置される
。区域２２の記憶セルは第１図で水平に延びる３２の並
列な行と垂直に延びる６４列に配列される。同様に、ア
レイ２４のセルは３２の水平行と６４の垂直列に配列さ
れる。１つの各垂直列に対応している６４個のアンプが
破線２６で囲まれる破線域内の２つのメモリ・セルのア
レイ間に配置される。
憶セルの半分は第１図の破線２２で囲まれた部分に配置
され、他の半分は破線２４で囲まれる区域に配置される
。区域２２の記憶セルは第１図で水平に延びる３２の並
列な行と垂直に延びる６４列に配列される。同様に、ア
レイ２４のセルは３２の水平行と６４の垂直列に配列さ
れる。１つの各垂直列に対応している６４個のアンプが
破線２６で囲まれる破線域内の２つのメモリ・セルのア
レイ間に配置される。
検出アンプはＳＡｌＳＡ，４で指示され、後述するよう
に拡大部は第２及び４図に図示されている。本発明の重
要な利点は、本発明の譲渡人に譲渡され、ロバート・シ
ュー・プレーブステイングとポール・アール・シユレー
ダ一により本願と同日に提出された「ダイナミツク・ラ
ンダム・アクセス・メモリ］という名称の共願の米国特
許出願に記載され特許請求されている種類の分割検出線
を有する平衡ダイナミツク検出アンプが使用できる点で
あり、該出願は参照により本明細書に含まれる。このダ
イナミツク検出アンプは選択された列の両方の半分部分
へのダイレクト・アクセスを必要とし、本明細書で開示
するデユード方法が前記アクセスを提供する。従つて、
検出アンプＳＡｌ−ＳＡ６４の各々がＣ１−Ｃ６４及び
Ｃ１−Ｃ６４で指示される真及び補桁（デイジツト）線
、すなわち検出バスを有するが、桁（デイジツト）線の
内の最初の１６対のみが第２図に図示されている。１６
個のデコーダ回路Ｄ１−Ｄ，６が破線３０で定まる区域
に配置され、１６個のデコーダ回路Ｄｌ７−Ｄ３２が破
線３２で定まる区域に配置されている。
に拡大部は第２及び４図に図示されている。本発明の重
要な利点は、本発明の譲渡人に譲渡され、ロバート・シ
ュー・プレーブステイングとポール・アール・シユレー
ダ一により本願と同日に提出された「ダイナミツク・ラ
ンダム・アクセス・メモリ］という名称の共願の米国特
許出願に記載され特許請求されている種類の分割検出線
を有する平衡ダイナミツク検出アンプが使用できる点で
あり、該出願は参照により本明細書に含まれる。このダ
イナミツク検出アンプは選択された列の両方の半分部分
へのダイレクト・アクセスを必要とし、本明細書で開示
するデユード方法が前記アクセスを提供する。従つて、
検出アンプＳＡｌ−ＳＡ６４の各々がＣ１−Ｃ６４及び
Ｃ１−Ｃ６４で指示される真及び補桁（デイジツト）線
、すなわち検出バスを有するが、桁（デイジツト）線の
内の最初の１６対のみが第２図に図示されている。１６
個のデコーダ回路Ｄ１−Ｄ，６が破線３０で定まる区域
に配置され、１６個のデコーダ回路Ｄｌ７−Ｄ３２が破
線３２で定まる区域に配置されている。
金属化パツド３４−３９にワイヤ・ボール接着されてい
るのが概略的に図示されている６本のアドレス入力ＡＯ
−Ａ５の各々が対応する破線域によシ指示される区域に
実質的に配置されている６個のアドレス・バツフアＡＢ
Ｏ−ＡＢ５に接続される。バツフアＡＢＯ−ＡＢ，の各
々はサンプル保持型式であることが望ましく、真及び補
アドレス信号を発生する。特に、アドレス・バツフアＡ
ＢＯＡＢ５は、本発明の譲渡人に譲渡され、本願と同日
にポール・アール・シユレーダ及びロバート・シュー・
プレーブステイングによ）提出された「ＴＴＬ論理入力
用ＭＯＳＦＥＴ」という名称の共願の米国特許出願に記
載されている型式が望ましい。該出願は参照により本明
細書に含まれる。しかしながら、本発明の幅広い面から
、従来の任意の入カバツフアを使用してもよい。アドレ
ス入カバツフアＡＢＯは１列として第７図に図示してあ
る。
るのが概略的に図示されている６本のアドレス入力ＡＯ
−Ａ５の各々が対応する破線域によシ指示される区域に
実質的に配置されている６個のアドレス・バツフアＡＢ
Ｏ−ＡＢ５に接続される。バツフアＡＢＯ−ＡＢ，の各
々はサンプル保持型式であることが望ましく、真及び補
アドレス信号を発生する。特に、アドレス・バツフアＡ
ＢＯＡＢ５は、本発明の譲渡人に譲渡され、本願と同日
にポール・アール・シユレーダ及びロバート・シュー・
プレーブステイングによ）提出された「ＴＴＬ論理入力
用ＭＯＳＦＥＴ」という名称の共願の米国特許出願に記
載されている型式が望ましい。該出願は参照により本明
細書に含まれる。しかしながら、本発明の幅広い面から
、従来の任意の入カバツフアを使用してもよい。アドレ
ス入カバツフアＡＢＯは１列として第７図に図示してあ
る。
アドレス入力Ａ。はバイポーラＴＴＬ回路からの論理レ
ベルを表わす標準的には＋０．８Ｖ又は＋１．８Ｖとし
て端子３１に印加される。トラツプ・アドレス・ノード
はラツチ・アドレス・ノード３５が低状態の間に瞬間的
に高状態にされるため、トランジスタ３７，３９，４１
がオンとなる。これはアドレス入力Ａ。の電圧に近い電
圧がノード４３，４５に記憶され、標準的には＋１．４
Ｖである基準電圧がノード４７に記憶される。短時間後
に［トラツプ・アドレス」ノード３３は低状態に移行し
、「ラツチ・アドレス」ノード３５は高状態となる。ノ
ード４５，４７のトラツプされた電圧はコンデンサ５３
，５５によ）トランジスタ４９，５１の閾値以上に容量
的にブーストされる。ノード４５，４７の異なる電圧に
よるトランジスタ４９，５１の導通の差が差動アンプ５
３で検出され、該アンプの出力はラツチ・アドレス入力
３５の信号によつてセツトされるラツチ５５に印加され
る。これにより適当な論理レベルを取る補出力Ａ。，Ａ
Ｏが発生される。この回路は上述した出願で詳細に記載
され特許請求されている。ラツチ５５の出力は上述した
出願番号第５１３，０９１号に記載されているようにラ
ツチ・クロツク信号の発生まで両方共低レベルにとどま
る。アドレス・バツフアＡＢｌ−ＡＢ，の各々からの真
及び補出力は以後詳細に説明するように様々な組合せで
３２個のデコーダＤ１−Ｄ３２に印加される。
ベルを表わす標準的には＋０．８Ｖ又は＋１．８Ｖとし
て端子３１に印加される。トラツプ・アドレス・ノード
はラツチ・アドレス・ノード３５が低状態の間に瞬間的
に高状態にされるため、トランジスタ３７，３９，４１
がオンとなる。これはアドレス入力Ａ。の電圧に近い電
圧がノード４３，４５に記憶され、標準的には＋１．４
Ｖである基準電圧がノード４７に記憶される。短時間後
に［トラツプ・アドレス」ノード３３は低状態に移行し
、「ラツチ・アドレス」ノード３５は高状態となる。ノ
ード４５，４７のトラツプされた電圧はコンデンサ５３
，５５によ）トランジスタ４９，５１の閾値以上に容量
的にブーストされる。ノード４５，４７の異なる電圧に
よるトランジスタ４９，５１の導通の差が差動アンプ５
３で検出され、該アンプの出力はラツチ・アドレス入力
３５の信号によつてセツトされるラツチ５５に印加され
る。これにより適当な論理レベルを取る補出力Ａ。，Ａ
Ｏが発生される。この回路は上述した出願で詳細に記載
され特許請求されている。ラツチ５５の出力は上述した
出願番号第５１３，０９１号に記載されているようにラ
ツチ・クロツク信号の発生まで両方共低レベルにとどま
る。アドレス・バツフアＡＢｌ−ＡＢ，の各々からの真
及び補出力は以後詳細に説明するように様々な組合せで
３２個のデコーダＤ１−Ｄ３２に印加される。
バツフアＡＢＯからの真及び補出力は第１図の線Ａ。，
ＡＯに表わされるように３２個のデコーダＤ，−Ｄ３２
の各々から２本の行付勢出力の内の１本を選択するため
に用いられ、かつ多重化回路４０を制御して２個の読出
／書込アンプ４２からどの対の出力をデータＩ／Ｏバス
４４に接続するかを選択するために用いられる。バス４
４は上述した共願の出願番号第５１３，０９１号に開示
される方法で一般的にデータ入カバツフア４６とデータ
出力バツフア４８に接続される。チツブ選択ＣＳｌ行ア
ドレス・ストローブＲＡＳｌ列アドレス・ストローブＣ
ＡＳ、読出又は書込選択信号ＷＲＩＴＥと指示？れる４
つの制御信号がそれぞれ接着パツド５０−５３により表
わされる入力に印加される。
ＡＯに表わされるように３２個のデコーダＤ，−Ｄ３２
の各々から２本の行付勢出力の内の１本を選択するため
に用いられ、かつ多重化回路４０を制御して２個の読出
／書込アンプ４２からどの対の出力をデータＩ／Ｏバス
４４に接続するかを選択するために用いられる。バス４
４は上述した共願の出願番号第５１３，０９１号に開示
される方法で一般的にデータ入カバツフア４６とデータ
出力バツフア４８に接続される。チツブ選択ＣＳｌ行ア
ドレス・ストローブＲＡＳｌ列アドレス・ストローブＣ
ＡＳ、読出又は書込選択信号ＷＲＩＴＥと指示？れる４
つの制御信号がそれぞれ接着パツド５０−５３により表
わされる入力に印加される。
データ入カバツフア４６へのデータ入力はパツド５４に
印加され、データ・バツフア４８からのデータ出力はパ
ツド５５から出る。ＶＤＩ）、ＶＢＢ．ＶＣＣと接地電
位を含む４電圧供給はそれぞれパツド５６−５９に印加
され、全部で１６本のチツプへの外部接続を与える。本
回路では、ＶＤＤは最大供給電圧で、上述した出願のＧ
Ｇと等価であジ、ＶＢＢはさらに上述の出願の００と同
様である。これら外部接続は従来のハーメチツク・シー
ルのインライン・パツケージのピンに行く。読出／書込
アンブ４２、多重化回路４０、入カバツフア４６、出力
バツフア４８、そして上述した出願の出願番号第５１３
，０９１号に記載されたものを含む全ての必要機能を達
成するための内部クロツク発生器を含む制御論理部は破
線６０で定まる区域に主として配置される。接着パツド
５０−５９はしかしながら必ずしも第１図に図示した位
置には配置されず、概略的にのみ図示してある。この点
に関して、本発明の回路を動作させるためにはある程度
種々の制御論理機能が異ならなければならないが、必要
な修正は当業者の範囲内であることが認められる。デコ
ーダＤ１−Ｄ３２の各々は、特にデコーダＤｌ７を図示
した第３図に図示したようなものが実質的に望ましい。
印加され、データ・バツフア４８からのデータ出力はパ
ツド５５から出る。ＶＤＩ）、ＶＢＢ．ＶＣＣと接地電
位を含む４電圧供給はそれぞれパツド５６−５９に印加
され、全部で１６本のチツプへの外部接続を与える。本
回路では、ＶＤＤは最大供給電圧で、上述した出願のＧ
Ｇと等価であジ、ＶＢＢはさらに上述の出願の００と同
様である。これら外部接続は従来のハーメチツク・シー
ルのインライン・パツケージのピンに行く。読出／書込
アンブ４２、多重化回路４０、入カバツフア４６、出力
バツフア４８、そして上述した出願の出願番号第５１３
，０９１号に記載されたものを含む全ての必要機能を達
成するための内部クロツク発生器を含む制御論理部は破
線６０で定まる区域に主として配置される。接着パツド
５０−５９はしかしながら必ずしも第１図に図示した位
置には配置されず、概略的にのみ図示してある。この点
に関して、本発明の回路を動作させるためにはある程度
種々の制御論理機能が異ならなければならないが、必要
な修正は当業者の範囲内であることが認められる。デコ
ーダＤ１−Ｄ３２の各々は、特にデコーダＤｌ７を図示
した第３図に図示したようなものが実質的に望ましい。
デコーダＤ，７はプリチヤージノード１００とアース間
に並列に接続されたトランジスタＱ１−Ｑ５を含む。プ
リチヤージ・ノード１００は、００に移行する線１０２
上のプリチヤージ信号Ｐ，に応答してトランジスタＱ６
を介してＶＤＤ近くまでプリチヤージされる。プリチャ
ージ・ノード１００はトランジスタＱ７を介してトラン
ジスタＱ８のゲートへ、トランジスタＱ，を介してトラ
ンジスタＱ，Ｏのゲートへ、トランジスタＱ，ｌを介し
てトランジスタＱｌ２のゲートへ接続される。トランジ
スタＱ８，Ｑ，Ｏのゲートは行選択記憶又は制御ノード
ＲＮ３３，ＲＮ３４をそれぞれ形成し、トランジスタＱ
ｌ２のゲートは列選択ノードＣＮである。バツフアＡＢ
，−ＡＢ５からの５組の真及び補アドレス信号Ａ，−Ａ
，，Ａｌ−Ａ，は３２個のデコーダＤ１−Ｄ３２の全て
を通して垂直に延びる線１０４１１３に印加される。
に並列に接続されたトランジスタＱ１−Ｑ５を含む。プ
リチヤージ・ノード１００は、００に移行する線１０２
上のプリチヤージ信号Ｐ，に応答してトランジスタＱ６
を介してＶＤＤ近くまでプリチヤージされる。プリチャ
ージ・ノード１００はトランジスタＱ７を介してトラン
ジスタＱ８のゲートへ、トランジスタＱ，を介してトラ
ンジスタＱ，Ｏのゲートへ、トランジスタＱ，ｌを介し
てトランジスタＱｌ２のゲートへ接続される。トランジ
スタＱ８，Ｑ，Ｏのゲートは行選択記憶又は制御ノード
ＲＮ３３，ＲＮ３４をそれぞれ形成し、トランジスタＱ
ｌ２のゲートは列選択ノードＣＮである。バツフアＡＢ
，−ＡＢ５からの５組の真及び補アドレス信号Ａ，−Ａ
，，Ａｌ−Ａ，は３２個のデコーダＤ１−Ｄ３２の全て
を通して垂直に延びる線１０４１１３に印加される。
バツフアＡＢＯからの出力Ａ。，ＡＯは、３２のデコー
ダＤ１−Ｄ３２に印加される行アドレス・サイクルの間
をＡ。（行）、ＡＯ（行）信号を発生し、多重化回路４
０に印加される列アドレス・サイクルの間Ａ。（列）、
ＡＯ（列）を信号する回路４１に印加される。各々のデ
コーダの５個のトランジスタＱ，−Ｑ，のゲートは１０
本の真及び補行アドレス線１０４−１１３の内の５本の
固有の組合せに接続される。例えば、トランジスタＱ，
−Ｑ，のゲートはアドレス線Ａｌ，Ａ２，Ａ３，Ａ４，
Ａ５に接続され、これはデコーダＤｌ７で用いられる数
１６の２進表現である。各デコーダのトランジスタＱ１
−Ｑ５のゲートを５対のアドレス線に接続する固有の方
法を除いて、第３図の破線内に図示した回路の残りの部
分は全デコーダ回路を通して同一である。従つてノード
１００は便宜上デコード・ノードと呼ばれる。トラツプ
行デコード信号ＴＲＤ、列付勢信号ＣＥ、行付勢信号Ｒ
ＥＡＯ、補行付勢信号ＲＥＸＯが全３２デコーダを通し
て延びる線１１４−１１７にそれぞれ印加される。
ダＤ１−Ｄ３２に印加される行アドレス・サイクルの間
をＡ。（行）、ＡＯ（行）信号を発生し、多重化回路４
０に印加される列アドレス・サイクルの間Ａ。（列）、
ＡＯ（列）を信号する回路４１に印加される。各々のデ
コーダの５個のトランジスタＱ，−Ｑ，のゲートは１０
本の真及び補行アドレス線１０４−１１３の内の５本の
固有の組合せに接続される。例えば、トランジスタＱ，
−Ｑ，のゲートはアドレス線Ａｌ，Ａ２，Ａ３，Ａ４，
Ａ５に接続され、これはデコーダＤｌ７で用いられる数
１６の２進表現である。各デコーダのトランジスタＱ１
−Ｑ５のゲートを５対のアドレス線に接続する固有の方
法を除いて、第３図の破線内に図示した回路の残りの部
分は全デコーダ回路を通して同一である。従つてノード
１００は便宜上デコード・ノードと呼ばれる。トラツプ
行デコード信号ＴＲＤ、列付勢信号ＣＥ、行付勢信号Ｒ
ＥＡＯ、補行付勢信号ＲＥＸＯが全３２デコーダを通し
て延びる線１１４−１１７にそれぞれ印加される。
行付勢信号ＲＥＡＯ，ＲＥＡＯは端子１２２に印加され
る行付勢信号ＲＥとアドレス信号Ａ。（行）に応答して
１１８−１２０で表わされる適当なアンド・ゲートによ
り発生される。従つて、タイミング及び制御回路により
行サイクルの間の適当な時に発生された行付勢信号ＲＥ
に応答して相補的にＲＥＡＯ又はＲＥＮＯのどちらかが
高状態で他方が低状「でぁる。ＲＥＡＯ信号の線１１６
はトランジスタＱ８のドレイン・ノードに接続され、行
付勢線ＲＥ３３はソース・ノードから延びる。
る行付勢信号ＲＥとアドレス信号Ａ。（行）に応答して
１１８−１２０で表わされる適当なアンド・ゲートによ
り発生される。従つて、タイミング及び制御回路により
行サイクルの間の適当な時に発生された行付勢信号ＲＥ
に応答して相補的にＲＥＡＯ又はＲＥＮＯのどちらかが
高状態で他方が低状「でぁる。ＲＥＡＯ信号の線１１６
はトランジスタＱ８のドレイン・ノードに接続され、行
付勢線ＲＥ３３はソース・ノードから延びる。
トランジスタＱｌＯのドレイン・ノードはＲＥＡ信号の
線１１７に接続され、ソース・ノードは行付勢線ＲＥ３
４に接続される。トランジスタＱ８，ＱｌＯのゲートは
それぞれ行制御ノードＲＮ３３，ＲＮ３４を形成する。
トラン．′ジスタＱｌ２のドレインは列付勢信号ＣＥを
運ぶ線１１５に接続され、ソースは列付勢線ＣＥ，７に
接続される。トラツプ行デコード線１１４はトランジス
タＱ７，Ｑ，のゲートに接続される。線１２４はトラン
ジスタＱ，，のゲートに接続され、トランｔジスタＱ，
３を介してＶＤＤに接続される。線１２４の他端は通常
開放されている。トランジスタＱｌ３のゲートは後述す
るようにトランジスタＱｌｌの浮遊容量によシノード１
２４をブートストラツプすることを可能にするようにＤ
Ｄに接続される。３２個のデコード回路Ｄ１−Ｄｌ７か
？？びる６４本の行付勢線ＲＥｌ−ＲＥ３４と３２本の
列付勢線ＣＥｌ−ＣＥ３２がある。
線１１７に接続され、ソース・ノードは行付勢線ＲＥ３
４に接続される。トランジスタＱ８，ＱｌＯのゲートは
それぞれ行制御ノードＲＮ３３，ＲＮ３４を形成する。
トラン．′ジスタＱｌ２のドレインは列付勢信号ＣＥを
運ぶ線１１５に接続され、ソースは列付勢線ＣＥ，７に
接続される。トラツプ行デコード線１１４はトランジス
タＱ７，Ｑ，のゲートに接続される。線１２４はトラン
ジスタＱ，，のゲートに接続され、トランｔジスタＱ，
３を介してＶＤＤに接続される。線１２４の他端は通常
開放されている。トランジスタＱｌ３のゲートは後述す
るようにトランジスタＱｌｌの浮遊容量によシノード１
２４をブートストラツプすることを可能にするようにＤ
Ｄに接続される。３２個のデコード回路Ｄ１−Ｄｌ７か
？？びる６４本の行付勢線ＲＥｌ−ＲＥ３４と３２本の
列付勢線ＣＥｌ−ＣＥ３２がある。
第２図に良く図示されているように、行付勢線ＲＥｌ−
ＲＥ６４はセルの行に沿つて平行に延びているが、デコ
ーダＤ，２Ｄ２ｌからのそれぞれの行付勢線ＲＥ２４−
ＲＥ４Ｏのみが第２図に図示されている。列１−１６の
みを図示してあるが、全ての行付勢線ＲＥｌ−ＲＥ６４
はデコーダＤ１−Ｄ３２からアレイの全６４列を完全に
横切つて延びていることを理解されたい。デコーダＤ１
−Ｄ３２から水平に延びる行付勢線と列付勢線は標準的
には金属線である。しかしながら、各列付勢線の各々の
水平金属部分は、特定の列に到達して集積回路中の異な
るレベルの導体、通常拡散域又は多結晶半導体層と接す
ると終端し、次いで第２図に図示されるように列と平行
に適当な検出アンプに進むことに注意されたい。デコー
ダＤｌ６，Ｄｌ７からのそれぞれの列線ＣＥｌ６，ＣＥ
，７は第２及び第３列の間で水平導体から垂直導体に転
移し、それぞれ検出アンプの行へ向けて下方又は上方へ
進む。同様に、列付勢信号ＣＥｌ，，ＣＥ，８は第６及
び第７列間で転移し、それぞれ検出アンプの行に向けて
下方又は上方へ進む。それぞれ検出アンプ行の上下のデ
コーダ回路から発する連続する各列付勢線の対は４列毎
の後に曲つて検出アンプへ向けて進むため、列付勢線Ｃ
Ｅ，４，ＣＥｌ，は列１０，１１間のアレイを通して垂
直に延び、列付勢線ＣＥ，，，ＣＥ２Ｏは列１４，１５
間を垂直に延びる。これは最後に列付勢線ＣＥ，，ＣＥ
３２が列６２，６３間の検出アンプに進む所まで続くが
、この配列は図示されていない。各列付勢線は第２，４
図かられかるようにアレイの２列を同時に付勢する。
ＲＥ６４はセルの行に沿つて平行に延びているが、デコ
ーダＤ，２Ｄ２ｌからのそれぞれの行付勢線ＲＥ２４−
ＲＥ４Ｏのみが第２図に図示されている。列１−１６の
みを図示してあるが、全ての行付勢線ＲＥｌ−ＲＥ６４
はデコーダＤ１−Ｄ３２からアレイの全６４列を完全に
横切つて延びていることを理解されたい。デコーダＤ１
−Ｄ３２から水平に延びる行付勢線と列付勢線は標準的
には金属線である。しかしながら、各列付勢線の各々の
水平金属部分は、特定の列に到達して集積回路中の異な
るレベルの導体、通常拡散域又は多結晶半導体層と接す
ると終端し、次いで第２図に図示されるように列と平行
に適当な検出アンプに進むことに注意されたい。デコー
ダＤｌ６，Ｄｌ７からのそれぞれの列線ＣＥｌ６，ＣＥ
，７は第２及び第３列の間で水平導体から垂直導体に転
移し、それぞれ検出アンプの行へ向けて下方又は上方へ
進む。同様に、列付勢信号ＣＥｌ，，ＣＥ，８は第６及
び第７列間で転移し、それぞれ検出アンプの行に向けて
下方又は上方へ進む。それぞれ検出アンプ行の上下のデ
コーダ回路から発する連続する各列付勢線の対は４列毎
の後に曲つて検出アンプへ向けて進むため、列付勢線Ｃ
Ｅ，４，ＣＥｌ，は列１０，１１間のアレイを通して垂
直に延び、列付勢線ＣＥ，，，ＣＥ２Ｏは列１４，１５
間を垂直に延びる。これは最後に列付勢線ＣＥ，，ＣＥ
３２が列６２，６３間の検出アンプに進む所まで続くが
、この配列は図示されていない。各列付勢線は第２，４
図かられかるようにアレイの２列を同時に付勢する。
例えば、夕１ｊ付勢線ＣＥｌ６は検出アンプＳＡｌ，Ｓ
Ａ２を付勢し、列付勢線ＣＥｌ７は検出アンプＳＡ３，
ＳＡ４を付勢する。上述したように、２組の真及び補デ
ータ線ＤＬｌ，ＤＬ，とＤＬＯ，ＤＬＯが全６４個の検
出アンプＳＡｌＳＡ６４に沿つて延びている。真及び補
桁（デイジツト）又は検出線を真及び補データ線の対応
する組に接続した時に各検出アンプ又は「列」は付勢さ
れたと言える。例えば、列付勢線ＣＥｌ６が能動（エネ
ーブノり、すなわち高状態の時、分割桁（デイジツト）
線Ｃｌ，Ｃ，はトランジスタ１５０，１５２によりデー
タ線ＤＬＯ，ＤＬＯに接続され、分割データ線Ｃ２，Ｃ
２はトランジスタ１５４，１５６によりそれぞれデータ
線ＤＬｌ，ＤＬ，に接続される。同様に、列付勢線ＣＥ
ｌ７が能動（エネーブル）であると、トランジスタ１５
８，１６０とが列線Ｃ４，Ｃ４をデータ線ＤＬＯ，ＤＬ
Ｏに接続し、トランジスタ１６２，１６４が列線Ｃ３，
Ｃ３をデータ線ＤＬｌ，ＤＬｌに接続する。従つて、能
動（エネーブル）である１本の列付勢線ＣＥ，−ＣＥ３
２に応答して各列アドレス・サイクルの間に選択され１
た行の２つの隣接する列のセルからデータが各データ線
対ＤＬＯ，ＤＬＯとＤＬｌとＤＬ，に接続されることに
注意されたい。このデータは検出アンプＳＡｌ−ＳＡ６
４と同様に機能する第１図の各読出／書込アンプ４２に
より検出され、アンプ４２の内１の１個からの出力は列
アドレス信号Ａ。（列）、ＡＯ（列）に応答してマルチ
プレクサ４０により選択される。上述したように、水平
に延びる行付勢線ＲＥｌ−ＲＥ６４と列付勢線ＣＥｌ−
ＣＥ３２の水平に延びる 工部分は標準的には金属層に
より形成される。
Ａ２を付勢し、列付勢線ＣＥｌ７は検出アンプＳＡ３，
ＳＡ４を付勢する。上述したように、２組の真及び補デ
ータ線ＤＬｌ，ＤＬ，とＤＬＯ，ＤＬＯが全６４個の検
出アンプＳＡｌＳＡ６４に沿つて延びている。真及び補
桁（デイジツト）又は検出線を真及び補データ線の対応
する組に接続した時に各検出アンプ又は「列」は付勢さ
れたと言える。例えば、列付勢線ＣＥｌ６が能動（エネ
ーブノり、すなわち高状態の時、分割桁（デイジツト）
線Ｃｌ，Ｃ，はトランジスタ１５０，１５２によりデー
タ線ＤＬＯ，ＤＬＯに接続され、分割データ線Ｃ２，Ｃ
２はトランジスタ１５４，１５６によりそれぞれデータ
線ＤＬｌ，ＤＬ，に接続される。同様に、列付勢線ＣＥ
ｌ７が能動（エネーブル）であると、トランジスタ１５
８，１６０とが列線Ｃ４，Ｃ４をデータ線ＤＬＯ，ＤＬ
Ｏに接続し、トランジスタ１６２，１６４が列線Ｃ３，
Ｃ３をデータ線ＤＬｌ，ＤＬｌに接続する。従つて、能
動（エネーブル）である１本の列付勢線ＣＥ，−ＣＥ３
２に応答して各列アドレス・サイクルの間に選択され１
た行の２つの隣接する列のセルからデータが各データ線
対ＤＬＯ，ＤＬＯとＤＬｌとＤＬ，に接続されることに
注意されたい。このデータは検出アンプＳＡｌ−ＳＡ６
４と同様に機能する第１図の各読出／書込アンプ４２に
より検出され、アンプ４２の内１の１個からの出力は列
アドレス信号Ａ。（列）、ＡＯ（列）に応答してマルチ
プレクサ４０により選択される。上述したように、水平
に延びる行付勢線ＲＥｌ−ＲＥ６４と列付勢線ＣＥｌ−
ＣＥ３２の水平に延びる 工部分は標準的には金属層に
より形成される。
桁（デイジツト）線Ｃ，−Ｃ６４とＣ。−Ｃ６４は通常
半導体基板の拡散域により形成される。列付勢線ＣＥｌ
−ＣＥ３２の垂直部分は、従来の方法で酸化物層又は他
の絶縁層の接触開口部によ勺線の金属水平部分に接続さ
れた拡散域によ勺形成される。本発明の望ましい実施例
のように装置を製造するためにシリコン・ゲート技術を
用いる場合、桁（デイジツ（へ）線Ｃ１−Ｃ６４とＣ１
−Ｃ６４は拡散域でもよく、列付勢線ＣＥｌ−ＣＥ３２
の垂直部分はトラン．ジスタのゲートを形成するポリシ
リコン層により形成される。列付勢線の水平部分及び行
付勢線は金属である。いずれにせよ、列付勢線の垂直部
分の空間を設けるため列線をわずかに拡げることが必要
である。この理由から、必要となる面積を縮小するため
列付勢線を同一行間の検出アンプの行の上下の両方から
進ませることが望ましい。回路１０の動作は、回路１０
のアドレス機能のみに関する信号のタイミング線図であ
る第５図を参照すると良く理解できる。上述したように
、チツプ１０は上述の共願の出願番号第５１３，０９１
号に記載されているのと正確に同じ方法で外部制御回路
によ）操昨され、商用実施例ではピン互換性があるよう
に設計されている。行アドレス信号は端子５１の行アド
レス・ストローブ信号ＲＡＳの前に入力Ａ。−Ａ５に印
加？れる。このプリチヤージ時間の間、プリチヤージ信
号Ｐ１は高状態であるためトランジスタＱ６はオンし、
全アドレス線１０４−１１３が低状態であるためノード
１００はＶＤＤよジ閾値低い値にプリチージされる。プ
リチヤージ時間の間トラツプ・デコード線１１４はＤＤ
まで駆動されるため行ノードＲＮ３３とＲＮ３４もＶ。
Ｏより閾値低い値にプリチヤージされる。プリチャージ
Ｐ，が高状態に移行する前に、トランジスタＱｌ３の結
果として列ブートストラツプ・ノード１２４はＶＤＤよ
り閾値低い値、ＶＤＤが＋１２Ｖに等しい場合には標準
的には＋１０Ｖにチャージされる。次いでプリチヤージ
信号Ｐ１が高状態に移行すると、ノード１２４は３２個
のデコーダの３２個のトランジスタＱｌｌの浮遊容量に
より約＋１６までブートストラツプされる。この結果、
列ノードＣＮ，７もＶＤＤより閾値低い値にチャージさ
れる。入力５１に行アドレス・ストローブ信号ＲＡＳを
受信すると、時間線２００により表わされるプリチヤー
ジ信号Ｐ，は転移２００ａＶＣ示されるように高レベル
から接地電位に降下し、制御論理部は第５図の時間線２
０２の転移２０２ａにより表わされる論理信号Ａ１−Ａ
，を発生するために入カバツフアＡＢＯ−ＡＢ，を自動
的にラツチするのに必要な一連のクロツク・パルスを発
生する。プリチヤージ信号が低状態に移行してトランジ
スタＱ６をオフにし、各アドレス・バツフアＡＢＯ−Ａ
Ｂ，からの真及び補出力が高状態に移行するため、１個
以上のトランジスタＱ，一Ｑ５がオンとなつていること
から３２個のデコーダの内の３１個のノード１００は接
地電位に放電される。この結果、これら３１個のデコー
ダの行ノードＲＮ，酉と列ノードＣＮも接地電位に放電
される。全トランジスタＱ１−Ｑ，がオフのままの選択
されたデコーダのノード１００はノードＲＮ，πＮと列
ノードＣＮのように高状態にとどまる。しかしながら、
列付勢線ＣＥが低状態であるため、列付勢出力はまだ発
生されない。次いで時間線２０４によ勺表わされるトラ
ツプ行デコード線１１４は事象２０４ａで示すように＋
１２Ｖから接地電位に降下してトランジスタＱ，，Ｑ９
をオフにする。これはアドレスされたデコーダの行ノー
ドＲＮ，百Ｎの高電圧とその他全てのデコーダの行ノー
ドＲＮ，πＮの低電圧をトラツプする。同時に、ノード
１２２の行付勢信号はＲＥＡ又はＲＥＡＯ線１１６，１
１７を第５図の時間線２０６線上の２０６ａで表わすよ
うに高状態に移行させる。この結果、１本の行付勢線の
みが高状態に移行し、他の全ての６３本は低状態にとど
まつて付勢された行のセルのみを付勢する。例えば、ア
ドレス線ＡＯが高状態で、デコーダ１７をアドレスした
ことを示すデコーダＤｌ７のノード１００が高状態の場
合、行付勢線ＲＥ３３が高状態とな只その他全ての行付
勢線ＲＥｌ−Ｒ凡，とＲＥ３４−ＲＥ６４は低状態にと
どまる。これによシ２進データは検出アンプＳＡｌ−Ｓ
Ａ６４によりセルＲ３３Ｃｌ〜Ｒ３３Ｃ６４から読出さ
れる。次いで標準的には線２０４，２０６が転移２０４
ａ，２０６ａを行なうのと同時に高状態であつたアドレ
ス線１０４−１１３が事象２０２ｂに示すように抵状態
に復帰する。これら３事象は行アドレス・ストローブＲ
ＡＳ後に自動的に所定の時間で発生する。プリチヤージ
信号は事象２０２ｂ，２０４ａ，２０６ａが完了した後
Ｃ再び事象２００ｂに示すように高状態に移行し、再び
全デコーダ回路Ｄ１−Ｄ３２のノード１００と共に全３
２デコーダの列ノードＣＮをプリチヤージする。線２０
８で表わすトランジスタＱｌｌのブートス ５トラツプ
・ノード１２４は３２個のノード１００の内の３１個の
放電の結果事承２０８ａに示すように約＋１６Ｖから約
＋１０Ｖへ転移することに注意されたい。
半導体基板の拡散域により形成される。列付勢線ＣＥｌ
−ＣＥ３２の垂直部分は、従来の方法で酸化物層又は他
の絶縁層の接触開口部によ勺線の金属水平部分に接続さ
れた拡散域によ勺形成される。本発明の望ましい実施例
のように装置を製造するためにシリコン・ゲート技術を
用いる場合、桁（デイジツ（へ）線Ｃ１−Ｃ６４とＣ１
−Ｃ６４は拡散域でもよく、列付勢線ＣＥｌ−ＣＥ３２
の垂直部分はトラン．ジスタのゲートを形成するポリシ
リコン層により形成される。列付勢線の水平部分及び行
付勢線は金属である。いずれにせよ、列付勢線の垂直部
分の空間を設けるため列線をわずかに拡げることが必要
である。この理由から、必要となる面積を縮小するため
列付勢線を同一行間の検出アンプの行の上下の両方から
進ませることが望ましい。回路１０の動作は、回路１０
のアドレス機能のみに関する信号のタイミング線図であ
る第５図を参照すると良く理解できる。上述したように
、チツプ１０は上述の共願の出願番号第５１３，０９１
号に記載されているのと正確に同じ方法で外部制御回路
によ）操昨され、商用実施例ではピン互換性があるよう
に設計されている。行アドレス信号は端子５１の行アド
レス・ストローブ信号ＲＡＳの前に入力Ａ。−Ａ５に印
加？れる。このプリチヤージ時間の間、プリチヤージ信
号Ｐ１は高状態であるためトランジスタＱ６はオンし、
全アドレス線１０４−１１３が低状態であるためノード
１００はＶＤＤよジ閾値低い値にプリチージされる。プ
リチヤージ時間の間トラツプ・デコード線１１４はＤＤ
まで駆動されるため行ノードＲＮ３３とＲＮ３４もＶ。
Ｏより閾値低い値にプリチヤージされる。プリチャージ
Ｐ，が高状態に移行する前に、トランジスタＱｌ３の結
果として列ブートストラツプ・ノード１２４はＶＤＤよ
り閾値低い値、ＶＤＤが＋１２Ｖに等しい場合には標準
的には＋１０Ｖにチャージされる。次いでプリチヤージ
信号Ｐ１が高状態に移行すると、ノード１２４は３２個
のデコーダの３２個のトランジスタＱｌｌの浮遊容量に
より約＋１６までブートストラツプされる。この結果、
列ノードＣＮ，７もＶＤＤより閾値低い値にチャージさ
れる。入力５１に行アドレス・ストローブ信号ＲＡＳを
受信すると、時間線２００により表わされるプリチヤー
ジ信号Ｐ，は転移２００ａＶＣ示されるように高レベル
から接地電位に降下し、制御論理部は第５図の時間線２
０２の転移２０２ａにより表わされる論理信号Ａ１−Ａ
，を発生するために入カバツフアＡＢＯ−ＡＢ，を自動
的にラツチするのに必要な一連のクロツク・パルスを発
生する。プリチヤージ信号が低状態に移行してトランジ
スタＱ６をオフにし、各アドレス・バツフアＡＢＯ−Ａ
Ｂ，からの真及び補出力が高状態に移行するため、１個
以上のトランジスタＱ，一Ｑ５がオンとなつていること
から３２個のデコーダの内の３１個のノード１００は接
地電位に放電される。この結果、これら３１個のデコー
ダの行ノードＲＮ，酉と列ノードＣＮも接地電位に放電
される。全トランジスタＱ１−Ｑ，がオフのままの選択
されたデコーダのノード１００はノードＲＮ，πＮと列
ノードＣＮのように高状態にとどまる。しかしながら、
列付勢線ＣＥが低状態であるため、列付勢出力はまだ発
生されない。次いで時間線２０４によ勺表わされるトラ
ツプ行デコード線１１４は事象２０４ａで示すように＋
１２Ｖから接地電位に降下してトランジスタＱ，，Ｑ９
をオフにする。これはアドレスされたデコーダの行ノー
ドＲＮ，百Ｎの高電圧とその他全てのデコーダの行ノー
ドＲＮ，πＮの低電圧をトラツプする。同時に、ノード
１２２の行付勢信号はＲＥＡ又はＲＥＡＯ線１１６，１
１７を第５図の時間線２０６線上の２０６ａで表わすよ
うに高状態に移行させる。この結果、１本の行付勢線の
みが高状態に移行し、他の全ての６３本は低状態にとど
まつて付勢された行のセルのみを付勢する。例えば、ア
ドレス線ＡＯが高状態で、デコーダ１７をアドレスした
ことを示すデコーダＤｌ７のノード１００が高状態の場
合、行付勢線ＲＥ３３が高状態とな只その他全ての行付
勢線ＲＥｌ−Ｒ凡，とＲＥ３４−ＲＥ６４は低状態にと
どまる。これによシ２進データは検出アンプＳＡｌ−Ｓ
Ａ６４によりセルＲ３３Ｃｌ〜Ｒ３３Ｃ６４から読出さ
れる。次いで標準的には線２０４，２０６が転移２０４
ａ，２０６ａを行なうのと同時に高状態であつたアドレ
ス線１０４−１１３が事象２０２ｂに示すように抵状態
に復帰する。これら３事象は行アドレス・ストローブＲ
ＡＳ後に自動的に所定の時間で発生する。プリチヤージ
信号は事象２０２ｂ，２０４ａ，２０６ａが完了した後
Ｃ再び事象２００ｂに示すように高状態に移行し、再び
全デコーダ回路Ｄ１−Ｄ３２のノード１００と共に全３
２デコーダの列ノードＣＮをプリチヤージする。線２０
８で表わすトランジスタＱｌｌのブートス ５トラツプ
・ノード１２４は３２個のノード１００の内の３１個の
放電の結果事承２０８ａに示すように約＋１６Ｖから約
＋１０Ｖへ転移することに注意されたい。
しかしながら、トランジスタＱ６が事象２００ｂでオン
となつて３１個のノード ＪｌＯＯが再びプリチヤージ
されると、ノード１２４は事象２０８ｂで示すように再
び＋１６Ｖに戻される。この結果、プリチヤージ信号が
ＤＤ近傍にある時全デコーダＤ１−Ｄ３２のノードＣＮ
はＶＤＤから閾値低いＶＤＤであるノード１００と同電
位にｊチヤージされる。従来のようにノード１２４をＶ
ＤＤに単に接続するのと比較して、ノード１２４を上述
のように転移させるのには２つの利点がある。第１に、
プリチヤージの間ノード１２４のＤＤ以上の電圧のため
ノードＣＮはノード１００〈に密接に追随する。第２に
、３２個のデコーダの内の３１個の放電の後、ノード１
２４はＶＤＤよシ１閾値低いためノード１００をＶＤＤ
より２閾値低い値以上にプリチヤージする限シ選択され
たデコーダのトランジスタＱｌ，はオフである。このこ
とは、列付勢線が高状態に移行してブートストラツプ・
ノードＣＮｌ７がＤＤ以上となつた時にブートストラツ
プ・ノードＣＮ，７がトランジスタＱｌｌを介して放電
することを防止する。上述したように、行アドレス・ス
トローブは自動的に行付勢線ＲＥｌ−ＲＥ６４の内の１
本を高状態に移行させ、他の全てを低状態にとどめる。
となつて３１個のノード ＪｌＯＯが再びプリチヤージ
されると、ノード１２４は事象２０８ｂで示すように再
び＋１６Ｖに戻される。この結果、プリチヤージ信号が
ＤＤ近傍にある時全デコーダＤ１−Ｄ３２のノードＣＮ
はＶＤＤから閾値低いＶＤＤであるノード１００と同電
位にｊチヤージされる。従来のようにノード１２４をＶ
ＤＤに単に接続するのと比較して、ノード１２４を上述
のように転移させるのには２つの利点がある。第１に、
プリチヤージの間ノード１２４のＤＤ以上の電圧のため
ノードＣＮはノード１００〈に密接に追随する。第２に
、３２個のデコーダの内の３１個の放電の後、ノード１
２４はＶＤＤよシ１閾値低いためノード１００をＶＤＤ
より２閾値低い値以上にプリチヤージする限シ選択され
たデコーダのトランジスタＱｌ，はオフである。このこ
とは、列付勢線が高状態に移行してブートストラツプ・
ノードＣＮｌ７がＤＤ以上となつた時にブートストラツ
プ・ノードＣＮ，７がトランジスタＱｌｌを介して放電
することを防止する。上述したように、行アドレス・ス
トローブは自動的に行付勢線ＲＥｌ−ＲＥ６４の内の１
本を高状態に移行させ、他の全てを低状態にとどめる。
制御回路論理部も検出アンプＳＡｌ−ＳＡ６４の各々に
記憶セルＲｘＣｙ（ハ）倫理状態を検出させ、検出した
論理レベルに従つて各桁線ＣとＣを切換させる。セルの
読出の結果、各検出アンプの真列線Ｃｙは方の論理レベ
ルにあり１対応する補列線Ｃｙは反対の論理レベルにあ
る。入カバツフアＡＢＯ−ＡＢ５が行アドレス・サイク
ルにラツチされた直後、アドレス入力Ａ。
記憶セルＲｘＣｙ（ハ）倫理状態を検出させ、検出した
論理レベルに従つて各桁線ＣとＣを切換させる。セルの
読出の結果、各検出アンプの真列線Ｃｙは方の論理レベ
ルにあり１対応する補列線Ｃｙは反対の論理レベルにあ
る。入カバツフアＡＢＯ−ＡＢ５が行アドレス・サイク
ルにラツチされた直後、アドレス入力Ａ。
−Ａ５の信号は所望セルの行アドレスを表わすものから
所望セルの列アドレスを表わすものに変更される。次い
で入力５２の列アドレス・ストローブに応答して、プリ
チヤージ線１０２は事象２００ｃで表わすように再び高
状態から低状態へ転移して全３２デコーダのノード１０
０を再び浮かせ、続いて事象２０２ｃに示すようにアド
レス入力Ａ。一Ａ，の電圧がサンプルされバツフアＡＢ
〔漬Ｂ５がラツチされると適当なデコーダ・アドレス線
１０４−１１３が高状態となる。これは再び３２個のノ
ード１００の内の３１個と共に対応する列ノードＣＮを
放電する。しかしながら、プリチヤージ・サイクル２０
０ｂの前にトランジスタＱ７，Ｑ，がオフであつたため
、３２個の行ノードＲＮの内の１個と３２個の行ノード
ＲＮの内の１個が低状態にとどまる。以前選択された行
デコーダからの両ＲＮ，ＲＮノードが高状態にとどまる
が、２つの信号ＲＥＡＯ．ｌ５ＲＥＡＯの内の１つのみ
が高状態であるため１行のみが能動（エネーブル）にと
どまる。高状態に保持された１つのノードＣＮは対応す
るトランジスタＱｌ２をオンに保持するため、時間線２
１０の事象２１０ａに示すように列付勢クロツク線１１
５が高状態となると、対応する列付勢線ＣＥも高状態と
なつて「能動（エネーブル」となる。列付勢線が高状態
となると、列付勢線によりアドレスされた２個の検出ア
ンプの真及び補列検出線Ｃｙ，σァとＣｙ＋１，Ｃｙ＋
，はデータ線ＤＬＯとＤＬ，，ＤＬ，の各対に接続され
る。
所望セルの列アドレスを表わすものに変更される。次い
で入力５２の列アドレス・ストローブに応答して、プリ
チヤージ線１０２は事象２００ｃで表わすように再び高
状態から低状態へ転移して全３２デコーダのノード１０
０を再び浮かせ、続いて事象２０２ｃに示すようにアド
レス入力Ａ。一Ａ，の電圧がサンプルされバツフアＡＢ
〔漬Ｂ５がラツチされると適当なデコーダ・アドレス線
１０４−１１３が高状態となる。これは再び３２個のノ
ード１００の内の３１個と共に対応する列ノードＣＮを
放電する。しかしながら、プリチヤージ・サイクル２０
０ｂの前にトランジスタＱ７，Ｑ，がオフであつたため
、３２個の行ノードＲＮの内の１個と３２個の行ノード
ＲＮの内の１個が低状態にとどまる。以前選択された行
デコーダからの両ＲＮ，ＲＮノードが高状態にとどまる
が、２つの信号ＲＥＡＯ．ｌ５ＲＥＡＯの内の１つのみ
が高状態であるため１行のみが能動（エネーブル）にと
どまる。高状態に保持された１つのノードＣＮは対応す
るトランジスタＱｌ２をオンに保持するため、時間線２
１０の事象２１０ａに示すように列付勢クロツク線１１
５が高状態となると、対応する列付勢線ＣＥも高状態と
なつて「能動（エネーブル」となる。列付勢線が高状態
となると、列付勢線によりアドレスされた２個の検出ア
ンプの真及び補列検出線Ｃｙ，σァとＣｙ＋１，Ｃｙ＋
，はデータ線ＤＬＯとＤＬ，，ＤＬ，の各対に接続され
る。
例えば、列アドレス信号の結果として列付勢線ＣＥｌ６
が高状態に移行した場合、・トランジスタ１５０，１５
２，１５４，１５６がオンとなつた結果として列検出線
Ｃ，，Ｃ，はデータ線ＤＬＯ，ＤＬＯに接続され、 ５
゛列検出線Ｃ２，Ｃ２はデータ線ＤＬｌ，ＤＬ，に接続
される。その他全ての列付勢線は低状態にどどまるため
、その他の列検出線はデータ線に接続されない。第１図
の２個の読出／書込アンプ４２の一方が１データ線ＤＬ
Ｏ，ＤＬＯの状態を検出し、他方がＤＬｌ，ＤＬ，の伏
態を検出する。
が高状態に移行した場合、・トランジスタ１５０，１５
２，１５４，１５６がオンとなつた結果として列検出線
Ｃ，，Ｃ，はデータ線ＤＬＯ，ＤＬＯに接続され、 ５
゛列検出線Ｃ２，Ｃ２はデータ線ＤＬｌ，ＤＬ，に接続
される。その他全ての列付勢線は低状態にどどまるため
、その他の列検出線はデータ線に接続されない。第１図
の２個の読出／書込アンプ４２の一方が１データ線ＤＬ
Ｏ，ＤＬＯの状態を検出し、他方がＤＬｌ，ＤＬ，の伏
態を検出する。
第１図の多重化回路４０は列アドレス時間の間にバツフ
アＡＢＯからの線Ａ。，ＡＯに従つて読出／書込アンプ
の一方からの出力を選択する。多重化回路４０によＶ）
１選択されたアンプはデータ入カバツフア４−６とデ
ータ出力バッフア４８に接続されたデータ・バス４４に
接続される。この結果、データの読出し又は書込のどち
らでもアドレス機能は同じである。さらに、列アドレス
機能は列アドレス・ストロー ニブに応答するため、共
通にアドレスされた行の多数の記憶セルは行アドレシン
グ・シーケンスを繰返すことなく連続的にアドレス可能
である。図示した本発明の望ましい実施例では、１つの
アドレス入力により選択される２本の行付勢線の内のど
ちらかを昨動させるために単一のデコード・ノードが接
続され、１つのアドレス入力によジ出力が選択される２
個の検出アンブを付勢する１本の列付勢線を昨動させる
ために各デコード・ノードも接続される。しかしながら
、デコード・ノードの数を２倍にすることも可能である
し、１本の行付勢線と１本の列付勢線を各ノードに設た
り、又はデコード・ノードと行及び列付勢線のその他の
都合のよい組合せを利用することも認められる。簡単に
明らかとはならない本発明の重要な利点は、真及び補デ
ータ線に卦いて列アドレス情報が各検出アンプの両側で
利用可能なため、各々が平衡真及び補桁（デイジツト）
線を有するダイナミツク検出アンプが使用できることで
ある。このことは、検出アンプが書込操作には用いられ
ず、読出／書込アンプ４２のみが使われるため、ダイナ
ミツク検出アンプが使用されていてもデータをメモリ・
アレイのどちらの半分にも書込むことを可能にする。
アＡＢＯからの線Ａ。，ＡＯに従つて読出／書込アンプ
の一方からの出力を選択する。多重化回路４０によＶ）
１選択されたアンプはデータ入カバツフア４−６とデ
ータ出力バッフア４８に接続されたデータ・バス４４に
接続される。この結果、データの読出し又は書込のどち
らでもアドレス機能は同じである。さらに、列アドレス
機能は列アドレス・ストロー ニブに応答するため、共
通にアドレスされた行の多数の記憶セルは行アドレシン
グ・シーケンスを繰返すことなく連続的にアドレス可能
である。図示した本発明の望ましい実施例では、１つの
アドレス入力により選択される２本の行付勢線の内のど
ちらかを昨動させるために単一のデコード・ノードが接
続され、１つのアドレス入力によジ出力が選択される２
個の検出アンブを付勢する１本の列付勢線を昨動させる
ために各デコード・ノードも接続される。しかしながら
、デコード・ノードの数を２倍にすることも可能である
し、１本の行付勢線と１本の列付勢線を各ノードに設た
り、又はデコード・ノードと行及び列付勢線のその他の
都合のよい組合せを利用することも認められる。簡単に
明らかとはならない本発明の重要な利点は、真及び補デ
ータ線に卦いて列アドレス情報が各検出アンプの両側で
利用可能なため、各々が平衡真及び補桁（デイジツト）
線を有するダイナミツク検出アンプが使用できることで
ある。このことは、検出アンプが書込操作には用いられ
ず、読出／書込アンプ４２のみが使われるため、ダイナ
ミツク検出アンプが使用されていてもデータをメモリ・
アレイのどちらの半分にも書込むことを可能にする。
第１図は本発明にギる集積回路チツブの概略平面図、第
２図は第１図に図示した回路の１部の概路線図、第３図
は第２図に図示したデコード回路の内の１つの概略回路
図、第４図は第２図に図示した回路の１部のより詳細な
概路線図、第５図は第３図に図示した回路の部分の動昨
を図解するためのタイミング図、第６図は第１図の回路
から標準的な記憶セルを図示した概略回路図、第７図は
第１図の回路の入カバツフアを図示した概略回路図であ
る。 １２・・・容量姓記憶ノード、１４・・・電界効果トラ
ンジスタ、１６・・・桁（ディジツト）線、２０・・・
行付勢線、ＳＡｌ−ＳＡ６『゜゜検出アンプ、Ｃｌ−Ｃ
６４？Ｃ１−Ｃ６４・・・桁（デイジツト）線、Ｄ１−
Ｄ３２・・・デコーダ回路、ＡＯ−Ａ５・・・アドレス
入力、ＡＢＯ−ＡＢ５・・・アドレス・ ツフア、４０
・・・多重化回路、４２・・・読出／書込アンプ、４６
・・・入カバツフア、４８・・・出力バツフア、ＣＥ，
−ＣＥ３２・・・列付勢線、ＲＥｌ−ＲＥ６４・・・行
付勢線。
２図は第１図に図示した回路の１部の概路線図、第３図
は第２図に図示したデコード回路の内の１つの概略回路
図、第４図は第２図に図示した回路の１部のより詳細な
概路線図、第５図は第３図に図示した回路の部分の動昨
を図解するためのタイミング図、第６図は第１図の回路
から標準的な記憶セルを図示した概略回路図、第７図は
第１図の回路の入カバツフアを図示した概略回路図であ
る。 １２・・・容量姓記憶ノード、１４・・・電界効果トラ
ンジスタ、１６・・・桁（ディジツト）線、２０・・・
行付勢線、ＳＡｌ−ＳＡ６『゜゜検出アンプ、Ｃｌ−Ｃ
６４？Ｃ１−Ｃ６４・・・桁（デイジツト）線、Ｄ１−
Ｄ３２・・・デコーダ回路、ＡＯ−Ａ５・・・アドレス
入力、ＡＢＯ−ＡＢ５・・・アドレス・ ツフア、４０
・・・多重化回路、４２・・・読出／書込アンプ、４６
・・・入カバツフア、４８・・・出力バツフア、ＣＥ，
−ＣＥ３２・・・列付勢線、ＲＥｌ−ＲＥ６４・・・行
付勢線。
Claims (1)
- １ 行と列に配列された記憶セルのアレイと、一群のア
ドレス入力端子を有し、そのアドレス入力端子には時間
間隔をおいた順序で、被呼出記憶セルに対応する２進行
アドレス信号と２進列アドレス信号が加えられるように
なつており、そのアドレス信号のデコードによつて、被
呼出記憶セルに対応する行付勢線又は列付勢線が活性に
されるようになつている集積回路チップにおいて、２進
行アドレス信号と２進列アドレス信号２０２のデコード
のため１つの共通のデコード回路３０、３２が設けられ
、そのデコード回路では２進行アドレス信号と２進列ア
ドレス信号を時間間隔をおいた順序でデコードすること
が可能であり、２進行アドレス信号２０２ａ、ｂのデコ
ードの結果として活性された行付勢線（ＲＥ＿１、・・
・）が、２進列アドレス信号２０２ｃ、ｄのデコードに
よつて列付勢線（ＣＥ＿１・・・）が活性にされている
間活性状態に保持されることを特徴とする集積回路チッ
プ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/644,854 US4156938A (en) | 1975-12-29 | 1975-12-29 | MOSFET Memory chip with single decoder and bi-level interconnect lines |
| US000000644854 | 1975-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5287329A JPS5287329A (en) | 1977-07-21 |
| JPS594789B2 true JPS594789B2 (ja) | 1984-01-31 |
Family
ID=24586606
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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