JPS60121595A - Ｒａｍ半導体集積回路 - Google Patents
Ｒａｍ半導体集積回路Info
- Publication number
- JPS60121595A JPS60121595A JP59152907A JP15290784A JPS60121595A JP S60121595 A JPS60121595 A JP S60121595A JP 59152907 A JP59152907 A JP 59152907A JP 15290784 A JP15290784 A JP 15290784A JP S60121595 A JPS60121595 A JP S60121595A
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- JP
- Japan
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- signal
- voltage
- turned
- word line
- misfet
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＲＡＭ（ｙンダムｅアクセス拳メモリ）半
導体集積回路に関し、特にＭＩＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）で構成されたものを対象とする
。
導体集積回路に関し、特にＭＩＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）で構成されたものを対象とする
。
１チツプに構成された多数のメモリーセルのうち、任意
の一つを識別するためのアドレス情報は、行アドレス起
動（ｒｏｗ−ａｄｄｒｅｓｓ−ｓｔｒｏｂｅ ： ＲＡ
Ｓ信号と、列アドレス起動（ｃｏｌｕｍｎ−ａｄｄｒｅ
ｓｓ−ｓｔｒｏｂｅ ： ＣＡＳ ）信号とにより起動
される。
の一つを識別するためのアドレス情報は、行アドレス起
動（ｒｏｗ−ａｄｄｒｅｓｓ−ｓｔｒｏｂｅ ： ＲＡ
Ｓ信号と、列アドレス起動（ｃｏｌｕｍｎ−ａｄｄｒｅ
ｓｓ−ｓｔｒｏｂｅ ： ＣＡＳ ）信号とにより起動
される。
このうち、行アドレス起動信号で起動された選択信号で
、特定されるのがワード線であり、このワード線には、
記憶容量に接続されたスイッチングＭＩＳＦＥＴのゲー
トが接続される。
、特定されるのがワード線であり、このワード線には、
記憶容量に接続されたスイッチングＭＩＳＦＥＴのゲー
トが接続される。
そして、このワード線は、その一つが選択されて他は非
選択であるが、この非選択のワード線は、過渡的に７０
−テイングレペルであり、クロ番ストーク等の雑音によ
るチャージアップを防止するため、ワード線と接地線と
の間に放電経路（ｎｏｒ−ｍａｌｌｙ ｓｌｏｗ １ｅ
ａｋ ）を構成するＭＩＳＦＥＴが設けられる。このＭ
ＩＳＦＥＴは、選択されたワード線に対しては、上記チ
ャージアップ防止の意味はなく、次のアクセス動作に際
してのリセット動作（クリア・アラ′））の役割を果す
。
選択であるが、この非選択のワード線は、過渡的に７０
−テイングレペルであり、クロ番ストーク等の雑音によ
るチャージアップを防止するため、ワード線と接地線と
の間に放電経路（ｎｏｒ−ｍａｌｌｙ ｓｌｏｗ １ｅ
ａｋ ）を構成するＭＩＳＦＥＴが設けられる。このＭ
ＩＳＦＥＴは、選択されたワード線に対しては、上記チ
ャージアップ防止の意味はなく、次のアクセス動作に際
してのリセット動作（クリア・アラ′））の役割を果す
。
なお、このＭＩＳＦＥＴを次サイクル待機時にオンさせ
又クリア・アウトのろを行なわせる方式％式％ 前者の方式にあ−っては、共通に印加された中間電圧で
常時ワード線と接地間に設けられたＭＩＳＦＥＴにより
、あるワード線に対し又は、クリア・アウト動作を、他
のワード線に対しては誤動作防止のためのノイズによる
チャージの放電動作を行なうものであるため、そのＭＩ
ＳＦＥＴの制御電圧の設定が困難となり、選択されたワ
ード線の１豫情報を保持する必をから、どうしてもクリ
ア・アウト動作が遅れるため、誤動作する虞れがあると
いう問題の他、スローリーク電流の設定が必要以上に大
きくなるため消費電力が大きくなる。
又クリア・アウトのろを行なわせる方式％式％ 前者の方式にあ−っては、共通に印加された中間電圧で
常時ワード線と接地間に設けられたＭＩＳＦＥＴにより
、あるワード線に対し又は、クリア・アウト動作を、他
のワード線に対しては誤動作防止のためのノイズによる
チャージの放電動作を行なうものであるため、そのＭＩ
ＳＦＥＴの制御電圧の設定が困難となり、選択されたワ
ード線の１豫情報を保持する必をから、どうしてもクリ
ア・アウト動作が遅れるため、誤動作する虞れがあると
いう問題の他、スローリーク電流の設定が必要以上に大
きくなるため消費電力が大きくなる。
後者にあっては、クリア・アウト動作は速やかになされ
るので問題はないが、非選択ワード線における雑音等に
よるチャージアップが防止できず、そのため誤動作する
虞れがある。
るので問題はないが、非選択ワード線における雑音等に
よるチャージアップが防止できず、そのため誤動作する
虞れがある。
なお、モノリシック・メモリのワード若しくはビット線
を駆動する回路については、％開昭４９−５２９３８号
公報に示されている。
を駆動する回路については、％開昭４９−５２９３８号
公報に示されている。
この発明は、上記問題を解決するためなされたもので、
その目的とするところは、誤動作を防止しつつ、消費電
力の低減を図ったＲＡＭ半導体集積回路を提供するため
なされた。
その目的とするところは、誤動作を防止しつつ、消費電
力の低減を図ったＲＡＭ半導体集積回路を提供するため
なされた。
以下、実施例により、この発明を具体的に説明する。
第１図は、この発明の一実施例であるＲＡＭ半導体集積
回路の要部を示す回路図である。
回路の要部を示す回路図である。
このＲＡＭは、４Ｋ（４０９６）ビットのものであり、
そのメモリーセル（４ａ〜４ ｂ’ ） ｉ２．１トラ
ンジスタ型のものである。そして、後述するように、ア
ドレス情報をＲＡＳ 、ＣＡＳにて、多重化させて入力
する１６ピンのものである。
そのメモリーセル（４ａ〜４ ｂ’ ） ｉ２．１トラ
ンジスタ型のものである。そして、後述するように、ア
ドレス情報をＲＡＳ 、ＣＡＳにて、多重化させて入力
する１６ピンのものである。
（１１は、アドレスデコーダドライバ回路であり、その
ハイレベル（電源電圧側レベル）により、１／３２のワ
ード線を選択する（同図では、その一つのみを示す）。
ハイレベル（電源電圧側レベル）により、１／３２のワ
ード線を選択する（同図では、その一つのみを示す）。
このワード線選択出方は、ワード線を駆動するソースフ
ォロワＭＩＳＦＥＴ（Ｑ□、Ｑ□）のゲートに印加する
。したがって、２本のワード線が選択されることとなる
が、このソースフォロワＭＩＳＦＥＴ（Ｑｚ４ｔＱｔｓ
） のドレイン電圧がワード級駆動用電圧供給回路（２
）により、一方のみに供給されるため、一つのワード線
のみが選択される。これにより、１／６４のワード線選
択がなされる。
ォロワＭＩＳＦＥＴ（Ｑ□、Ｑ□）のゲートに印加する
。したがって、２本のワード線が選択されることとなる
が、このソースフォロワＭＩＳＦＥＴ（Ｑｚ４ｔＱｔｓ
） のドレイン電圧がワード級駆動用電圧供給回路（２
）により、一方のみに供給されるため、一つのワード線
のみが選択される。これにより、１／６４のワード線選
択がなされる。
上記電圧供給回路（２（は、アドレス情報（ａｏ 。
６ ）により、二つのうち一つのワード線を選択するた
めのワード線駆動用電圧（φＸＯＩφＸＯ） を形成す
る。すなわち、ＭＩＳＦＥＴ（Ｑや）を介し又得られた
電圧（φＸ）を、アドレス情報（ａｏ。
めのワード線駆動用電圧（φＸＯＩφＸＯ） を形成す
る。すなわち、ＭＩＳＦＥＴ（Ｑや）を介し又得られた
電圧（φＸ）を、アドレス情報（ａｏ。
扁）により相補的に動作するインバータ回路（Ｑ、。
Ｑ９ ）及び（ＱＩｏ、ＱＩりの出力で制御されるＭＩ
ＳＦＥＴ（Ｑ□）又は（Ｑ、、）により相補的に取り出
し又、上記駆動電圧（φ、。、φＸＯ＞を得るものであ
る。
ＳＦＥＴ（Ｑ□）又は（Ｑ、、）により相補的に取り出
し又、上記駆動電圧（φ、。、φＸＯ＞を得るものであ
る。
そして、電圧供給回路（２）におけるコンデンサ（Ｃ，
＝Ｃ５）及びソースフォロワＭＩＳＦＥＴ（Ｑｔａ 、
ＱＩ−） に設けられたコンデンサ（Ｃ４。
＝Ｃ５）及びソースフォロワＭＩＳＦＥＴ（Ｑｔａ 、
ＱＩ−） に設けられたコンデンサ（Ｃ４。
Ｃ，）は、ブートアト２ツブ用コンデンサであり、ＭＩ
ＳＦＥＴのゲート−ソース間のしきい値電圧による電圧
ロスを防ぐために設けられたものである。
ＳＦＥＴのゲート−ソース間のしきい値電圧による電圧
ロスを防ぐために設けられたものである。
また、デコーダ回路（１１と、ソースフォロワＭＩＳＦ
ＥＴ（Ｑｚ４＋Ｑ□）のゲートとの間に設けた伝送ゲー
）ＭＩＳＦＥＴ（Ｑ、。、ｑｔ、）は、上記プート７ト
ラツプ効果による逆流防止のために設けられた゛もので
あり、一方向性素子として作用をする。このため、その
ゲートには、ＭＩＳＦＥＴ（Ｑｔｔ 、 Ｑ、、 ’）
による分圧回路で形成されたバイアス電圧が印加され
ている。
ＥＴ（Ｑｚ４＋Ｑ□）のゲートとの間に設けた伝送ゲー
）ＭＩＳＦＥＴ（Ｑ、。、ｑｔ、）は、上記プート７ト
ラツプ効果による逆流防止のために設けられた゛もので
あり、一方向性素子として作用をする。このため、その
ゲートには、ＭＩＳＦＥＴ（Ｑｔｔ 、 Ｑ、、 ’）
による分圧回路で形成されたバイアス電圧が印加され
ている。
（３１は、電圧信号（φＸＯ９φｘｏ ＞が相補的に選
択されることに着目し、非選択時のレベルが７０−ティ
ングになることを防止するためのラッチ回路である。す
なわち、ハイレベルとなった一方の電圧信号で他方の信
号ラインを接地電位に固定することにより、カップリン
グノイズ等による非選択ラインのチャージアップを防止
するものである。この回路により、３２本の非選択ワー
ド線に対する雑誉防止対策がなされる。
択されることに着目し、非選択時のレベルが７０−ティ
ングになることを防止するためのラッチ回路である。す
なわち、ハイレベルとなった一方の電圧信号で他方の信
号ラインを接地電位に固定することにより、カップリン
グノイズ等による非選択ラインのチャージアップを防止
するものである。この回路により、３２本の非選択ワー
ド線に対する雑誉防止対策がなされる。
各ワード線と接地線との間に設けられたＭＩＳＦＥＴ
（Ｑｚａ、Ｑｔｔ）は、選択された電圧信号線（φ。、
又は弓）に接続された方の３２本のワード線における前
記スローリーク及びクリアーアウト動作を行なわせるた
めのものであり、そのゲートを共通とし工、クリア・ア
ウト動作を制御する制御回路１６）及びスローリーク動
作を制御する分圧回路１５）の出力が印加される。これ
ら２つの動作を必要とするタイミングに合せて１時分側
方式で行なわせるため、分圧出力は、伝送ゲー）ＭＩ
５ＦＥＴ（Ｑｓａ）を介して上記ＭＩＳＦＥＴ（Ｑｌ６
゜Ｑｌ、）のゲートに印加するようにするとともに、一
方、クリア・アウト動作を制御する制御回路（６）は、
ＭＩ ５ＦＥＴ（Ｑｓｚ）を介して上記ＭＩＳＦＥ Ｔ
（Ｑｘｅ 、 Ｑｚ７）のゲート容量をチャージアッ
プした電荷を速やかにＭＩＳＦＥＴ（Ｑｓｓ）で放電さ
せた後、このＭＩＳＦＥＴ（Ｑｓｓ）をオフとして、上
記ＭＩＳＦＥＴ（Ｑｓａ、Ｑｔｙ）のゲート電圧がスロ
ーリーク動作のためのバイアス電圧（分圧回路の出力電
圧）に規定されるように配慮されている。
（Ｑｚａ、Ｑｔｔ）は、選択された電圧信号線（φ。、
又は弓）に接続された方の３２本のワード線における前
記スローリーク及びクリアーアウト動作を行なわせるた
めのものであり、そのゲートを共通とし工、クリア・ア
ウト動作を制御する制御回路１６）及びスローリーク動
作を制御する分圧回路１５）の出力が印加される。これ
ら２つの動作を必要とするタイミングに合せて１時分側
方式で行なわせるため、分圧出力は、伝送ゲー）ＭＩ
５ＦＥＴ（Ｑｓａ）を介して上記ＭＩＳＦＥＴ（Ｑｌ６
゜Ｑｌ、）のゲートに印加するようにするとともに、一
方、クリア・アウト動作を制御する制御回路（６）は、
ＭＩ ５ＦＥＴ（Ｑｓｚ）を介して上記ＭＩＳＦＥ Ｔ
（Ｑｘｅ 、 Ｑｚ７）のゲート容量をチャージアッ
プした電荷を速やかにＭＩＳＦＥＴ（Ｑｓｓ）で放電さ
せた後、このＭＩＳＦＥＴ（Ｑｓｓ）をオフとして、上
記ＭＩＳＦＥＴ（Ｑｓａ、Ｑｔｙ）のゲート電圧がスロ
ーリーク動作のためのバイアス電圧（分圧回路の出力電
圧）に規定されるように配慮されている。
これらの動作は、第２図に示す波形図を参照して、具体
的に説明する。
的に説明する。
同図において、ＲＡＳ 、ＣＡＳ 、Ａｄ及びＷ／Ｒ信
号は、各部から印加されるＴＴＬレベルの制御信号であ
り、この動作は、リード・モディファイ・ライト・サイ
クルを指示するものである。
号は、各部から印加されるＴＴＬレベルの制御信号であ
り、この動作は、リード・モディファイ・ライト・サイ
クルを指示するものである。
ＲＡ、ＲＡＳｌ 、ＲＡＳ２及びａｏ（ａｏ）は、ＭＯ
Ｓレベルの信号であり、上記ＲＡＳ信号に基づいて、Ｒ
Ａ、ＲＡＳ １及びＲＡＳ２信号が形成され、ａｏ （
ａｏ）は、多重化されて入力されたアドレス情報のうち
、時分割で読み込まれた行アドレス情報のマット振り分
け（φＸＯＩφＸＯ）用の起動信号である。なお、第１
図の回路におい又、ＲＡＳ２０反転信号ＲＡＳ２を用い
χいるが、単に逆相の信号であるので省略するものであ
る。
Ｓレベルの信号であり、上記ＲＡＳ信号に基づいて、Ｒ
Ａ、ＲＡＳ １及びＲＡＳ２信号が形成され、ａｏ （
ａｏ）は、多重化されて入力されたアドレス情報のうち
、時分割で読み込まれた行アドレス情報のマット振り分
け（φＸＯＩφＸＯ）用の起動信号である。なお、第１
図の回路におい又、ＲＡＳ２０反転信号ＲＡＳ２を用い
χいるが、単に逆相の信号であるので省略するものであ
る。
このメモリチップがスタンバイ時、ＲＡ傷信号ハイレベ
ルにより、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｑｓｚ）がオン
し、ワード線と接地線との間に設けられたＭＩＳＦ Ｅ
Ｔ （Ｑｔａ 、Ｑｘｔ）のゲート電圧（ＶＧ）を略
電源電圧（■ＤＤ）レベルとし、このＭＩＳＦＥＴ（（
ｈ−、Ｑｚ□）を飽和領域でオンさせるため、前の動作
により選択されたワード線のクリア・アウト動作を速や
かに行なうことができる。
ルにより、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｑｓｚ）がオン
し、ワード線と接地線との間に設けられたＭＩＳＦ Ｅ
Ｔ （Ｑｔａ 、Ｑｘｔ）のゲート電圧（ＶＧ）を略
電源電圧（■ＤＤ）レベルとし、このＭＩＳＦＥＴ（（
ｈ−、Ｑｚ□）を飽和領域でオンさせるため、前の動作
により選択されたワード線のクリア・アウト動作を速や
かに行なうことができる。
次に、チップ選択時は、行起動信号（ＲＡＳ）の反転で
、まずＲＡがローレベルとなり、上記ＭＩＳＦＥＴ（Ｑ
、、）をオフさせるとともに、略同時に立ち上るＲＡＳ
Ｉ信号のハイレベルでＭＩＳＦＥＴ（Ｑｔｙ）がオンし
、このＭＩ ５ＦＥＴ（Ｑ、、）のオンにより上記ＭＩ
ＳＦＥＴ（Ｑｚａ。
、まずＲＡがローレベルとなり、上記ＭＩＳＦＥＴ（Ｑ
、、）をオフさせるとともに、略同時に立ち上るＲＡＳ
Ｉ信号のハイレベルでＭＩＳＦＥＴ（Ｑｔｙ）がオンし
、このＭＩ ５ＦＥＴ（Ｑ、、）のオンにより上記ＭＩ
ＳＦＥＴ（Ｑｚａ。
Ｑ、？）のゲート容量にチャージアップされた上記高電
圧を放電させるためのＭ Ｉ Ｓ Ｆ Ｅ−Ｔ （Ｑｓ
ｓ”）がオンして、上記放電を行ない、ＭＩＳＦＥＴ（
Ｑｔａ、Ｑ、、Ｘオフさせる。
圧を放電させるためのＭ Ｉ Ｓ Ｆ Ｅ−Ｔ （Ｑｓ
ｓ”）がオンして、上記放電を行ない、ＭＩＳＦＥＴ（
Ｑｔａ、Ｑ、、Ｘオフさせる。
この間、伝送ゲー）ＭＩ ５ＦＥＴ（Ｑｓａ）は、その
制御信号（ＲＡＳ２）がローレベルであることにより、
オフしているので、分圧電圧出力の伝送は禁止されてい
る。また、Ｑｌ６＋Ｑｔｙのゲート電圧のレベルの降下
を防いでいる（Ｑ□を通じて。
制御信号（ＲＡＳ２）がローレベルであることにより、
オフしているので、分圧電圧出力の伝送は禁止されてい
る。また、Ｑｌ６＋Ｑｔｙのゲート電圧のレベルの降下
を防いでいる（Ｑ□を通じて。
レベルが逃げるのを防ぐ）また、ワード線の駆動電圧（
φＸＯＩ ”ＸＯ）は、上記タイミング信号（ＲＡＳ２
）及びアドレス情報（ａｏ 、ａｏ）に同期して立ち上
るため、上記ＭＩＳＦＥＴ（Ｑｔｅ。
φＸＯＩ ”ＸＯ）は、上記タイミング信号（ＲＡＳ２
）及びアドレス情報（ａｏ 、ａｏ）に同期して立ち上
るため、上記ＭＩＳＦＥＴ（Ｑｔｅ。
Ｑ、））を通して直流電流が流れることはなく、このＭ
ＩＳＦＥＴ（Ｑｚ。、Ｑｔｙ）は、ワード線に蓄積され
た電荷の放電電流のみを流すこととなる。
ＩＳＦＥＴ（Ｑｚ。、Ｑｔｙ）は、ワード線に蓄積され
た電荷の放電電流のみを流すこととなる。
次に、ＲＡＳ２信号及びａ。（又はａｏ ）のハイレベ
ルにより、ワード線駆動電圧（φＸＯＩ φＸＯ）のい
ずれかが立ち上るとともに、スローリーク動作を行なわ
せるための分圧出力電圧が、上記ＲＡＳ２信号の立ち上
りで伝送ゲー）ＭＩＳＦＥＴ（Ｑｓｅ）がオンすること
により、上記ＭＩ ５ＦＥＴ（Ｑｓａ−Ｑ、７）のゲー
トに印加される。このゲート電圧を分圧電圧に規定する
ため、アドレス信号（ａＯｐ゛ｉ ）のいずれかのハイ
レベルでＭＩ ５ＦＥＴ（Ｑ、２）又は（Ｑ、。）がオ
ンし、上記クリア・アウト電圧を放電させるためにオン
していたＭＩＳＦ Ｅ Ｔ （Ｑｓｓ ）をオフさせる
。
ルにより、ワード線駆動電圧（φＸＯＩ φＸＯ）のい
ずれかが立ち上るとともに、スローリーク動作を行なわ
せるための分圧出力電圧が、上記ＲＡＳ２信号の立ち上
りで伝送ゲー）ＭＩＳＦＥＴ（Ｑｓｅ）がオンすること
により、上記ＭＩ ５ＦＥＴ（Ｑｓａ−Ｑ、７）のゲー
トに印加される。このゲート電圧を分圧電圧に規定する
ため、アドレス信号（ａＯｐ゛ｉ ）のいずれかのハイ
レベルでＭＩ ５ＦＥＴ（Ｑ、２）又は（Ｑ、。）がオ
ンし、上記クリア・アウト電圧を放電させるためにオン
していたＭＩＳＦ Ｅ Ｔ （Ｑｓｓ ）をオフさせる
。
これにより１Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｑｓａ 、Ｑ
ｔｙ）は、分圧電圧でバイアスされるところのスローリ
ーク電流を流すものとなる。
ｔｙ）は、分圧電圧でバイアスされるところのスローリ
ーク電流を流すものとなる。
この実施例によれば、クリアｅアウト動作とスローリー
ク動作とを時間的に分けて行なうものであるため、それ
ぞれの動作が確実になされ、誤動作防止が確実にできる
。
ク動作とを時間的に分けて行なうものであるため、それ
ぞれの動作が確実になされ、誤動作防止が確実にできる
。
また、特に、スローリーク動作は、クリア・アウト動作
を考慮しなくてよいので、その電流値設定を必要最小値
に抑えることができるため、選択されたワード線駆動電
圧（φｘｏ 又はφｘｏ）と接地線との間に流れる直流
電流値が小さくできるため、低消費電力化が図られる。
を考慮しなくてよいので、その電流値設定を必要最小値
に抑えることができるため、選択されたワード線駆動電
圧（φｘｏ 又はφｘｏ）と接地線との間に流れる直流
電流値が小さくできるため、低消費電力化が図られる。
この発明は、前記実施例に限定されず、例えば、制御回
路１６のＭＩＳＦＥＴ（Ｑｍｍ）をオフさせるための制
御信号（ａＱ、ａｏ）に替え、分圧出力を開側するＲＡ
Ｓ２信号を用いて、スローリーク動作の切り換えを行な
うもの等、タイミングパルスは上述のような動作を可能
とするものであれば何んであっても良い。そして、この
タイミングパルスは、特別のタイミングパルス発生回路
を設けるものであってもよいが、前記実施例回路のよう
にそのメモリシステムに用いられているものを併用する
ことが、回路の簡素化のために好ましい。
路１６のＭＩＳＦＥＴ（Ｑｍｍ）をオフさせるための制
御信号（ａＱ、ａｏ）に替え、分圧出力を開側するＲＡ
Ｓ２信号を用いて、スローリーク動作の切り換えを行な
うもの等、タイミングパルスは上述のような動作を可能
とするものであれば何んであっても良い。そして、この
タイミングパルスは、特別のタイミングパルス発生回路
を設けるものであってもよいが、前記実施例回路のよう
にそのメモリシステムに用いられているものを併用する
ことが、回路の簡素化のために好ましい。
また、ＲＡＭは、上記４にビットのもの他、ワード線が
前記４にピッ）ＲＡＭと同様に制御されるものすべてに
適用できる。
前記４にピッ）ＲＡＭと同様に制御されるものすべてに
適用できる。
第１図はこの発明の一実施例を示す回路図、第２図はそ
の動作を説明するための波形図である。 （１）・・・アドレスデコーダ、１２）・・・電圧供給
回路、（３）・・・ラッチ回路、（４１・・・メモリセ
ル、（５）・・・分圧回路、１６）・・・制御回路。 代理人 弁理士 高 橋 明 失 策 １ 図 “−一一丁１ 第 ２ 図 ％ ｆ
の動作を説明するための波形図である。 （１）・・・アドレスデコーダ、１２）・・・電圧供給
回路、（３）・・・ラッチ回路、（４１・・・メモリセ
ル、（５）・・・分圧回路、１６）・・・制御回路。 代理人 弁理士 高 橋 明 失 策 １ 図 “−一一丁１ 第 ２ 図 ％ ｆ
Claims (1)
- １、デコーダ回路と、デコーダ回路の出力信号により制
御されるＭＩＳＦＥＴを介してワード線に供給されるワ
ード線駆動信号を所定の電位にするラッチ回路とを含む
ことをＩ！＃徴とするＲＡＭ半導によって形成され、選
択されるべきワード線に供給されるワード線駆動信号と
、非選択にされるべきワード線に供給されるワード線駆
動信号とが供給されることを特徴とする特許請求の範囲
第１項記載のＲＡＭ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152907A JPS60121595A (ja) | 1984-07-25 | 1984-07-25 | Ｒａｍ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152907A JPS60121595A (ja) | 1984-07-25 | 1984-07-25 | Ｒａｍ半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52124501A Division JPS6027115B2 (ja) | 1977-10-19 | 1977-10-19 | Ｒａｍ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121595A true JPS60121595A (ja) | 1985-06-29 |
Family
ID=15550743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152907A Pending JPS60121595A (ja) | 1984-07-25 | 1984-07-25 | Ｒａｍ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121595A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147224A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor memory |
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
-
1984
- 1984-07-25 JP JP59152907A patent/JPS60121595A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147224A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor memory |
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
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