JPS6027115B2 - Ｒａｍ半導体集積回路 - Google Patents
Ｒａｍ半導体集積回路Info
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- JPS6027115B2 JPS6027115B2 JP52124501A JP12450177A JPS6027115B2 JP S6027115 B2 JPS6027115 B2 JP S6027115B2 JP 52124501 A JP52124501 A JP 52124501A JP 12450177 A JP12450177 A JP 12450177A JP S6027115 B2 JPS6027115 B2 JP S6027115B2
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- Japan
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- misfet
- circuit
- gate
- word line
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明はＲＡＭ（ランダム・アクセス・メモリ）半導
体集積回路に関し、特に肌ＳＦＥＴ（絶縁ゲート型電界
効果トランジスタ）で構成されたものを対象とする。
体集積回路に関し、特に肌ＳＦＥＴ（絶縁ゲート型電界
効果トランジスタ）で構成されたものを対象とする。
１チップに構成された多数のメモリ・セルのうち、任意
の一つを識別するためのアドレス情報は、行アドレス起
動（ｍｗ−ａｄのｅｓｓ−ｓｔｒｏｂｅ：ＲＡＳ）信号
と、列アドレス起動（ｃｏｌｕｍｎ−ａｄｄｒｅｓｓ−
ｓＶｏ戊：ＣＡＳ）信号とにより起動される。
の一つを識別するためのアドレス情報は、行アドレス起
動（ｍｗ−ａｄのｅｓｓ−ｓｔｒｏｂｅ：ＲＡＳ）信号
と、列アドレス起動（ｃｏｌｕｍｎ−ａｄｄｒｅｓｓ−
ｓＶｏ戊：ＣＡＳ）信号とにより起動される。
このうち、行アドレス起動信号で起動された選択信号で
、特定されるのがワード線であり、このワード線には、
記憶容量に接続されたスイッチングＭＳＦＥＴのゲート
が接続される。
、特定されるのがワード線であり、このワード線には、
記憶容量に接続されたスイッチングＭＳＦＥＴのゲート
が接続される。
そして、このワード線は、その一つが選択されて他は非
選択であるが、この非選択のワード線は、過渡的にフロ
ーテイングレベルであり、クロ・ストーク等の雑音によ
るチャージアップを防止するため、ワード線と接地線と
の間に放電経路（ｎｏｍ服１１ｙｓｌｏｗｌｅａｋ）を
構成するＭＩＳＦＥＴが設けられる。
選択であるが、この非選択のワード線は、過渡的にフロ
ーテイングレベルであり、クロ・ストーク等の雑音によ
るチャージアップを防止するため、ワード線と接地線と
の間に放電経路（ｎｏｍ服１１ｙｓｌｏｗｌｅａｋ）を
構成するＭＩＳＦＥＴが設けられる。
このＭＩＳＦＥＴは、選択されたワード線に対しては、
上記チャージアップ防止の意味はなく、次のアクセス動
作に際してのＩＪセット動作（クリア・アウト）の役割
を果す。なお、このＭＩＳＦＥＴを次サイクル待機時に
オンさせてクリア・アウトのみを行なわせる方式のもの
がある。
上記チャージアップ防止の意味はなく、次のアクセス動
作に際してのＩＪセット動作（クリア・アウト）の役割
を果す。なお、このＭＩＳＦＥＴを次サイクル待機時に
オンさせてクリア・アウトのみを行なわせる方式のもの
がある。
前者の方式にあっては、共通に印加された中間電圧で常
時ワード線と接地間に設けられたＭＳＦＥＴにより、あ
るワード線に対しては、クリア・アウト動作を、他のワ
ード線に対しては誤動作防止のためのノイズによるチャ
ージの放電動作を行なうものであるため、その肌ＳＦＥ
Ｔの制御電圧の設定が困難となり、選択されたワード線
の蓄積情報を保持する必要から、どうしてもクリア・ア
ウト動作が遅れるため、誤動作する塵れがあるという問
題の他、スローリーク電流の設定が必要以上に大きくな
るため消費電力が大きくなる。
時ワード線と接地間に設けられたＭＳＦＥＴにより、あ
るワード線に対しては、クリア・アウト動作を、他のワ
ード線に対しては誤動作防止のためのノイズによるチャ
ージの放電動作を行なうものであるため、その肌ＳＦＥ
Ｔの制御電圧の設定が困難となり、選択されたワード線
の蓄積情報を保持する必要から、どうしてもクリア・ア
ウト動作が遅れるため、誤動作する塵れがあるという問
題の他、スローリーク電流の設定が必要以上に大きくな
るため消費電力が大きくなる。
後者にあっては、クリア・アウト動作は速やかになされ
るので問題はないが、非選択ワード線における雑音等に
よるチャージアップが防止できず、そのため誤動作する
塵れがある。
るので問題はないが、非選択ワード線における雑音等に
よるチャージアップが防止できず、そのため誤動作する
塵れがある。
この発明は、上記問題を解決するためなされたもので、
その目的とするところは、誤動作を防止しつつ、消費電
力の低減を図ったＲＡＭ半導体集積回路を提供するため
なされた。
その目的とするところは、誤動作を防止しつつ、消費電
力の低減を図ったＲＡＭ半導体集積回路を提供するため
なされた。
この発明は、ワード線と接地線との間に設けた肌ＳＦＥ
Ｔの動作として、クリア・アウト動作とスローリーク動
作とを時間的に分割してそれぞれの電流設定の下に行な
わせることとしたものである。
Ｔの動作として、クリア・アウト動作とスローリーク動
作とを時間的に分割してそれぞれの電流設定の下に行な
わせることとしたものである。
以下、実施例により、この発明を具体的に説明する。
第１図は、この発明の一実施例であるＲＡＭ半導体集積
回路の要部を示す回路図である。
回路の要部を示す回路図である。
このＲＡＭは、瓜（４０９６）ビットのものであり、そ
のメモリ・セル４ａ〜４ｂ′は、１トランジスタ型のも
のである。
のメモリ・セル４ａ〜４ｂ′は、１トランジスタ型のも
のである。
そして、後述するように、アドレス情報をＲＡＳ，ＣＡ
Ｓにて、多重化させて入力する１６ピンのものである。
１はアドレスデコーダドライバ回路であり、そのハィレ
ベル（電源電圧側レベル）により、１／３２のワード線
を選択する（同図では、その一つのみを示す）。
Ｓにて、多重化させて入力する１６ピンのものである。
１はアドレスデコーダドライバ回路であり、そのハィレ
ベル（電源電圧側レベル）により、１／３２のワード線
を選択する（同図では、その一つのみを示す）。
このワード線選択出力は、ワ−ド線を駆動するソースフ
オロワＭＩＳＦＥＴＱ２４， Ｑ濁のゲートに印加する
。したがって、２本のワード線が選択されることとなる
が、このソースフオロワＭＩＳＦＥＴＱ２４，Ｑ２５の
ドレイン電圧がワード線駆動用電圧供給回路２により、
一方のみに供聯合されるため、一つのワード線のみが選
択される。これにより、１／６４のワード線選択がなさ
れる。上記電圧供給回路２は、アドレス情報父，ａｏに
より、二つのうちの一つのワード線を選択するためのワ
ード線駆動用電圧Ｊｘｏ， ？ｘｏを形成する。すなわ
ち、ＭＩＳＦＥＴＱ３を介して得られた電圧◇ｘを、ア
ドレス情報体，ａｏにより相補的に動作するィンバータ
回路Ｑ，Ｑ及びＱ，ｏ，Ｑ，．の出力で制御されるＭＩ
ＳＦＥＴＱ，２又はＱ，３により相補的に取り出して、
上誌駆動電圧０．ｏ，ぐｘｏを得るものである。そして
、電圧供給回路２におけるコンデンサＣ，〜Ｃ３及びソ
ースフオロワＭＩＳＦＥＴＱ２４，Ｑるに設けられたコ
ンデンサＣ４，ちは、プートフトラツプ用コンデンサで
あり、ＭＩＳＦＥＴのゲート・ソース間のしきし、値電
圧による電圧ロスを防ぐために設けられたものである。
オロワＭＩＳＦＥＴＱ２４， Ｑ濁のゲートに印加する
。したがって、２本のワード線が選択されることとなる
が、このソースフオロワＭＩＳＦＥＴＱ２４，Ｑ２５の
ドレイン電圧がワード線駆動用電圧供給回路２により、
一方のみに供聯合されるため、一つのワード線のみが選
択される。これにより、１／６４のワード線選択がなさ
れる。上記電圧供給回路２は、アドレス情報父，ａｏに
より、二つのうちの一つのワード線を選択するためのワ
ード線駆動用電圧Ｊｘｏ， ？ｘｏを形成する。すなわ
ち、ＭＩＳＦＥＴＱ３を介して得られた電圧◇ｘを、ア
ドレス情報体，ａｏにより相補的に動作するィンバータ
回路Ｑ，Ｑ及びＱ，ｏ，Ｑ，．の出力で制御されるＭＩ
ＳＦＥＴＱ，２又はＱ，３により相補的に取り出して、
上誌駆動電圧０．ｏ，ぐｘｏを得るものである。そして
、電圧供給回路２におけるコンデンサＣ，〜Ｃ３及びソ
ースフオロワＭＩＳＦＥＴＱ２４，Ｑるに設けられたコ
ンデンサＣ４，ちは、プートフトラツプ用コンデンサで
あり、ＭＩＳＦＥＴのゲート・ソース間のしきし、値電
圧による電圧ロスを防ぐために設けられたものである。
また、デコーダ回路１と、ソースフオロワ肌ＳＦＥＴＱ
物Ｑ２５のゲートとの間に設けた伝送ゲートＭＩＳＦＥ
ＴＱ２ｏ，Ｑａは、上記プートフトラツプ効果による逆
流防止のために設けられたものであり、一方向性素子と
して作用をする。
物Ｑ２５のゲートとの間に設けた伝送ゲートＭＩＳＦＥ
ＴＱ２ｏ，Ｑａは、上記プートフトラツプ効果による逆
流防止のために設けられたものであり、一方向性素子と
して作用をする。
このため、そのゲートには、ＭＩＳＦＥＴＱ２２，Ｑ２
３による分圧回路で形成されたバイアス電圧が印加され
ている。３は、電圧信号Ｊ洲 ◇ｘｏが相補的に選択さ
れることに着目し、非選択時のレベルがフローティング
になることを防止するためのラツチ回路である。
３による分圧回路で形成されたバイアス電圧が印加され
ている。３は、電圧信号Ｊ洲 ◇ｘｏが相補的に選択さ
れることに着目し、非選択時のレベルがフローティング
になることを防止するためのラツチ回路である。
すなわち、／・ィレベルとなった一方の電圧信号で他方
の信号ラインを接地蟹位に固定することにより、カップ
リングノイズ等による非選択ラインのチャージアップを
防止するものである。この回路により、３Ｚ本の非選択
ワード線に対する雑音防止対策がなされる。各ワード線
と接地線との間に設けられた ＭＳＦＥＴＱ２６，Ｑ２７は、選択された電圧信号線■
ｘｏ又はぐｘｏに接続された方の３２本のワード線にお
ける前記スローリーク及びクリア・アウト動作を行なわ
せるためのものであり、そのゲートを共通として、クリ
ア・アウト動作を制御する制御回路６及びスローリーク
動作を制御する分圧回路５の出力が印加される。
の信号ラインを接地蟹位に固定することにより、カップ
リングノイズ等による非選択ラインのチャージアップを
防止するものである。この回路により、３Ｚ本の非選択
ワード線に対する雑音防止対策がなされる。各ワード線
と接地線との間に設けられた ＭＳＦＥＴＱ２６，Ｑ２７は、選択された電圧信号線■
ｘｏ又はぐｘｏに接続された方の３２本のワード線にお
ける前記スローリーク及びクリア・アウト動作を行なわ
せるためのものであり、そのゲートを共通として、クリ
ア・アウト動作を制御する制御回路６及びスローリーク
動作を制御する分圧回路５の出力が印加される。
これら２つの動作を必要とするタイミングに合せて、時
分割方式で行なわせるため、分圧出力は、伝送ゲートＭ
ＩＳＦＥＴＱ３６を介して上記ＭＩＳＦＥＴＱ６，Ｑ幻
のゲートに印加するようにするとともに、一方、クリア
・アウト働作を制御する制御回路６は、ＭＩＳＦＥＴＱ
２を介して上記ＭＩＳＦＥＴＱ２６，Ｑ幻のゲート容量
をチャージアップした電荷を速やかにＭＩＳＦＥＴＱ２
３で放電させた後、このＭＩＳＦＥＴＱ３３をオフとし
て、上記肌ＳＦＥＴＱ２６，Ｑ２７のゲート電圧がスロ
ーリーク動作のためのバイアス電圧（分圧回路の出力電
圧）に規定されるように配慮されている。これらの動作
は、第２図に示す波形図を参照して、具体的に説明する
。
分割方式で行なわせるため、分圧出力は、伝送ゲートＭ
ＩＳＦＥＴＱ３６を介して上記ＭＩＳＦＥＴＱ６，Ｑ幻
のゲートに印加するようにするとともに、一方、クリア
・アウト働作を制御する制御回路６は、ＭＩＳＦＥＴＱ
２を介して上記ＭＩＳＦＥＴＱ２６，Ｑ幻のゲート容量
をチャージアップした電荷を速やかにＭＩＳＦＥＴＱ２
３で放電させた後、このＭＩＳＦＥＴＱ３３をオフとし
て、上記肌ＳＦＥＴＱ２６，Ｑ２７のゲート電圧がスロ
ーリーク動作のためのバイアス電圧（分圧回路の出力電
圧）に規定されるように配慮されている。これらの動作
は、第２図に示す波形図を参照して、具体的に説明する
。
同図において、ＲＡＳ，ＣＡＳ，Ａｄ及びＷ／Ｒ信号は
、各部から印加されるＴＴＬレベルの制御信号であり、
この動作は、リード・モディファイ・ライト・サイクル
を指示するものである。
、各部から印加されるＴＴＬレベルの制御信号であり、
この動作は、リード・モディファイ・ライト・サイクル
を指示するものである。
Ｒへ ＲＡＳ１，ＲＡＳ２及びも，ａｏ は、ＭＯＳレ
ベルの信号であり、上記虫ＡＳ信号に基づいて、ＲＡ，
ＲＡＳＩ及びＲＡＳ２信号が形成され、ろａ。
ベルの信号であり、上記虫ＡＳ信号に基づいて、ＲＡ，
ＲＡＳＩ及びＲＡＳ２信号が形成され、ろａ。
は、多重化されて入力されたアドレス情報のうち、時分
割で読み込まれた行アドレス情報のマット振り分け０ｘ
ｏ，◇ｘｏ用の起動信号である。なＲＡＳ２を用いてい
るが、単に逆相の信号であるので省略するものである。
このメモリチップがスタンバイ時、ＲＡ信号のハイレベ
ルにより、ＭＩＳＦＥＴＱ礎がオンし、ワード線と接地
線との間に設けられたＭＩＳＦＥＴＱ２６，Ｑ２７のゲ
ート電圧Ｖｃを略電源電圧ＶＤｏレベルとし、このＭＩ
ＳＦＥＴＱ２６，Ｑ２７を飽和領域でオンさせるため、
前の動作により選択されたワード線のクリア・アウト動
作を速やかに行なうことができる。
割で読み込まれた行アドレス情報のマット振り分け０ｘ
ｏ，◇ｘｏ用の起動信号である。なＲＡＳ２を用いてい
るが、単に逆相の信号であるので省略するものである。
このメモリチップがスタンバイ時、ＲＡ信号のハイレベ
ルにより、ＭＩＳＦＥＴＱ礎がオンし、ワード線と接地
線との間に設けられたＭＩＳＦＥＴＱ２６，Ｑ２７のゲ
ート電圧Ｖｃを略電源電圧ＶＤｏレベルとし、このＭＩ
ＳＦＥＴＱ２６，Ｑ２７を飽和領域でオンさせるため、
前の動作により選択されたワード線のクリア・アウト動
作を速やかに行なうことができる。
次に、チップ選択時は、行起動信号ＲＡＳの反転で、ま
ずＲＡがローレベルとなり、上記ＭＩＳＦＥＴＱ３２を
オフさせるとともに、略同時に立ち上るＲＡＳＩ信号の
ハィレベルで肌ＳＦＥＴＱ３７がオンし、このＭＩＳＦ
ＥＴＱ３７のオンにより上記ＭＩＳＦＥＴＱ２６，Ｑ２
７のゲート容量にチャージアップされた上記高電圧を放
鰭させるための肌ＳＦＥＴＱ３３がオンして、上記放電
を行ない、ＭＩＳＦＥＴＱ２６，Ｑ２７をオフさせる。
ずＲＡがローレベルとなり、上記ＭＩＳＦＥＴＱ３２を
オフさせるとともに、略同時に立ち上るＲＡＳＩ信号の
ハィレベルで肌ＳＦＥＴＱ３７がオンし、このＭＩＳＦ
ＥＴＱ３７のオンにより上記ＭＩＳＦＥＴＱ２６，Ｑ２
７のゲート容量にチャージアップされた上記高電圧を放
鰭させるための肌ＳＦＥＴＱ３３がオンして、上記放電
を行ない、ＭＩＳＦＥＴＱ２６，Ｑ２７をオフさせる。
この間、伝送ゲートＭＩＳＦＥＴＱ３６は、その制御信
号ＲＡＳ２がローレベルであることにより、オフしてい
るので、分圧電圧出力の伝送は禁止されている。また、
Ｑ側Ｑ２７のゲート電圧のレベルの降下を防いでいる（
Ｑ３５を通じて、レベルが逃げるのを防ぐ）また、ワー
ド線の駆動電圧◇ｘｏ，ぐｘｏは、上記タイミング信号
ＲＡＳ２及びアドレス情報も，ａｏに同期して立ち上る
ため、上記ＭＩＳＦＥＴＱ２６，Ｑ２７を通して直流電
流が流れることはなく、このＭＩＳＦＥＴＱ蟹，Ｑ２７
は、ワード線に蓄積された電荷の放電鷺流のみを流すこ
ととなる。次に、ＲＡＳ２信号及びも（又はａｏ ）の
ハイレベルにより、ワード線駆動電圧Ｊｘｏ， ◇ｘｏ
のいずれかが立ち上るとともに、スローリーク動作を行
なわせるための分圧出力母圧が、上記ＲＡＳ２信号の立
ち上りで伝送ゲートＭＩＳＦＥＴＱ粉がオンすることに
より、上記ＭＩＳＦＥＴＱ凶，Ｑ２７のゲートに印加さ
れる。
号ＲＡＳ２がローレベルであることにより、オフしてい
るので、分圧電圧出力の伝送は禁止されている。また、
Ｑ側Ｑ２７のゲート電圧のレベルの降下を防いでいる（
Ｑ３５を通じて、レベルが逃げるのを防ぐ）また、ワー
ド線の駆動電圧◇ｘｏ，ぐｘｏは、上記タイミング信号
ＲＡＳ２及びアドレス情報も，ａｏに同期して立ち上る
ため、上記ＭＩＳＦＥＴＱ２６，Ｑ２７を通して直流電
流が流れることはなく、このＭＩＳＦＥＴＱ蟹，Ｑ２７
は、ワード線に蓄積された電荷の放電鷺流のみを流すこ
ととなる。次に、ＲＡＳ２信号及びも（又はａｏ ）の
ハイレベルにより、ワード線駆動電圧Ｊｘｏ， ◇ｘｏ
のいずれかが立ち上るとともに、スローリーク動作を行
なわせるための分圧出力母圧が、上記ＲＡＳ２信号の立
ち上りで伝送ゲートＭＩＳＦＥＴＱ粉がオンすることに
より、上記ＭＩＳＦＥＴＱ凶，Ｑ２７のゲートに印加さ
れる。
このゲート電圧を分圧電圧に規定するため、アドレス信
号も ａｏ のいずれかのハイレベルでＭＩＳＦＥＴＱ
蟹又はＱ９がオンし、上記クリア・アウト電圧を放電さ
せるためにオンしていた肌ＳＦＥＴＱ３３をオフさせる
。これにより、ＭＩＳＦＥＴＱ磯，Ｑ２７は、分圧電圧
でバイアスされるところのスローリーク電流を流すもの
となる。
号も ａｏ のいずれかのハイレベルでＭＩＳＦＥＴＱ
蟹又はＱ９がオンし、上記クリア・アウト電圧を放電さ
せるためにオンしていた肌ＳＦＥＴＱ３３をオフさせる
。これにより、ＭＩＳＦＥＴＱ磯，Ｑ２７は、分圧電圧
でバイアスされるところのスローリーク電流を流すもの
となる。
この実施例によれば、クリア・アウト動作とスローリー
ク動作とを時間的に行なうものであるため、それぞれの
動作が確実になされ、誤動作防止が確実にできる。
ク動作とを時間的に行なうものであるため、それぞれの
動作が確実になされ、誤動作防止が確実にできる。
また、特に、スローリーク動作は、クリア・アウト動作
を考慮しなくてよいので、その電流値設定を必要最小値
に抑えることができるため、選択されたワード線駆動電
圧０ｘｏ又はぐｘｏと接地線との間に流れる直流電流値
が小さくできるため、低消費電力化が図られる。
を考慮しなくてよいので、その電流値設定を必要最小値
に抑えることができるため、選択されたワード線駆動電
圧０ｘｏ又はぐｘｏと接地線との間に流れる直流電流値
が小さくできるため、低消費電力化が図られる。
この発明は、前記実施例に限定されず、例えば、制御回
路１６のＭＩＳＦＥＴＱ概をオフさせるための制御信号
〜 ａｏに替え、分圧出力を制御するＲＡＳ２信号を用
いて、スローリーク動作の切り換えを行なうもの等、タ
イミングパルスは上述のような動作を可能とするもので
あれば何んであっても良い。
路１６のＭＩＳＦＥＴＱ概をオフさせるための制御信号
〜 ａｏに替え、分圧出力を制御するＲＡＳ２信号を用
いて、スローリーク動作の切り換えを行なうもの等、タ
イミングパルスは上述のような動作を可能とするもので
あれば何んであっても良い。
そして、このタイミングパルスは、特別のタイミングパ
ルス発生回路を設けるものであってもよいが、前記実施
例回路のようにそのメモリシステムに用いられているも
のを併用することが、回路の簡素化のために好ましい。
また、ＲＡＭは、上記４Ｋビットのもの他、ワード線が
前記４ＫビットＲＡＭと同様に制御されるものすべてに
適用できる。
ルス発生回路を設けるものであってもよいが、前記実施
例回路のようにそのメモリシステムに用いられているも
のを併用することが、回路の簡素化のために好ましい。
また、ＲＡＭは、上記４Ｋビットのもの他、ワード線が
前記４ＫビットＲＡＭと同様に制御されるものすべてに
適用できる。
第１図はこの発明の一実施例を示す回路図、第２図はそ
の動作を説明するための波形図である。 １……アドレスデコーダ、２…・・・電圧供給回路、３
・・・・・・ラツチ回路、４・・・・・・メモリセル、
５・・・・・・分圧回路、６……制御回路。 菊ー図 素ｚ図
の動作を説明するための波形図である。 １……アドレスデコーダ、２…・・・電圧供給回路、３
・・・・・・ラツチ回路、４・・・・・・メモリセル、
５・・・・・・分圧回路、６……制御回路。 菊ー図 素ｚ図
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、ワード線のそれぞれに結合され
たメモリセルと、上記ワード線のそれぞれと接地線との
間に設けられたＭＩＳＦＥＴと、非選択期間、上記ＭＩ
ＳＦＥＴのゲートに第１電圧を供給し、選択期間、上記
ＭＩＳＦＥＴのゲートに上記第１電圧の絶対値よりも低
い電圧を有する第２電圧を供給するバイアス回路を含む
ことを特徴とするＲＡＭ半導体集積回路。 ２ 上記バイアス回路は、選択期間であつて、上記複数
のワード線から所定のワード線が選択された後、上記第
２電圧を上記ＭＩＳＦＥＴのゲートに供給するようにさ
れていることを特徴とする特許請求の範囲第１項記載の
ＲＡＭ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124501A JPS6027115B2 (ja) | 1977-10-19 | 1977-10-19 | Ｒａｍ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124501A JPS6027115B2 (ja) | 1977-10-19 | 1977-10-19 | Ｒａｍ半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152907A Division JPS60121595A (ja) | 1984-07-25 | 1984-07-25 | Ｒａｍ半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5458321A JPS5458321A (en) | 1979-05-11 |
| JPS6027115B2 true JPS6027115B2 (ja) | 1985-06-27 |
Family
ID=14887043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52124501A Expired JPS6027115B2 (ja) | 1977-10-19 | 1977-10-19 | Ｒａｍ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027115B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198605U (ja) * | 1987-06-12 | 1988-12-21 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750385A (en) * | 1980-09-10 | 1982-03-24 | Nec Corp | Semiconductor device |
| JPS5835792A (ja) * | 1981-08-24 | 1983-03-02 | Hitachi Ltd | ダイナミツク型ｍｉｓｒａｍ |
| JPS5948890A (ja) * | 1982-09-10 | 1984-03-21 | Nec Corp | メモリ回路 |
| JPS5960794A (ja) * | 1982-09-29 | 1984-04-06 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS5979488A (ja) * | 1982-10-28 | 1984-05-08 | Nec Corp | Ｍｏｓメモリ回路 |
| JPS63171494A (ja) * | 1987-02-20 | 1988-07-15 | Toshiba Corp | アドレス選択回路 |
| JPH02223095A (ja) * | 1988-11-17 | 1990-09-05 | Nec Corp | 半導体回路 |
| JP2737293B2 (ja) * | 1989-08-30 | 1998-04-08 | 日本電気株式会社 | Ｍｏｓ型半導体記憶装置 |
| JP2687829B2 (ja) * | 1992-12-21 | 1997-12-08 | 松下電器産業株式会社 | メモリ及びメモリ作成方式 |
-
1977
- 1977-10-19 JP JP52124501A patent/JPS6027115B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198605U (ja) * | 1987-06-12 | 1988-12-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5458321A (en) | 1979-05-11 |
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