JPH02223095A - 半導体回路 - Google Patents
半導体回路Info
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- JPH02223095A JPH02223095A JP63291330A JP29133088A JPH02223095A JP H02223095 A JPH02223095 A JP H02223095A JP 63291330 A JP63291330 A JP 63291330A JP 29133088 A JP29133088 A JP 29133088A JP H02223095 A JPH02223095 A JP H02223095A
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- decoder
- signal
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 18
- 208000014342 histiocytosis-lymphadenopathy plus syndrome Diseases 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000005669 field effect Effects 0.000 description 7
- 230000004913 activation Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳメモリデバイス等の周辺回路で使用され
る半導体回路に関する。
る半導体回路に関する。
従来のかかる半導体回路は、ＭＯＳメモリデバイス等の
周辺回路で使用されており、特にクロックジェネレータ
等からの信号を受信してメモリセルアレイのデイジット
線を駆動するためのクロック信号を発生させる回路とし
て用いられている。
周辺回路で使用されており、特にクロックジェネレータ
等からの信号を受信してメモリセルアレイのデイジット
線を駆動するためのクロック信号を発生させる回路とし
て用いられている。
第５図はかかる従来の一例を説明するための半導体回路
のブロック図である。
のブロック図である。
第５図に示すように、信号発生回路１は活性化信号Φｌ
とプリチャージ信号Φ、およびアドレスロジックを取る
ためのアドレス信号Ａｔ、Ａｔを入力としてΦ。工ｔを
出力する回路であり、また２および３は共にプリチャー
ジ信号Φ、およびアドレス信号Ａｏ〜Ａｊ、Ａｏ〜Ａｊ
を入力してΦ。
とプリチャージ信号Φ、およびアドレスロジックを取る
ためのアドレス信号Ａｔ、Ａｔを入力としてΦ。工ｔを
出力する回路であり、また２および３は共にプリチャー
ジ信号Φ、およびアドレス信号Ａｏ〜Ａｊ、Ａｏ〜Ａｊ
を入力してΦ。
を出力するＮＯＲ型デコーダー回路である。以下、第一
のＮＯＲ型デコーダー回路２は選択されたデコーダーで
あり、第二のＮＯＲ型デコーダー回路３は非選択のデコ
ーダーとする。
のＮＯＲ型デコーダー回路２は選択されたデコーダーで
あり、第二のＮＯＲ型デコーダー回路３は非選択のデコ
ーダーとする。
まず、活性化時に入力信号Φ１は“ハイ”となり、プリ
チャージ信号Φ、は“ロウ”となる。また、信号発生回
路ｌにおいてはアドレスロジックを取っているなめＡｉ
又はＡｉが“ハイ”になリ、入力信号が“ハイ”となっ
た場合、出力信号Φ。、は“ハイ”となる。
チャージ信号Φ、は“ロウ”となる。また、信号発生回
路ｌにおいてはアドレスロジックを取っているなめＡｉ
又はＡｉが“ハイ”になリ、入力信号が“ハイ”となっ
た場合、出力信号Φ。、は“ハイ”となる。
次に、信号発生回路１の出力信号Φ。１．が“ハイ”に
なった時点では、一般にＮＯＲ型デコーダーは選択され
ており、第一のＮＯＲ型デコーダー回路２の出力信号Φ
、は“ハイ”となり、第二のＮＯＲ型デコーダー回路３
の出力信号Φ、は“ロウ“どなっている、従って、トラ
ンジスタＱ２２は“オフ″となり、トランジスタＱ２３
は“オン″の状態となっている。このため、出力信号Φ
。ｕｔ ｒは“ハイ”となり、出力信号Φ。。ｔ■は“
ロウ”の状態となる。
なった時点では、一般にＮＯＲ型デコーダーは選択され
ており、第一のＮＯＲ型デコーダー回路２の出力信号Φ
、は“ハイ”となり、第二のＮＯＲ型デコーダー回路３
の出力信号Φ、は“ロウ“どなっている、従って、トラ
ンジスタＱ２２は“オフ″となり、トランジスタＱ２３
は“オン″の状態となっている。このため、出力信号Φ
。ｕｔ ｒは“ハイ”となり、出力信号Φ。。ｔ■は“
ロウ”の状態となる。
第６図は第５図に示す半導体回路内部の信号波形図であ
る。
る。
第６図に示すように、従来は信号発生回路１の出力Φ。
、ｔが“ハイ”になっても、ＮＯＲ型デコーダー回路２
．３の内部の抵抗成分および容量成分あるいはＮＯＲ節
点を放電する導通トランジスタの数の影響により、共に
出力クロックΦ。ｕｔ ＩおよびΦ。１■が“ハイ”状
態になってしまうことを表わしている。
．３の内部の抵抗成分および容量成分あるいはＮＯＲ節
点を放電する導通トランジスタの数の影響により、共に
出力クロックΦ。ｕｔ ＩおよびΦ。１■が“ハイ”状
態になってしまうことを表わしている。
上述した従来の半導体回路では、ＮＯＲ型デコーダー回
路の内部の抵抗成分や容量成分及びＮＯＲ節点を放電す
る導通トランジスタの数の影響により、信号発生回路の
出力信号（Φ。ｕｔ ）が“ハイ”レベルとなる時点に
おいても、前記ＮＯＲ型デコーダーが決着していないな
めに、非選択のデコーダーに接続されるトランジスタ（
Ｑ２２）が“オン“してしまい、信号発生回路からの出
力クロック（Φ。□■及びΦ。ｕｔ■）が同時に選択さ
れてしまうという欠点がある。
路の内部の抵抗成分や容量成分及びＮＯＲ節点を放電す
る導通トランジスタの数の影響により、信号発生回路の
出力信号（Φ。ｕｔ ）が“ハイ”レベルとなる時点に
おいても、前記ＮＯＲ型デコーダーが決着していないな
めに、非選択のデコーダーに接続されるトランジスタ（
Ｑ２２）が“オン“してしまい、信号発生回路からの出
力クロック（Φ。□■及びΦ。ｕｔ■）が同時に選択さ
れてしまうという欠点がある。
本発明の目的は、かかる二つの出力クロックが同時に選
択されるようなマルチ選択を防止することのできる半導
体回路を提供することにある。
択されるようなマルチ選択を防止することのできる半導
体回路を提供することにある。
本発明の半導体回路は、信号発生回路と複数のＮＯＲ型
デコーダー回路とを有する半導体回路において、前記Ｎ
ＯＲ型デコーダー回路と同一形式のＮＯＲ型ダミーデコ
ーダー回路と、前記ダミーデコーダー回路の出力に基づ
きデコード信号の発生を制御する手段とを有して構成さ
れる。
デコーダー回路とを有する半導体回路において、前記Ｎ
ＯＲ型デコーダー回路と同一形式のＮＯＲ型ダミーデコ
ーダー回路と、前記ダミーデコーダー回路の出力に基づ
きデコード信号の発生を制御する手段とを有して構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体回路
のブロック回路図、第２図は第１図に示す半導体回路内
部の信号波形図である。
のブロック回路図、第２図は第１図に示す半導体回路内
部の信号波形図である。
第１図および第２図に示すように、本実施例は第５図で
説明した従来例と同様の信号発生回路１、第一のＮＯＲ
型デコーダー回路−２および第二のＮＯＲ型デコーダー
回路３を有する他に、Ｎ。
説明した従来例と同様の信号発生回路１、第一のＮＯＲ
型デコーダー回路−２および第二のＮＯＲ型デコーダー
回路３を有する他に、Ｎ。
Ｒ型ダミーデコーダー４と、このＮＯＲ型ダミーデコー
ダー４の出力信号ΦＤをゲートに供給し且つソースを接
地電極に接続するとともにドレインを信号発生回路１の
出力側（Φ。ｕｔ ）に接続したトランジスタＱ目とを
有している。すなわち、ＮＯＲデコーダー２．３が決着
するまでＮＯＲ型ダミーデコーダー４からトランジスタ
Ｑｌｌを“オン”させ、信号発生回路１の出力信号（Φ
。ｕｔ ）が“ハイ”にならないようにしている。
ダー４の出力信号ΦＤをゲートに供給し且つソースを接
地電極に接続するとともにドレインを信号発生回路１の
出力側（Φ。ｕｔ ）に接続したトランジスタＱ目とを
有している。すなわち、ＮＯＲデコーダー２．３が決着
するまでＮＯＲ型ダミーデコーダー４からトランジスタ
Ｑｌｌを“オン”させ、信号発生回路１の出力信号（Φ
。ｕｔ ）が“ハイ”にならないようにしている。
以下、かかる半導体回路をより詳細に説明する。
すなわち、上述した半導体回路は、互いに相補な信号Φ
１．Φ、（ｏ、）及びアドレス信号Ａｔ、Ａｔを入力信
号としΦ。工ｔを出力信号とする信号発生回路１と、ア
ドレス信号Ａｏ−Ａｊ。
１．Φ、（ｏ、）及びアドレス信号Ａｔ、Ａｔを入力信
号としΦ。工ｔを出力信号とする信号発生回路１と、ア
ドレス信号Ａｏ−Ａｊ。
Ａｏ〜Ａ丁を入力信号とする選択されたＮＯＲ型力信号
としΦＤを出力信号とするＮＯＲ型ダミーデコーダー回
路４と、信号発生回路１の出力Φ。ｕｔにドレイン電極
を接続し且つソース電極を接地電位にするとともにゲー
トにＮＯＲ型ダミーデコーダー回路４の出力信号ΦＤを
供給する電界効果トランジスタＱｌｌと、信号発生回路
１の出力Φ。ｕｔをソースフォロワ−にしてゲート電位
にＮＯＲ型デコーダー２の出力信号Φ、を供給する電界
効果トランジスタＱ１３と、信号発生回路１の出力信号
Φ。□をソースフォロワ−にしてゲート電位にＮＯＲ型
デコーダー３の出力信号Φ８を供給する電界効果トラン
ジスタＱ１２とを有し、Ｎ。
としΦＤを出力信号とするＮＯＲ型ダミーデコーダー回
路４と、信号発生回路１の出力Φ。ｕｔにドレイン電極
を接続し且つソース電極を接地電位にするとともにゲー
トにＮＯＲ型ダミーデコーダー回路４の出力信号ΦＤを
供給する電界効果トランジスタＱｌｌと、信号発生回路
１の出力Φ。ｕｔをソースフォロワ−にしてゲート電位
にＮＯＲ型デコーダー２の出力信号Φ、を供給する電界
効果トランジスタＱ１３と、信号発生回路１の出力信号
Φ。□をソースフォロワ−にしてゲート電位にＮＯＲ型
デコーダー３の出力信号Φ８を供給する電界効果トラン
ジスタＱ１２とを有し、Ｎ。
Ｒ型デコーダー３の出力信号ΦＮが完全に“ロウ′°に
なるまでの間、電界効果トランジスタＱｌ。
なるまでの間、電界効果トランジスタＱｌ。
のゲートに入力する信号ΦＤを“ハイ”レベルにしてト
ランジスタＱ＋１を“オン”させるようにしている。
ランジスタＱ＋１を“オン”させるようにしている。
上述した信号発生回路１における入力信号Φ１は活性化
信号であり、また入力信号Φ、はプリチャージ信号であ
る。この信号発生回路１内では、アドレス信号Ａｔ〜Ｔ
「によりアドレスロジックを取っているため、入力信号
Φ１が“ハイ°°となり、且つアドレス入力信号Ａｔ又
４ｄＡｉが“ハイ°′となった時点で出力信号Φ。１．
は゛ハイ”となる。通常は出力信号Φ。、が“ハイ″と
なった時点において、ＮＯＲ型デコーダー２．３は決着
しており、したがってデコーダー出力Φ、は“ハイ”
ΦＮは“ロウ°°となっている。しかし、ＮＯＲ型デコ
ーダー２，３内の抵抗成分や容量成分あるいはＮＯＨの
節点を引き抜くためのトランジスタ数の影響により、Ｎ
ＯＲ型デコーダー２゜３が決着していない場合がある。
信号であり、また入力信号Φ、はプリチャージ信号であ
る。この信号発生回路１内では、アドレス信号Ａｔ〜Ｔ
「によりアドレスロジックを取っているため、入力信号
Φ１が“ハイ°°となり、且つアドレス入力信号Ａｔ又
４ｄＡｉが“ハイ°′となった時点で出力信号Φ。１．
は゛ハイ”となる。通常は出力信号Φ。、が“ハイ″と
なった時点において、ＮＯＲ型デコーダー２．３は決着
しており、したがってデコーダー出力Φ、は“ハイ”
ΦＮは“ロウ°°となっている。しかし、ＮＯＲ型デコ
ーダー２，３内の抵抗成分や容量成分あるいはＮＯＨの
節点を引き抜くためのトランジスタ数の影響により、Ｎ
ＯＲ型デコーダー２゜３が決着していない場合がある。
かかるＮＯＲ型デコーダー２．３が決着していないとき
、本実施例のＮＯＲ型ダミーデコーダー回路４に上記の
最悪の条件を入れる（設定する）ことによって、ＮＯＲ
型ダミーデコーダー回路４が決着した時点において、全
てのデコーダーが決着したものとみなすことができる。
、本実施例のＮＯＲ型ダミーデコーダー回路４に上記の
最悪の条件を入れる（設定する）ことによって、ＮＯＲ
型ダミーデコーダー回路４が決着した時点において、全
てのデコーダーが決着したものとみなすことができる。
すなわち、信号発生回路１の出力Φ。ｕｔが“ハイ”と
なった時点で且つＮＯＲ型デコーダー２および３の決着
がついていない場合は、ダミーデコーダー４の出力であ
る信号ΦＤが“ハイ”になっているため、トランジスタ
Ｑｓｔが“オン”したままで出力信号Φ。ｕｔが“ロウ
”の状態を保つ。しかる後、ＮＯＲ型デコーダー２．３
が決着すると、選択デコーダー２の出力信号Φ、は“ハ
イ°′となり、非選択デコーダー３の出力信号ΦＮ及び
ＮＯＲ型ダミーデコーダー４の出力信号ΦＤは共に“ロ
ウパになり、またトランジスタＱ１を及びＱ１２は“オ
フ” トランジスタＱ１３は“オン”となり、Φｏｕｔ
ｎが“ハイ”となる。従って、出力信号Φ。１工及び
Φ。、■が同時に選択されて“ハイ”になってしまうと
いう危険がなくなる。このことは、第２図に示す各信号
波形のうち、Φ。１およびΦ。、■とΦ。、■を参照す
れば明らかである。
なった時点で且つＮＯＲ型デコーダー２および３の決着
がついていない場合は、ダミーデコーダー４の出力であ
る信号ΦＤが“ハイ”になっているため、トランジスタ
Ｑｓｔが“オン”したままで出力信号Φ。ｕｔが“ロウ
”の状態を保つ。しかる後、ＮＯＲ型デコーダー２．３
が決着すると、選択デコーダー２の出力信号Φ、は“ハ
イ°′となり、非選択デコーダー３の出力信号ΦＮ及び
ＮＯＲ型ダミーデコーダー４の出力信号ΦＤは共に“ロ
ウパになり、またトランジスタＱ１を及びＱ１２は“オ
フ” トランジスタＱ１３は“オン”となり、Φｏｕｔ
ｎが“ハイ”となる。従って、出力信号Φ。１工及び
Φ。、■が同時に選択されて“ハイ”になってしまうと
いう危険がなくなる。このことは、第２図に示す各信号
波形のうち、Φ。１およびΦ。、■とΦ。、■を参照す
れば明らかである。
第３図および第４図はそれぞれ第１図に示す信号発生回
路およびＮＯＲ型ダミーデコーダー回路の具体的回路図
である。
路およびＮＯＲ型ダミーデコーダー回路の具体的回路図
である。
第３図に示すように、信号発生回路１は電界効果トラン
ジスタおよび容量素子をもって構成され、出力側に電界
効果トランジスタＱｓｔが接続されている。
ジスタおよび容量素子をもって構成され、出力側に電界
効果トランジスタＱｓｔが接続されている。
また、第４図に示すように、ＮＯＲ型ダミーデコーダー
回路４は電界効果トランジスタや抵抗素子および容量素
子をもって構成され、出力Φ。により第３図に示すトラ
ンジスタＱｌｌのゲートを制御している。
回路４は電界効果トランジスタや抵抗素子および容量素
子をもって構成され、出力Φ。により第３図に示すトラ
ンジスタＱｌｌのゲートを制御している。
以上説明したように、本発明の半導体回路はＮＯＲ型デ
コーダーの引き抜きを悪化させる要因としての抵抗成分
、容量成分をＮＯＲ型デコーダーと同一にしたＮＯＲ型
ダミーデコーダーと、ＮＯＲ型ダミーデコーダーの出力
信号ΦＤをゲートに供給し且つソースを接地電位に保つ
とともにトレインを信号発生回路の出力側（Φ。ｕｔ
）に接続したトランジスタとを追加することにより、Ｎ
ＯＲ型デコーダーが決着するまで信号発生回路の出力信
号Φ。１が“ハイ”となるのを防ぐことが可能となり、
Φ。ｕｔ Ｉ及びΦ。ｕｔ ＩＩを同時にマルチ選択す
るのを防止することができるという効果がある。
コーダーの引き抜きを悪化させる要因としての抵抗成分
、容量成分をＮＯＲ型デコーダーと同一にしたＮＯＲ型
ダミーデコーダーと、ＮＯＲ型ダミーデコーダーの出力
信号ΦＤをゲートに供給し且つソースを接地電位に保つ
とともにトレインを信号発生回路の出力側（Φ。ｕｔ
）に接続したトランジスタとを追加することにより、Ｎ
ＯＲ型デコーダーが決着するまで信号発生回路の出力信
号Φ。１が“ハイ”となるのを防ぐことが可能となり、
Φ。ｕｔ Ｉ及びΦ。ｕｔ ＩＩを同時にマルチ選択す
るのを防止することができるという効果がある。
第１図は本発明の一実施例を説明するための半導体回路
のブロック回路図、第２図は第１図に示す半導体回路内
部の信号波形図、第３図および第４図はそれぞれ第１図
に示す信号発生回路およびＮＯＲ型ダミーデコーダー回
路の具体的回路図、第５図は従来の一例を説明するため
の半導体装置のブロック回路図、第６図は第５図に示す
半導体回路内部の信号波形図である。 １・・・信号発生回路、２・・・第一のＮＯＲ型デコー
ダー回路、３・・・第二のＮＯＲ型デコーダ回路、４・
・・ＮＯＲ型ダミーデコーダ回路、Φｌ・・・活性化信
号、Φ、・・・プリチャージ信号、ＡＯ〜Ａｊ。 Ａ ｉ 、Ａｈ、Ａｏ〜Ａｊ 、Ａ ｉ 、Ａｈ−アド
レス信号、Ｑｌｌ〜Ｑｔｔ・・・ＭＯ８型トランジスタ
、Φ。 ・・・選択されたＮＯＲ型デコーダー回路出力信号、Φ
Ｎ・・・非選択のＮＯＲ型デコーダー回路出力信号、Φ
Ｄ・・・ＮＯＲ型ダミーデコーダー回路出力信号、Φ。 ゆｔ・・・信号発生回路出力信号。 で フ 閃 図
のブロック回路図、第２図は第１図に示す半導体回路内
部の信号波形図、第３図および第４図はそれぞれ第１図
に示す信号発生回路およびＮＯＲ型ダミーデコーダー回
路の具体的回路図、第５図は従来の一例を説明するため
の半導体装置のブロック回路図、第６図は第５図に示す
半導体回路内部の信号波形図である。 １・・・信号発生回路、２・・・第一のＮＯＲ型デコー
ダー回路、３・・・第二のＮＯＲ型デコーダ回路、４・
・・ＮＯＲ型ダミーデコーダ回路、Φｌ・・・活性化信
号、Φ、・・・プリチャージ信号、ＡＯ〜Ａｊ。 Ａ ｉ 、Ａｈ、Ａｏ〜Ａｊ 、Ａ ｉ 、Ａｈ−アド
レス信号、Ｑｌｌ〜Ｑｔｔ・・・ＭＯ８型トランジスタ
、Φ。 ・・・選択されたＮＯＲ型デコーダー回路出力信号、Φ
Ｎ・・・非選択のＮＯＲ型デコーダー回路出力信号、Φ
Ｄ・・・ＮＯＲ型ダミーデコーダー回路出力信号、Φ。 ゆｔ・・・信号発生回路出力信号。 で フ 閃 図
Claims (1)
- 信号発生回路と複数のＮＯＲ型デコーダー回路とを有す
る半導体回路において、前記ＮＯＲ型デコーダー回路と
同一形式のＮＯＲ型ダミーデコーダー回路と、前記ダミ
ーデコーダー回路の出力に基づきデコード信号の発生を
制御する手段とを有することを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291330A JPH02223095A (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291330A JPH02223095A (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02223095A true JPH02223095A (ja) | 1990-09-05 |
Family
ID=17767516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291330A Pending JPH02223095A (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02223095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948629A (en) * | 1989-02-10 | 1990-08-14 | International Business Machines Corporation | Deposition of diamond films |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458321A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ram semiconductor integrated circuit |
| JPS5683883A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor storage device |
-
1988
- 1988-11-17 JP JP63291330A patent/JPH02223095A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458321A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ram semiconductor integrated circuit |
| JPS5683883A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948629A (en) * | 1989-02-10 | 1990-08-14 | International Business Machines Corporation | Deposition of diamond films |
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