JPS61264591A - プリチヤ−ジ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＲＯＭあるいはＲＡＭに適用可能なプリチャ
ージ回路に関するものである。

従来の技術 従来、プリチャージを行うＲＯＭまたはＲＡＭは第２図
に示すような構成であった。以下ＲＯＭを例にして説明
する。

第２図のＲＯＭの回路図で、１はアドレスデコード回路
、２はＲＯＭ本体プリチャージ回路、３はＲＯＭ本体回
路、４はプリチャージ信号線、５〜７はアドレス信号線
、８〜１０はＡＮＤ回路である。ＲＯＭ本体プリチャー
ジ回路２はプリチャージ信号線４がロウレベルの時にＲ
ＯＭ本体回路３をブリチャー、ジする。ＡＮＤ回路８〜
９はプリチャージを制御する回路で、プリチャージ時に
アドレス信号線６〜７を全てロウレベルにして、プリチ
ャージ時の電流の消費を少くする。

発明が解決しようとする問題点 このような従来の構成ではＲＯＭが大きくなるとアドレ
スデコーダが大きくなるという問題があった。

本発明は、上述のアドレスデコード回路が太き（なると
いう問題点を解決することを目的とするものである。

問題点を解決するための手段 前記の問題点を解決するため、本発明はプリチャージ回
路にデコード機能をもたせ、わずかな回路の増加で、ア
ドレスデコード回路の回路を少くしたものである。

作用 この構成により、アドレスデコード回路を少くしたプリ
チャージを行うＲＯＭまたはＲＡＭを実現することが可
能となり、またＲＯＭまたはＲＡＭを分割して半導体集
積化することが容易になる。

実施例 第１図は本発明の一実施例によるＲＯＭの回路図である
。第１図において、１はアドレスデコード回路、２はプ
リチャージ回路、３はＲＯＭ本体回路、４はプリチャー
ジ信号線、５〜７はアドレス信号線、８〜１２はＡＮＤ
回路、１３はインバータ回路、１４はアドレス入力線で
ある。

以下第１図についてその動作を説明する。第１図に示す
回路は、第２図に示す従来回路のプリチャージ回路部分
にアドレスデコード機能の一部を追加した回路でＡＮＤ
回路１１．１２とインバータ１３およびアドレス入力線
１４が付加回路部分である。プリチャージ信号線４がハ
イレベルの時は、アドレス入力線１４の信号をインバー
タ回路１３とムＮＤ回路１１．１２でデコードする。ア
ドレスデコード回路１は出力を２本選択し、ＡＮＤ回路
８〜１ｏで最終的にアドレス信号線６〜了のいずれか一
本が選択され、ＲＯＭ本体回路３でデータが読出される
。一方プリチャージ信号線４がロウレベルの時には、Ａ
ＮＤ回路１１．１２の出力がロウレベルになり、ＡＮＤ
回路８〜１ｏの出力線のアドレス信号線５〜７が全てロ
ウレベルになり、ＲＯＭプリチャージ回路２でＲＯＭ本
体回路３をプリチャージする時の電流の消費を少くする
。第１図の回路で第２図の従来回路と同規模のＲＯＭを
実現するには、第１図中のアドレスデコード回路１は第
２図中のアドレスデコード回路１に比べ１ビツト少ない
アドレスをデコードスレハ良く、プリチャージを制御す
る回路の増加はＡＮＤ回路１１．１２とインバータ回路
１３のみである。

また、第１図の回路において、ＡＮＤ回路１１と１２に
接線されるアドレスデコード回路１とＲＯＭ本体回路３
とを分割すれば容易にＲＯＭを分割することができる。

発明の詳細 な説明したように、本発明によれば、プリチャージ回路
にアドレスデコード機能を追加することにより、アドレ
スデコード回路ヲ少くシ、ＲＯＭまたはＲＡＭを分割し
て実現することが容易となる。

【図面の簡単な説明】

Ｉ！１図は本発明実施例の回路図、ｗＥ２図は従来例回
路図である。 １・・・・・・アドレスデコード回路、２・・・・・・
ＲＯＭ本体プリチャージ回路、３・・川・ＲＯＭ本体回
路、４・・・・・・プリチャージ信号線、６〜７・・・
・・・アドレス信号線、８〜１２・・・・・・ＡＮＤ回
路、１３・・・・・・インバータ回路、１４・・・・・
・アドレス入力線。

Claims (1)

【特許請求の範囲】
1. 　アドレス信号とプリチャージ信号とを入力として、ア
   ドレスデコード機能を有し、かつ、プリチャージを制御
   する回路部をそなえたプリチャージ回路。