JPS61208699A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61208699A JPS61208699A JP60048991A JP4899185A JPS61208699A JP S61208699 A JPS61208699 A JP S61208699A JP 60048991 A JP60048991 A JP 60048991A JP 4899185 A JP4899185 A JP 4899185A JP S61208699 A JPS61208699 A JP S61208699A
- Authority
- JP
- Japan
- Prior art keywords
- data
- precharging
- voltage level
- circuit
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プリチャージを行う相補対絶縁ゲート形電界
効果トランジスタの半導体集積回路で例えば、マイクロ
コンピュータのデータ読出専用回路（以下ＲＯＭと呼ぶ
）やデータ記憶回路（以下ＲＡＭと呼ぶ）に関するもの
である。
効果トランジスタの半導体集積回路で例えば、マイクロ
コンピュータのデータ読出専用回路（以下ＲＯＭと呼ぶ
）やデータ記憶回路（以下ＲＡＭと呼ぶ）に関するもの
である。
従来の技術
従来この種のプリチャージを行う半導体集積回路はＰチ
ャネル形ＭＯＳトランジスタ（以下ＰＭＯ８と呼ぶ）又
はＮチャネル形ＭＯＳトランジスタ（以下ＮＭＯ８と呼
ぶ）のいずれかでプリチャージを行う構成であった〇 発明が解決しようとする問題点 例えばＰＭＯｆ！！のみでプリチャージを行う゛場合は
、同じ寸法ならばＰＭＯ５の能力は１ＭＯ８に比べて劣
るため、トランジスタ寸法が大きくなるという問題があ
った。そして回路規模が大きくなると、プリチャージに
必要な電荷量も多くなり、消費電流が多くなるという問
題があった。一方、１ＭＯ８のみでプリチャージを行う
場合には、前記の問題・は解決されるが、電圧を印加し
た状態で動作を停止すると、プリチャージされた信号線
に接続される相補対絶縁ゲート形電界トランジスタ（以
下ＣｔＭＯ８と呼ぶ）においてリーク電流が多くなると
いう問題があった。
ャネル形ＭＯＳトランジスタ（以下ＰＭＯ８と呼ぶ）又
はＮチャネル形ＭＯＳトランジスタ（以下ＮＭＯ８と呼
ぶ）のいずれかでプリチャージを行う構成であった〇 発明が解決しようとする問題点 例えばＰＭＯｆ！！のみでプリチャージを行う゛場合は
、同じ寸法ならばＰＭＯ５の能力は１ＭＯ８に比べて劣
るため、トランジスタ寸法が大きくなるという問題があ
った。そして回路規模が大きくなると、プリチャージに
必要な電荷量も多くなり、消費電流が多くなるという問
題があった。一方、１ＭＯ８のみでプリチャージを行う
場合には、前記の問題・は解決されるが、電圧を印加し
た状態で動作を停止すると、プリチャージされた信号線
に接続される相補対絶縁ゲート形電界トランジスタ（以
下ＣｔＭＯ８と呼ぶ）においてリーク電流が多くなると
いう問題があった。
本発明はこのような問題点を解決するもので、実動作時
の消費電流を少くシ、動作停止時のリーク電流を少くす
ることを目的とするものである。
の消費電流を少くシ、動作停止時のリーク電流を少くす
ることを目的とするものである。
問題点を解決するための手段
この問題点を解決するために本発明は能力の高い）ｉＭ
Ｏ８で動作時のプリチャージを行い能力の低い最小寸法
のＰｕＯ２により動作停止時のプリチャージを行うよう
にしたものである。
Ｏ８で動作時のプリチャージを行い能力の低い最小寸法
のＰｕＯ２により動作停止時のプリチャージを行うよう
にしたものである。
作用
この構成によシ、実動作時の消費電流を少くし、動作停
止時のリーク電流を少くしたプリチャージを行う半導体
集積回路を実現することが可能になる。
止時のリーク電流を少くしたプリチャージを行う半導体
集積回路を実現することが可能になる。
実施例
第１図は、本発明の一実施例によるＲＯＭの回路図であ
る。第１図において１はアドレスデコード回路、２はデ
ータ読出回路、３はインバータ回路、４は１ｆＯＲ回路
、６〜８はムＮＤ回路、９は動作停止信号供給線、１ｏ
はプリチャージ信号線、１１〜１４はアドレスデコード
回路１の出力としてのアドレス信号線、２１〜２４はＲ
ＯＭ本体部分のアドレス信号線、３１〜３３はデータ信
号線、４１〜４３はＰＭＯ８１５１〜ｅｓｓ及び６１〜
７２は８ＭＯ８である。
る。第１図において１はアドレスデコード回路、２はデ
ータ読出回路、３はインバータ回路、４は１ｆＯＲ回路
、６〜８はムＮＤ回路、９は動作停止信号供給線、１ｏ
はプリチャージ信号線、１１〜１４はアドレスデコード
回路１の出力としてのアドレス信号線、２１〜２４はＲ
ＯＭ本体部分のアドレス信号線、３１〜３３はデータ信
号線、４１〜４３はＰＭＯ８１５１〜ｅｓｓ及び６１〜
７２は８ＭＯ８である。
以下第１図についてその動作を説明する。
１のアドレスデコード回路は、アドレス信号（図示せず
）をデコードして、アドレス信号線１１〜１４のいずれ
か１本を選択する。アドレス信号の変化するタイミング
は、信号線１ｏに供給されるプリチャージ信号の立上り
に合わせる。信号線９に供給されるプリチャージ信号と
信号線１０に供給される動作停止信号が共にロウレベル
の時にはムＮＤ回路６〜８を介してＲＯＭ本体部分のア
ドレス信号線２１〜２４のいずれか一本が選択され、Ｎ
輩０８６１〜７２（図面点線で示し７’ｊＮＭＯ８６３
，６５，６７，８９，７０はＲＯＭデータによｌ）８Ｍ
Ｏ８が入らない場合を示している）が動作して、データ
信号線３１〜３３にデータが出力される。データ読出回
路２は、データ信号線３１〜３３の信号線に出力された
データをデータ出力（図示せず）に出力する。データ信
号線３１〜３３の電圧レベルは、実動作時においては、
ＮＭＯ５５１〜６３によシブリチャージされるために、
完全に電源電圧レベルにはならず、各ＮＭＯ８５１〜６
３のしきい値電圧だけ電源電圧よシ低くなる。
）をデコードして、アドレス信号線１１〜１４のいずれ
か１本を選択する。アドレス信号の変化するタイミング
は、信号線１ｏに供給されるプリチャージ信号の立上り
に合わせる。信号線９に供給されるプリチャージ信号と
信号線１０に供給される動作停止信号が共にロウレベル
の時にはムＮＤ回路６〜８を介してＲＯＭ本体部分のア
ドレス信号線２１〜２４のいずれか一本が選択され、Ｎ
輩０８６１〜７２（図面点線で示し７’ｊＮＭＯ８６３
，６５，６７，８９，７０はＲＯＭデータによｌ）８Ｍ
Ｏ８が入らない場合を示している）が動作して、データ
信号線３１〜３３にデータが出力される。データ読出回
路２は、データ信号線３１〜３３の信号線に出力された
データをデータ出力（図示せず）に出力する。データ信
号線３１〜３３の電圧レベルは、実動作時においては、
ＮＭＯ５５１〜６３によシブリチャージされるために、
完全に電源電圧レベルにはならず、各ＮＭＯ８５１〜６
３のしきい値電圧だけ電源電圧よシ低くなる。
〆 図に示す回路では動作停止時はＰＭＯ８４１〜４３
でデータ信号線３１〜３３の電圧レベルを電源電圧レベ
ルに固定してしまうため、データ読出回路２に於ては、
リーク電流はほとんど生じない。
でデータ信号線３１〜３３の電圧レベルを電源電圧レベ
ルに固定してしまうため、データ読出回路２に於ては、
リーク電流はほとんど生じない。
本発明の一実施例によるデータ読出回路２内の１ビット
分のデータ線入力回路をみると、データ信号線３１は、
ＰＭＯ８７３，１ＭＯ８７４の共通ゲートに結合され、
両ＭＯ８の共通ドレインが同回路の入力データ信号線３
１′となる。すなわち、データ信号線３１の信号は、Ｐ
ＭＯ８７３と１ＭＯ８７４とで構成されるインバータ回
路７６で反転され、データ出力線３１′からデータ読出
回路２への入力とされる。データ信号線３１の電圧レベ
ルが電源レベルの時はＰＭＯ８７３がＯＦＦして、ＰＭ
Ｏ５７３とＮＭＯ＄７４には電流は流れないが、データ
信号線３１の電圧レベルが電源レベルよりＮＭＯ１９の
しきい値電圧だけ低い場合は、ＰＭＯ８７３は完全には
０ＦＦＩ、ないで、ＰＭＯ８７３と１ＭＯ８７４とには
リーク電流が流れる。しかし、このリーク電流は、ＰＭ
Ｏ８７３の電流供給能力が低いので、きわめて僅少であ
る。なお、データ線３２．３３にも、データ読出回路２
中で、インバータＴ６と同構成の回路要素が結合される
。
分のデータ線入力回路をみると、データ信号線３１は、
ＰＭＯ８７３，１ＭＯ８７４の共通ゲートに結合され、
両ＭＯ８の共通ドレインが同回路の入力データ信号線３
１′となる。すなわち、データ信号線３１の信号は、Ｐ
ＭＯ８７３と１ＭＯ８７４とで構成されるインバータ回
路７６で反転され、データ出力線３１′からデータ読出
回路２への入力とされる。データ信号線３１の電圧レベ
ルが電源レベルの時はＰＭＯ８７３がＯＦＦして、ＰＭ
Ｏ５７３とＮＭＯ＄７４には電流は流れないが、データ
信号線３１の電圧レベルが電源レベルよりＮＭＯ１９の
しきい値電圧だけ低い場合は、ＰＭＯ８７３は完全には
０ＦＦＩ、ないで、ＰＭＯ８７３と１ＭＯ８７４とには
リーク電流が流れる。しかし、このリーク電流は、ＰＭ
Ｏ８７３の電流供給能力が低いので、きわめて僅少であ
る。なお、データ線３２．３３にも、データ読出回路２
中で、インバータＴ６と同構成の回路要素が結合される
。
発明の詳細
な説明したように、本発明によれば実動作時に能力の高
いＮ輩Ｏ８でプリチャージすることによシ、消費電流を
減らすことができ、能力の低いＰｕＯ２で動作停止時の
リーク電流を減らすことができるという□効果が得られ
る。
いＮ輩Ｏ８でプリチャージすることによシ、消費電流を
減らすことができ、能力の低いＰｕＯ２で動作停止時の
リーク電流を減らすことができるという□効果が得られ
る。
図は本発明の一実施例によるＲＯＭの回路図である。
１・・・・・・アドレスデコード回路、２・・・・・・
データ読出回路、３・・・・・・インバータ回路、４・
・・・・・ＮＯＲ回路、６〜８・・・・・・ムＮＤ回路
、９・・・・・・動作停止信号供給線、１ｏ・・・・・
・プリチャージ信号線、１１〜１４・・・・・・アドレ
ス信号線、２１〜２４・・・・・・ＲＯＭ本体部分のア
ドレス信号線、３１〜３３・・・・・・データ信号線、
４１〜４３ 、７３・・・・・・ＰＭＯ８１５１〜５３
゜６１〜７２．７４・・・・・・ＮＭＯ８０代理人の氏
名 弁理士 中 尾 敏 男 ほか１名７Ｓ−一−イン
ノ１−グ
データ読出回路、３・・・・・・インバータ回路、４・
・・・・・ＮＯＲ回路、６〜８・・・・・・ムＮＤ回路
、９・・・・・・動作停止信号供給線、１ｏ・・・・・
・プリチャージ信号線、１１〜１４・・・・・・アドレ
ス信号線、２１〜２４・・・・・・ＲＯＭ本体部分のア
ドレス信号線、３１〜３３・・・・・・データ信号線、
４１〜４３ 、７３・・・・・・ＰＭＯ８１５１〜５３
゜６１〜７２．７４・・・・・・ＮＭＯ８０代理人の氏
名 弁理士 中 尾 敏 男 ほか１名７Ｓ−一−イン
ノ１−グ
Claims (1)
- データ信号線に対し、実動作時のプリチャージを行うＮ
チャネル形ＭＯＳトランジスタと動作停止時の電圧レベ
ル保持のためのプリチャージを行うＰチャネル形ＭＯＳ
トランジスタとの相補形絶縁ゲート形電界効果トランジ
スタを結合し、同相補形電界効果トランジスタの出力を
データ読出回路に結合させてなる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899185A JPH0658760B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899185A JPH0658760B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208699A true JPS61208699A (ja) | 1986-09-17 |
| JPH0658760B2 JPH0658760B2 (ja) | 1994-08-03 |
Family
ID=12818688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4899185A Expired - Fee Related JPH0658760B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658760B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160358A (ja) * | 1986-12-11 | 1988-07-04 | フェアチャイルド セミコンダクタ コーポレーション | Ｃｍｏｓゲートアレイ内の高密度ｒｏｍ |
| JPH01199396A (ja) * | 1988-02-02 | 1989-08-10 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH0235694A (ja) * | 1988-07-26 | 1990-02-06 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-03-12 JP JP4899185A patent/JPH0658760B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160358A (ja) * | 1986-12-11 | 1988-07-04 | フェアチャイルド セミコンダクタ コーポレーション | Ｃｍｏｓゲートアレイ内の高密度ｒｏｍ |
| JPH01199396A (ja) * | 1988-02-02 | 1989-08-10 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH0235694A (ja) * | 1988-07-26 | 1990-02-06 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658760B2 (ja) | 1994-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3873856A (en) | Integrated circuit having a voltage hysteresis for use as a schmitt trigger | |
| JPS631778B2 (ja) | ||
| KR100272918B1 (ko) | 센스앰프와 그것을 이용한 스택이틱 랜덤 억세스 메모리와 마이크로프로세서 | |
| JPH088715A (ja) | データ出力バッファ | |
| JPS6325894A (ja) | 半導体記憶装置 | |
| JPS61208699A (ja) | 半導体集積回路 | |
| US6351150B1 (en) | Low switching activity dynamic driver for high performance interconnects | |
| US4467455A (en) | Buffer circuit | |
| US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| US4950926A (en) | Control signal output circuit | |
| JPS62275397A (ja) | Ｅｐｒｏｍのワ−ド線駆動回路 | |
| JPH0212694A (ja) | 半導体記憶装置 | |
| JPS62125713A (ja) | 半導体集積回路 | |
| JPS6043586B2 (ja) | アドレスデコ−ダ回路 | |
| KR930007839Y1 (ko) | 입력버퍼회로 | |
| JPS59215124A (ja) | Ｃｍｏｓ選択回路 | |
| KR100193446B1 (ko) | 불 휘발성 반도체 메모리의 로우 디코더 | |
| JPH0245278B2 (ja) | ||
| KR100266683B1 (ko) | 저 소비전류 프리챠지 회로 | |
| KR200177260Y1 (ko) | 반도체 메모리장치 | |
| JPH06291636A (ja) | 半導体装置の出力回路 | |
| JPS63173300A (ja) | センスアンプ回路 | |
| JPS6076086A (ja) | デコ−ダ回路 | |
| JPH04162298A (ja) | センスアンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |