KR100266683B1 - 저 소비전류 프리챠지 회로 - Google Patents

저 소비전류 프리챠지 회로 Download PDF

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Abstract

본 발명은 저 소비전류 프리챠지 회로에 관한 것으로, 종래의 프리챠지 회로에 있어서는 프리챠지 하기 위해 사용된 직렬로 연결된 엔모스 트랜지스터가 동시에 턴온되므로 직류의 전류 경로가 발생하고, 이에 따라 프리챠지 기간 동안 계속적인 전류 소비가 이루어지게 되는 문제점이 있었다. 따라서, 본 발명은 출력전압이 '로우'일 경우에는 로우 프리챠지부에 의해, '하이'일 경우에는 하이 프리챠지부에 의해 프리챠지 전압 레벨을 만들기 위한 전류 경로가 따로 생성되지 않으면서, 프리챠지 레벨로 프리챠지 시킴으로써, 전류 소비를 감소시키는 효과가 있다.

Description

저 소비전류 프리챠지 회로
본 발명은 프리챠지 회로에 관한 것으로, 특히 출력전압이 '로우'일 경우와 '하이'일 경우에 각각 다른 경로를 통해 프리챠지 시킴으로써, 프리챠지 전압 레벨을 만들기 위한 전류 경로가 따로 생성되지 않아 전류 소비를 감소시키는 저 소비전류 프리챠지 회로에 관한 것이다.
도1은 종래 프리챠지 회로의 실시예를 보인 회로도로서, 이에 도시된 바와 같이 일측에 출력 인에이블 신호(OE)를 공통으로 입력받고, 다른 일측에 각각 데이터 신호(DATA)와 데이터바(/DATA)를 입력받아 낸드 조합하는 제1,2 낸드 게이트(NAND1)(NAND2)와; 상기 제1 낸드 게이트(NAND1)의 출력을 입력받아 이를 반전 출력하는 제1 인버터(INV1)와; 상기 제2 낸드 게이트(NAND2)의 출력을 입력받아 이를 반전 출력하는 제2 인버터(INV2)와; 드레인에 전원전압(VCC)을 입력받고, 게이트에 상기 제1 인버터(INV1)의 출력신호를 입력받아 도통 제어되는 제1 엔모스 트랜지스터(MN1)와; 드레인이 접지(VSS)되고, 소오스가 상기 제1 엔모스 트랜지스터(MN1) 와 직렬 연결되어 게이트에 상기 제2 인버터(INV2)의 출력신호를 받아 도통 제어되는 제2 엔모스 트랜지스터(MN2)와; 게이트에 프리챠지전압 출력신호(PREOUT)를 공통 입력받고, 각 드레인이 전원전압(VCC) 및 접지(VSS)에 연결되어 직렬 연결되고, 그 공통 접속점이 상기 제1,2 엔모스 트랜지스터(MN1,MN2)와 공통 접속된 제3,4 엔모스 트랜지스터(MN3)(MN4)로 구성된 종래 회로의 동작 및 작용을 설명하면 다음과 같다.
출력 인에이블 신호(OE)가 '로우'레벨로 디세이블 되고, 프리챠지전압 출력신호(PREOUT)가 '하이'레벨로 인에이블 되면 제1,2 낸드 게이트(NAND1)(NAND2)는 데이터(DATA) 및 데이터바(/DATA)의 입력에 관계없이 그 출력은 '하이'레벨이 되고, 제1,2 인버터(INV1)(INV2)에 의해 '로우'레벨로 반전 출력된다.
이에 따라 제1,2 엔모스 트랜지스터(MN1)(MN2)는 턴오프되고, 제3,4 엔모스 트랜지스터(MN3)(MN4)는 턴온되어 두 엔모스 트랜지스터(MN3)(MN4)의 저항비에 의해 그 출력(OUT)이 1/2VCC 레벨로 프리챠지된다.
그러나, 상기 종래의 프리챠지 회로에 있어서는 프리챠지 하기 위해 사용된 직렬로 연결된 엔모스 트랜지스터가 동시에 턴온되므로 직류의 전류 경로가 발생하고, 이에 따라 프리챠지 기간 동안 계속적인 전류 소비가 이루어지게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 프리챠지시 직류의 전류 경로의 발생을 막아 프리챠지 기간동안 전류 소모를 줄이는 저 소비전류 프리챠지 회로를 제공 하는데 그 목적이 있다.
도1은 종래 프리챠지 회로의 개략적인 회로도.
도2는 본 발명 저 소비전류 프리챠지 회로.
*도면의 주요 부분에 대한 부호의 설명*
10 : 로우 프리챠지부 20 : 하이 프리챠지부
NAND1∼NAND3 : 낸드 게이트 INV1∼INV5 : 인버터
TG1,TG2 : 전송 게이트 MP1∼MP3 : 피모스 트랜지스터
MN1∼MN5 : 엔모스 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 일측에 출력 인에이블 신호를 공통으로 입력받고, 다른 일측에 데이터신호 및 데이터바신호를 각각 입력받아 낸드 조합하는 제1,2 낸드 게이트와; 상기 제1,2 낸드 게이트의 출력을 입력으로 받아 각각 반전하여 출력하는 제1,2 인버터와; 상기 제1,2 인버터의 출력을 게이트에 입력받고, 각 드레인이 전원전압 및 접지에 접속되고, 서로 직렬 연결된 제1,2 엔모스 트랜지스터와; 프리챠지전압 출력신호를 받아 반전출력하는 제3 인버터와; 상기 제1,2 엔모스 트랜지스터의 공통 접속점에서 출력되는 전압을 반전 출력하는 제4 인버터와; 상기 제4 인버터의 출력을 공통으로 입력받고, 상기 프리챠지전압 출력신호와 제3 인버터의 출력을 각각 입력받아 출력전압이 각각 '로우'레벨일 때와 '하이'레벨일 때 프리챠지 전압을 출력하는 로우 프리챠지부 및 하이 프리챠지부와; 상기 제4 인버터의 출력을 입력받아 이를 다시 반전 출력하는 제5 인버터와; 상기 제4 인버터의 출력을 비반전 단에 입력받고, 제5 인버터의 출력을 반전단에 입력받아 상기 로우 프리챠지부의 출력신호를 상기 제1,2 엔모스 트랜지스터의 공통 접속점으로 출력되도록 도통 제어하는 제1 전송 게이트와; 상기 제4 인버터의 출력을 반전단에 입력받고, 제5 인버터의 출력을 비반전단에 입력받아 상기 하이 프리챠지부의 출력신호를 상기 제1,2 엔모스 트랜지스터의 공통 접속점으로 출력되도록 도통 제어하는 제2 전송 게이트로 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 저전압 프로챠지 회로의 블록 구성도로서, 이에 도시한 바와 같이 일측에 출력 인에이블 신호(OE)를 공통으로 입력받고, 다른 일측에 데이터신호(DATA) 및 데이터바신호(/DATA)를 각각 입력받아 낸드 조합하는 제1,2 낸드 게이트(NAND1,NAND2)와; 상기 제1,2 낸드 게이트(NAND1,NAND2)의 출력을 입력으로 받아 각각 반전하여 출력하는 제1,2 인버터(INV1,INV2)와; 상기 제1,2 인버터(INV1,INV2)의 출력을 게이트에 입력받고, 각 드레인이 전원전압(VCC) 및 접지(VCC)에 접속되고, 서로 직렬 연결된 제1,2 엔모스 트랜지스터(MN1,MN2)와; 프리챠지전압 출력신호(PREOUT)를 받아 반전출력하는 제3 인버터(INV3)와; 상기 제1,2 엔모스 트랜지스터(MN1,MN2)의 공통 접속점에서 출력(OUT)되는 전압을 반전 출력하는 제4 인버터(INV4)와; 상기 제4 인버터(INV4)의 출력을 공통으로 입력받고, 상기 프리챠지전압 출력신호(PREOUT)와 제3 인버터(INV3)의 출력을 각각 입력받아 출력전압(OUT)이 각각 '로우'레벨일 때와 '하이'레벨일 때 프리챠지 전압을 출력하는 로우 프리챠지부(10) 및 하이 프리챠지부(20)와; 상기 제4 인버터(INV4)의 출력을 입력받아 이를 다시 반전 출력하는 제5 인버터(INV5)와; 상기 제4 인버터(INV4)의 출력을 비반전 단에 입력받고, 제5 인버터(INV5)의 출력을 반전단에 입력받아 상기 로우 프리챠지부(10)의 출력신호를 상기 제1,2 엔모스 트랜지스터(MN1,MN2)의 공통 접속점으로 출력되도록 도통 제어하는 제1 전송 게이트(TG1)와; 상기 제4 인버터(INV4)의 출력을 반전단에 입력받고, 제5 인버터(INV5)의 출력을 비반전단에 입력받아 상기 하이 프리챠지부(10)의 출력신호를 상기 제1,2 엔모스 트랜지스터(MN1,MN2)의 공통 접속점으로 출력되도록 도통 제어하는 제2 전송 게이트(TG2)로 구성한다.
여기서, 상기 로우 프리챠지부는 제4 인버터(INV4)의 출력과 프리챠지전압 출력신호(PREOUT)를 낸드 조합하는 제3 낸드 게이트(NAND3)와; 소오스에 전원전압(VCC)을 입력받고, 게이트에 상기 제3 낸드 게이트(NAND3)의 출력을 입력받는 제1 피모스 트랜지스터(MP1)와; 게이트와 드레인이 공통 접속되고, 상기 제1 피모스 트랜지스터(MP1)와 직렬 연결된 제3 엔모스 트랜지스터(MN3)와; 드레인이 접지되고, 게이트에 상기 제3 낸드 게이트(NAND3)의 출력을 입력받고, 상기 제3 엔모스 트랜지스터(MN3)와 직렬 접속되어 그 공통 접속점에서 프리챠지 전압을 출력하는 제4 엔모스 트랜지스터(MN4)로 구성된다.
또한, 상기 하이 프리챠지부는 제4 인버터(INV4)의 출력과 제3 인버터(INV3)의 출력을 노아 조합하는 제1 노아 게이트(NOR1)와; 소오스에 전원전압(VCC)을 입력받고, 게이트에 상기 제1 노아 게이트(NOR1)의 출력을 입력받는 제2 피모스 트랜지스터(MP2)와; 게이트와 소오스가 공통 접속되고, 상기 제2 피모스 트랜지스터(MP2)와 직렬 접속되어 그 공통 접속점에서 프리챠지 전압을 출력하는 제3 피모스 트랜지스터(MP3)와; 드레인이 접지되고, 게이트에 상기 제1 노아 게이트(NOR1)의 출력을 입력받고, 상기 제3 엔모스 트랜지스터(MN3)와 직렬 접속된 제5 엔모스 트랜지스터(MN5)로 구성된 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.
출력전압(OUT)이 '로우'레벨 이었을 경우, 도3a를 참조로 설명하면 출력 인에이블 신호(OE)가 '로우'레벨로 디세이블 되고, 프리챠지전압 출력신호(PREOUT)가 '하이'레벨로 인에이블 되면 제1,2 낸드 게이트(NAND1)(NAND2)는 데이터(DATA) 및 데이터바(/DATA)의 입력에 관계없이 그 출력은 '하이'레벨이 되고, 제1,2 인버터(INV1)(INV2)에 의해 '로우'레벨로 반전 출력된다.
이에 따라 제1,2 엔모스 트랜지스터(MN1)(MN2)가 턴오프되어 그 출력전압(OUT)은 '로우'레벨이 되고, 제4 인버터(INV4)를 통하여 '하이'레벨의 신호가 공통으로 로우 프리챠지부(10)의 제3 낸드 게이트(NAND3) 및 하이 프리챠지부(20)의 제1 노아 게이트(NOR1)에 공통으로 입력된 상태에서, 프리챠지전압 출력신호(PREOUT)가 '하이'레벨로 인에이블 되면 제3 낸드 게이트(NAND3)의 출력이 '로우'가 된다.
이에 따라 제1 피모스 트랜지스터(MP1)가 턴온되고, 이와 직렬로 연결된 제3 엔모스 트랜지스터(MN3)가 턴온되어 전압 다운되고, 그 공통 접속점에서 상기 전압 강하된 프리챠지 레벨의 전압을 출력하게 된다.
한편, 제4 인버터(INV4)에서 출력된 '하이'레벨의 전압이 제1 전송 게이트(TG1)의 비반전단에 입력되고, 상기 '하이'레벨의 전압이 제5 인버터(INV5)를 통하여 '로우'레벨로 반전되어 반전단에 입력됨으로써, 출력전압(OUT)은 상기 제1 전송 게이트(TG1)가 턴온되어 상기 로우 프리챠지부(10)의 제3 엔모스 트랜지스터(MN3)에서 전압 강하된 프리챠지 레벨로 프리챠지된다.
또한, 출력전압(OUT)이 '하이'레벨 이었을 경우는, 도3b를 참조로 설명하면 제4 인버터(INV4)를 통하여 '로우'레벨의 신호가 공통으로 로우 프리챠지부(10)의 제3 낸드 게이트(NAND3) 및 하이 프리챠지부(20)의 제1 노아 게이트(NOR1)에 공통으로 입력된 상태에서, 프리챠지전압 출력신호(PREOUT)가 '하이'레벨로 인에이블 되면 제3 인버터(INV3)를 통하여 '로우'레벨 신호가 제1 노아 게이트(NOR1)에 입력되어 상기 제1 노아 게이트(NOR1)의 출력이 '로우'가 된다.
한편, 제4 인버터(INV4)에서 출력된 '로우'레벨의 전압이 제2 전송 게이트(TG2)의 반전단에 입력되고, 상기 '로우'레벨의 전압이 제5 인버터(INV5)를 통하여 '하이'레벨로 반전되어 비반전단에 입력됨으로써, 상기 제2 전송 게이트(TG2)가 턴온되어 출력전압(OUT)이 제5 엔모스 트랜지스터(MN5) 및 이와 직렬로 연결된 제3 피모스 트랜지스터(MP3)에 의해 전압 강하되어 프리챠지 레벨로 프리챠지된다.
이상에서 설명한 바와 같이 본 발명 저 소비전류 프리챠지 회로는 출력전압이 '로우'일 경우에는 로우 프리챠지부에 의해, '하이'일 경우에는 하이 프리챠지부에 의해 프리챠지 전압 레벨을 만들기 위한 전류 경로가 따로 생성되지 않으면서, 프리챠지 레벨로 프리챠지 시킴으로써, 전류 소비를 감소시키는 효과가 있다.

Claims (3)

  1. 일측에 출력 인에이블 신호를 공통으로 입력받고, 다른 일측에 데이터신호 및 데이터바신호를 각각 입력받아 낸드 조합하는 제1,2 낸드 게이트와; 상기 제1,2 낸드 게이트의 출력을 입력으로 받아 각각 반전하여 출력하는 제1,2 인버터와; 상기 제1,2 인버터의 출력을 게이트에 입력받고, 각 드레인이 전원전압 및 접지에 접속되고, 서로 직렬 연결된 제1,2 엔모스 트랜지스터와; 프리챠지전압 출력신호를 받아 반전출력하는 제3 인버터와; 상기 제1,2 엔모스 트랜지스터의 공통 접속점에서 출력되는 전압을 반전 출력하는 제4 인버터와; 상기 제4 인버터의 출력을 공통으로 입력받고, 상기 프리챠지전압 출력신호와 제3 인버터의 출력을 각각 입력받아 출력전압이 각각 '로우'레벨일 때와 '하이'레벨일 때 프리챠지 전압을 출력하는 로우 프리챠지부 및 하이 프리챠지부와; 상기 제4 인버터의 출력을 입력받아 이를 다시 반전 출력하는 제5 인버터와; 상기 제4 인버터의 출력을 비반전 단에 입력받고, 제5 인버터의 출력을 반전단에 입력받아 상기 로우 프리챠지부의 출력신호를 상기 제1,2 엔모스 트랜지스터의 공통 접속점으로 출력되도록 도통 제어하는 제1 전송 게이트와; 상기 제4 인버터의 출력을 반전단에 입력받고, 제5 인버터의 출력을 비반전단에 입력받아 상기 하이 프리챠지부의 출력신호를 상기 제1,2 엔모스 트랜지스터의 공통 접속점으로 출력되도록 도통 제어하는 제2 전송 게이트로 구성된 것을 특징으로 하는 저 소비전류 프리챠지 회로.
  2. 제1항에 있어서, 상기 로우 프리챠지부는 제4 인버터의 출력과 프리챠지전압 출력신호를 낸드 조합하는 제3 낸드 게이트와; 소오스에 전원전압을 입력받고, 게이트에 상기 제3 낸드 게이트의 출력을 입력받는 제1 피모스 트랜지스터와; 게이트와 드레인이 공통 접속되고, 상기 제1 피모스 트랜지스터와 직렬 연결된 제3 엔모스 트랜지스터와; 드레인이 접지되고, 게이트에 상기 제3 낸드 게이트의 출력을 입력받고, 상기 제3 엔모스 트랜지스터와 직렬 접속되어 그 공통 접속점에서 프리챠지 전압을 출력하는 제4 엔모스 트랜지스터로 구성된 것을 특징으로 하는 저 소비전류 프리챠지 회로.
  3. 제1항에 있어서, 상기 하이 프리챠지부는 제4 인버터의 출력과 제3 인버터의 출력을 노아 조합하는 제1 노아 게이트와; 소오스에 전원전압을 입력받고, 게이트에 상기 제1 노아 게이트의 출력을 입력받는 제2 피모스 트랜지스터와; 게이트와 소오스가 공통 접속되고, 상기 제2 피모스 트랜지스터와 직렬 접속되어 그 공통 접속점에서 프리챠지 전압을 출력하는 제3 피모스 트랜지스터와; 드레인이 접지되고, 게이트에 상기 제1 노아 게이트의 출력을 입력받고, 상기 제3 엔모스 트랜지스터와 직렬 접속된 제5 엔모스 트랜지스터로 구성된 것을 특징으로 하는 저 소비전류 프리챠지 회로.
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