KR200211286Y1 - 퓨즈 트리밍 회로 - Google Patents

Abstract

본 고안은 퓨즈 트리밍 회로에 관한 것으로, 종래의 기술에 있어서 소자 내부의 전원전압보다 높은 퓨즈전압에 의해 상기 전원전압으로 전류가 유입됨에 따라 퓨즈에 인가되는 전류량이 감소하고, 또한, 이를 방지하기 위하여 상기 전원전압의 레벨을 상승시킴에 따라 전력소모가 많아지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 입력단이 각각 데이터단 및 퓨즈제어단에 연결된 제1,제2 인버터의 출력단에 각각 제1,제2 엔모스 트랜지스터의 게이트를 연결하고, 소오스를 접지에 공통연결한 상기 제1,제2 엔모스 트랜지스터의 드레인을 공통접속하여 제1 피모스 트랜지스터의 드레인 및 제3 엔모스 트랜지스터의 게이트에 연결하고, 상기 제1 피모스 트랜지스터의 공통접속한 게이트와 소오스에 상기 제1 인버터의 출력단 및 퓨즈전압단을 연결하고, 드레인을 상기 퓨즈전압단에 연결한 상기 제3 엔모스 트랜지스터의 소오스는 퓨즈를 통해 접지에 연결하고, 상기 제3 엔모스 트랜지스터의 소오스와 전원전압 사이에 각각 퓨즈제어단 및 제2 인버터의 출력단에 게이트를 연결한 제2 피모스 및 제4 엔모스 트랜지스터를 직렬연결하여 구성한 장치를 제공하여 퓨즈를 단락시키기 위하여 인가하는 전압의 전류가 소자 내부의 전원으로 유입되는 것을 차단함으로써, 상기 퓨즈에 인가되는 전압의 레벨이 상승함에 따라 상기 퓨즈에 인가되는 전류량이 증가하고, 또한, 상기 전원전압의 레벨상승을 방지하여 전력소모를 최소화하는 효과가 있다.

Description

퓨즈 트리밍 회로

본 고안은 퓨즈 트리밍 회로에 관한 것으로, 특히 퓨즈 트리밍 회로에 있어서 퓨즈를 단락시키기 위하여 인가하는 전압의 전류가 소자 내부의 전원으로 유입되는 것을 차단하여 상기 퓨즈에 더 높은 전압을 인가하도록 한 퓨즈 트리밍 회로에 관한 것이다.

일반적으로 퓨즈의 양단에 고전압이 인가되면, 상기 퓨즈를 통해 전류가 흐르게 된다. 이때, 상기 전류가 퓨즈의 매질의 허용치보다 크게 되면 열이 발생되고 그 열에 의해 상기 퓨즈가 단락되게 된다. 이러한 과정을 전기적 퓨징(electrical fusing)이라 한다.

도 1은 종래 퓨즈 트리밍 회로도로서, 이에 도시된 바와 같이 입력단이 각각 데이터단(D) 및 퓨즈제어단(PGM)에 연결된 제1,제2 인버터(INV1),(INV2)의 출력단은 각각 제1,제2 엔모스 트랜지스터(NM1),(NM2)의 게이트에 연결되고, 소오스가 접지에 공통연결된 상기 제1,제2 엔모스 트랜지스터(NM1),(NM2)의 드레인이 공통접속되어 제1 피모스 트랜지스터(PM1)의 드레인 및 제3 엔모스 트랜지스터(NM3)의 게이트에 연결되고, 상기 제1 피모스 트랜지스터(PM1)의 소오스와 게이트가 공통으로 상기 제2 인버터(INV2)의 출력단 및 퓨즈전압단(VPGM)에 연결되고, 드레인에 상기 퓨즈전압단(VPGM)이 연결된 상기 제3 엔모스 트랜지스터(NM3)의 소오스는 퓨즈(10)를 통해 접지(VSS)에 연결되고, 전원전압(VDD)과 상기 제3 엔모스 트랜지스터(NM3) 및 퓨즈(10)의 접점사이에 게이트에 퓨즈제어단(VPGM)이 연결된 제2 피모스 트랜지스터(PM2)를 연결하여 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작을 상세히 설명하면 다음과 같다.

우선, 데이터단(D) 및 퓨즈제어단(PGM)의 입력값이 모두 저전위일 경우, 제1,제2 인버터(INV1),(INV2)는 각각 고전위를 출력하게 된다.

이에 따라 제1,제2 엔모스 트랜지스터(NM1),(NM2) 및 제2 피모스 트랜지스터(PM2)를 턴온시키나 제1 피모스 트랜지스터(PM1)는 턴오프시키므로, 상기 제3 엔모스 트랜지스터(NM3)는 게이트로 상기 제1,제2 엔모스 트랜지스터(NM1),(NM2)를 통해 저전위를 입력받아 턴오프된다.

따라서, 상기 제2 피모스 트랜지스터(PM2)는 상기 퓨즈에 전원전압(VDD)을 인가함과 동시에 출력단(OUT)으로 고전위를 출력하게 된다.

그리고, 상기 데이터단(D)의 입력값은 저전위이나 상기 퓨즈제어단(PGM)의 입력값이 고전위이면, 상기 제2 엔모스 및 제1 피모스 트랜지스터(NM2)(PM1)는 턴온되나 상기 제1 엔모스 및 제2 피모스 트랜지스터(NM1),(PM2)는 턴오프된다.

이에 상기 제3 엔모스 트랜지스터(NM3)는 게이트에 상기 제2 엔모스 트랜지스터(NM2)를 통해 저전위를 인가받아 턴오프되므로, 상기 출력단(OUT)은 퓨즈(10)를 통해 저전위를 출력하게 된다.

또한, 상기 데이터단(D)의 입력단은 고전위이나 상기 퓨즈제어단(PGM)의 입력값이 저전위이면, 상기 제1 엔모스 및 제2 피모스 트랜지스터(NM1)(PM2)는 턴온되나 상기 제2 엔모스 및 제1 피모스 트랜지스터(NM2)(PM1)는 턴오프되므로, 상기 제3 엔모스 트랜지스터(NM3)는 게이트에 저전위를 인가받아 턴오프되어 상기 출력단(OUT) 및 퓨즈(10)로 전원전압(VDD)이 인가된다.

그리고, 상기 데이터단(D)과 퓨즈제어단(PGM)으로 고전위가 인가되면, 상기 제1,제2 인버터(INV1)(INV2)는 각각 저전위를 출력하게 된다.

따라서, 상기 제1,제2 엔모스 및 제2 피모스 트랜지스터(NM1)(NM2)(PM2)는 턴오프되나 상기 제1 피모스 트랜지스터(PM1)가 턴온되므로, 상기 제1 피모스 트랜지스터(PM1)를 통해 퓨즈전압단(VPGM)의 고전위가 상기 제3 엔모스 트랜지스터(NM3)의 게이트에 인가되어 턴온되어 상기 퓨즈(10)에 퓨즈전압이 인가된다.

상기와 같이 종래의 기술에 있어서 소자 내부의 전원전압보다 높은 퓨즈전압에 의해 상기 전원전압으로 전류가 유입됨에 따라 퓨즈에 인가되는 전류량이 감소하고, 또한, 이를 방지하기 위하여 상기 전원전압의 레벨을 상승시킴에 따라 전력소모가 많아지는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 퓨즈를 단락시키기 위하여 인가하는 전압의 전류가 소자 내부의 전원으로 유입되는 것을 차단하여 상기 퓨즈에 더 높은 전압을 인가하도록 한 퓨즈 트리밍 회로를 제공함에 그 목적이 있다.

도 1은 종래 퓨즈 트리밍 회로도.

도 2는 본 고안 퓨즈 트리밍 회로도.

***도면의 주요 부분에 대한 부호의 설명***

10 : 퓨즈 PM1,PM2 : 피모스 트랜지스터

NM1∼NM4 : 엔모스 트랜지스터 INV1,INV2 : 인버터

상기와 같은 목적을 달성하기 위한 본 고안의 구성은 입력단이 각각 데이터단 및 퓨즈제어단에 연결된 제1,제2 인버터의 출력단에 각각 제1,제2 엔모스 트랜지스터의 게이트를 연결하고, 소오스를 접지에 공통연결한 상기 제1,제2 엔모스 트랜지스터의 드레인을 공통접속하여 제1 피모스 트랜지스터의 드레인 및 제3 엔모스 트랜지스터의 게이트에 연결하고, 상기 제1 피모스 트랜지스터의 공통접속한 게이트와 소오스에 상기 제1 인버터의 출력단 및 퓨즈전압단을 연결하고, 드레인을 상기 퓨즈전압단에 연결한 상기 제3 엔모스 트랜지스터의 소오스는 퓨즈를 통해 접지에 연결하고, 상기 제3 엔모스 트랜지스터의 소오스와 전원전압 사이에 각각 퓨즈제어단 및 제2 인버터의 출력단에 게이트를 연결한 제2 피모스 및 제4 엔모스 트랜지스터를 직렬연결하여 구성한 것을 특징으로 한다.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 고안 퓨즈 트리밍 회로도로서, 이에 도시한 바와 같이 데이터단(D) 및 퓨즈제어단(PGM)에 각각 입력단이 연결된 제1,제2 인버터(INV1)(INV2)의 출력단에 각각 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 입력단이 각각 데이터단 및 퓨즈제어단에 연결된 제1,제2 인버터의 출력단에 각각 게이트를 연결하고, 소오스를 접지(VSS)에 공통연결한 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 드레인을 공통접속하여 제1 피모스 트랜지스터(PM1)의 드레인 및 제3 엔모스 트랜지스터(NM3)의 게이트에 연결하고, 상기 제1 피모스 트랜지스터(PM1)는 게이트와 소오스를 공통접속하여 상기 제1 인버터(INV1)의 출력단 및 퓨즈전압단(VPGM)에 연결하고, 드레인을 상기 퓨즈전압단(VPGM)에 연결한 상기 제3 엔모스 트랜지스터(NM3)의 소오스는 퓨즈(10)를 통해 접지(VSS)에 연결하고, 상기 제3 엔모스 트랜지스터(NM3)의 소오스와 전원전압(VDD) 사이에 각각 퓨즈제어단(PGM) 및 제2 인버터(INV2)의 출력단을 게이트에 연결한 제2 피모스 및 제4 엔모스 트랜지스터(PM2)(NM4)를 직렬연결하여 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.

우선, 데이터단(D) 및 퓨즈제어단(PGM)의 입력값이 모두 저전위일 경우, 제1,제2 인버터(INV1)(INV2)는 모두 고전위를 출력한다.

따라서, 상기 제1,제2 인버터(INV1)(INV2)의 고전위를 게이트에 인가받은 제1,제2,제4 엔모스 트랜지스터(NM1)(MN2)(NM4)는 턴온되고, 또한 상기 퓨즈제어단(PGM)을 통해 저전위를 인가받은 제2 피모스 트랜지스터(PM2)는 턴온되나, 상기 제1 인버터(INV1)의 고전위를 게이트에 인가받은 제1 피모스 트랜지스터(PM1)는 턴오프되므로, 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)를 통해 게이트로 인가되는 접지(VSS)전압은 상기 제3 엔모스 트랜지스터를 턴오프시킨다.

그러므로, 제2 피모스 및 제4 엔모스 트랜지스터(PM2)(NM4)는 상기 퓨즈(10)에 전원전압(VDD)을 인가함과 동시에 출력단(OUT)으로 고전위를 출력한다.

그리고, 상기 데이터단(D)의 입력값은 저전위이나 상기 퓨즈제어단(PGM)의 입력값이 고전위이면, 상기 제2 엔모스 트랜지스터(NM2)는 턴온시키나 상기 제1,제4 엔모스 및 제1,제2 피모스 트랜지스터(NM1)(NM4)(PM1)(PM2)는 턴오프시킨다.

따라서, 상기 제3 엔모스 트랜지스터(NM3)는 게이트에 저전위를 인가받아 턴오프되므로, 상기 출력단(OUT)은 상기 퓨즈(10)를 통해 저전위를 출력한다.

또한, 상기 데이터단(D)의 입력값은 고전위이나 상기 퓨즈제어단(PGM)의 입력값이 저전위이면, 상기 제1,제4 엔모스 및 제1,제2 피모스 트랜지스터(NM1)(NM4)(PM1) (PM2)는 턴온되나 상기 제2 엔모스 트랜지스터(NM2)는 턴오프되므로, 상기 제3 엔모스 트랜지스터(NM3)는 게이트에 저전위를 인가받아 턴오프되어 상기 퓨즈(10)로 전원전압(VDD)을 인가함과 동시에 상기 출력단(OUT)으로 고전위를 출력한다.

그리고, 상기 데이터단(D)과 퓨즈제어단(PGM)의 입력값이 고전위이면, 상기 제1,제2 인버터(INV1)(INV2)는 각각 저전위를 출력한다.

그러므로, 상기 제1 피모스 트랜지스터(PM1)를 통해 고전위가 상기 제3 엔모스 트랜지스터(NM3)의 게이트에 인가되어 상기 제3 엔모스 트랜지스터(NM3)를 턴온시키므로, 상기 제3 엔모스 트랜지스터(NM3)를 통해 상기 퓨즈(10)에 상기 퓨즈전압단(VPGM)의 고전위를 인가함과 아울러 출력단(OUT)으로 고전위를 출력한다.

상기에서 상세히 설명한 바와 같이, 본 고안은 퓨즈를 단락시키기 위하여 인가하는 전압의 전류가 소자 내부의 전원으로 유입되는 것을 차단함으로써, 상기 퓨즈에 인가되는 전압의 레벨이 상승함에 따라 상기 퓨즈에 인가되는 전류량이 증가하고, 또한, 상기 전원전압의 레벨상승을 방지하여 전력소모를 최소화하는 효과가 있다.

Claims (1)

1. 입력단이 각각 데이터단 및 퓨즈제어단에 연결된 제1,제2 인버터의 출력단에 각각 제1,제2 엔모스 트랜지스터의 게이트를 연결하고, 소오스를 접지에 공통연결한 상기 제1,제2 엔모스 트랜지스터의 드레인을 공통접속하여 제1 피모스 트랜지스터의 드레인 및 제3 엔모스 트랜지스터의 게이트에 연결하고, 상기 제1 피모스 트랜지스터의 공통접속한 게이트와 소오스에 상기 제1 인버터의 출력단 및 퓨즈전압단을 연결하고, 드레인을 상기 퓨즈전압단에 연결한 상기 제3 엔모스 트랜지스터의 소오스는 퓨즈를 통해 접지에 연결하고, 상기 제3 엔모스 트랜지스터의 소오스와 전원전압 사이에 각각 퓨즈제어단 및 제2 인버터의 출력단에 게이트를 연결한 제2 피모스 및 제4 엔모스 트랜지스터를 직렬연결하여 구성한 것을 특징으로 하는 퓨즈 트리밍 회로.