JPH01199396A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH01199396A JPH01199396A JP63023384A JP2338488A JPH01199396A JP H01199396 A JPH01199396 A JP H01199396A JP 63023384 A JP63023384 A JP 63023384A JP 2338488 A JP2338488 A JP 2338488A JP H01199396 A JPH01199396 A JP H01199396A
- Authority
- JP
- Japan
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- current
- mode
- bit line
- setting signal
- mode setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015654 memory Effects 0.000 abstract description 7
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 241000272814 Anser sp. Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、時に読出専用メモリに関
する。
する。
従来、読出専用メモリの続出回路としてカレントミラー
型センス増幅回路が多く用いられている。
型センス増幅回路が多く用いられている。
ｆａｓ図にカレントミラー型センス轡幅回路の例を示す
６図においてＰｌ、Ｐ２は９ＭＯ８）ランジスタ、Ｎｌ
、Ｎ２はｎＭＯ８）ランジスタである。ＰｌとＰ２の
ゲート長が等しく、Ｎ１とＮ２のゲート長が等しいもの
とし、Ｐｉ、Ｐ２．Ｎ１．Ｎ２のゲート幅をそれぞれｗ
ｐｘ 、 ｗｐ鵞、 ＷＦ２． 、 ｗ）ｆ、とする、
Ｐ２のゲート電位Ｖｏの値はＰｌとＮ１の導通抵抗の比
によって決定され、Ｐｌには一定の電流１１が流れる。
６図においてＰｌ、Ｐ２は９ＭＯ８）ランジスタ、Ｎｌ
、Ｎ２はｎＭＯ８）ランジスタである。ＰｌとＰ２の
ゲート長が等しく、Ｎ１とＮ２のゲート長が等しいもの
とし、Ｐｉ、Ｐ２．Ｎ１．Ｎ２のゲート幅をそれぞれｗ
ｐｘ 、 ｗｐ鵞、 ＷＦ２． 、 ｗ）ｆ、とする、
Ｐ２のゲート電位Ｖｏの値はＰｌとＮ１の導通抵抗の比
によって決定され、Ｐｌには一定の電流１１が流れる。
半導体メモリのアドレスが決定されると列デコーダ（図
示しない）の出力が制御信号端子１に供給され、Ｐ２に
はＷｐｘ／ＷＮｔ ：Ｗｐｓ ／Ｗｗ、の比を比例定
数とする１１に比例した電流ｉ！が流れビット＃！３に
供給する。このとき、ワード線２にメモリセルΦトラン
ジスタＮ２が接続されていると（コンタクトコードマス
ク方式の場合）ビット線３の電位は １Ｌｍレベルとな
る。
示しない）の出力が制御信号端子１に供給され、Ｐ２に
はＷｐｘ／ＷＮｔ ：Ｗｐｓ ／Ｗｗ、の比を比例定
数とする１１に比例した電流ｉ！が流れビット＃！３に
供給する。このとき、ワード線２にメモリセルΦトラン
ジスタＮ２が接続されていると（コンタクトコードマス
ク方式の場合）ビット線３の電位は １Ｌｍレベルとな
る。
又、メモリセル・トランジスタが接続されていないとＶ
ＤＤレベルへ移行する。従って、この読出時間はｉｓが
大きいと小さくなり、高速読出しが可能であるが、消費
電力が大きくなる。
ＤＤレベルへ移行する。従って、この読出時間はｉｓが
大きいと小さくなり、高速読出しが可能であるが、消費
電力が大きくなる。
上述した従来の半導体メモリは、ビット線への電流供給
手段が固定されているので、センス増幅回路の高速動作
を要求すると消費電力が大きくなってしまい、低消費電
力化を要求すると高速動作することができず、融通性が
ないといり欠点がある。
手段が固定されているので、センス増幅回路の高速動作
を要求すると消費電力が大きくなってしまい、低消費電
力化を要求すると高速動作することができず、融通性が
ないといり欠点がある。
本発明の半導体メモリは、高速モードと低速モードの切
替を行う信号を供給するモード設定信号供給手段と、ア
ドレス入力信号に伴なってアクティブとなる制御信号を
受け、前記モード設定信号に応じた電流をビット線に供
給する電流発生回路とを有するというものである。
替を行う信号を供給するモード設定信号供給手段と、ア
ドレス入力信号に伴なってアクティブとなる制御信号を
受け、前記モード設定信号に応じた電流をビット線に供
給する電流発生回路とを有するというものである。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の第１の実施例の主要部を示す回路図
である。外部端子（図示せず）又はマイクロプロセッサ
（図示せず）からモード設定信号線５に信号が供給され
るものとする。Ｆ４はオン抵抗が小さい−ｒ）ＭＯＳト
ランジスタとする。
。第１図は本発明の第１の実施例の主要部を示す回路図
である。外部端子（図示せず）又はマイクロプロセッサ
（図示せず）からモード設定信号線５に信号が供給され
るものとする。Ｆ４はオン抵抗が小さい−ｒ）ＭＯＳト
ランジスタとする。
電流ミラー回路の一次側の電流１１は、制御信号端子ｌ
に加わる制御信号（例えば列デコーダの出力信号）が“
１１になると、Ｐｌ、Ｎｌの特性で定まるよって定常の
値とな妙、ｎＭＯ８）ランジスタＮ１とＮｓのゲート長
・ゲート幅を等しくすると、モード設定信号が″０”の
場合は、９ＭＯ８）ランジスタＰ４がオフし、ｉ ＊
＝Ｗｐｓ ／Ｗｐｔ・１１なる電流がビット線３に供給
される。モード設定信号が＠１”の場合はＦ４がオンし
、Ｆ３のオン抵抗＝Ｐ２のオン抵抗とすると２Ｗｐ！／
Ｗｐ！・１１なる電流がビット線に流れ、従ってメモリ
セルからの読み出しはＦ３がオフの場合に比べて高速に
なる。
に加わる制御信号（例えば列デコーダの出力信号）が“
１１になると、Ｐｌ、Ｎｌの特性で定まるよって定常の
値とな妙、ｎＭＯ８）ランジスタＮ１とＮｓのゲート長
・ゲート幅を等しくすると、モード設定信号が″０”の
場合は、９ＭＯ８）ランジスタＰ４がオフし、ｉ ＊
＝Ｗｐｓ ／Ｗｐｔ・１１なる電流がビット線３に供給
される。モード設定信号が＠１”の場合はＦ４がオンし
、Ｆ３のオン抵抗＝Ｐ２のオン抵抗とすると２Ｗｐ！／
Ｗｐ！・１１なる電流がビット線に流れ、従ってメモリ
セルからの読み出しはＦ３がオフの場合に比べて高速に
なる。
このように、ユーザの希望に従って、高速モード、低消
費′成カモードのいずれか一方を選択して使用できる。
費′成カモードのいずれか一方を選択して使用できる。
第２図は本発明の第２の実施例の主要部を示す回路図で
ある。モード設定１ｇ号線５をＶＤＤ端子及びＧＮＤ？
ｍ子とヒエーズ型のＰＲＯＭ素子Ｆ １゜Ｆ２で接続す
る０図示の場合、ＦｌはオフなのでＦ５．Ｎ３はオフ、
Ｆ６はオンとなりＦ３のゲート電圧がＶＤＤレベルとな
り、Ｆ３はオフとなる。
ある。モード設定１ｇ号線５をＶＤＤ端子及びＧＮＤ？
ｍ子とヒエーズ型のＰＲＯＭ素子Ｆ １゜Ｆ２で接続す
る０図示の場合、ＦｌはオフなのでＦ５．Ｎ３はオフ、
Ｆ６はオンとなりＦ３のゲート電圧がＶＤＤレベルとな
り、Ｆ３はオフとなる。
従ってＦ２のみがオンとなって低速モードとなる。
逆に、Ｆ２をオフとし、Ｆｌをオン和すると、Ｆ２゜Ｆ
３がオンとなり高速モードとなる。Ｆｌ、Ｆ２はマスク
ＲＯＭにしてもよい。
３がオンとなり高速モードとなる。Ｆｌ、Ｆ２はマスク
ＲＯＭにしてもよい。
この実施例は、ユーザの要求に応じて短いＴＡＴ（ター
ンアラウンドタイム）で高速モードあるいは低消費電力
モードいずれか一方の半導体記憶装置を供給できる。
ンアラウンドタイム）で高速モードあるいは低消費電力
モードいずれか一方の半導体記憶装置を供給できる。
以上説明したように不発明は、モード設定信号でビット
線に供給する電流を制御することにより、簡単かつ効率
的に半導体メモリの高速動作モードあるいは低消費電力
モードのいずれか一方を選択できるという効率がある。
線に供給する電流を制御することにより、簡単かつ効率
的に半導体メモリの高速動作モードあるいは低消費電力
モードのいずれか一方を選択できるという効率がある。
第１図及び第２図はそれぞれ不発明の第１の実施例及び
第２の実施例の主要部を示す回路図、第３１図は従来例
の主要部を示す回路図である。 ｌ・・・・・・制御信号端子、２・・・・・・ワード線
、３・・・・・・ビット線、４・・・・・・センス増幅
回路、５・・・・・・モード。 設定信号線、６・・・・・・インバータ、Ｆｌ、Ｆ２・
・・・・・ヒエーズ型のＦＲＯＭ素子、Ｎ１−Ｎ３・・
・・・・ｎＭＯＳトランジスタ、Ｐ１〜Ｐ６・・・・・
・９ＭＯ８）ランジスタ。 代理人 弁理± ｌ’ｌ 原 晋牛 ｌ
図 第２Ｔ２］ 第３図
第２の実施例の主要部を示す回路図、第３１図は従来例
の主要部を示す回路図である。 ｌ・・・・・・制御信号端子、２・・・・・・ワード線
、３・・・・・・ビット線、４・・・・・・センス増幅
回路、５・・・・・・モード。 設定信号線、６・・・・・・インバータ、Ｆｌ、Ｆ２・
・・・・・ヒエーズ型のＦＲＯＭ素子、Ｎ１−Ｎ３・・
・・・・ｎＭＯＳトランジスタ、Ｐ１〜Ｐ６・・・・・
・９ＭＯ８）ランジスタ。 代理人 弁理± ｌ’ｌ 原 晋牛 ｌ
図 第２Ｔ２］ 第３図
Claims (1)
- 高速モードと低速モードの切替を行う信号を供給する
モード設定信号供給手段と、アドレス入力信号に伴なっ
てアクティブとなる制御信号を受け前記モード設定信号
に応じた電流をビット線に供給する電流発生回路とを有
することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338488A JP3071434B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338488A JP3071434B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01199396A true JPH01199396A (ja) | 1989-08-10 |
| JP3071434B2 JP3071434B2 (ja) | 2000-07-31 |
Family
ID=12109028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338488A Expired - Lifetime JP3071434B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071434B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307894A (ja) * | 1992-04-28 | 1993-11-19 | Nec Corp | 半導体記憶装置 |
| JP2009181599A (ja) * | 2008-01-29 | 2009-08-13 | Nec Electronics Corp | センスアンプ回路、及びそれを用いた半導体記憶装置 |
| JP2019180145A (ja) * | 2018-03-30 | 2019-10-17 | ラピスセミコンダクタ株式会社 | 半導体装置、および半導体装置の制御方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132300A (ja) * | 1984-07-24 | 1986-02-14 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6155197A (ja) * | 1984-08-27 | 1986-03-19 | Matsushita Electric Ind Co Ltd | 潤滑剤 |
| JPS6155197U (ja) * | 1984-09-17 | 1986-04-14 | ||
| JPS61208699A (ja) * | 1985-03-12 | 1986-09-17 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS61233499A (ja) * | 1985-04-04 | 1986-10-17 | アメリカン・マイクロシステムズ・インコ−ポレイテツド | 基準電圧発生回路及びその制御方法 |
-
1988
- 1988-02-02 JP JP2338488A patent/JP3071434B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132300A (ja) * | 1984-07-24 | 1986-02-14 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6155197A (ja) * | 1984-08-27 | 1986-03-19 | Matsushita Electric Ind Co Ltd | 潤滑剤 |
| JPS6155197U (ja) * | 1984-09-17 | 1986-04-14 | ||
| JPS61208699A (ja) * | 1985-03-12 | 1986-09-17 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS61233499A (ja) * | 1985-04-04 | 1986-10-17 | アメリカン・マイクロシステムズ・インコ−ポレイテツド | 基準電圧発生回路及びその制御方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307894A (ja) * | 1992-04-28 | 1993-11-19 | Nec Corp | 半導体記憶装置 |
| JP2009181599A (ja) * | 2008-01-29 | 2009-08-13 | Nec Electronics Corp | センスアンプ回路、及びそれを用いた半導体記憶装置 |
| JP2019180145A (ja) * | 2018-03-30 | 2019-10-17 | ラピスセミコンダクタ株式会社 | 半導体装置、および半導体装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3071434B2 (ja) | 2000-07-31 |
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