JP2007109401A

JP2007109401A - モードレジスタおよび不揮発性半導体メモリ装置

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Publication number: JP2007109401A
Application number: JP2007003968A
Authority: JP
Inventors: Toyu Ri; 東祐李; Heung-Soo Im; 任　興　洙
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-07-31
Filing date: 2007-01-12
Publication date: 2007-04-26
Anticipated expiration: 2019-07-30
Also published as: JP4383588B2; JP2000067584A; US6104668A; TW425555B; JP4459967B2; KR20000010391A; KR100319713B1

Abstract

【課題】多様なデフォルト値が追加工程の負担なしでユーザの要求に応じて設定できるモードレジスタおよび不揮発性半導体メモリ装置を提供すること。
【解決手段】電源電圧ＶＣＣに接続されたＰＭＯＳトランジスタＭＰ１００とノードＮ１０間に第１プログラム可能な素子が接続される。接地ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ１００とノードＮ１０間に第２プログラム可能な素子が接続される。プログラム可能な素子の各々はマスクＲＯＭ装置のメモリセルと同一の空乏型トランジスタＤ１００，Ｄ１０１で構成され、空乏型トランジスタはマスクＲＯＭ装置のメモリセルに対するイオン注入工程で導通状態の第１プログラム状態又は非導通状態の第２プログラム状態にプログラムされる。
【選択図】図４

Description

本発明は半導体集積回路装置に関するものであり、より詳しくは同期型メモリ装置のプログラム可能なモードレジスタに関する。さらに本発明は、プログラム可能なモードレジスタを有する不揮発性半導体メモリ装置に関する。

この分野でよく知られたように、同期型メモリ装置がクロック信号に同期して動作するためには、同期型メモリ装置に備えられたモードレジスタのデフォルト値は同期型メモリ装置が定常的な動作モードへ進入する前に設定されなければならない。モードレジスタのデフォルト値が設定されなければ、同期型メモリ装置は定常的な動作ができない。

メモリ装置の定常的な動作を確保するために、先ず、ユーザはパワーアップ以後にそして定常的な動作モードの動作以前にモード情報を有するアドレスをモードレジスタに供給する。モードレジスタには、一般に、ＲＡＳ待ち時間（ｌａｔｅｎｃｙ）、ＣＡＳ待ち時間、バーストタイプ、バースト長さ等がプログラムされる。だが、一般に、パワーアップ以後に設定されたモードレジスタの値は続けて使用される。

図１を参照すると、従来の一般的なモードレジスタ１０を示す回路図が示されている。図１で信号ＰＶＣＣＨはパワーレベルを示す。信号ＰＶＣＣＨは電源電圧が所定のレベルより低い時ロジックローレベルを有し、所定のレベルより高い時ロジックハイレベルを有する。信号ｎＰＶＣＣＨは信号ＰＶＣＣＨの相補信号である。

信号ＰＶＣＣＨがロジックローレベルの時、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１及びＭＮ１はターンオンされ、その結果ノードＮ１がロジックハイレベルになり、ノードＮ２がロジックローレベルになる。ノードＮ１及びＮ２のロジックレベルはラッチ１２及び１４により各々保持され、各ラッチ１２，１４は２個のインバータＩＮＶ１，ＩＮＶ２またはＩＮＶ３，ＩＮＶ４で構成される。ゆえに、信号ＭＤＳＴ１のデフォルト値はローに設定され、信号ＭＤＳＴ２のデフォルト値はハイに設定される。信号ＭＤＳＴ１及びＭＤＳＴ２のデフォルト値は対応するモードレジスタアドレス信号ＭＲＡ１及びＭＲＡ２により変化させることができる。信号ＰＶＣＣＨがロジックハイレベルで設定される時、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１及びＭＮ１はターンオフされる。

図２を参照すると、従来の他の一般的なモードレジスタ１０を示す回路図が示されている。図２で、図１の構成要素と同一の構成要素は同一の参照番号で表記される。図２のモードレジスタ１０はダイオード形態で接続されたＮＭＯＳ及びＰＭＯＳトランジスタＭＮ２及びＭＰ２が追加されたという点で図１と異なる。ＮＭＯＳ及びＰＭＯＳトランジスタＭＮ２及びＭＰ２はメタルオプションで機能する。即ち、トランジスタＭＮ２及びＭＰ２は選択的に形成されるということである。ゆえに、各ノードＮ１及びＮ２はトランジスタＭＮ２及びＭＰ２が形成されるか否かによりロー又はハイに設定できる。

しかし、上述した従来の一般的なモードレジスタ構造は、ユーザの多様な要求を満足することはできない。異なるデフォルト値で設定されるモードレジスタセットを含む同期型半導体メモリ装置は別個に製造しなければならない。結果的に、各メモリ装置の多様なモードレジスタデフォルト構成は追加的な工程負担の原因になる。

本発明の目的は、多様なデフォルト値が追加工程の負担なしでユーザの要求に応じて設定できるプログラム可能なモードレジスタ、およびそれを使用した不揮発性半導体メモリ装置を提供することにある。

本発明のモードレジスタは、データを貯えるメモリセルアレイを有する半導体メモリ装置に使用され、前記メモリ装置の多様な動作モードを制御するためのデータを貯えるモードレジスタにおいて、電源電圧に接続された第１電流電極及び第１制御信号を受け入れるゲート電極を有する第１トランジスタと、この第１トランジスタの第２電流電極とノードとの間に接続された第１プログラム可能な素子と、接地された第１電流電極及び前記第１制御信号に相補的な第２制御信号を受け入れるゲート電極を有する第２トランジスタと、
前記ノードと前記第２トランジスタの第２電流電極の間に接続された第２プログラム可能な素子とを具備し、前記第１及び第２プログラム可能な素子の各々はマスクＲＯＭ装置のメモリセルと同一の空乏型トランジスタで構成され、空乏型トランジスタはマスクＲＯＭ装置のメモリセルに対するイオン注入工程で導通状態の第１プログラム状態又は非導通状態の第２プログラム状態にプログラムされることを特徴とする。

このようなモードレジスタにおいて、より具体的な例として、前記ノードに接続されたラッチを付加的に含むことができる。また、前記半導体メモリ装置はクロック信号に同期して動作するマスクＲＯＭ装置を含むことができる。さらに、前記ノードは外部から印加されるモードレジスタアドレス信号に応答してロジックローレベル及びロジックハイレベルのうちいずれか一つに設定される。さらに、前記第１制御信号は前記電源電圧が所定のレベルより低い時ロジックローレベルを有し、前記電源電圧が前記所定のレベルより高い時ロジックハイレベルを有する。

本発明の不揮発性半導体メモリ装置は、複数のメモリセルを有し、メモリセルの各々はデータ貯蔵素子を有するメモリセルアレイ及び、前記メモリ装置の複数の動作モードを制御するためのデータを貯えるモードレジスタを含み、前記モードレジスタは複数のプログラム可能な素子を有し、前記モードレジスタのデフォルト値は前記プログラム可能な素子が第１又は第２プログラム状態にプログラムされたかに応じて設定され、前記プログラム可能な素子はマスクＲＯＭ装置のメモリセルと同一の空乏型トランジスタで構成され、空乏型トランジスタはマスクＲＯＭ装置のメモリセルに対するイオン注入工程で導通状態の第１プログラム状態又は非導通状態の第２プログラム状態にプログラムされることを特徴とする。

より具体的な例として、前記不揮発性半導体メモリ装置はクロック信号に同期して動作する。また、前記不揮発性半導体メモリ装置はマスクＲＯＭ装置で構成される。さらに、前記モードレジスタは、電源電圧に接続された第１電流電極及び第１制御信号を受け入れるゲート電極を有するＰＭＯＳトランジスタと、このＰＭＯＳトランジスタの第２電流電極とノードとの間に接続された前記プログラム可能な素子のうち第１プログラム可能な素子と、接地された第１電流電極及び前記第１制御信号に相補的な第２制御信号を受け入れるゲート電極を有するＮＭＯＳトランジスタと、前記ノード及び前記ＮＭＯＳトランジスタの第２電流電極の間に接続された前記プログラム可能な素子のうち第２プログラム可能な素子と、前記ノードに接続されたラッチとを含む。

このような本発明によれば、複数のプログラム可能な素子を有するとともに、該プログラム可能な素子はマスクＲＯＭ装置のメモリセルと同一の空乏型トランジスタで構成され、空乏型トランジスタはマスクＲＯＭ装置のメモリセルに対するイオン注入工程で導通状態の第１プログラム状態又は非導通状態の第２プログラム状態にプログラムされるので、従来の一般的なモードレジスタ構成とは違って、モードレジスタに対する多様なデフォルト値が追加的な工程負担なしでユーザの要求に応じて設定できる。

以下、本発明の望ましい実施の形態を参照図面に基づき詳細に説明する。
実施の形態において、不揮発性半導体メモリ装置はクロック信号に同期して動作する。詳しくは、メモリ装置は同期型マスクＲＯＭ装置である。同期型マスクＲＯＭ装置のモードレジスタは多様な動作モードを制御するためのデータを貯える。例えば、ＲＡＳ待ち時間、ＣＡＳ待ち時間、バースト長さ、そしてバーストタイプがプログラムされる。ユーザがそのような値を変えたいときは、パワーダウンモードから抜け出て定常的な動作モードへ進入する前にモードレジスタを設定する。同期型マスクＲＯＭ装置は”ＫＭ２３Ｖ３２２０５Ｔ”という題目で三星電子の仕様書に掲載されている。

ＫＭ２３Ｖ３２２０５Ｔに掲載されるように、モードレジスタは７ビットアドレス（例えば、Ａ０〜Ａ７）を使用してプログラムされる。アドレス信号Ａ０及びＡ１はバースト長さを設定するために、アドレス信号Ａ２はバーストタイプを設定するために、アドレス信号Ａ３〜Ａ５はＣＡＳ待ち時間を設定するために、そしてアドレス信号Ａ６はＲＡＳ待ち時間を設定するために使用される。

図３は、本発明による不揮発性半導体メモリ装置のモードレジスタの実施の形態を示す回路図であり、図４は、図３に示されたモードレジスタの望ましい実施例である。図３には、モードレジスタ１００の一部分が示されている。前述した条件によると、モードレジスタアドレス信号ＭＲＡは７ビットアドレス信号Ａ０〜Ａ７中の一つに対応する。ゆえに、図３に示されたものと同一の回路構成が他の６ビットアドレス信号に各々対応して図３のモードレジスタ１００に付加される。

図３を参照すると、モードレジスタ１００はＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１００及びＭＮ１００、第１及び第２プログラム可能な素子１１０及び１２０、および逆向き並列接続された２個のインバータＩＮＶ１００及びＩＮＶ１０１を有するラッチ１３０を含む。ＰＭＯＳトランジスタＭＰ１００は電源電圧ＶＣＣに接続されたソースと信号ＰＶＣＣＨを受け入れるゲート電極を有する。第１プログラム可能な素子１１０はトランジスタＭＰ１００のドレインとノードＮ１０との間に接続され、ノードＮ１０は外部から印加されるモードレジスタアドレス信号ＭＲＡを受け入れるための入力端子として使用される。第２プログラム可能な素子１２０はノードＮ１０とＮＭＯＳトランジスタＭＮ１００のドレインとの間に接続され、トランジスタＭＮ１００は接地されたソース及び信号ｎＰＶＣＣＨを受け入れるゲート電極を有する。ノードＮ１０には、ラッチ１３０が接続される。

この実施の形態において、信号ＰＶＣＣＨは電源電圧レベルを示す。信号ＰＶＣＣＨは電源電圧が所定のレベルより低い時ロジックローレベルを有し、所定のレベルより高い時ロジックハイレベルを有する。信号ｎＰＶＣＣＨは信号ＰＶＣＣＨに相補的である。

図４に示されるように、第１及び第２プログラム可能な素子１１０及び１２０は空乏型トランジスタ（ｄｅｐｌｅｔｉｏｎｔｒａｎｓｉｓｔｏｒ）を用いて各々実現される。即ち、第１プログラム可能な素子１１０として使用される空乏型トランジスタＤ１００は接地されたゲート電極、トランジスタＭＰ１００のドレインに接続された第１電流電極、およびノードＮ１０に接続された第２電流電極を有する。第２プログラム可能な素子１２０として使用される空乏型トランジスタＤ１０１は接地されたゲート電極及びノードＮ１０とトランジスタＭＮ１００のドレインとの間に接続されたチャンネルを有する。

モードレジスタ１００が同期型マスクＲＯＭ装置に形成されるので、空乏型トランジスタＤ１００，Ｄ１０１はマスクＲＯＭ装置のメモリセルと同一の工程により形成される。メモリセルがイオン注入によりプログラムされる時、トランジスタＤ１００及びＤ１０１をプログラムできる。結果的に、トランジスタＤ１００，Ｄ１０１はイオン注入によりプログラムされるか否かによりオン状態又はオフ状態を有する。トランジスタＤ１００又はＤ１０１がプログラムされる時、それのスレッショルド電圧はゲート電圧より高く、ターンオフされる。プログラムされないトランジスタはゲート電圧より低いスレッショルド電圧を有し、ターンオンされる。

本発明のモードレジスタ１００によると、レジスタ出力信号ＭＤＳＴの電圧レベルは空乏型トランジスタＤ１００又はＤ１０１をプログラムすることにより設定できる。例えば、空乏型トランジスタＤ１００がプログラムされる時、トランジスタＤ１００はオフ状態に保たれる一方、トランジスタＤ１０１はオン状態を有する。逆に、空乏型トランジスタＤ１０１がプログラムされる時、それはオフ状態に保たれる一方、トランジスタＤ１００はオン状態を有する。前者の場合、信号ＰＶＣＣＨ及びｎＰＶＣＣＨが各々ロー及びハイでトランジスタＭＰ１００およびＭＮ１００がオンする時、ノードＮ１０は接地され、信号ＭＤＳＴのデフォルト値はロジックハイレベルに設定される。後者の場合、信号ＰＶＣＣＨ及びｎＰＶＣＣＨが各々ロー及びハイでトランジスタＭＰ１００およびＭＮ１００がオンする時、ノードＮ１０は電源電圧ＶＣＣまで充電され、信号ＭＤＳＴのデフォルト値はロジックローレベルに設定される。

一方、信号ＰＶＣＣＨ及びｎＰＶＣＣＨが各々ハイ及びローでトランジスタＭＰ１００およびＭＮ１００がオフする時、ノードＮ１０の値はモードレジスタアドレス信号ＭＲＡにより異なる値に設定され、対応する値がラッチ１３０出力にレジスタ出力信号ＭＤＳＴとして出力される。

従来の一般的なモードレジスタを示す回路図。従来の他の一般的なモードレジスタを示す回路図。本発明によるモードレジスタの実施の形態を示す回路図。図３に示されたモードレジスタの望ましい実施例を示す回路図。

符号の説明

１００モードレジスタ
１１０第１プログラム可能な素子
１２０第２プログラム可能な素子
１３０ラッチ
ＭＰ１００ＰＭＯＳトランジスタ
ＭＮ１００ＮＭＯＳトランジスタ
Ｄ１００，Ｄ１０１空乏型トランジスタ

Claims

データを貯えるメモリセルアレイを有する半導体メモリ装置に使用され、前記メモリ装置の多様な動作モードを制御するためのデータを貯えるモードレジスタにおいて、
電源電圧に接続された第１電流電極及び第１制御信号を受け入れるゲート電極を有する第１トランジスタと、
この第１トランジスタの第２電流電極とノードとの間に接続された第１プログラム可能な素子と、
接地された第１電流電極及び前記第１制御信号に相補的な第２制御信号を受け入れるゲート電極を有する第２トランジスタと、
前記ノードと前記第２トランジスタの第２電流電極の間に接続された第２プログラム可能な素子とを具備し、
前記第１及び第２プログラム可能な素子の各々はマスクＲＯＭ装置のメモリセルと同一の空乏型トランジスタで構成され、空乏型トランジスタはマスクＲＯＭ装置のメモリセルに対するイオン注入工程で導通状態の第１プログラム状態又は非導通状態の第２プログラム状態にプログラムされることを特徴とするモードレジスタ。
前記ノードに接続されたラッチを付加的に含むことを特徴とする請求項１に記載のモードレジスタ。
前記半導体メモリ装置はクロック信号に同期して動作するマスクＲＯＭ装置を含むことを特徴とする請求項１に記載のモードレジスタ。
前記ノードは外部から印加されるモードレジスタアドレス信号に応答してロジックローレベル及びロジックハイレベルのうちいずれか一つに設定されることを特徴とする請求項１に記載のモードレジスタ。
前記第１制御信号は前記電源電圧が所定のレベルより低い時ロジックローレベルを有し、前記電源電圧が前記所定のレベルより高い時ロジックハイレベルを有することを特徴とする請求項１に記載のモードレジスタ。
不揮発性半導体メモリ装置において、
複数のメモリセルを有し、メモリセルの各々はデータ貯蔵素子を有するメモリセルアレイ及び、
前記メモリ装置の複数の動作モードを制御するためのデータを貯えるモードレジスタを含み、
前記モードレジスタは複数のプログラム可能な素子を有し、
前記モードレジスタのデフォルト値は前記プログラム可能な素子が第１又は第２プログラム状態にプログラムされたかに応じて設定され、
前記プログラム可能な素子はマスクＲＯＭ装置のメモリセルと同一の空乏型トランジスタで構成され、空乏型トランジスタはマスクＲＯＭ装置のメモリセルに対するイオン注入工程で導通状態の第１プログラム状態又は非導通状態の第２プログラム状態にプログラムされることを特徴とする不揮発性半導体メモリ装置。
前記不揮発性半導体メモリ装置はクロック信号に同期して動作することを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
前記不揮発性半導体メモリ装置はマスクＲＯＭ装置で構成されることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
前記モードレジスタは、
電源電圧に接続された第１電流電極及び第１制御信号を受け入れるゲート電極を有するＰＭＯＳトランジスタと、
このＰＭＯＳトランジスタの第２電流電極とノードとの間に接続された前記プログラム可能な素子のうち第１プログラム可能な素子と、
接地された第１電流電極及び前記第１制御信号に相補的な第２制御信号を受け入れるゲート電極を有するＮＭＯＳトランジスタと、
前記ノード及び前記ＮＭＯＳトランジスタの第２電流電極の間に接続された前記プログラム可能な素子のうち第２プログラム可能な素子と、
前記ノードに接続されたラッチと
を含むことを特徴とする請求項６に記載の不揮発性半導体メモリ装置。