JPH0154722B2 - - Google Patents
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- Publication number
- JPH0154722B2 JPH0154722B2 JP55118722A JP11872280A JPH0154722B2 JP H0154722 B2 JPH0154722 B2 JP H0154722B2 JP 55118722 A JP55118722 A JP 55118722A JP 11872280 A JP11872280 A JP 11872280A JP H0154722 B2 JPH0154722 B2 JP H0154722B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- decoder
- power
- power consumption
- instructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010354 integration Effects 0.000 description 3
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 2
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
本発明は、消費電力を低減したマイクロプロセ
ツサに関するものである。
ツサに関するものである。
マイクロプロセツサは既に種々の構成のものが
提案されており、低消費電力となるCMOS型や
高集積化が容易なnMOS型等が知られている。こ
のようなマイクロプロセツサに対しても、複雑な
信号処理を高速で実行することが要求され、それ
に伴なつて高集積化と高速動作化とを実現する必
要が生じ、高速動作を行なわせる為には比較的大
きな電流を必要とし、それによる発熱が高集積化
により一層大きな問題となつてくる。しかし、従
来は、高速動作化に伴なう消費電力の増大を抑制
する為の対策は不充分であり、従つて高集積化マ
イクロプロセツサを実現する障害の一つとなつて
いた。
提案されており、低消費電力となるCMOS型や
高集積化が容易なnMOS型等が知られている。こ
のようなマイクロプロセツサに対しても、複雑な
信号処理を高速で実行することが要求され、それ
に伴なつて高集積化と高速動作化とを実現する必
要が生じ、高速動作を行なわせる為には比較的大
きな電流を必要とし、それによる発熱が高集積化
により一層大きな問題となつてくる。しかし、従
来は、高速動作化に伴なう消費電力の増大を抑制
する為の対策は不充分であり、従つて高集積化マ
イクロプロセツサを実現する障害の一つとなつて
いた。
本発明は、マイクロプロセツサが命令に従つて
各機能回路を制御してデイジタル信号処理を行な
うことを利用し、各命令毎等に於いて使用される
機能回路と不使用機能回路とを識別し、不使用機
能回路に対して電流が流れない動作状態となるよ
うに制御して、高速動作化した場合でも全体とし
ての消費電力を低減し得るようにすることを目的
とするものである。以下実施例について詳細に説
明する。
各機能回路を制御してデイジタル信号処理を行な
うことを利用し、各命令毎等に於いて使用される
機能回路と不使用機能回路とを識別し、不使用機
能回路に対して電流が流れない動作状態となるよ
うに制御して、高速動作化した場合でも全体とし
ての消費電力を低減し得るようにすることを目的
とするものである。以下実施例について詳細に説
明する。
第１図は本発明の実施例のブロツク線図であ
り、１は命令を解読してゲート単位の制御信号を
出力するデコーダ、２はメモリ、３，４はセレク
タ、５，６，８はレジスタ、７は演算回路であ
る。デコーダ１は命令を解読してゲート単位の制
御信号を出力するものであるから、命令毎に使用
する機能回路を認識できることになる。そこで不
使用機能回路に対しては、電流が流れないように
なる状態、例えばインバータに於いては、出力が
ハイレベル即ち論理“１”の状態となるように制
御するものである。
り、１は命令を解読してゲート単位の制御信号を
出力するデコーダ、２はメモリ、３，４はセレク
タ、５，６，８はレジスタ、７は演算回路であ
る。デコーダ１は命令を解読してゲート単位の制
御信号を出力するものであるから、命令毎に使用
する機能回路を認識できることになる。そこで不
使用機能回路に対しては、電流が流れないように
なる状態、例えばインバータに於いては、出力が
ハイレベル即ち論理“１”の状態となるように制
御するものである。
例えば加算処理を行なう場合、従来は演算回路
７は常にレジスタ５，６の内容を入力として加算
を行ない、加算結果をレジスタ８にセツトするか
否かで、演算回路７の使用、不使用が結果的に制
御されるものであるが、本発明に於いては、加算
結果をレジスタ８にセツトするか否かで演算回路
の使用、不使用が認識できることにより、不使用
と認識されたときは、演算回路７の各ゲートに電
流が流れないようにデコーダ１によつて制御する
ものである。同様にメモリ２、セレクタ３，４及
びレジスタ５，６，８に対しても、不使用と認識
されたとき、電流が流れないようにデコーダ１に
よつて制御するものである。
７は常にレジスタ５，６の内容を入力として加算
を行ない、加算結果をレジスタ８にセツトするか
否かで、演算回路７の使用、不使用が結果的に制
御されるものであるが、本発明に於いては、加算
結果をレジスタ８にセツトするか否かで演算回路
の使用、不使用が認識できることにより、不使用
と認識されたときは、演算回路７の各ゲートに電
流が流れないようにデコーダ１によつて制御する
ものである。同様にメモリ２、セレクタ３，４及
びレジスタ５，６，８に対しても、不使用と認識
されたとき、電流が流れないようにデコーダ１に
よつて制御するものである。
この場合、デコーダ１は各部にストローブ信号
を加えるか否か制御する構成とすることができ、
各部はストローブ信号により動作状態となる構成
とするものである。なおレジスタ等については、
従来イネーブル信号を用いる構成が知られている
が、前述のストローブ信号をこのイネーブル信号
と兼用させることができる。
を加えるか否か制御する構成とすることができ、
各部はストローブ信号により動作状態となる構成
とするものである。なおレジスタ等については、
従来イネーブル信号を用いる構成が知られている
が、前述のストローブ信号をこのイネーブル信号
と兼用させることができる。
第２図に示すように、アンド回路AND１，
AND２とノア回路NORとからなる機能回路に於
いて、 ＝Ａ・Ｂ＋Ｃ・Ｄ ……(1) の論理処理を行なう場合、出力Ｅが“０”である
と、ノア回路NORには電源から電流が流れるこ
とになる。そこで本発明では、第３図に示すよう
に、トランジスタＱ１〜Ｑ４によりアンド回路
AND１，AND２を構成し、電源電圧VDが加え
られる負荷のトランジスタＱ５との間にストロー
ブ信号StでオンとなるトランジスタＱ６を接続
し、トランジスタＱ５，Ｑ６間から出力Ｅを導出
する構成とすることができるものであり、ストロ
ーブ信号Stが“０”のときはトランジスタＱ６が
オフとなるので、入力信号Ａ〜Ｄに関係なく出力
Ｅは“１”となる。即ちこの機能回路が不使用時
であれば、ストローブ信号Stを“０”として、ト
ランジスタＱ１〜Ｑ４に入力信号Ａ〜Ｄに応じて
流れる電流をトランジスタＱ６によりオフとし、
使用時にはストローブ信号Stを“１”とし、入力
信号Ａ〜Ｄに応じた出力Ｅを得ることができるか
ら、不使用時の消費電力を低減することができ
る。又レジスタRA，RBの内容を加算器により
加算（ADD）して、加算結果をアキユミユレー
タからレジスタRAにセツト（MOVE ACC TO
RA）する場合、消費電力を低減する為の従来例
に於いては、次に示すように、電源制御命令が挿
入されるものである。即ち、 RA パワー・オン RB パワー・オン アキユミユレータ パワー・オン 加算器 パワー・オン ADD RA，RB アキユミユレータ パワー・オン RA パワー・オン MOVE ACC TO RA となる。そして、パワー・オン等の電源制御命令
の専用のデコーダを設けるもので、回路規模が大
きくなる欠点がある。
AND２とノア回路NORとからなる機能回路に於
いて、 ＝Ａ・Ｂ＋Ｃ・Ｄ ……(1) の論理処理を行なう場合、出力Ｅが“０”である
と、ノア回路NORには電源から電流が流れるこ
とになる。そこで本発明では、第３図に示すよう
に、トランジスタＱ１〜Ｑ４によりアンド回路
AND１，AND２を構成し、電源電圧VDが加え
られる負荷のトランジスタＱ５との間にストロー
ブ信号StでオンとなるトランジスタＱ６を接続
し、トランジスタＱ５，Ｑ６間から出力Ｅを導出
する構成とすることができるものであり、ストロ
ーブ信号Stが“０”のときはトランジスタＱ６が
オフとなるので、入力信号Ａ〜Ｄに関係なく出力
Ｅは“１”となる。即ちこの機能回路が不使用時
であれば、ストローブ信号Stを“０”として、ト
ランジスタＱ１〜Ｑ４に入力信号Ａ〜Ｄに応じて
流れる電流をトランジスタＱ６によりオフとし、
使用時にはストローブ信号Stを“１”とし、入力
信号Ａ〜Ｄに応じた出力Ｅを得ることができるか
ら、不使用時の消費電力を低減することができ
る。又レジスタRA，RBの内容を加算器により
加算（ADD）して、加算結果をアキユミユレー
タからレジスタRAにセツト（MOVE ACC TO
RA）する場合、消費電力を低減する為の従来例
に於いては、次に示すように、電源制御命令が挿
入されるものである。即ち、 RA パワー・オン RB パワー・オン アキユミユレータ パワー・オン 加算器 パワー・オン ADD RA，RB アキユミユレータ パワー・オン RA パワー・オン MOVE ACC TO RA となる。そして、パワー・オン等の電源制御命令
の専用のデコーダを設けるもので、回路規模が大
きくなる欠点がある。
これに対して、本発明によれば、
ADD RA，RB
MOVE ACC TO RA
となり、パワー・オン等の電源制御命令を必要と
しないものとなり、且つ通常の命令のデコーダを
用いて消費電力を低減することができる。
しないものとなり、且つ通常の命令のデコーダを
用いて消費電力を低減することができる。
前述の如くデコーダ１は従来の構成に対して、
機能回路の使用時にストローブ信号等を出力する
構成を付加し、又各機能回路は、ストローブ信号
により動作する素子を付加することにより、多少
の回路規模の増大はまぬがれないが、消費電力は
従来例に比較して数10％以上の低減が可能となる
ので、高速動作化による動作電源の増大と高集積
化による発熱の問題とを同時に解決することがで
き、高集積化マイクロプロセツサを容易に実現で
きることになる。
機能回路の使用時にストローブ信号等を出力する
構成を付加し、又各機能回路は、ストローブ信号
により動作する素子を付加することにより、多少
の回路規模の増大はまぬがれないが、消費電力は
従来例に比較して数10％以上の低減が可能となる
ので、高速動作化による動作電源の増大と高集積
化による発熱の問題とを同時に解決することがで
き、高集積化マイクロプロセツサを容易に実現で
きることになる。
以上説明したように、本発明は、命令によつて
制御されるマイクロプロセツサに於いて、命令を
解読して各部を制御するデコーダ１に、命令によ
つて使用されるレジスタや演算回路等の機能回路
を識別して、命令によつて使用される機能回路に
は動作電流が供給され、その命令実行時には不使
用となる機能回路に対しては、電流が流れないよ
うな状態、例えば、インバータの場合の出力を
“１”とする制御、論理回路等の場合のストロー
ブ信号によつてオン状態となるスイツチング用の
トランジスタＱ６の制御等を行なう手段を設けた
ものであり、僅かな構成の追加で不使用機能回路
の消費電力を殆ど零とすることができるから、高
速動作化による動作電流を大きくした場合でも、
全体としての消費電力を著しく低減することがで
きる利点がある。
制御されるマイクロプロセツサに於いて、命令を
解読して各部を制御するデコーダ１に、命令によ
つて使用されるレジスタや演算回路等の機能回路
を識別して、命令によつて使用される機能回路に
は動作電流が供給され、その命令実行時には不使
用となる機能回路に対しては、電流が流れないよ
うな状態、例えば、インバータの場合の出力を
“１”とする制御、論理回路等の場合のストロー
ブ信号によつてオン状態となるスイツチング用の
トランジスタＱ６の制御等を行なう手段を設けた
ものであり、僅かな構成の追加で不使用機能回路
の消費電力を殆ど零とすることができるから、高
速動作化による動作電流を大きくした場合でも、
全体としての消費電力を著しく低減することがで
きる利点がある。
更に、集積回路化の場合に於いて、僅かな構成
を付加するだけであるから、面積増加も僅かです
むことになり、消費電力の低減と相俟つて高集積
回路化が容易となる。又デコーダ１による命令解
読によつて不使用機能回路を識別するものである
から、機能回路対応に電源のオン、オフ等を制御
する特別の命令を設ける必要がないので、プログ
ラムが複雑化することがない利点がある。
を付加するだけであるから、面積増加も僅かです
むことになり、消費電力の低減と相俟つて高集積
回路化が容易となる。又デコーダ１による命令解
読によつて不使用機能回路を識別するものである
から、機能回路対応に電源のオン、オフ等を制御
する特別の命令を設ける必要がないので、プログ
ラムが複雑化することがない利点がある。
第１図は本発明の実施例のブロツク線図、第２
図は機能回路の一例のゲート回路、第３図は本発
明の実施例のゲート回路である。 １はデコーダ、２はメモリ、３，４はセレク
タ、５，６，８はレジスタ、７は演算回路、Ｑ１
〜Ｑ６はMOSトランジスタ、Stはストローブ信
号である。
図は機能回路の一例のゲート回路、第３図は本発
明の実施例のゲート回路である。 １はデコーダ、２はメモリ、３，４はセレク
タ、５，６，８はレジスタ、７は演算回路、Ｑ１
〜Ｑ６はMOSトランジスタ、Stはストローブ信
号である。
Claims (1)
- １ 総ての命令を解読して各部を制御するデコー
ダを有するマイクロプロセツサに於いて、前記デ
コーダに、命令によつて使用される機能回路には
動作電流が供給され、該命令の実行時に不使用と
なる機能回路に対しては電流が流れない状態とな
るように制御する手段を設けたことを特徴とする
マイクロプロセツサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55118722A JPS5743238A (en) | 1980-08-28 | 1980-08-28 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55118722A JPS5743238A (en) | 1980-08-28 | 1980-08-28 | Microprocessor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5743238A JPS5743238A (en) | 1982-03-11 |
| JPH0154722B2 true JPH0154722B2 (ja) | 1989-11-21 |
Family
ID=14743457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55118722A Granted JPS5743238A (en) | 1980-08-28 | 1980-08-28 | Microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5743238A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59196084A (ja) * | 1983-04-22 | 1984-11-07 | Terumo Corp | 血液処理器 |
| JPS6145354A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | マイクロプロセツサ |
| JPS62111323A (ja) * | 1985-11-11 | 1987-05-22 | Oki Electric Ind Co Ltd | 信号処理プロセツサの制御方法 |
| JPS62145418A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | Ａｌｕのスタンバイ制御方式 |
| JPH05282075A (ja) * | 1992-03-30 | 1993-10-29 | Nec Corp | マイクロコンピュ−タ |
-
1980
- 1980-08-28 JP JP55118722A patent/JPS5743238A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5743238A (en) | 1982-03-11 |
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