JPS60150290A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS60150290A JPS60150290A JP59248537A JP24853784A JPS60150290A JP S60150290 A JPS60150290 A JP S60150290A JP 59248537 A JP59248537 A JP 59248537A JP 24853784 A JP24853784 A JP 24853784A JP S60150290 A JPS60150290 A JP S60150290A
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- decoder
- common bus
- memory cells
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に係り特に半導体メモリの分野に関
するものである。
するものである。
以下は説明の便宜上Ｎ−チャンネルＭＯ８を使用したメ
モリ回路について説明する。
モリ回路について説明する。
従来のメモリ回路は第１図の様に構成されている。まず
、Ｘ−デコーダー２によりワード線５が選択さ些、選択
されたワード線に接続されたメモリセルフは保竺してい
る情報に対応して、そのメモリセルに接続されたディジ
ット線６を高電位おるいは低電位に向わせる様に動作す
る。しかるに、夫々のディジット線６に伝達された情報
は全てがデータバス線８に伝達されるわけではまく、Ｙ
−デコーダー４により選択されたディジット線の情報
のみがデータバス線８に伝達されアンプ１０を介して出
力データとなるわけである。
、Ｘ−デコーダー２によりワード線５が選択さ些、選択
されたワード線に接続されたメモリセルフは保竺してい
る情報に対応して、そのメモリセルに接続されたディジ
ット線６を高電位おるいは低電位に向わせる様に動作す
る。しかるに、夫々のディジット線６に伝達された情報
は全てがデータバス線８に伝達されるわけではまく、Ｙ
−デコーダー４により選択されたディジット線の情報
のみがデータバス線８に伝達されアンプ１０を介して出
力データとなるわけである。
しかし、上記の従来方法によるとＹ−デコーダーの数は
ディジット線の数と同等分必要である。
ディジット線の数と同等分必要である。
これは、記憶容量が増大するにつれてディジット線の数
が増加し、Ｙ−デコーダーの数が増加し消費電力の掲大
及びチップ面積の増大を意味している。
が増加し、Ｙ−デコーダーの数が増加し消費電力の掲大
及びチップ面積の増大を意味している。
本発明の目的はチップ面積を小さくでき、かつ消費電力
の小さいメモリ回路を提供することにある。
の小さいメモリ回路を提供することにある。
本発明によれば、メモリセルをマトリクス状に配置し、
これに接続する複数のワード線と複数のディジット線と
を設けたメモリ回路にジいて、第１の共通バスと第２の
共通バスとを設け、第１の列のメキリセルに接続する第
１のディジット線を第１のスイッチ素子を介して前記第
１の共通バスに接続し、前記第１の列のメモリセルに隣
接する第２の列のメモリセルに接続する第２のディジッ
ト線を第２のスイッチ素子を介して前記第２の共通バス
に接続し、前記第２の列のメモリセルに隣接する第３の
列のメモリセルに接続する第３のディジット線を第３の
スイッチ素子を介して前記第１の共通バスに接続し、前
記第３の列のメモリセルに隣接する第４の列のメモリセ
ルに接続する第４のディジット線を第４のスイッチ素子
を介して前記第２の共通バスに接続し、同様に第ｎの列
のメモリセルに接続する第ｎのディジット線を第ｎのス
イッチ素子を介して前記第１の共通バスに接続し、前記
第ｎの列のメモリセルに隣接する第（ｎ＋１）列のメモ
リセルに接続する第（ｎ＋１）のディジット線を第（ｎ
＋１）のスイッチ素子を介して前記第２の共通バスに接
続し、さらにアト３− レス信号によって前記第１のスイッチ素子および前記第
２のスイッチ素子の組、・前記第３のスイッチ素子およ
び前記第４のスイッチ素子の組、同様に第ｎのスイッチ
素子および第（ｎ＋１）のスイッチ素子の組のうちのい
ずれか一つの組の二つのスイッチ素子を同時に駆動する
ためのデコーダーを設けたことを％徴とするメモリ回路
が得られる。
これに接続する複数のワード線と複数のディジット線と
を設けたメモリ回路にジいて、第１の共通バスと第２の
共通バスとを設け、第１の列のメキリセルに接続する第
１のディジット線を第１のスイッチ素子を介して前記第
１の共通バスに接続し、前記第１の列のメモリセルに隣
接する第２の列のメモリセルに接続する第２のディジッ
ト線を第２のスイッチ素子を介して前記第２の共通バス
に接続し、前記第２の列のメモリセルに隣接する第３の
列のメモリセルに接続する第３のディジット線を第３の
スイッチ素子を介して前記第１の共通バスに接続し、前
記第３の列のメモリセルに隣接する第４の列のメモリセ
ルに接続する第４のディジット線を第４のスイッチ素子
を介して前記第２の共通バスに接続し、同様に第ｎの列
のメモリセルに接続する第ｎのディジット線を第ｎのス
イッチ素子を介して前記第１の共通バスに接続し、前記
第ｎの列のメモリセルに隣接する第（ｎ＋１）列のメモ
リセルに接続する第（ｎ＋１）のディジット線を第（ｎ
＋１）のスイッチ素子を介して前記第２の共通バスに接
続し、さらにアト３− レス信号によって前記第１のスイッチ素子および前記第
２のスイッチ素子の組、・前記第３のスイッチ素子およ
び前記第４のスイッチ素子の組、同様に第ｎのスイッチ
素子および第（ｎ＋１）のスイッチ素子の組のうちのい
ずれか一つの組の二つのスイッチ素子を同時に駆動する
ためのデコーダーを設けたことを％徴とするメモリ回路
が得られる。
本発明の一実施例を第２図を参照して説明する。
第２図は２本のディジット線毎に１つのＹ−デコーダー
の出力を結合した例である。熱論、本発明は２本に１つ
のＹ−デコーダーの構成だけでは表く、４本に１つ、８
本に１つと云う機外構成も可能でおる。
の出力を結合した例である。熱論、本発明は２本に１つ
のＹ−デコーダーの構成だけでは表く、４本に１つ、８
本に１つと云う機外構成も可能でおる。
第２図の動作は以下の様である。今、仮にＹ−デコーダ
ー（１）４により選択線Ｙ１が選択されたとする。この
場合はディジット線Ｄ１．Ｄ２が同時に選択されて一対
のデータバス線ＲＢ１．ＲＢ２に結合されたことになる
。ディジット線Ｄ１の情報はデータバス線ＲＢ２に、又
ディジット線ｆ）２の情報はデータバス線ＲＢＩに伝達
される。デー４− タバス線ＲＢＩとＲＢ２け夫々独立に構成されているた
めに情報の混同は起ら彦い。データバス線ＲＢ１．ＲＢ
２はデータセレクター回路５に入力され、そのデータセ
レクター回路１５はＹ−デコーダ（２）１４により選択
された一方のデータバス線の情報のみをアンプ２１を介
して読み出し端子ＲＥＡＤ ＯＵＴへ伝達する。書込み
においては、読み出しと逆の手順で行なわれる。まず、
端子ＷＲＩＴＥ ＩＮに与えられた書込みデータセレク
ター回路１５に入力され、Ｙ−デコーダー（２）１４に
よシ書込まれるデータバス線が選択され、書込みデータ
が選択されたデータバス線に伝達され、そのデータバス
線に接続され、Ｙ−デコーダー（１）４によシ選択され
た一方のディジット線のみに書込みデータが伝達され書
込みが行カわれる。本例の場合にシいては、ディジ多ト
線の数をＮとすると従来型ではＹ−デコーダーはＮ個必
要であったが、Ｙ−デコーダー４でＮ／２個減少し、Ｙ
−デコーダー（２）１４で２個増加し九ので（Ｎ／２＋
２）個のＹ−デコーダでよい事になり消費電力及びチツ
ブサイズの減少が可能になる。なお、Ｘ−デコーダー２
については特に該しなかったが、常に１つのワード線を
選択する機能の一般的なものである。
ー（１）４により選択線Ｙ１が選択されたとする。この
場合はディジット線Ｄ１．Ｄ２が同時に選択されて一対
のデータバス線ＲＢ１．ＲＢ２に結合されたことになる
。ディジット線Ｄ１の情報はデータバス線ＲＢ２に、又
ディジット線ｆ）２の情報はデータバス線ＲＢＩに伝達
される。デー４− タバス線ＲＢＩとＲＢ２け夫々独立に構成されているた
めに情報の混同は起ら彦い。データバス線ＲＢ１．ＲＢ
２はデータセレクター回路５に入力され、そのデータセ
レクター回路１５はＹ−デコーダ（２）１４により選択
された一方のデータバス線の情報のみをアンプ２１を介
して読み出し端子ＲＥＡＤ ＯＵＴへ伝達する。書込み
においては、読み出しと逆の手順で行なわれる。まず、
端子ＷＲＩＴＥ ＩＮに与えられた書込みデータセレク
ター回路１５に入力され、Ｙ−デコーダー（２）１４に
よシ書込まれるデータバス線が選択され、書込みデータ
が選択されたデータバス線に伝達され、そのデータバス
線に接続され、Ｙ−デコーダー（１）４によシ選択され
た一方のディジット線のみに書込みデータが伝達され書
込みが行カわれる。本例の場合にシいては、ディジ多ト
線の数をＮとすると従来型ではＹ−デコーダーはＮ個必
要であったが、Ｙ−デコーダー４でＮ／２個減少し、Ｙ
−デコーダー（２）１４で２個増加し九ので（Ｎ／２＋
２）個のＹ−デコーダでよい事になり消費電力及びチツ
ブサイズの減少が可能になる。なお、Ｘ−デコーダー２
については特に該しなかったが、常に１つのワード線を
選択する機能の一般的なものである。
第３図はデータセレクター１５の一実施例で、仮にＡ点
が１１”の電位でＹ−デコーダー（２）１４に入力され
たとするとＢ点は０”電位、０点は１”の電位にカリＣ
点に接続されたトランジスタＱｌｌが導通しデータバス
線ＲＢ２が選択きれ、書込み、読出しはＲＢ２に関して
のみ行なわれ、ＲＢＩについては行なわれない。
が１１”の電位でＹ−デコーダー（２）１４に入力され
たとするとＢ点は０”電位、０点は１”の電位にカリＣ
点に接続されたトランジスタＱｌｌが導通しデータバス
線ＲＢ２が選択きれ、書込み、読出しはＲＢ２に関して
のみ行なわれ、ＲＢＩについては行なわれない。
第１図は従来のメモリ回路を示す構成図、第２図は本発
明の一実施例を示す構成図、第３図は第２図で用いられ
ているデータセレクター回路の一実施例を示す回路図で
ある。 図中の符号 １・・・Ｘ−アドレスバッファ、２・・・Ｘ−７’コー
ダー、３・・・Ｙアドレスバッファ、４・・・Ｙデコー
ダー、７−
明の一実施例を示す構成図、第３図は第２図で用いられ
ているデータセレクター回路の一実施例を示す回路図で
ある。 図中の符号 １・・・Ｘ−アドレスバッファ、２・・・Ｘ−７’コー
ダー、３・・・Ｙアドレスバッファ、４・・・Ｙデコー
ダー、７−
Claims (1)
- 【特許請求の範囲】 メモリセルをマトリクス状に配置し、これに接続する複
数のワード線と複数のデジット線とを設けたメモリ回路
において、第１の共通バスと第２の共通バスとを設け、
第１の列のメモリセルに接続する第１のディジット線を
第１のスイッチ素子を介して前記第１の共通バスに接続
し、前記第１の列のメモリセルに隣接する第２の列のメ
モリセルに接続する第２のディジット線を第２のスイッ
チ素子を介して前記第２の共通バスに接続し。 前記第２の列のメモリセルに隣接する第３の列のメモリ
セルに接続する第３のディジット線を第３のスイッチ素
子を介して前記第１の共通バスに接続し、前記第３の列
のメモリセルに隣接する第４の列のメモリセルに接続す
る第４のディジット線を第４のスイッチ素子を介して前
記第２の共通バスに接続し、同様に第ｎの列のメモリセ
ルに接続する第ｉのディジット線を第ｎのスイッチ素子
を介して前記第１の共通バスに接続し、前記第ｎの列の
メモリセルに隣接する第（ｎ＋１）列のメモリセルに接
続する第（ｎ−ｚ）のディジット線を第（ｎ＋１）のス
イッチ素子を介して前記第２の共通バスに接続し、さら
にアドレス信号によって前記第１のスイッチ素子および
前記第２のスイッチ素子の組、前記第３のスイッチ素子
および前記第４のスイッチ素子の組、同様に第ｎのスイ
ッチ素子および第（ｎ−ｚ）のスイッチ素子の組のうち
のいずれか一つの組の二つのスイッチ素子を同時に駆動
するためのデコーダーを設けたととを特徴とするメモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248537A JPS60150290A (ja) | 1984-11-22 | 1984-11-22 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248537A JPS60150290A (ja) | 1984-11-22 | 1984-11-22 | メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190079A Division JPS567289A (en) | 1979-06-28 | 1979-06-28 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60150290A true JPS60150290A (ja) | 1985-08-07 |
| JPS6342359B2 JPS6342359B2 (ja) | 1988-08-23 |
Family
ID=17179657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248537A Granted JPS60150290A (ja) | 1984-11-22 | 1984-11-22 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190863A (ja) * | 1986-02-18 | 1987-08-21 | Nec Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
-
1984
- 1984-11-22 JP JP59248537A patent/JPS60150290A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190863A (ja) * | 1986-02-18 | 1987-08-21 | Nec Corp | 半導体記憶装置 |
| JPH073856B2 (ja) * | 1986-02-18 | 1995-01-18 | 日本電気株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342359B2 (ja) | 1988-08-23 |
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