JPH11145411A - 強誘電体層を用いた半導体メモリ - Google Patents
強誘電体層を用いた半導体メモリInfo
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- JPH11145411A JPH11145411A JP9313358A JP31335897A JPH11145411A JP H11145411 A JPH11145411 A JP H11145411A JP 9313358 A JP9313358 A JP 9313358A JP 31335897 A JP31335897 A JP 31335897A JP H11145411 A JPH11145411 A JP H11145411A
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Abstract
(57)【要約】
【課題】 強誘電体層をゲート電極側に有し、さらに強
誘電体層以外の絶縁膜をゲート電極と半導体層との間に
有する強誘電体メモリＦＥＴを有する半導体メモリにお
いて、強誘電体層の容量として作用する実質的面積を小
さくすることにより、高い分圧を印加することができる
構造の半導体メモリを提供する。 【解決手段】 半導体層１ａ上に少なくとも第１の絶縁
膜（ゲート酸化膜４）と強誘電体層６を介してゲート電
極７が設けられる強誘電体メモリＦＥＴを有する半導体
メモリであって、強誘電体層６の上または下側で強誘電
体層６の面積の一部に相当する部分に第３の絶縁層９が
挿入されている。
誘電体層以外の絶縁膜をゲート電極と半導体層との間に
有する強誘電体メモリＦＥＴを有する半導体メモリにお
いて、強誘電体層の容量として作用する実質的面積を小
さくすることにより、高い分圧を印加することができる
構造の半導体メモリを提供する。 【解決手段】 半導体層１ａ上に少なくとも第１の絶縁
膜（ゲート酸化膜４）と強誘電体層６を介してゲート電
極７が設けられる強誘電体メモリＦＥＴを有する半導体
メモリであって、強誘電体層６の上または下側で強誘電
体層６の面積の一部に相当する部分に第３の絶縁層９が
挿入されている。
Description
【０００１】
【発明の属する技術分野】本発明はゲート電極と半導体
層との間に少なくとも強誘電体層を有する強誘電体メモ
リＦＥＴからなる不揮発性の半導体メモリに関する。さ
らに詳しくは、強誘電体層の他に絶縁膜を有する構造の
場合に、強誘電体層に有効に電圧をかけ得る半導体メモ
リに関する。
層との間に少なくとも強誘電体層を有する強誘電体メモ
リＦＥＴからなる不揮発性の半導体メモリに関する。さ
らに詳しくは、強誘電体層の他に絶縁膜を有する構造の
場合に、強誘電体層に有効に電圧をかけ得る半導体メモ
リに関する。
【０００２】
【従来の技術】強誘電体メモリＦＥＴは、たとえば図５
（ａ）〜（ｃ）に平面図およびそのＢ−Ｂ線、Ｃ−Ｃ線
の断面図がそれぞれ示されるように、半導体基板（半導
体層）５１に形成されたドレイン領域５２とソース領域
５３との間の基板５１上にＳｉＯ2 などのゲート酸化膜
５４を介してフローティングゲート５５、強誘電体層５
６、ゲート電極５７が順次設けられたＦＥＴ構造になっ
ている。このゲート酸化膜５４およびフローティングゲ
ート５５は、強誘電体層５６を直接半導体基板５１上に
設けると、強誘電体のＰｂやＴｉの拡散などにより、Ｓ
ｉとの良好な界面を保つのが難しいためである。したが
って、このゲート電極（Ｍ）−強誘電体（Ｆ）−フロー
ティングゲート（Ｍ）−絶縁膜（Ｉ）−半導体（Ｓ）構
造からなるＭＦＭＩＳ構造に限らず、絶縁膜のみを介在
させたＭＦＩＳ構造などに形成されることもある。な
お、５８は素子分離用のフィールド酸化膜である。これ
らの構造で、ゲート電極５７と半導体基板５１との間に
高い電圧を印加することにより、強誘電体層５４に分極
電荷が生じ、その分極の方向に応じて“１”と“０”の
書込みをし、ゲート電極に低い電圧を印加することによ
り、“１”か“０”かを読み出すことができ、電源のオ
フなどによってもデータを消滅させる心配はなく、非破
壊読出しの不揮発性メモリとして利用できることが知ら
れている。
（ａ）〜（ｃ）に平面図およびそのＢ−Ｂ線、Ｃ−Ｃ線
の断面図がそれぞれ示されるように、半導体基板（半導
体層）５１に形成されたドレイン領域５２とソース領域
５３との間の基板５１上にＳｉＯ2 などのゲート酸化膜
５４を介してフローティングゲート５５、強誘電体層５
６、ゲート電極５７が順次設けられたＦＥＴ構造になっ
ている。このゲート酸化膜５４およびフローティングゲ
ート５５は、強誘電体層５６を直接半導体基板５１上に
設けると、強誘電体のＰｂやＴｉの拡散などにより、Ｓ
ｉとの良好な界面を保つのが難しいためである。したが
って、このゲート電極（Ｍ）−強誘電体（Ｆ）−フロー
ティングゲート（Ｍ）−絶縁膜（Ｉ）−半導体（Ｓ）構
造からなるＭＦＭＩＳ構造に限らず、絶縁膜のみを介在
させたＭＦＩＳ構造などに形成されることもある。な
お、５８は素子分離用のフィールド酸化膜である。これ
らの構造で、ゲート電極５７と半導体基板５１との間に
高い電圧を印加することにより、強誘電体層５４に分極
電荷が生じ、その分極の方向に応じて“１”と“０”の
書込みをし、ゲート電極に低い電圧を印加することによ
り、“１”か“０”かを読み出すことができ、電源のオ
フなどによってもデータを消滅させる心配はなく、非破
壊読出しの不揮発性メモリとして利用できることが知ら
れている。
【０００３】前述のように、ゲート側に強誘電体層の他
に絶縁膜を有する構造の強誘電体メモリＦＥＴでは、ゲ
ート電極と半導体基板間に印加される電圧は強誘電体層
と通常の絶縁膜とに分圧され、図５（ｄ）に示されるよ
うに、２つのキャパシタが直列に接続されたのと同じ構
造になっている。この強誘電体層５６に分圧して印加さ
れる電圧ＶF は、ＶF ＝Ｃox・Ｖox／ＣFとなる。ここ
でＣox、Ｖoxは、それぞれゲート酸化膜５４の容量、そ
のゲート酸化膜のキャパシタに分圧して印加される電
圧、ＣF は強誘電体層５６の容量で、ゲート電極に印加
される電圧Ｖは、Ｖ＝ＶF ＋Ｖoxである。
に絶縁膜を有する構造の強誘電体メモリＦＥＴでは、ゲ
ート電極と半導体基板間に印加される電圧は強誘電体層
と通常の絶縁膜とに分圧され、図５（ｄ）に示されるよ
うに、２つのキャパシタが直列に接続されたのと同じ構
造になっている。この強誘電体層５６に分圧して印加さ
れる電圧ＶF は、ＶF ＝Ｃox・Ｖox／ＣFとなる。ここ
でＣox、Ｖoxは、それぞれゲート酸化膜５４の容量、そ
のゲート酸化膜のキャパシタに分圧して印加される電
圧、ＣF は強誘電体層５６の容量で、ゲート電極に印加
される電圧Ｖは、Ｖ＝ＶF ＋Ｖoxである。
【０００４】直列に接続されるキャパシタは、その電荷
量（容量×電圧）が等しくなるため、分圧される電圧は
容量が小さいほうが大きくなる。一方、誘電体の容量
は、その誘電体の誘電率εおよび面積に比例し、厚さに
反比例する。一般に強誘電体の誘電率εはＳｉＯ2 など
に比べて遥かに大きく（数百倍程度）、強誘電体層５６
の容量は絶縁膜（ゲート酸化膜５４）の容量より遥かに
大きくなる。そのため、強誘電体層５６に印加される分
圧は小さくなってしまう。しかし、前述のように、この
種のメモリＦＥＴは強誘電体層に印加される電圧により
強誘電体層に発生する分極を利用するものであるため、
この強誘電体の抗電界以上の電界が印加されないと十分
な分極を生じさせることができず、メモリとして動作し
ない。その結果、強誘電体層に印加される分圧が低い
と、ゲート電極に印加する電圧を高くしなければなら
ず、駆動電圧を高くしなければ使用できないという問題
がある。
量（容量×電圧）が等しくなるため、分圧される電圧は
容量が小さいほうが大きくなる。一方、誘電体の容量
は、その誘電体の誘電率εおよび面積に比例し、厚さに
反比例する。一般に強誘電体の誘電率εはＳｉＯ2 など
に比べて遥かに大きく（数百倍程度）、強誘電体層５６
の容量は絶縁膜（ゲート酸化膜５４）の容量より遥かに
大きくなる。そのため、強誘電体層５６に印加される分
圧は小さくなってしまう。しかし、前述のように、この
種のメモリＦＥＴは強誘電体層に印加される電圧により
強誘電体層に発生する分極を利用するものであるため、
この強誘電体の抗電界以上の電界が印加されないと十分
な分極を生じさせることができず、メモリとして動作し
ない。その結果、強誘電体層に印加される分圧が低い
と、ゲート電極に印加する電圧を高くしなければなら
ず、駆動電圧を高くしなければ使用できないという問題
がある。
【０００５】
【発明が解決しようとする課題】この問題を解決するた
め、たとえば第１４回強誘電体応用会議講演予稿集「Ｍ
ＦＭＩＳ ＦＥＴのための低誘電率強誘電体材料の開
発」（第１４回強誘電体応用会議、１９９７年９月発
行、３１〜３２頁）に示されるように、強誘電体材料に
誘電率の小さい材料を開発して強誘電体層の容量を小さ
くしたり、ゲート酸化膜の膜厚を薄くして絶縁膜の容量
を大きくする工夫がなされている。しかし、ゲート酸化
膜の膜厚を薄くすることは耐圧などの点から限界に達し
ており、また、材料の開発にも限界がある。
め、たとえば第１４回強誘電体応用会議講演予稿集「Ｍ
ＦＭＩＳ ＦＥＴのための低誘電率強誘電体材料の開
発」（第１４回強誘電体応用会議、１９９７年９月発
行、３１〜３２頁）に示されるように、強誘電体材料に
誘電率の小さい材料を開発して強誘電体層の容量を小さ
くしたり、ゲート酸化膜の膜厚を薄くして絶縁膜の容量
を大きくする工夫がなされている。しかし、ゲート酸化
膜の膜厚を薄くすることは耐圧などの点から限界に達し
ており、また、材料の開発にも限界がある。
【０００６】一方、この種のメモリセルに使用されるＦ
ＥＴは、図５（ｂ）〜（ｃ）に９０゜異なる方向の断面
説明図が示されるように、チャネル形成側はソースとド
レインとの間に強誘電体層やゲート電極が精密にパター
ニングされている（実際はゲート電極を形成してからセ
ルフアラメントにより、ソース・ドレイン領域が形成さ
れる）が、図５（ｃ）に示される断面方向では、隣接す
るセル間に連続して設けられ、連結されたゲート電極が
ワードラインとなっている。その結果、図５（ｃ）に示
されるように、フローティングゲートとゲート電極５７
とにより挟まれる強誘電体層５６部分により形成される
強誘電体キャパシタのエリアは、ゲート酸化膜（ＳｉＯ
2 ）５４により形成されるＳｉＯ2 キャパシタのエリア
より大きくなっている。
ＥＴは、図５（ｂ）〜（ｃ）に９０゜異なる方向の断面
説明図が示されるように、チャネル形成側はソースとド
レインとの間に強誘電体層やゲート電極が精密にパター
ニングされている（実際はゲート電極を形成してからセ
ルフアラメントにより、ソース・ドレイン領域が形成さ
れる）が、図５（ｃ）に示される断面方向では、隣接す
るセル間に連続して設けられ、連結されたゲート電極が
ワードラインとなっている。その結果、図５（ｃ）に示
されるように、フローティングゲートとゲート電極５７
とにより挟まれる強誘電体層５６部分により形成される
強誘電体キャパシタのエリアは、ゲート酸化膜（ＳｉＯ
2 ）５４により形成されるＳｉＯ2 キャパシタのエリア
より大きくなっている。
【０００７】本発明は、この知見に基づき前述の問題を
解決するためになされたもので、強誘電体層をゲート電
極と半導体層との間に有し、さらに強誘電体層以外の絶
縁膜をゲート電極と半導体層との間に有する強誘電体メ
モリＦＥＴを有する半導体メモリにおいて、強誘電体層
の容量として作用する実質的面積を小さくすることによ
り、高い分圧を印加することができる構造の半導体メモ
リを提供することを目的とする。
解決するためになされたもので、強誘電体層をゲート電
極と半導体層との間に有し、さらに強誘電体層以外の絶
縁膜をゲート電極と半導体層との間に有する強誘電体メ
モリＦＥＴを有する半導体メモリにおいて、強誘電体層
の容量として作用する実質的面積を小さくすることによ
り、高い分圧を印加することができる構造の半導体メモ
リを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による強誘電体層
を用いた半導体メモリは、半導体層上に少なくとも第１
の絶縁膜と強誘電体層を介してゲート電極が設けられる
強誘電体メモリＦＥＴを有する半導体メモリであって、
前記強誘電体層の上または下側で該強誘電体層の面積の
一部に相当する部分に第３の絶縁層が挿入されている。
を用いた半導体メモリは、半導体層上に少なくとも第１
の絶縁膜と強誘電体層を介してゲート電極が設けられる
強誘電体メモリＦＥＴを有する半導体メモリであって、
前記強誘電体層の上または下側で該強誘電体層の面積の
一部に相当する部分に第３の絶縁層が挿入されている。
【０００９】この構造にすることにより、第３の絶縁層
を有する部分の強誘電体層の容量が小さくなって電気回
路における絶縁体と見なすことができ、強誘電体層によ
る容量が第３の絶縁層がない部分の面積に縮小したのと
同じ効果になり、強誘電体層による容量が小さくなるた
め、強誘電体層に加わる分圧が大きくなる。
を有する部分の強誘電体層の容量が小さくなって電気回
路における絶縁体と見なすことができ、強誘電体層によ
る容量が第３の絶縁層がない部分の面積に縮小したのと
同じ効果になり、強誘電体層による容量が小さくなるた
め、強誘電体層に加わる分圧が大きくなる。
【００１０】前記第３の絶縁層が前記強誘電体層より誘
電率の小さい絶縁材料からなることが、その部分の容量
を小さくして強誘電体層の実質的面積を小さくする効果
が大きくなるため好ましい。
電率の小さい絶縁材料からなることが、その部分の容量
を小さくして強誘電体層の実質的面積を小さくする効果
が大きくなるため好ましい。
【００１１】具体的には、たとえば前記強誘電体メモリ
ＦＥＴが、前記半導体層と前記ゲート電極との間にフロ
ーティングゲートを有し、該フローティングゲートと前
記ゲート電極との間に前記強誘電体層が設けられる構造
からなり、前記第３の絶縁層が前記フローティングゲー
トと前記ゲート電極との間に設けられる構造にすること
ができる。
ＦＥＴが、前記半導体層と前記ゲート電極との間にフロ
ーティングゲートを有し、該フローティングゲートと前
記ゲート電極との間に前記強誘電体層が設けられる構造
からなり、前記第３の絶縁層が前記フローティングゲー
トと前記ゲート電極との間に設けられる構造にすること
ができる。
【００１２】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の強誘電体層を用いた半導体メモリについて説明をす
る。
明の強誘電体層を用いた半導体メモリについて説明をす
る。
【００１３】本発明の強誘電体層を用いた半導体メモリ
は、図１に一実施形態の強誘電体メモリＦＥＴ部分の平
面図およびそのＢ−Ｂ線、Ｃ−Ｃ線の断面説明図が示さ
れるように、たとえばｐ形半導体層（ウェル）１ａにｎ
形拡散層によりドレイン領域２、ソース領域３が形成さ
れ、その間の半導体層１上にゲート酸化膜である第１の
絶縁膜４を介してフローティングゲート５、強誘電体層
６、ゲート電極７が順次設けられている。本発明では図
１（ｃ）に示されるように、フローティングゲート５と
強誘電体層６との間で、その面積の一部（端部側）に第
３の絶縁層９が設けられていることに特徴がある。
は、図１に一実施形態の強誘電体メモリＦＥＴ部分の平
面図およびそのＢ−Ｂ線、Ｃ−Ｃ線の断面説明図が示さ
れるように、たとえばｐ形半導体層（ウェル）１ａにｎ
形拡散層によりドレイン領域２、ソース領域３が形成さ
れ、その間の半導体層１上にゲート酸化膜である第１の
絶縁膜４を介してフローティングゲート５、強誘電体層
６、ゲート電極７が順次設けられている。本発明では図
１（ｃ）に示されるように、フローティングゲート５と
強誘電体層６との間で、その面積の一部（端部側）に第
３の絶縁層９が設けられていることに特徴がある。
【００１４】すなわち、本発明者が強誘電体層に十分な
電圧が印加されるようにするため、鋭意検討を重ねた結
果、前述のように、強誘電体層によるキャパシタ面積
が、ゲート酸化膜によるキャパシタ面積より大きいこと
を見出し、その面積を小さくすることにより、強誘電体
によるキャパシタの容量を小さくすることができ、ゲー
ト酸化膜と強誘電体層とによる直列接続されたキャパシ
タへの電圧の分配で強誘電体層への分配を多くすること
ができることを見出した。しかし、強誘電体層をフロー
ティングゲート上でエッチングして面積を小さくしよう
とすると、フローティングゲートが露出してゲート電極
と接触するため、別の絶縁層を設ける必要があり、一方
において強誘電体層のエッチングは非常に困難である。
そのため、本発明ではキャパシタの面積を小さくするた
めの強誘電体層のエッチングをしないで、エッチングす
べき強誘電体層の上または下側に誘電率の小さい第３の
絶縁層を介在させことにより、実質的に強誘電体層のキ
ャパシタの面積を小さくしたものである。
電圧が印加されるようにするため、鋭意検討を重ねた結
果、前述のように、強誘電体層によるキャパシタ面積
が、ゲート酸化膜によるキャパシタ面積より大きいこと
を見出し、その面積を小さくすることにより、強誘電体
によるキャパシタの容量を小さくすることができ、ゲー
ト酸化膜と強誘電体層とによる直列接続されたキャパシ
タへの電圧の分配で強誘電体層への分配を多くすること
ができることを見出した。しかし、強誘電体層をフロー
ティングゲート上でエッチングして面積を小さくしよう
とすると、フローティングゲートが露出してゲート電極
と接触するため、別の絶縁層を設ける必要があり、一方
において強誘電体層のエッチングは非常に困難である。
そのため、本発明ではキャパシタの面積を小さくするた
めの強誘電体層のエッチングをしないで、エッチングす
べき強誘電体層の上または下側に誘電率の小さい第３の
絶縁層を介在させことにより、実質的に強誘電体層のキ
ャパシタの面積を小さくしたものである。
【００１５】前述の半導体層１に形成されるドレイン・
ソース領域２、３は通常のＦＥＴ構造で、通常の場合と
同様にイオン注入または拡散などにより形成される。ゲ
ート酸化膜である第１の絶縁膜４は、たとえばＳｉＯ2
からなり、５０〜２００Å程度に形成され、フローティ
ングゲート５は、強誘電体層６との格子整合や、強誘電
体層６の形成時の結晶化処理などを考慮してＰｔなどに
より形成される。強誘電体層６は、たとえばチタン酸ジ
ルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛
（ＰＬＺＴ）、タンタル酸ビスマス・ストロンチウム
（ＳＢＴ系）などのペロブスカイト構造のものをスパッ
タリングやゾルゲル法などにより成膜して熱処理をし、
パターニングをする（実際にはゲート電極用の金属膜を
設けた後に金属膜と同時にパターニングする）ことによ
り形成される。ゲート電極７は、ＰｔやＩｒなどをスパ
ッタリングにより設ける方法などにより形成される。こ
のゲート電極７や強誘電体層６などは、図１（ｂ）に示
されるように、ソース・ドレイン領域の間のチャネル領
域を確定する側は最小設計寸法でパターニングされ、ゲ
ート電極７をマスクとするセルフアライメントによりソ
ース・ドレイン領域２、３が形成されている。一方、そ
の直角方向は、図１（ｃ）に示されるように、そのまま
隣接するセル方向に延びて隣接セルのゲート電極と連結
してワード線が形成されている。そのため、強誘電体層
６も隣接するセルと連続して設けられている。
ソース領域２、３は通常のＦＥＴ構造で、通常の場合と
同様にイオン注入または拡散などにより形成される。ゲ
ート酸化膜である第１の絶縁膜４は、たとえばＳｉＯ2
からなり、５０〜２００Å程度に形成され、フローティ
ングゲート５は、強誘電体層６との格子整合や、強誘電
体層６の形成時の結晶化処理などを考慮してＰｔなどに
より形成される。強誘電体層６は、たとえばチタン酸ジ
ルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛
（ＰＬＺＴ）、タンタル酸ビスマス・ストロンチウム
（ＳＢＴ系）などのペロブスカイト構造のものをスパッ
タリングやゾルゲル法などにより成膜して熱処理をし、
パターニングをする（実際にはゲート電極用の金属膜を
設けた後に金属膜と同時にパターニングする）ことによ
り形成される。ゲート電極７は、ＰｔやＩｒなどをスパ
ッタリングにより設ける方法などにより形成される。こ
のゲート電極７や強誘電体層６などは、図１（ｂ）に示
されるように、ソース・ドレイン領域の間のチャネル領
域を確定する側は最小設計寸法でパターニングされ、ゲ
ート電極７をマスクとするセルフアライメントによりソ
ース・ドレイン領域２、３が形成されている。一方、そ
の直角方向は、図１（ｃ）に示されるように、そのまま
隣接するセル方向に延びて隣接セルのゲート電極と連結
してワード線が形成されている。そのため、強誘電体層
６も隣接するセルと連続して設けられている。
【００１６】第３の絶縁層９は、図１（ａ）および
（ｃ）に示されるように、ドレイン・ソース領域２、３
が設けられる方向と直角方向のフローティングゲート５
の端部側を覆うように、フローティングゲート５上に設
けられている。この第３の絶縁層９は、たとえばシリコ
ン酸化膜、シリコンチッ化膜、ＴｉＯ2 などの誘電率の
小さい絶縁層がＣＶＤ法などにより１００〜３０００Å
程度の厚さに設けられている。この第３の絶縁層９は、
前述のように強誘電体層６によるキャパシタの面積を小
さくするためのもので、ドレイン領域２とソース領域３
とで挟まれた活性領域（チャネル領域）に作用する所を
除いたフローティングゲート５上に設けられることが好
ましい。厚さが余り薄いと容量を小さくする効果が弱く
なり厚いほど容量を小さくする効果が大きいが、あまり
厚くなると成膜時間が大きくなると共に、パターニング
にも時間がかかるため、上述の範囲が好ましい。さらに
好ましくは１００〜５００Å程度である。なお、図１に
示される例では、第３の絶縁層９がフローティングゲー
ト５と強誘電体層６との間に設けられているが、強誘電
体層の上側に設けられていても同様である。また、フロ
ーティングゲートが設けられないＭＦＩＳ構造でも同様
に第３の絶縁層を設けることができる。
（ｃ）に示されるように、ドレイン・ソース領域２、３
が設けられる方向と直角方向のフローティングゲート５
の端部側を覆うように、フローティングゲート５上に設
けられている。この第３の絶縁層９は、たとえばシリコ
ン酸化膜、シリコンチッ化膜、ＴｉＯ2 などの誘電率の
小さい絶縁層がＣＶＤ法などにより１００〜３０００Å
程度の厚さに設けられている。この第３の絶縁層９は、
前述のように強誘電体層６によるキャパシタの面積を小
さくするためのもので、ドレイン領域２とソース領域３
とで挟まれた活性領域（チャネル領域）に作用する所を
除いたフローティングゲート５上に設けられることが好
ましい。厚さが余り薄いと容量を小さくする効果が弱く
なり厚いほど容量を小さくする効果が大きいが、あまり
厚くなると成膜時間が大きくなると共に、パターニング
にも時間がかかるため、上述の範囲が好ましい。さらに
好ましくは１００〜５００Å程度である。なお、図１に
示される例では、第３の絶縁層９がフローティングゲー
ト５と強誘電体層６との間に設けられているが、強誘電
体層の上側に設けられていても同様である。また、フロ
ーティングゲートが設けられないＭＦＩＳ構造でも同様
に第３の絶縁層を設けることができる。
【００１７】つぎに、第３の絶縁層９の作用について説
明をする。第３の絶縁層９は、その誘電率が強誘電体の
誘電率に比べて充分に小さい場合、第３の絶縁層の部分
は実質的に無視することができて、誘電体キャパシタの
面積が小さくなるのと同様に作用する。すなわち、図２
の上側に示されるように、本発明の強誘電体メモリＦＥ
Ｔのキャパシタ部は、第３の絶縁層が設けられた部分の
第３の絶縁層による容量ＣI と、強誘電体層による容量
（１−α）ＣF （αは両電極により挟まれた強誘電体層
の面積に対する第３の絶縁層が設けられない面積の割
合）が直列接続されたものと考えられ、この合成容量と
第３の絶縁層がない部分の強誘電体層だけによる容量α
ＣF との並列接続と考えられる。この強誘電体層の容量
ＣF は、前述のように誘電率が非常に大きいため、第３
の絶縁層が設けられた部分の容量Ｃ 1 は、容量の小さい
ＣI とほぼ近似できる。すなわち、１／Ｃ1 ＝１／ＣI
＋１／（１−α）ＣF で、ＣF 》ＣI とすると、Ｃ
1 ＝ＣIさらに、このＣ1 と第３の絶縁層がない部分の
容量αＣF との並列接続による合成容量Ｃ2 は、前述と
同様に、ＣF 》ＣI とすると容量の大きいαＣF と近
似できる。その結果、図２の下側に示されるように、強
誘電体層の第３の絶縁膜がない部分の容量αＣF と近似
することができ、強誘電体層６と第３の絶縁層９とによ
るキャパシタの容量は、αＣF とゲート絶縁膜の容量Ｃ
oxとが直列接続された構造に近似することができる。し
たがって、強誘電体層に印加される分圧Ｖ F は、 ＶF
＝Ｃox・Ｖox／αＣF （α＜１）と近似することがで
き、αの小さくなった分だけ分圧ＶF が大きくなる。
明をする。第３の絶縁層９は、その誘電率が強誘電体の
誘電率に比べて充分に小さい場合、第３の絶縁層の部分
は実質的に無視することができて、誘電体キャパシタの
面積が小さくなるのと同様に作用する。すなわち、図２
の上側に示されるように、本発明の強誘電体メモリＦＥ
Ｔのキャパシタ部は、第３の絶縁層が設けられた部分の
第３の絶縁層による容量ＣI と、強誘電体層による容量
（１−α）ＣF （αは両電極により挟まれた強誘電体層
の面積に対する第３の絶縁層が設けられない面積の割
合）が直列接続されたものと考えられ、この合成容量と
第３の絶縁層がない部分の強誘電体層だけによる容量α
ＣF との並列接続と考えられる。この強誘電体層の容量
ＣF は、前述のように誘電率が非常に大きいため、第３
の絶縁層が設けられた部分の容量Ｃ 1 は、容量の小さい
ＣI とほぼ近似できる。すなわち、１／Ｃ1 ＝１／ＣI
＋１／（１−α）ＣF で、ＣF 》ＣI とすると、Ｃ
1 ＝ＣIさらに、このＣ1 と第３の絶縁層がない部分の
容量αＣF との並列接続による合成容量Ｃ2 は、前述と
同様に、ＣF 》ＣI とすると容量の大きいαＣF と近
似できる。その結果、図２の下側に示されるように、強
誘電体層の第３の絶縁膜がない部分の容量αＣF と近似
することができ、強誘電体層６と第３の絶縁層９とによ
るキャパシタの容量は、αＣF とゲート絶縁膜の容量Ｃ
oxとが直列接続された構造に近似することができる。し
たがって、強誘電体層に印加される分圧Ｖ F は、 ＶF
＝Ｃox・Ｖox／αＣF （α＜１）と近似することがで
き、αの小さくなった分だけ分圧ＶF が大きくなる。
【００１８】すなわち、ＣF 》ＣI であるとき、第３の
絶縁層がある部分を無視することができて、強誘電体層
の面積が小さくなった（α倍）積層キャパシタと見なす
ことができる。その結果、図１（ｃ）に強誘電体キャパ
シタのエリアとゲート酸化膜（ＳｉＯ2 ）のキャパシタ
エリアが示されるように、従来とは反対に強誘電体キャ
パシタのエリアの方が小さくなる。
絶縁層がある部分を無視することができて、強誘電体層
の面積が小さくなった（α倍）積層キャパシタと見なす
ことができる。その結果、図１（ｃ）に強誘電体キャパ
シタのエリアとゲート酸化膜（ＳｉＯ2 ）のキャパシタ
エリアが示されるように、従来とは反対に強誘電体キャ
パシタのエリアの方が小さくなる。
【００１９】第３の絶縁層の材料は、前述のように、容
量ＣI が容量ＣF より遥かに小さくなるような材料であ
ればよく、たとえば強誘電体に比誘電率が８００、膜厚
２０００ÅのＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）を用
い、第３の絶縁層に比誘電率が３.９で、膜厚が３００
０ÅのＳｉＯ2 を用い、α＝１／３とすると、ＣF ＝８
００ε0 Ｓ／２×１０-7、ＣI ＝３.９ε0 Ｓ／３×１
０-7であり、ＣF ／ＣI ＝９２３.０８となり、ＣF 》
ＣI とおくことができる。ただし、ε0は真空の誘電
率、Ｓは面積である。その結果、同じ電圧をゲート電極
に印加しても、本発明によれば従来の３倍（１／α倍）
の電圧を強誘電体層に印加することができる。
量ＣI が容量ＣF より遥かに小さくなるような材料であ
ればよく、たとえば強誘電体に比誘電率が８００、膜厚
２０００ÅのＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）を用
い、第３の絶縁層に比誘電率が３.９で、膜厚が３００
０ÅのＳｉＯ2 を用い、α＝１／３とすると、ＣF ＝８
００ε0 Ｓ／２×１０-7、ＣI ＝３.９ε0 Ｓ／３×１
０-7であり、ＣF ／ＣI ＝９２３.０８となり、ＣF 》
ＣI とおくことができる。ただし、ε0は真空の誘電
率、Ｓは面積である。その結果、同じ電圧をゲート電極
に印加しても、本発明によれば従来の３倍（１／α倍）
の電圧を強誘電体層に印加することができる。
【００２０】つぎに、この構造の強誘電体メモリＦＥＴ
をマトリックス状に配列してメモリを構成する例につい
て図３〜４を参照しながら説明をする。
をマトリックス状に配列してメモリを構成する例につい
て図３〜４を参照しながら説明をする。
【００２１】図３はその一例の平面図で、図４はそのＡ
−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、およびＤ−Ｄ線の断面説
明図で、強誘電体メモリＦＥＴ（メモリセルＱ１〜Ｑ
４）部分を示した図である。この図では、ゲート酸化膜
とフローティングゲートを省略して図示してある。
−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、およびＤ−Ｄ線の断面説
明図で、強誘電体メモリＦＥＴ（メモリセルＱ１〜Ｑ
４）部分を示した図である。この図では、ゲート酸化膜
とフローティングゲートを省略して図示してある。
【００２２】この構造は、たとえば半導体基板１にｐ形
ウェル１ａが設けられ、ｎ形のドレイン領域２、ソース
領域３がウェル１ａ内にそれぞれ形成されて、その間の
ウェル１ａ上に図示しないゲート酸化膜およびフローテ
ィングゲートを形成し、さらにたとえばＰＺＴ系からな
る強誘電体層６を介して、たとえばＰｔからなるゲート
電極７（ＷＬ１、ＷＬ２）が設けられている。そして、
強誘電体層６とゲート電極との間に第３の絶縁層９が設
けられている。８はＬＯＣＯＳ酸化膜、１２〜１４はそ
れぞれ層間絶縁膜で、１５がウェル１ａを各列に分離す
るディープトレンチアイソレーションである。図３のＱ
２で示される部分が１つのメモリセルで、この例では４
個のセルが設けられている。図３で横方向に並ぶ各セル
のゲート電極をそれぞれ連結してワード線ＷＬ１、ＷＬ
２が設けられ、同様に横方向に並ぶ各セルのソース領域
３を連結してソース線ＳＬ１、ＳＬ２が設けられ、縦方
向に並ぶ各セルのドレイン領域２に電気的に接続された
第１メタル層１１を連結してデータ線ＤＬ１、ＤＬ２が
それぞれ設けられることにより、マトリックス状にメモ
リセルが設けられた半導体メモリを構成することができ
る。なお、ビット線ＢＬ１、ＢＬ２はウェル１ａに接続
して設けられている。
ウェル１ａが設けられ、ｎ形のドレイン領域２、ソース
領域３がウェル１ａ内にそれぞれ形成されて、その間の
ウェル１ａ上に図示しないゲート酸化膜およびフローテ
ィングゲートを形成し、さらにたとえばＰＺＴ系からな
る強誘電体層６を介して、たとえばＰｔからなるゲート
電極７（ＷＬ１、ＷＬ２）が設けられている。そして、
強誘電体層６とゲート電極との間に第３の絶縁層９が設
けられている。８はＬＯＣＯＳ酸化膜、１２〜１４はそ
れぞれ層間絶縁膜で、１５がウェル１ａを各列に分離す
るディープトレンチアイソレーションである。図３のＱ
２で示される部分が１つのメモリセルで、この例では４
個のセルが設けられている。図３で横方向に並ぶ各セル
のゲート電極をそれぞれ連結してワード線ＷＬ１、ＷＬ
２が設けられ、同様に横方向に並ぶ各セルのソース領域
３を連結してソース線ＳＬ１、ＳＬ２が設けられ、縦方
向に並ぶ各セルのドレイン領域２に電気的に接続された
第１メタル層１１を連結してデータ線ＤＬ１、ＤＬ２が
それぞれ設けられることにより、マトリックス状にメモ
リセルが設けられた半導体メモリを構成することができ
る。なお、ビット線ＢＬ１、ＢＬ２はウェル１ａに接続
して設けられている。
【００２３】
【発明の効果】本発明によれば、強誘電体材料に誘電率
の小さい特別の材料を開発しなくても、また、ゲート酸
化膜を必要以上に薄くしたり強誘電体層を特別に加工す
る必要がなく、ただ通常の絶縁層を一部に介在させるだ
けで、強誘電体層に大きな電圧を印加することができ
る。その結果、低い駆動電圧で強誘電体メモリＦＥＴを
駆動することができる。
の小さい特別の材料を開発しなくても、また、ゲート酸
化膜を必要以上に薄くしたり強誘電体層を特別に加工す
る必要がなく、ただ通常の絶縁層を一部に介在させるだ
けで、強誘電体層に大きな電圧を印加することができ
る。その結果、低い駆動電圧で強誘電体メモリＦＥＴを
駆動することができる。
【図１】本発明の半導体メモリの一実施形態の強誘電体
ＦＥＴ部の構造説明図である。
ＦＥＴ部の構造説明図である。
【図２】図１のキャパシタ部の等価回路説明図である。
【図３】図１のＦＥＴ部をマトリックス状に配列してメ
モリを構成する例の構造図である。
モリを構成する例の構造図である。
【図４】図３の断面説明図である。
【図５】従来の強誘電体ＦＥＴの一例の説明図である。
４ ゲート酸化膜 ５ フローティングゲート ６ 強誘電体層 ７ ゲート電極 ９ 第３の絶縁層
Claims (3)
- 【請求項１】 半導体層上に少なくとも第１の絶縁膜と
強誘電体層を介してゲート電極が設けられる強誘電体メ
モリＦＥＴを有する半導体メモリであって、前記強誘電
体層の上または下側で該強誘電体層の面積の一部に相当
する部分に第３の絶縁層が挿入されてなる強誘電体層を
用いた半導体メモリ。 - 【請求項２】 前記第３の絶縁層が前記強誘電体層より
誘電率の小さい絶縁材料からなる請求項１記載の半導体
メモリ。 - 【請求項３】 前記強誘電体メモリＦＥＴが、前記半導
体層と前記ゲート電極との間にフローティングゲートを
有し、該フローティングゲートと前記ゲート電極との間
に前記強誘電体層が設けられる構造からなり、前記第３
の絶縁層が前記フローティングゲートと前記ゲート電極
との間に設けられてなる請求項１または２記載の半導体
メモリ。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31335897A JP3221854B2 (ja) | 1997-11-14 | 1997-11-14 | 強誘電体層を用いた半導体メモリ |
| KR1020007004648A KR100553379B1 (ko) | 1997-11-14 | 1998-10-30 | 강유전체 기억장치 또는 그 제조방법 |
| CA002310005A CA2310005A1 (en) | 1997-11-14 | 1998-10-30 | Ferroelectric memory or a method of producing the same |
| PCT/JP1998/004954 WO1999026284A1 (fr) | 1997-11-14 | 1998-10-30 | Memoire ferroelectrique ou son procede de production |
| EP98950493A EP1039536B1 (en) | 1997-11-14 | 1998-10-30 | Ferroelectric memory or a method of producing the same |
| CN98809909A CN1123929C (zh) | 1997-11-14 | 1998-10-30 | 铁电体存储装置及其制造方法 |
| US09/554,060 US6396093B1 (en) | 1997-11-14 | 1998-10-30 | Ferroelectric memory with reduced capacitance of ferroelectric gate layer |
| DE69833674T DE69833674T2 (de) | 1997-11-14 | 1998-10-30 | Ferroelektrischer speicher und verfahren zur herstellung |
| TW087118806A TW456043B (en) | 1997-11-14 | 1998-11-11 | Ferroelectric memory apparatus and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31335897A JP3221854B2 (ja) | 1997-11-14 | 1997-11-14 | 強誘電体層を用いた半導体メモリ |
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| Publication Number | Publication Date |
|---|---|
| JPH11145411A true JPH11145411A (ja) | 1999-05-28 |
| JP3221854B2 JP3221854B2 (ja) | 2001-10-22 |
Family
ID=18040304
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31335897A Expired - Fee Related JP3221854B2 (ja) | 1997-11-14 | 1997-11-14 | 強誘電体層を用いた半導体メモリ |
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| Country | Link |
|---|---|
| US (1) | US6396093B1 (ja) |
| EP (1) | EP1039536B1 (ja) |
| JP (1) | JP3221854B2 (ja) |
| KR (1) | KR100553379B1 (ja) |
| CN (1) | CN1123929C (ja) |
| CA (1) | CA2310005A1 (ja) |
| DE (1) | DE69833674T2 (ja) |
| TW (1) | TW456043B (ja) |
| WO (1) | WO1999026284A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313966A (ja) * | 2001-04-16 | 2002-10-25 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子とその製造方法 |
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|---|---|---|---|---|
| WO2002082510A1 (en) * | 2000-08-24 | 2002-10-17 | Cova Technologies Incorporated | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| WO2002071477A1 (en) | 2001-03-02 | 2002-09-12 | Cova Technologies Incorporated | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| US6825517B2 (en) * | 2002-08-28 | 2004-11-30 | Cova Technologies, Inc. | Ferroelectric transistor with enhanced data retention |
| US6714435B1 (en) * | 2002-09-19 | 2004-03-30 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| US6888736B2 (en) | 2002-09-19 | 2005-05-03 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| JP4785180B2 (ja) * | 2004-09-10 | 2011-10-05 | 富士通セミコンダクター株式会社 | 強誘電体メモリ、多値データ記録方法、および多値データ読出し方法 |
| CN101262040B (zh) * | 2008-04-24 | 2010-06-16 | 湘潭大学 | 氧化物稀磁半导体/铁电体异质结构及其制备方法 |
| CN104692828B (zh) * | 2015-03-06 | 2017-08-29 | 西安电子科技大学 | 多层钛酸钡与多层铁酸钴磁电复合薄膜的制备与转移方法 |
| DE102018213062B3 (de) | 2018-08-03 | 2019-11-14 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Integrierter elektronischer Schaltkreis mit einem ersten Transistor und einem ferroelektrischen Kondensator und Verfahren zu seiner Herstellung |
| US11721747B2 (en) * | 2021-08-12 | 2023-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit, transistor and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5307305A (en) * | 1991-12-04 | 1994-04-26 | Rohm Co., Ltd. | Semiconductor device having field effect transistor using ferroelectric film as gate insulation film |
| JP3203767B2 (ja) * | 1992-06-09 | 2001-08-27 | セイコーエプソン株式会社 | 強誘電体素子及び半導体記憶装置 |
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| JP3136045B2 (ja) * | 1994-04-28 | 2001-02-19 | 沖電気工業株式会社 | メモリセルトランジスタ |
| JP3326666B2 (ja) * | 1994-11-10 | 2002-09-24 | ソニー株式会社 | 半導体メモリセルの作製方法 |
| JPH09121023A (ja) * | 1995-10-25 | 1997-05-06 | Olympus Optical Co Ltd | 半導体装置 |
-
1997
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