DE69833674T2 - Ferroelektrischer speicher und verfahren zur herstellung - Google Patents

Ferroelektrischer speicher und verfahren zur herstellung Download PDF

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Description

  • Technisches Gebiet
  • Diese Erfindung betrifft eine nichtflüchtige Halbleitereinrichtung mit einer ferroelektrischen Schicht, genauer die Verbesserung der an die ferroelektrische Schicht angelegten Teilspannung.
  • Hintergrund der Erfindung
  • 9 zeigt einen Querschnitt eines wesentlichen Teils eines herkömmlichen ferroelektrischen Speichers 50. Der ferroelektrische Speicher 50 weist ein Halbleitersubstrat 51 auf, auf welchem nacheinander eine Gate-Oxid-Schicht 54, eine schwebende Gate-Elektrode 55, eine ferroelektrische Schicht 56 und eine Steuergate-Elektrode 57 gebildet sind.
  • Beim ferroelektrischen Speicher 50 wird kein großer Teil der Spannung, welche an das Steuergate 57 zum Schalten des polarisierten Zustands angelegt ist, an die ferroelektrische Schicht 56 angelegt. Dies ist, da die Dielektrizitätskonstante ε des Ferroelektrikums viel höher (einige hundert Male) als die von SiO2 oder ähnlichem ist und die Kapazität der ferroelektrischen Schicht 56 viel höher als die der Gate-Oxid-Schicht 54 ist. Die Teilspannungen auf den Kondensatoren, welche in Reihe geschaltet sind, sind umgekehrt proportional zu den Kapazitäten derselben.
  • Um das Problem zu lösen, wird beispielsweise im Abschluss der 14. Ferroelectric Application Convention, „Development of Low Dielectric Constant Ferroelectric Material for MFMISFET" (14th Ferroelectric Application Convention, herausgegeben im September 1997, Seiten 31–32) vorgeschlagen, die Kapazität der ferroelektrischen Schicht durch das Ausbilden eines ferroelektrischen Materials einer niedrigeren Dielektrizitätskonstante zu verringern oder die Kapazität der Isolierschicht durch das Verringern der Stärke der Gate-Oxide-Schicht zu erhöhen. Es gibt jedoch eine Beschränkung der Ausbildung der Materialien. Das Verringern der Stärke der Gate-Oxid-Schicht führt zu einem geringeren dielektrischen Widerstand.
  • Ein Transistor 101 des ferroelektrischen Speichers, in 10 gezeigt, welcher die oben erwähnten Probleme lösen soll, wird in JP-A-9-252099 offenbart. 10B zeigt einen Abschnitt XB-XB in 10A.
  • Der Transistor 101 des ferroelektrischen Speichers weist, wie in den 10A und 10B gezeigt, eine schwebende Gate-Elektrode 124 im aktiven Bereich 168 auf, auf welchem eine Isolierschicht 130 gebildet ist und sich eine ferroelektrische Schicht 134 befindet. Eine Kontaktöffnung 132 ist im inaktiven Bereich 130 gebildet. Die schwebende Gate-Elektrode 124 und ferroelektrische Schicht 134 befinden sich im inaktiven Bereich 130 in gegenseitigem Kontakt.
  • Beim Transistor 101 des ferroelektrischen Speichers kann die Teilspannung zwischen der schwebenden Gate-Elektrode 124 und dem Substratbereich 112 verringert und die Teilspannung zwischen der schwebenden Gate-Elektrode 124 und Steuergate 136 nur durch das Ändern der Fläche der Kontaktöffnung 132 erhöht werden. Der Kondensator, welcher zwischen dem Steuergate 136 und einer P-Wanne 112 im Transistor 101 des ferroelektrischen Speichers gebildet ist, weist eine Kapazität auf, welche der resultierenden Kapazität entspricht, welche in 10C gezeigt wird, bei welcher die Kondensatoren CF und CG in Reihe geschaltet sind. Die Kapazität CF ist eine resultierende Kapazität, welche sich aus der Parallelschaltung der Kondensatoren C1 und C2 ergibt. Die Kapazität C1 ist eine Kapazität, welche mit der Isolierschicht 130 und ferroelektrischen Schicht 134 auf dem aktiven Bereich 168 definiert ist, während die Kapazität C2 eine Kapazität ist, welche mit der ferroelektrischen Schicht 134 auf dem Elementtrennbereich 114 definiert ist. Da die ferroelektrische Schicht eine viel höhere Dielektrizitätskonstante als die Isolierschicht aufweist, kann die Kapazität CF der Kapazität C2 angenähert werden. Daher kann die Kapazität CF durch das Verringern der Kapazität C2 verringert werden. Dies ermöglicht, die an den Kondensator CG angelegte Teilspannung zu verringern und die an den Kondensator CF angelegte Teilspannung zu erhöhen.
  • Selbst wenn die Teilspannung zwischen der schwebenden Gate-Elektrode 124 und dem Substratbereich 112 verringert und die Teilspannung zwischen der schwebenden Gate-Elektrode 124 und der Steuergate-Elektrode 136 erhöht wird, kann die an die ferroelektrische Schicht 134 angelegte Teilspannung auf dem aktiven Bereich 168 dann jedoch nicht viel erhöht werden. Dies ist, da die Isolierschicht 130 eine viel niedrigere Dielektrizitätskonstante als die ferroelektrische Schicht 134 aufweist und an die Isolierschicht 130 eine höhere Teilspannung als an die ferroelektrische Schicht 134 auf dem aktiven Bereich 168 angelegt wird.
  • Auch wird in JP-A-9-205181 offenbart, die gegenüberliegende Fläche durch das Verkleinern der oberen Elektrode zu verkleinern. Da dieses Verfahren das Verfahren der Ionendünnung bzw. des Ionenstrahlätzens verwendet, wird jedoch die Oberfläche der ferroelektrischen Schicht beschädigt.
  • Das oben beschriebene Problem der verringerten Teilspannung, welches mit dem ferroelektrischen Speicher assoziiert wird, welcher mit der Isolierschicht des Gates, der schwebenden Gate-Elektrode, der ferroelektrischen Schicht und Steuergate-Elektrode gebildet ist, tritt auch beim ferroelektrischen Speicher auf, bei welchem es keine schwebende Gate-Elektrode zwischen der Gate-Isolierschicht und der ferroelektrischen Schicht gibt.
  • Das Dokument JP-A-7297302 beschreibt einen Speicherzellentransistor mit Kanal-, Source- und Drainzonen, welche in einem Substrat vorgesehen sind. Der Speicherzellentransistor weist zudem eine erste Gate-Isolierschicht, ein schwebendes Gate, eine zweite Gate-Isolierschicht und ein Steuergate auf, welche der Reihe nach auf einem Kanalbereich vorgesehen sind. Die zweite Gate-Isolierschicht besteht aus einem ferroelektrischen Körper und einem paraelektrischen Körper. Der ferroelektrische Körper weist eine Breite auf, welche kleiner als die Länge des Kanals in einer Richtung der Kanallänge ist. Folglich kann die Menge an Ladungen verringert werden, welche zur Polarisationsumkehr des ferroelektrischen Körpers angelegt oder extrahiert wird.
  • Das Dokument JP-A-9121023 beschreibt eine Halbleitereinrichtung mit einer unteren Elektrode aus Pt, welche auf einem Substrat gebildet wurde. Die Halbleitereinrichtung weist zudem eine erste Haftschicht auf, welche auf der Oberfläche der Elektrode ausgenommen eines Teils derselben gebildet ist. Eine ferroelektrische Schicht aus PZT und eine obere Elektrode aus Pt sind auf der Elektrode der Reihe nach gestapelt und bestehen dadurch aus einem ferroelektrischen Kapazitätselement mit der Elektrode. Das Element ist mit der zweiten Haftschicht bedeckt. Eine dielektrische Schicht ist auf dem Substrat gebildet, welche das Element beinhaltet.
  • Offenbarung der Erfindung
  • Die Aufgabe der Erfindung ist eine ferroelektrische Halbleiter-Speichereinrichtung zu liefern, welche zum Lösen der oben beschriebenen Probleme fähig ist, d.h. fähig ist eine höhere Teilspannung durch das Verringern einer wesentlichen Fläche der ferroelektrischen Schicht anzulegen.
  • Nach der Erfindung wird diese Aufgabe durch eine ferroelektrische Speichereinrichtung mit den Merkmalen des Anspruchs 1 und durch ein Verfahren zum Herstellen einer ferroelektrischen Speichereinrichtung mit den Merkmalen des Anspruchs 4 gelöst.
  • Die ferroelektrische Halbleiter-Speichereinrichtung der Erfindung weist Folgendes auf:
    • A) a1) ein Halbleitersubstrat (1) mit einem Substratbereich (1a) einer ersten leitenden Art; a2) ein Paar an Störstellenbereichen (2, 3) einer zweiten leitenden Art, welches auf der Oberfläche des ersten leitenden Bereiches (1a) gebildet ist; a3) eine erste Isolierschicht (4) welche auf dem Substratbereich (1a) zwischen dem Paar an Störstellenbereichen (2, 3) gebildet ist; a4) eine ferroelektrische Schicht (6), welche auf der ersten Isolierschicht (4) gebildet ist; a5) eine obere Elektrode (7), welche auf der ferroelektrischen Schicht (6) gebildet ist; und
    • B) eine Isolierschicht (9) zum Verringern der wesentlichen Kapazität, welche zwischen der ersten Isolierschicht (4) und der oberen Elektrode (7) und nur auf einem Teil des Substratbereiches (1a) zwischen dem Paar an Störstellenbereichen (2, 3) gebildet ist, um die wesentliche Kapazität der ferroelektrischen Schicht (6) zu verringern, wobei die Isolierschicht (9) zum Verringern der wesentlichen Kapazität eine niedrigere Dielektrizitätskonstante als die ferroelektrische Schicht (6) aufweist und auf dem Substratbereich (1a) zwischen dem Paar an Störstellenbereichen (2, 3) einen Abschnitt, in welchem nur die ferroelektrische Schicht (6) vorhanden ist, und einen Abschnitt aufweist, in welchem die Isolierschicht (9) zum Verringern der Kapazität und die ferroelektrische Schicht (6) in einem überlagerten Zustand vorhanden sind.
  • Das Verfahren zum Herstellen der ferroelektrischen Speichereinrichtung der Erfindung ist durch das Aufweisen folgender Schritte gekennzeichnet:
    • a1) Liefern eines Halbleitersubstrates (1) mit einem Substratbereich (1a) einer ersten leitenden Art;
    • a2) Bilden einer ersten Isolierschicht (4) in einem Teil des Substratbereiches (1a);
    • a3) Bilden einer ferroelektrischen Schicht (6) und oberen Elektrode (7) auf der ersten Isolierschicht (4);
    • a4) Bilden eines Paars an Störstellenbereichen (2, 3) einer zweiten leitenden Art im Substratbereich durch das Implantieren der zweiten leitenden Störstellenart unter Verwendung der oberen Elektrode (7) als Maske; und
    • B) Bilden einer Isolierschicht (9) zum Verringern der Kapazität zwischen der ersten Isolierschicht (4) und der oberen Elektrode (7), um die wesentliche Kapazität der ferroelektrischen Schicht (6) zu verringern, auf dem Substratbereich (1a) zwischen dem Paar an Störstellenbereichen (2, 3) und im unteren Bereich der oberen Elektrode (7), um einen Abschnitt, in welchem nur die ferroelektrische Schicht (6) vorhanden ist, und einen Abschnitt zu liefern, in welchem die Isolierschicht (9) zum Verringern der Kapazität und die ferroelektrische Schicht (6) überlagert sind, wobei die Isolierschicht (9) zum Verringern der wesentlichen Kapazität eine niedrigere Dielektrizitätskonstante als die ferroelektrische Schicht (6) aufweist, um die wesentliche Kapazität der ferroelektrischen Schicht (6) zu verringern.
  • Der eine ferroelektrische Schicht verwendende Halbleiterspeicher der Erfindung ist der, welcher einen ferroelektrischen Speicher-FET (Speicher-Feldeffekttransistor) aufweist, bei welchem eine Steuergate-Elektrode auf einer Halbleiterschicht durch zumindest eine erste Isolierschicht und eine ferroelektrische Schicht vorgesehen ist, wobei eine zweite Isolierschicht in einen Teil der Ober- oder Unterseite der ferroelektrischen Schicht eingeführt wird, welcher dem Teil der Fläche der ferroelektrischen Schicht entspricht.
  • Diese Merkmale und andere Aufgaben, Anwendungen, Wirkungen etc. dieser Erfindung werden in Bezug auf die Ausführungsformen und anhängenden Zeichnungen offensichtlich sein.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine erläuternde Zeichnung der Struktur eines ferroelektrischen FET-Abschnitts eines Halbleiterspeichers als eine Ausführungsform der Erfindung;
  • 2 ist eine erläuternde Zeichnung einer äquivalenten Schaltung des Kondensatorabschnitts in 1;
  • 3 ist eine Draufsicht, welche ein Herstellungsverfahren zeigt;
  • die 4A, 4B und 4C sind Querschnittsansichten wesentlicher Teile in den 3B, 5A und 5B;
  • die 5A und 5B sind Draufsichten, welche ein Herstellungsverfahren zeigen;
  • die 6A und 6B sind Querschnittsansichten wesentlicher Teile in 5B;
  • 7 ist eine Strukturzeichnung eines Speichers, welcher durch das Anordnen eines FET-Abschnitts der 1 in einem Matrixmuster gebildet ist;
  • die 8A, 8B, 8C und 8D zeigen Querschnitte der 7;
  • 9 zeigt einen Querschnitt eines wesentlichen Teils eines herkömmlichen ferroelektrischen FET; und
  • die 10A, 10B und 10C zeigen herkömmliche ferroelektrische Feldeffekttransistoren.
  • Beste Ausführungsarten der Erfindung
  • Die Erfinder haben ein Verfahren zum wesentlichen Verringern der Kondensatorfläche herausgefunden, welche mit einer ferroelektrischen Schicht ohne Ätzen der ferroelektrischen Schicht gebildet ist, wenn eine zweite Isolierschicht einer niedrigen Dielektrizitätskonstante auf der Ober- oder Unterseite der zu ätzenden ferroelektrischen Schicht zwischengeschaltet ist. Falls es möglich ist die Kondensatorfläche, welche mit der ferroelektrischen Schicht gebildet ist, herzustellen kleiner als die Kondensatorfläche zu sein, welche mit einer Gate-Oxid-Schicht gebildet ist, dann kann die an die ferroelektrische Schicht angelegte Teilspannung erhöht werden. Um die mit der ferroelektrischen Schicht gebildete Kondensatorfläche zu verringern, ist es vorstellbar die ferroelektrische Schicht auf der schwebenden Gate-Elektrode zu ätzen. Wenn die ferroelektrische Schicht jedoch auf der schwebenden Gate-Elektrode geätzt wird, ist die schwebende Gate-Elektrode ungeschützt bzw. exponiert und berührt die Steuergate-Elektrode. Dies erfordert das Liefern einer weiteren Isolierschicht. Zudem ist die ferroelektrische Schicht sehr schwer zu ätzen.
  • Ein ferroelektrischer Speicher 10 als ferroelektrische Halbleitereinrichtung nach der Erfindung wird nachfolgend in Bezug auf die anhängenden Zeichnungen beschrieben werden.
  • 1A ist eine Draufsicht des ferroelektrischen Speichers 10. Die 1B und 1C zeigen Querschnitte entlang den Linien 1B-1B bzw. 1C-1C in 1A.
  • Beim ferroelektrischen Speicher 10, welcher in 1B gezeigt wird, sind eine n-leitende Drainzone 2 und Sourcezone 3 in einer p-leitenden Halbleiterschicht 1 gebildet. Eine Gate-Oxid-Schicht 4 als erste Isolierschicht ist auf der Halbleiterschicht 1 zwischen der Drainzone 2 und Sourcezone 3 gebildet. Eine Gate-Elektrode 5 einer schwebenden Art, eine ferroelektrische Schicht 6 und eine Steuergate-Elektrode 7 als obere Elektrode sind nacheinander auf der Gate-Oxid-Schicht 4 gebildet. Wie in 1C gezeigt, ist eine Siliziumoxidschicht 9 als Isolierschicht zum Verringern der Kapazität einer Dielektrizitätskonstante, welche niedriger als die der ferroelektrischen Schicht ist, zwischen dem schwebenden Gate 5 und der ferroelektrischen Schicht 6, ausgenommen des in etwa zentralen Abschnitts des aktiven Bereiches vorgesehen.
  • Die Siliziumoxidschicht 9 ist, wie in den 1A und 1C gezeigt, auf der schwebenden Gate-Elektrode 5 vorgesehen, um beide Endflächen in der Richtung in rechten Winkeln zur Richtung, in welcher die Drainzone 2 und Sourcezone 3 vorgesehen sind, der schwebenden Gate-Elektrode 5 zu bedecken. Die Siliziumoxidschicht 9 ist in einer Stärke von ca. 100 bis 3000 Angström durch das CVD-Verfahren oder ähnliches gebildet.
  • Die Siliziumoxidschicht 9 verringert, wie oben beschrieben wurde, die wesentliche Fläche des Kondensators, welcher mit der ferroelektrischen Schicht 6 gebildet ist. Die Stärke der Siliziumoxidschicht 9 beträgt vorzugsweise 100 bis 3000 Angström. Wenn die Stärke zu gering ist, wie später beschrieben werden wird, wird die Wirkung des Verringerns der Kapazität aufgrund des Verhältnisses der Dielektrizitätskonstanten schwach. Wenn die Stärke zu hoch ist, erfordern das Bilden der Schicht und Herstellen des Musters viel Zeit. Die Stärke der Siliziumoxidschicht 9 beträgt vorzugsweise ca. 100 bis 500 Angström. Die Siliziumoxidschicht 9 ist vorzugsweise auf der schwebenden Gate-Elektrode 5 ausgenommen des Abschnitts gebildet, welcher als aktiver Bereich (Kanalbereich bzw. Kanalzone) dient, welcher mit der Drainzone 2 und Sourcezone 3 umgeben ist.
  • Nun wird die Funktion der Isolierschicht zum Verringern der Kapazität (zweite Isolierschicht) beschrieben werden. Die Isolierschicht zum Verringern der Kapazität weist eine Dielektrizitätskonstante auf, welche ausreichend geringer als die der ferroelektrischen Schicht ist. Wenn man die sich ergebende Kapazität bedenkt, kann daher der Abschnitt der Isolierschicht zum Verringern der Kapazität im Wesentlichen vernachlässigt werden. Folglich nimmt die dielektrische Kondensatorfläche beträchtlich ab.
  • Wie in 2 gezeigt, wird die Kapazität C2 zwischen der Steuergate-Elektrode und der schwebenden Gate-Elektrode im FET des ferroelektrischen Speichers mit der folgenden Gleichung (1) ausgedrückt: C2 = C1 + αCF (1)wobei α: das Verhältnis der Fläche, welche nicht mit der Isolierschicht zum Verringern der Kapazität versehen ist, zur Fläche der ferroelektrischen Schicht ist, welche mit beiden Elektroden umgeben ist; CF: die Kapazität der ferroelektrischen Schicht ist; C1: die sich ergebende Kapazität ist, welche mit der Kapazität der Isolierschicht zum Verringern der Kapazität in dem Teil, in welchem die Isolierschicht zum Verringern der Kapazität vorgesehen ist, und der Kapazität der ferroelektrischen Schicht erzeugt wird.
  • Die sich ergebende Kapazität C1 wird mit der folgenden Gleichung ausgedrückt: 1/C1 = 1/Ci + 1/(1 – α)CF (2)wobei Ci: die Kapazität der Isolierschicht zum Verringern der Kapazität ist.
  • Wie bereits erläutert wurde, weist die Isolierschicht zum Verringern der Kapazität eine Dielektrizitätskonstante auf, welche ausreichend niedriger als die der ferroelektrischen Schicht (CF) Ci) ist. Aus Gleichung (2) daher C1 ☐ Ci (3).
  • Aus den Gleichungen (1) und (3) infolgedessen C2 = Ci + αCF (4).
  • Hier, da CF » Ci, C2 = αCF (5)
  • Daher ist die Kapazität im FET des ferroelektrischen Speichers, wie in 2 gezeigt, fast gleich der sich ergebenden Kapazität, welche mit der Reihenschaltung von αCF und., der Kapazität COX der Gate-Isolierschicht erzeugt wurde. Daher wird die Teilspannung VF, welche an die ferroelektrische Schicht angelegt ist, als VF = COX·OX/αCF (α < 1)angenähert.
  • Daher wird die Teilspannung VF durch die Abnahme im Wert von α erhöht.
  • D.h., wenn CF » Ci, kann der Abschnitt, in welchem die Isolierschicht zum Verringern der Kapazität vorhanden ist, vernachlässigt werden und als gestapelter Kondensator betrachtet werden, bei welchem die Fläche der ferroelektrischen Schicht verkleinert ist (durch α Male). Folglich ist, wie in 1C gezeigt, die Fläche des ferroelektrischen Kondensators kleiner als die Kondensatorfläche der Gate-Oxid-Schicht (SiO2).
  • Das Material der Isolierschicht zum Verringern der Kapazität kann jedes Material sein, solange es die Kapazität Ci ausreichend geringer als die Kapazität Cf machen kann, wie oben beschrieben wurde. Beispielsweise wenn PZT (Pb(Zr, Ti)O3) als Ferroelektrikum verwendet wird, welches eine Dielektrizitätskonstante von ε = 800 und eine Schichtstärke von 2000 Angström und SiO2 als Isolierschicht zum Verringern der Kapazität aufweist, welche eine Dielektrizitätskonstante von ε = 3,9 und eine Schichtstärke von 3000 Angström aufweist, und wenn α = 1/3:
    CF = 800·ε0·S/2 × 10–7, Ci = 3,9·ε0·S/3 × 10–7, und CF/Ci = 923,08, und folglich kann angenommen werden, dass CF » Ci.
  • Hier bezeichnet ε 0 die Dielektrizitätskonstante des Vakuums und S eine Fläche.
  • Folglich kann, sogar wenn die gleiche Spannung an die Steuergate-Elektrode angelegt ist, eine Spannung an die ferroelektrische Schicht gemäß der Gleichung (5) angelegt werden, welche dreimal (1/α) so hoch wie bei der herkömmlichen Anordnung ist.
  • Die Siliziumoxidschicht 9 kann übrigens entweder auf der Ober- oder Unterseite der ferroelektrischen Schicht vorgesehen sein, solange sie zwischen der schwebenden Gate-Elektrode 5 und Steuergate-Elektrode 7 vorgesehen ist.
  • Ebenso kann bei der MFIS-Struktur ohne schwebende Gate-Elektrode die Isolierschicht zum Verringern der Kapazität entweder auf der Ober- oder Unterseite der ferroelektrischen Schicht vorgesehen sein, solange sie unter der Steuergate-Elektrode 7 vorgesehen ist.
  • Während die Siliziumoxidschicht 9 in einem anderen als dem in etwa zentralen Abschnitt des aktiven Bereichs gebildet ist, besteht in dieser Ausführungsform keine Beschränkung für die Lage; eine Anordnung genügt, dass ein Bereich, in welchem keine Schicht zum Verringern der Kapazität besteht, d.h. ein Bereich, in welchem sich die Schicht zum Verringern der Kapazität nicht mit der ferroelektrischen Schicht überlappt, zwischen der schwebenden Gate-Elektrode und der Steuergate-Elektrode im aktiven Bereich vorhanden ist.
  • Zwar ist die Breite der Siliziumoxidschicht 9 in Richtung des Pfeils 91 in 1A gebildet, größer als die der oberen Elektrode zu sein, aber sie kann übrigens auch mit der gleichen Breite gebildet sein. Dies gestattet das Ätzen in Breitenrichtung kollektiv zu einer Zeit unter Verwendung eines Fotolacks nach dem Laminieren einer leitenden Schicht für die obere Elektrode. Das Herstellungsverfahren in diesem Fall wird in Bezug auf die 3 bis 5 beschrieben werden.
  • Die schraffierten Flächen in den 3A, 3B, 5A und 5B bedeuten keine Querschnitte sondern eine visuelle Unterscheidung von anderen Teilen. Dies gilt auch für 6, welche später beschrieben werden wird.
  • Wie in 3A gezeigt, sind LOCOS-Oxidschichten 8 in einer p-leitenden Wanne 1a des Halbleitersubstrates 1 gebildet. Dann wird die p-leitende Wanne 1a in Elemente in Richtungen von seitlichen und vertikalen Reihen durch die folglich gebildete LOCOS-Oxidschicht 8 geteilt. Eine 100 Angström dicke Gate-Oxidschicht 4 ist gebildet. Platin wird über die gesamte Oberfläche aufgedampft und unter Verwendung einer Maske aus Fotolack wird eine Elektrodenschicht 25 für das schwebende Gate gebildet, wie in 3B gezeigt. Das Material für die Elektrodenschicht 25 kann in Anbetracht der Gitterkompatibilität mit der ferroelektrischen Schicht, welche auf der Schicht 25 gebildet ist, und des Kristallisationsverfahrens ausgewählt werden, wenn die ferroelektrische Schicht 6 gebildet ist. 4A zeigt einen Querschnitt, welcher entlang der Linie IVA-IVA in 3B genommen wurde.
  • Eine 200 Angström dicke Siliziumoxidschicht wird über die gesamte Oberfläche unter Verwendung des CVD-Verfahrens aufgedampft, und wie in 5A gezeigt, wird eine Siliziumoxidschicht (Isolierschicht) 9 gebildet, um die Elektrodenschicht 25 für die schwebende Gate-Elektrode auf dem aktiven Bereich ausgenommen des in etwa zentralen Teils der Elektrodenschicht 25 unter Verwendung einer Maske aus Fotolack zu bedecken. 4B zeigt einen Querschnitt, welcher entlang der Linie IVB-IVB in 5A genommen wurde. Anstelle der Siliziumoxidschicht 9 kann übrigens eine Isolierschicht einer niedrigen Dielektrizitätskonstante verwendet werden, wie beispielsweise eine Siliziumnitridschicht und TiO2.
  • Als nächstes wird eine ferroelektrische Schicht über die gesamte Oberfläche gebildet. Die Schicht ist mit einem Material einer Perowskit-Struktur, wie beispielsweise Titanoxid-Zirkonoxid-Blei bzw. Bleizirkoniumtitanat (PZT), Titanoxid-Zirkonoxid-Lanthan-Blei bzw. Bleilanthanzirkiniumtitanat (PLZT), Tantaloxid-Wismut-Strontium bzw. Strontium-Wismut-Tantalat (SBT-basiert), durch Sputtern oder das Sol-Gel-Verfahren gebildet und wird dann einer Wärmebehandlung ausgesetzt. Über diese gesamte Oberfläche wird eine Platinschicht zum Bilden einer Steuergate-Elektrode durch das Sputtern aufgedampft.
  • Unter Verwendung einer Maske aus einem Fotolack, wie in 5B gezeigt, werden die Teile der Breitenrichtung (Pfeil 90) der schwebenden Gate-Elektrode 5, Siliziumoxidschicht 9, ferroelektrischen Schicht 6 und Steuergate-Elektrode 7 gebildet. 4C zeigt einen Querschnitt, welcher entlang der Linie IVC-IVC in 5B genommen wurde.
  • Der Abschnitt IVA-IVA in 5B wird in 6A gezeigt. Der Abschnitt IVB-IVB in 5B wird in 6B gezeigt. Auf diese Weise werden im in etwa zentralen Abschnitt des aktiven Bereiches die zwei Schichten der ferroelektrischen Schicht 6 und der Steuergate-Elektrode 7 auf der schwebenden Gate-Elektrode 5 gestapelt. Im Endabschnitt des aktiven Bereiches werden die drei Schichten der Siliziumoxidschicht 9, ferroelektrischen Schicht 6 und Steuergate-Elektrode 7 auf der schwebenden Gate-Elektrode 5 gestapelt.
  • Danach kann das Verfahren den Schritten für einen gewöhnlichen ferroelektrischen Speicher folgen: n-leitende Störstelle wird unter Verwendung der Steuergate-Elektrode als Maske ionenimplantiert, um die Drainzone 2 und Sourcezone 3 durch das Selbstausrichtungsverfahren zu bilden. Die Isolierschicht der Zwischenschicht wird über die gesamte Oberfläche durch das CVD-Verfahren gebildet, und Drain- und Source-Leitungen werden gebildet.
  • Zwar wird diese Ausführungsform für den Fall beschrieben, in welchem die Isolierschicht 9 zum Verringern der Kapazität zwischen der schwebenden Gate-Elektrode 5 und ferroelektrischen Schicht 6 gebildet ist, aber sie kann zwischen der ferroelektrischen Schicht 6 und der Steuergate-Elektrode 7 gebildet sein. D.h. sie kann zwischen der schwebenden Gate-Elektrode 5 und der Steuergate-Elektrode 7 gebildet sein.
  • Auch die Isolierschicht zum Verringern der Kapazität kann ähnlich in der MFIS-Struktur ohne schwebende Gate-Elektrode gebildet sein. In diesem Fall kann das Verfahren des Bildens des schwebenden Gates, welches in 3B gezeigt wird, ausgelassen werden.
  • Als nächstes wird ein Beispiel des Bildens eines Speichers durch das Anordnen der ferroelektrischen Speicher der oben beschriebenen Struktur in einem Matrixmuster in Bezug auf die 7 und 8 beschrieben werden.
  • 7 ist eine Draufsicht eines Beispiels solch einer Konfiguration. Die 8A, 8B, 8C und 8D zeigen jeweils beispielhafte Querschnitte VIIIA-VIIIA, VIIIB-VIIIB, VIIIC-VIIIC und VIIID-VIIID in 7.
  • 7 zeigt vier ferroelektrische Speicher-Feldeffekttransistoren (Speicherzellen Q1 bis Q4), welche gebildet sind. Übrigens werden in den 7 und 8 die Gate-Oxid-Schicht und die schwebende Gate-Elektrode aus der Veranschaulichung weggelassen.
  • Wie in 8A gezeigt, ist eine p-leitende Wanne 1a auf einem Substrat 1 vorgesehen. Wie in den 7, 8A und 8D gezeigt, ist die Wanne 1a in Richtung der vertikalen Reihe mit LOCOS-Oxidschichten 8 und in seitliche Richtung mit tiefen Isolationsgräben 15 geteilt.
  • Wie in 8A gezeigt, sind eine n-leitende Drainzone 2 und eine Sourcezone 3 in der Wanne 1a gebildet. Auf einem Teil der Wanne 1a zwischen der Drainzone 2 und Sourcezone 3 sind eine Gate-Oxid-Schicht (nicht gezeigt) und eine schwebende Gate-Elektrode (nicht gezeigt) gebildet.
  • Die Steuergate-Elektrode 7 ist auf der schwebenden Gate-Elektrode durch die ferroelektrische Schicht 6 gebildet.
  • Wie in 7 gezeigt, bildet die Steuergate-Elektrode 7 Wortleitungen WL1, WL2, welche nacheinander in Richtung der seitlichen Reihe gebildet sind. Wie in 8C gezeigt, ist eine Isolierschicht 9 als zweite Isolierschicht zwischen der ferroelektrischen Schicht 6 und der Steuergate-Elektrode 7 vorgesehen.
  • Eine Zwischenschicht-Isolierschicht 12 ist auf der Steuergate-Elektrode 7 gebildet. Wie in den 8A und 8B gezeigt, sind die Source-Leitungen SL1 und SL2, welche die Sourcezonen 3 der jeweiligen Zellen verbinden, welche in seitlichen Reihen angeordnet sind, wie in 7 gezeigt, auf der Zwischenschicht-Isolierschicht 12 gebildet.
  • Die Zwischenschicht-Isolierschicht 13 ist auf den Source-Leitungen SL1 und SL2 gebildet. Wie in den 8A bis 8D gezeigt, sind Datenleitungen DL1 und DL2, welche die Drainzonen 2, welche in den vertikalen Reihen angeordnet sind, wie in 7 gezeigt, durch erste Metallschichten 11 verbinden, auf der Zwischenschicht-Isolierschicht 12 vorgesehen.
  • Folglich kann ein Halbleiterspeicher gebildet werden, bei welchem Speicherzellen in einem Matrixmuster vorgesehen sind.
  • Die Wanne 1a, welche in Richtung der seitlichen Reihe mit den tiefen Isolationsgräben 15 geteilt ist, dient als Bitleitungen BL1 und BL2 (nicht gezeigt), welche sich parallel zu den Drain-Leitungen erstrecken. Die Wanne 1a kann mit Kontakten versehen sein, welche in gleichen Abständen beabstandet sind, um den Widerstand derselben zu senken.
  • Die ferroelektrische Speichereinrichtung dieser Erfindung ist mit der die wesentliche Kapazität verringernden Isolierschicht zum Verringern der wesentlichen Kapazität der ferroelektrischen Schicht versehen, welche auf nur einem Teil des Substratbereiches zwischen dem Paar an Störstellenbereichen und zwischen der ersten Isolierschicht und der oberen Elektrode gebildet ist. Daher kann die Teilspannung für die ferroelektrische Schicht erhöht werden. Dies ermöglicht, dass die Speichereinrichtung mit einer geringen Schreibspannung angetrieben werden kann.
  • Bei der ferroelektrischen Speichereinrichtung dieser Erfindung weist die Isolierschicht zum Verringern der wesentlichen Kapazität eine geringere Dielektrizitätskonstante als die ferroelektrische Schicht auf. Daher kann die Teilspannung für die ferroelektrische Schicht sogar mit einer kleineren Fläche der Schicht erhöht werden.
  • Bei der ferroelektrischen Speichereinrichtung dieser Erfindung wird die die wesentliche Kapazität verringernde Isolierschicht zum Verringern der wesentlichen Kapazität der ferroelektrischen Schicht zwischen der ersten Isolierschicht und der oberen Elektrode und auf dem Substratbereich zwischen dem Paar an Störstellenbereichen gebildet und es gibt einen Abschnitt, in welchem nur die ferroelektrische Schicht vorhanden ist, und einen Abschnitt, in welchem die Isolierschicht zum Verringern der Kapazität und die ferroelektrische Schicht im überlappten Zustand vorhanden sind. Daher kann die Teilspannung für die ferroelektrische Schicht erhöht werden. Dies ermöglicht, dass die Speichereinrichtung mit einer geringen Schreibspannung angetrieben werden kann.
  • Beim Halbleiterspeicher mit dem Feldeffekttransistor des ferroelektrischen Speichers dieser Erfindung befindet sich eine zweite Isolierschicht an der Ober- oder Unterseite der ferroelektrischen Schicht, welche einem Teil der Fläche der ferroelektrischen Schicht entspricht. Daher kann die wesentliche Kapazität der ferroelektrischen Schicht verringert werden. Dies ermöglicht, dass die Speichereinrichtung mit einer geringen Schreibspannung angetrieben werden kann.
  • Das Herstellungsverfahren der ferroelektrischen Speichereinrichtung dieser Erfindung ist durch das Aufweisen Folgender Schritte gekennzeichnet: Bilden einer Isolierschicht zum Verringern der Kapazität zwischen der ersten Isolierschicht und der oberen Elektrode, um die wesentliche Kapazität der ferroelektrischen Schicht zu verringern, auf dem Substratbereich und im unteren Bereich der oberen Elektrode, um einen Abschnitt, in welchem nur die ferroelektrische Schicht vorhanden ist, und einen Abschnitt zu liefern, in welchem die Isolierschicht zum Verringern der Kapazität und die ferroelektrische Schicht überlagert sind.
  • Daher ist es möglich eine ferroelektrische Speichereinrichtung zu liefern, mit welcher die Teilspannung auf der ferroelektrischen Schicht erhöht wird.
  • Der Halbleiterspeicher, welcher die ferroelektrische Schicht dieser Erfindung verwendet, ist einer mit einem Feldeffekttransistor eines ferroelektrischen Speichers, bei welchem eine Steuergate-Elektrode auf einer Halbleiterschicht durch zumindest eine erste Isolierschicht und eine ferroelektrische Schicht vorgesehen ist, wobei eine zweite Isolierschicht in eine Position eingeführt wird, welche auf der Ober- oder Unterseite der ferroelektrischen Schicht liegt und einem Teil der Fläche der ferroelektrischen Schicht entspricht.
  • Mit der oben beschriebenen Einrichtung wird die Kapazität des Teils der ferroelektrischen Schicht mit der zweiten Isolierschicht verringert und der Teil kann als Isolationselement in einer elektrischen Schaltung gesehen werden und es wird die gleiche Wirkung wie in dem Fall geliefert, in welchem die Kapazität mit der ferroelektrischen Schicht auf die mit der Fläche verringert wird, an welcher die zweite Isolierschicht nicht vorhanden ist. Da die Kapazität mit der ferroelektrischen Schicht verringert wird, nimmt die an die ferroelektrische Schicht angelegte Teilspannung zu.
  • Es wird bevorzugt, dass die zweite Isolierschicht aus einem Material mit einer niedrigeren Dielektrizitätskonstante als der der ferroelektrischen Schicht hergestellt ist, da die Wirkung der verringerten wesentlichen Fläche der ferroelektrischen Schicht aufgrund der verringerten Kapazität dieses Teils zunimmt.
  • Insbesondere ist es beispielsweise möglich, den ferroelektrischen Speicher-FET zu bilden, bei welchem: eine schwebende Gate-Elektrode zwischen der Halbleiterschicht und der Steuergate-Elektrode, die ferroelektrische Schicht zwischen der schwebenden Gate-Elektrode und Steuergate-Elektrode und die zweite Isolierschicht zwischen der schwebenden Gate-Elektrode und Steuergate-Elektrode angeordnet ist.
  • Der ferroelektrische Speicher dieser Erfindung weist eine Isolierschicht zum Verringern der effektiven Fläche der ferroelektrischen Schicht auf. Daher kann eine hohe Teilspannung an die ferroelektrische Schicht angelegt werden. Folglich kann der FET des ferroelektrischen Speichers mit einer niedrigen Antriebsspannung angetrieben werden. D.h., es wird Folgendes beseitigt: ein spezielles ferroelektrisches Material zu verwenden, eine Gate-Oxid-Schicht zu dünn herzustellen, oder ein spezielles Verfahren an der ferroelektrischen Schicht anzuwenden.
  • Zwar wurde die Erfindung oben mittels bevorzugter Ausführungsformen beschrieben, aber die hierin verwendeten Ausdrücke dienen nicht zur Beschränkung sondern nur zur Erläuterung und können innerhalb des Bereiches der anhängenden Ansprüche geändert oder verändert werden, ohne vom Bereich der Erfindung abzuweichen.

Claims (5)

  1. Ferroelektrische Speichereinrichtung (10), welche Folgendes aufweist: A) a1) ein Halbleitersubstrat (1) mit einem Substratbereich (1a) einer ersten leitenden Art; a2) ein Paar an Störstellenbereichen (2, 3) einer zweiten leitenden Art, welches auf der Oberfläche des ersten leitenden Bereiches (1a) gebildet ist; a3) eine erste Isolierschicht (4) welche auf dem Substratbereich (1a) zwischen dem Paar an Störstellenbereichen (2, 3) gebildet ist; a4) eine ferroelektrische Schicht (6), welche auf der ersten Isolierschicht (4) gebildet ist; a5) eine obere Elektrode (7), welche auf der ferroelektrischen Schicht (6) gebildet ist; und B) eine Isolierschicht (9) zum Verringern der wesentlichen Kapazität, welche zwischen der ersten Isolierschicht (4) und der oberen Elektrode (7) und nur auf einem Teil des Substratbereiches (1a) zwischen dem Paar an Störstellenbereichen (2, 3) gebildet ist, um die wesentliche Kapazität der ferroelektrischen Schicht (6) zu verringern, wobei die Isolierschicht (9) zum Verringern der wesentlichen Kapazität eine kleinere Dielektrizitätskonstante als die ferroelektrische Schicht (6) aufweist und auf dem Substratbereich (1a) zwischen dem Paar an Störstellenbereichen (2, 3) einen Abschnitt, in welchem nur die ferroelektrische Schicht (6) vorhanden ist, und einen Abschnitt aufweist, in welchem die Isolierschicht (9) zum Verringern der Kapazität und die ferroelektrische Schicht (6) in einem überlagerten Zustand vorhanden sind.
  2. Ferroelektrische Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine leitende Schicht (5) einer schwebenden Art zwischen der ferroelektrischen Schicht (6) und der ersten Isolierschicht (4) vorgesehen ist und sich die Isolierschicht (9) zum Verringern der wesentlichen Kapazität zwischen der ferroelektrischen Schicht (6) und der leitenden Schicht (5) der schwebenden Art befindet.
  3. Ferroelektrische Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die erste Isolierschicht (4) eine Gate-Oxid-Schicht, die leitende Schicht (5) einer schwebenden Art eine Gate-Elektrode und die Isolierschicht (9) zum Verringern der wesentlichen Kapazität eine Siliziumoxidschicht ist.
  4. Verfahren zum Herstellen einer ferroelektrischen Speichereinrichtung (10), welches die folgenden Schritte aufweist: a1) das Liefern eines Halbleitersubstrates (1) mit einem Substratbereich (1a) einer ersten leitenden Art; a2) das Bilden einer ersten Isolierschicht (4) in einem Teil des Substratbereiches (1a); a3) das Bilden einer ferroelektrischen Schicht (6) und oberen Elektrode (7) auf der ersten Isolierschicht (4); a4) das Bilden eines Paars an Störstellenbereichen (2, 3) einer zweiten leitenden Art im Substratbereich durch das Implantieren der zweiten leitenden Störstellenart unter Verwendung der oberen Elektrode (7) als Maske; und B) das Bilden einer Isolierschicht (9) zum Verringern der Kapazität zwischen der ersten Isolierschicht (4) und der oberen Elektrode (7), um die wesentliche Kapazität der ferroelektrischen Schicht (6) zu verringern, auf dem Substratbereich (1a) zwischen dem Paar an Störstellenbereichen (2, 3) und im unteren Bereich der oberen Elektrode (7), um einen Abschnitt, in welchem nur die ferroelektrische Schicht (6) vorhanden ist, und einen Abschnitt zu liefern, in welchem die Isolierschicht (9) zum Verringern der Kapazität und die ferroelektrische Schicht (6) überlagert sind, wobei die Isolierschicht (9) zum Verringern der wesentlichen Kapazität eine kleinere Dielektrizitätskonstante als die ferroelektrische Schicht (6) aufweist, um die wesentliche Kapazität der ferroelektrischen Schicht (6) zu verringern.
  5. Verfahren zum Herstellen einer ferroelektrischen Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine leitende Schicht (5) einer schwebenden Art zwischen der ferroelektrischen Schicht (6) und der ersten Isolierschicht (4) vorgesehen ist und sich die Isolierschicht (9) zum Verringern der wesentlichen Kapazität zwischen der ferroelektrischen Schicht (6) und der leitenden Schicht (5) der schwebenden Art befindet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018213062B3 (de) * 2018-08-03 2019-11-14 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter elektronischer Schaltkreis mit einem ersten Transistor und einem ferroelektrischen Kondensator und Verfahren zu seiner Herstellung

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004519864A (ja) * 2000-08-24 2004-07-02 コバ・テクノロジーズ・インコーポレイテッド シングルトランジスタ希土類亜マンガン酸塩強誘電体不揮発性メモリセル
WO2002071477A1 (en) 2001-03-02 2002-09-12 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP2002313966A (ja) * 2001-04-16 2002-10-25 Yasuo Tarui トランジスタ型強誘電体不揮発性記憶素子とその製造方法
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6714435B1 (en) * 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
JP4785180B2 (ja) * 2004-09-10 2011-10-05 富士通セミコンダクター株式会社 強誘電体メモリ、多値データ記録方法、および多値データ読出し方法
CN101262040B (zh) * 2008-04-24 2010-06-16 湘潭大学 氧化物稀磁半导体/铁电体异质结构及其制备方法
CN104692828B (zh) * 2015-03-06 2017-08-29 西安电子科技大学 多层钛酸钡与多层铁酸钴磁电复合薄膜的制备与转移方法
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11721747B2 (en) * 2021-08-12 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, transistor and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384729A (en) * 1991-10-28 1995-01-24 Rohm Co., Ltd. Semiconductor storage device having ferroelectric film
US5307305A (en) * 1991-12-04 1994-04-26 Rohm Co., Ltd. Semiconductor device having field effect transistor using ferroelectric film as gate insulation film
JP3203767B2 (ja) * 1992-06-09 2001-08-27 セイコーエプソン株式会社 強誘電体素子及び半導体記憶装置
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
JP3136045B2 (ja) * 1994-04-28 2001-02-19 沖電気工業株式会社 メモリセルトランジスタ
JP3326666B2 (ja) * 1994-11-10 2002-09-24 ソニー株式会社 半導体メモリセルの作製方法
JPH09121023A (ja) * 1995-10-25 1997-05-06 Olympus Optical Co Ltd 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018213062B3 (de) * 2018-08-03 2019-11-14 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter elektronischer Schaltkreis mit einem ersten Transistor und einem ferroelektrischen Kondensator und Verfahren zu seiner Herstellung
US11018146B2 (en) 2018-08-03 2021-05-25 Fraunhofer-Gesellschaft Zur Foerdertjng Der Angewandten Forschung E.V. Integrated electronic circuit comprising a first transistor and a ferroelectric capacitor
US11637111B2 (en) 2018-08-03 2023-04-25 Fraunhofer-Gesellschaft Zur Forderung Angewandten Forschung E.V. Integrated electronic circuit and method of making comprising a first transistor and a ferroelectric capacitor

Also Published As

Publication number Publication date
CN1273696A (zh) 2000-11-15
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CA2310005A1 (en) 1999-05-27
EP1039536A1 (de) 2000-09-27
WO1999026284A1 (fr) 1999-05-27
US6396093B1 (en) 2002-05-28
JPH11145411A (ja) 1999-05-28
KR100553379B1 (ko) 2006-02-20
DE69833674D1 (de) 2006-04-27
KR20010040268A (ko) 2001-05-15
CN1123929C (zh) 2003-10-08
TW456043B (en) 2001-09-21
JP3221854B2 (ja) 2001-10-22

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