JP3326666B2

JP3326666B2 - 半導体メモリセルの作製方法

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Publication number: JP3326666B2
Application number: JP09158895A
Authority: JP
Inventors: 孝之江守
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-10
Filing date: 1995-03-24
Publication date: 2002-09-24
Anticipated expiration: 2017-09-24
Also published as: JPH08191134A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体薄膜を用いた
半導体メモリセル及びその作製方法、更に詳しくは、強
誘電体薄膜を用いた不揮発性メモリセル（所謂ＦＥＲＡ
Ｍ）から成る半導体メモリセル及びその作製方法に関す
る。

【０００２】

【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する高速書き換え
が可能な不揮発性メモリセルである。現在研究されてい
る強誘電体薄膜不揮発性メモリセルは、強誘電体キャパ
シタの蓄積電荷量の変化を検出する方式と、強誘電体の
自発分極による半導体の抵抗変化を検出する方式の２つ
に分類することができる。本発明の半導体メモリセルは
後者に属する。

【０００３】図８に示すように、強誘電体はＰ−Ｅヒス
テリシスループを有している。即ち、強誘電体薄膜に外
部電界を加えた後（この状態は、図８においては「Ｃ」
又は「Ｅ」で示される）、外部電界を除いたとき、強誘
電体薄膜は自発分極を示す（この状態は、図８において
は「Ａ」又は「Ｄ」で示される）。そして、強誘電体薄
膜の残留分極は、プラス方向の外部電界が印加されたと
き＋Ｐ_r、マイナス方向の外部電界が印加されたとき−
Ｐ_rとなる。このような強誘電体薄膜の自発分極をＦＥ
ＲＡＭは応用している。

【０００４】強誘電体の自発分極による半導体の抵抗変
化を検出する方式の半導体メモリセルの代表的なものに
ＭＦＳ−ＦＥＴ（Metal Ferroelectric Semiconductor
FET）及びＭＦＭＩＳ−ＦＥＴ（Metal Ferroelectric M
etal Insulator Semiconductor FET）がある。

【０００５】ＭＦＳ−ＦＥＴは、図６の（Ａ）及び
（Ｂ）に模式的な一部断面図を示すように、従来のＦＥ
Ｔにおけるゲート酸化膜の代わりに、強誘電体薄膜を用
いたＭＩＳ構造を有し、強誘電体薄膜の残留分極によっ
てチャネル領域に反転層を形成してデータの書き込み・
読み出しを行う。尚、図６の（Ａ）及び（Ｂ）は、ソー
ス・ドレイン領域を含む垂直面でＭＦＳ−ＦＥＴを切断
したときの図である。ｎチャネル型ＦＥＴを例にとり、
以下ＭＦＳ−ＦＥＴの動作の概要を説明する。

【０００６】データの書き込み時、ＦＥＴのゲート電極
に強誘電体薄膜を分極反転させるのに十分な電圧＋Ｖを
印加し（この状態は、図８においては例えば「Ｃ」で示
される）、次いで、ゲート電圧を０にする。その結果、
強誘電体薄膜の残留分極＋Ｐ_r（この状態は、図８にお
いては例えば「Ｄ」で示される）によるプラスの電荷が
半導体基板の表面に反転層を形成し、ゲート電圧が０に
も拘わらずＦＥＴはオン状態となる（図６の（Ａ）参
照）。逆に、ゲート電極に電圧−Ｖを印加し（この状態
は、図８においては例えば「Ｅ」で示される）、次い
で、ゲート電圧を０にした場合、強誘電体薄膜は逆方向
に分極反転し、残留分極は−Ｐ_rとなる（この状態は、
図８においては例えば「Ａ」で示される）。その結果、
半導体基板の表面には反転層が形成されず、ＦＥＴはオ
フ状態となる（図６の（Ｂ）参照）。以上のように、ゲ
ート電圧が０のとき、ＦＥＴを選択的にオン状態若しく
はオフ状態とすることができる。ＭＦＳ−ＦＥＴの例え
ばドレイン領域側に電気的に接続された選択トランジス
タを設けておく。そして、データ読み出し時、かかる選
択トランジスタをオンにして、ＭＦＳ−ＦＥＴのソース
・ドレイン間を流れる電流を検出することにより、ＭＦ
Ｓ−ＦＥＴから成る半導体メモリセルに”１”又は”
０”のデータが記憶されていることを判別できる。この
形式の半導体メモリセルにおいては、データ読み出し時
に強誘電体薄膜の分極反転が生じないので、非破壊読み
出しである。

【０００７】ＭＦＭＩＳ−ＦＥＴにおいては、図７の
（Ａ）及び（Ｂ）に模式的な一部断面図を示すように、
ＳｉＯ₂から成るゲート酸化膜の上にフローティングゲ
ートタイプの下部電極が形成されており、この下部電極
の上に強誘電体薄膜、上部電極が形成されている。尚、
図７の（Ａ）及び（Ｂ）は、ソース・ドレイン領域を含
む垂直面でＭＦＭＩＳ−ＦＥＴを切断したときの図であ
る。このＭＦＭＩＳ−ＦＥＴの動作原理は、基本的には
ＭＦＳ−ＦＥＴの動作原理と同じである。ｎチャネル型
ＦＥＴを例にとり、以下ＭＦＭＩＳ−ＦＥＴの動作の概
要を説明する。

【０００８】データの書き込み時、ＦＥＴの上部電極に
強誘電体薄膜を分極反転させるのに十分な電圧＋Ｖを印
加し（この状態は、図８においては例えば「Ｃ」で示さ
れる）、次いで、かかる電圧を０にする。その結果、強
誘電体薄膜の残留分極＋Ｐ_r（この状態は、図８におい
ては例えば「Ｄ」で示される）によるプラスの電荷が半
導体基板の表面に反転層を形成し、ゲート電圧が０にも
拘わらずＦＥＴはオン状態となる（図７の（Ａ）参
照）。逆に、上部電極に電圧−Ｖを印加し（この状態
は、図８においては例えば「Ｅ」で示される）、次い
で、かかる電圧を０にした場合、強誘電体薄膜は逆方向
に分極反転し、残留分極は−Ｐ_rとなる（この状態は、
図８においては例えば「Ａ」で示される）。その結果、
半導体基板の表面には反転層が形成されず、ＦＥＴはオ
フ状態となる（図７の（Ｂ）参照）。以上のように、上
部電極に印加される電圧が０のとき、ＦＥＴを選択的に
オン状態若しくはオフ状態とすることができる。ＭＦＭ
ＩＳ−ＦＥＴの例えばドレイン領域側に電気的に接続さ
れた選択トランジスタを設けておく。そして、データ読
み出し時、かかる選択トランジスタをオンにして、ＭＦ
ＭＩＳ−ＦＥＴのソース・ドレイン間を流れる電流を検
出することにより、ＭＦＭＩＳ−ＦＥＴから成る半導体
メモリセルに”１”又は”０”のデータが記憶されてい
ることを判別できる。データ読み出し時に強誘電体薄膜
の分極反転が生じないので、非破壊読み出しである。

【０００９】

【発明が解決しようとする課題】ソース・ドレイン領域
を形成するためには、通常、半導体基板に不純物のイオ
ン注入を行い、次いで、約１０００゜Ｃにてイオン注入
された不純物の活性化処理を行う。しかしながら、この
ような高温の熱処理である活性化処理を行うと、例えば
半導体基板中の不純物が強誘電体薄膜中に拡散し、強誘
電体薄膜の分極特性等を劣化させる虞がある。

【００１０】また、従来から、半導体メモリセルの間の
電気的な分離を行うために、半導体基板には素子分離領
域が形成されている。素子分離領域がＬＯＣＯＳ構造等
を有する場合、素子分離領域の頂面は半導体基板の表面
から突出している。従って、例えばＭＦＭＩＳ−ＦＥＴ
における下部電極上に形成された強誘電体薄膜において
は、図９に模式的な一部断面図を示すように、素子分離
領域の周辺部の段差部でその厚さが均一でなくなる。強
誘電体薄膜の特性、例えば、強誘電体薄膜の容量や分極
電荷量は、その膜厚に大きく依存する。従って、半導体
メモリセルにおける強誘電体薄膜の膜厚は、出来る限り
一定であることが望ましい。

【００１１】従って、本発明の第１の目的は、強誘電体
薄膜の特性劣化を引き起こし難い半導体メモリセルの作
製方法を提供することにある。更に、本発明の第２の目
的は、一定の膜厚を有し得る構造の半導体メモリセル及
びその作製方法を提供することにある。

【００１２】

【課題を解決するための手段】上記の第１の目的を達成
するための本発明の第１の態様に係る半導体メモリセル
の作製方法は、（イ）素子分離領域を半導体基板に形成
する工程と、（ロ）素子分離領域の間の半導体基板にソ
ース・ドレイン領域及びチャネル領域を形成する工程
と、（ハ）少なくとも素子分離領域の間の半導体基板上
に強誘電体薄膜を形成し、次いで、強誘電体薄膜上に電
極層を形成する工程と、（ニ）電極層及び強誘電体薄膜
を選択的に除去して、強誘電体薄膜及び電極から成るゲ
ート電極を形成する工程、を含むことを特徴とする。

【００１３】上記の第１の目的を達成するための本発明
の第２の態様に係る半導体メモリセルの作製方法は、
（イ）素子分離領域を半導体基板に形成する工程と、
（ロ）素子分離領域の間の半導体基板にゲート酸化膜を
形成した後、素子分離領域の間の半導体基板にソース・
ドレイン領域及びチャネル領域を形成する工程と、
（ハ）チャネル領域の上方に下部電極層を形成する工程
と、（ニ）下部電極層上に強誘電体薄膜を形成し、次い
で、強誘電体薄膜上に上部電極層を形成する工程と、
（ホ）上部電極層、強誘電体薄膜及び下部電極層を選択
的に除去して、ゲート酸化膜、下部電極、強誘電体薄膜
及び上部電極から成るゲート電極を形成する工程、から
成ることを特徴とする。

【００１４】上記の第２の目的を達成するための本発明
の第３の態様に係る半導体メモリセルの作製方法は、
（イ）半導体基板の表面より突出した頂面を有する素子
分離領域を半導体基板に形成し、次いで、素子分離領域
の間の半導体基板にゲート酸化膜を形成する工程と、
（ロ）全面に下部電極層を形成する工程と、（ハ）下部
電極層の頂面と素子分離領域の頂面とが略同一平面とな
るように、素子分離領域上の下部電極層を除去する工程
と、（ニ）少なくとも下部電極層上に強誘電体薄膜を形
成し、次いで、強誘電体薄膜上に上部電極層を形成する
工程と、（ホ）上部電極層、強誘電体薄膜及び下部電極
層を選択的に除去し、ゲート酸化膜、下部電極、強誘電
体薄膜及び上部電極から成るゲート電極を形成する工程
を含むことを特徴とする。

【００１５】本発明の第３の態様に係る半導体メモリセ
ルの作製方法においては、前記工程（ホ）に続き、ソー
ス・ドレイン領域を形成する工程を更に含む態様があ
る。あるいは又、前記工程（イ）において、ゲート酸化
膜の形成後、ソース・ドレイン領域を形成する工程を更
に含む態様がある。尚、上記（ハ）の工程は、ケミカル
・メカニカルポリッシュ法又はエッチバック法から成る
ことが好ましい。

【００１６】本発明の第１〜第３の態様に係る半導体メ
モリセルの作製方法においては、強誘電体薄膜は、ＰＺ
Ｔ系化合物、又は層状構造を有するＢｉ系化合物から成
ることが好ましい。強誘電体薄膜は、例えば、ＭＯＣＶ
Ｄ法、パルスレーザアブレーション法、スパッタ法によ
って成膜することができる。また、素子分離領域とし
て、ＬＯＣＯＳ構造又はトレンチ構造を挙げることがで
きる。

【００１７】電極、あるいは下部電極及び／又は上部電
極は、例えば、Ｐｔ、Ｐｄ、ＲｕＯ₂、Ｐｔ／Ｔｉの積
層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積
層構造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／
ＬＳＣＯの積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇から構成され、
これらの材料を例えばスパッタ法やパルスレーザアブレ
ーション法にて成膜した後、イオンミーリング法やＲＩ
Ｅ法によって所望の形状にパターニングすることで形成
することができる。

【００１８】本発明の第１の態様に係る半導体メモリセ
ルの作製方法においては、ＭＦＳ−ＦＥＴタイプの不揮
発性メモリセルを作製することができ、本発明の第２の
態様及び第３の態様に係る半導体メモリセルの作製方法
においては、ＭＦＭＩＳ−ＦＥＴタイプの不揮発性メモ
リセルを作製することができる。

【００１９】上記の第２の目的を達成するための本発明
の半導体メモリセルは、（イ）半導体基板に形成され、
半導体基板の表面より突出した頂面を有する素子分離領
域と、（ロ）素子分離領域の間の半導体基板に形成され
たソース・ドレイン領域及びチャネル領域と、（ハ）チ
ャネル領域の上方に順に形成された、ゲート酸化膜、下
部電極、強誘電体薄膜及び上部電極から成るゲート電
極、から構成された半導体メモリセルであって、下部電
極の頂面と素子分離領域の頂面が略同一平面にあること
を特徴とする。

【００２０】本発明の半導体メモリセルにおいては、強
誘電体薄膜は、ＰｂＴｉＯ₃、ＰＺＴ系化合物、又は層
状構造を有するＢｉ系化合物から成ることが好ましい。
ＰＺＴ系化合物として、ペロブスカイト型構造を有する
ＰｂＺｒＯ₃とＰｂＴｉＯ₃の固溶体であるチタン酸ジル
コン酸鉛（ＰＺＴ）、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴを挙げることができる。また、
層状構造を有するＢｉ系化合物として、ペロブスカイト
型構造を有する、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂
Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、Ｂｉ₄
Ｔｉ₃Ｏ₁₂等を例示することができる。

【００２１】素子分離領域としては、ＬＯＣＯＳ構造又
はトレンチ構造を挙げることができる。

【００２２】電極、あるいは下部電極及び／又は上部電
極は、例えばＰｔ、Ｐｄ、ＲｕＯ₂、Ｐｔ／Ｔｉの積層
構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層
構造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／Ｌ
ＳＣＯの積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇から構成すること
ができる。

【００２３】本発明の半導体メモリセルの形態は、ＭＦ
ＭＩＳ−ＦＥＴタイプの不揮発性メモリセルである。

【００２４】

【作用】本発明の第１及び第２の態様に係る半導体メモ
リセルの作製方法においては、強誘電体薄膜の成膜前に
ソース・ドレイン領域を形成する。従って、ソース・ド
レイン領域の形成のために高温での活性化処理を行って
も、強誘電体薄膜の特性劣化が生じることは無い。

【００２５】本発明の半導体メモリセル及び第３の態様
に係る半導体メモリセルの作製方法においては、下部電
極の頂面と素子分離領域の頂面が略同一平面にあるの
で、下部電極と素子分離領域との間には段差が無い。従
って、均一な膜厚を有する強誘電体薄膜の形成が可能と
なり、安定した特性を有する強誘電体薄膜を成膜するこ
とができる。その結果、安定した動作特性を有する半導
体メモリセルを得ることが可能となる。

【００２６】

【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。尚、実施例１及び実施例２は、本発明の
第１及び第２の態様に係る半導体メモリセルの作製方法
に関する。また、実施例３及び実施例４は、本発明の半
導体メモリセル及び第３の態様に係る半導体メモリセル
の作製方法に関する。

【００２７】（実施例１）実施例１は、本発明の第１の
態様に係る半導体メモリセルの作製方法に関する。実施
例１の方法にて作製された半導体メモリセルは、ＭＦＳ
−ＦＥＴから成る。実施例１においては、強誘電体薄膜
２１はＰＺＴ系化合物、より具体的にはＰＺＴから成
り、素子分離領域１１はＬＯＣＯＳ構造を有する。ま
た、電極層２２ＡはＰｔから成る。

【００２８】以下、半導体基板等の模式的な一部断面図
である図１を参照して、実施例１の半導体メモリセルの
作製方法を説明する。尚、図１の（Ａ）〜（Ｄ）におい
て、左側の図は、半導体メモリセルのゲート電極を含む
垂直面で半導体基板等を切断したときに相当する図であ
り、右側の図は、半導体メモリセルのソース・ドレイン
領域を含む垂直面で半導体基板等を切断したときに相当
する図である。

【００２９】［工程−１００］先ず、素子分離領域１１
をシリコン半導体基板１０に公知の方法で形成する。実
施例１においては、素子分離領域１１はＬＯＣＯＳ構造
を有する。そのために、例えばシリコン半導体基板１０
の表面を酸化しＳｉＯ₂膜を形成する。あるいは又、シ
リコン半導体基板１０にＣＶＤ法にてＳｉＯ₂膜を形成
する。次いで、ＳｉＯ₂膜の上にＣＶＤ法でＳｉ₃Ｎ₄膜
を形成する。Ｓｉ₃Ｎ₄膜は、後の工程で半導体基板１０
の選択酸化を行うためのマスクとしての機能を有し、Ｓ
ｉＯ₂膜は、選択酸化時のＳｉ₃Ｎ₄膜と半導体基板１０
の熱膨張係数によって発生する応力を緩和し半導体基板
１０に欠陥が発生することを防止する機能を有する。そ
の後、Ｓｉ₃Ｎ₄膜及びＳｉＯ₂膜をフォトリソグラフィ
技術及びエッチング技術を用いて選択的に除去し、ほぼ
素子形成予定領域の上にＳｉ₃Ｎ₄膜及びＳｉＯ₂膜を残
す。次に、例えば１０００゜Ｃ程度の水分を含んだ酸素
雰囲気中で半導体基板１０を酸化し、熱酸化膜を形成す
る。このとき、露出した半導体基板１０の部分のみが酸
化され、Ｓｉ₃Ｎ₄膜／ＳｉＯ₂膜で被覆された半導体基
板の領域は酸化されない。こうして、ＬＯＣＯＳ構造を
有する素子分離領域１１を形成することができる。その
後、Ｓｉ₃Ｎ₄膜及びＳｉＯ₂膜を公知の方法で除去す
る。

【００３０】［工程−１１０］その後、従来の方法に
て、素子分離領域１１の間の半導体基板１０にソース・
ドレイン領域１３及びチャネル領域１４を形成する。ソ
ース・ドレイン領域１３の形成においては、予め、ソー
ス・ドレイン領域を形成すべき領域以外の領域にイオン
注入用マスクを形成した後、半導体基板１０に対して不
純物のイオン注入を行う（ｎチャネル型の半導体メモリ
セルの場合のイオン種として例えばＡｓ⁺を用い、ｐチ
ャネル型の半導体メモリセルの場合のイオン種として例
えばＢＦ₂ ⁺を用いる）。その後、約１０００゜Ｃ×２０
分程度、半導体基板１０全体を加熱し、イオン注入され
た不純物の活性化処理を行う。次いで、イオン注入用マ
スクを除去する。こうして、図１の（Ａ）に示す構造を
得ることができる。

【００３１】［工程−１２０］次に、半導体基板１０の
表面の酸化膜を除去する。その後、少なくとも素子分離
領域１１の間の半導体基板１０上に強誘電体薄膜２１を
形成する（図１の（Ｂ）参照）。実施例１においては、
全面に厚さ０．１μｍ〜１μｍの強誘電体薄膜２１をＲ
Ｆマグネトロンスパッタ法にて成膜した。成膜条件を以
下に例示する。ターゲット：ＰＺＴプロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体
積％圧力：４Ｐａパワー：５０Ｗ成膜温度：５００゜Ｃ

【００３２】［工程−１３０］次いで、強誘電体薄膜２
１上に電極層２２Ａを形成する（図１の（Ｃ）参照）。
実施例１においては、全面にＰｔから成る厚さを０．１
μｍ〜０．２μｍの電極層２２ＡをＲＦマグネトロンス
パッタ法にて堆積させる。ＲＦマグネトロンスパッタ条
件を以下に例示する。アノード電圧：２．６ｋＶ入力電力：１．１〜１．６Ｗ／ｃｍ² プロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％圧力：０．７Ｐａ成膜温度：６００〜７５０゜Ｃ堆積速度：５〜１０ｍｍ／分

【００３３】［工程−１４０］次に、電極層２２Ａ及び
強誘電体薄膜２１を選択的に除去し、強誘電体薄膜２１
及び電極２２から成るゲート電極を形成する（図１の
（Ｄ）参照）。電極層２２Ａの選択的除去は、例えばマ
スクとしてＳｉ₃Ｎ₄を使用し、イオンミーリング法にて
行うことができる。また、強誘電体薄膜２１の選択的除
去は、Ｓｉ₃Ｎ₄及び電極２２をマスクとしたＲＩＥ法に
て行うことができる。その後、公知の方法でソース・ド
レイン領域にコンタクトホールを形成し、更に配線を形
成することで半導体メモリセルが完成する。

【００３４】実施例１の半導体メモリセルの作製方法に
おいては、強誘電体薄膜２１の成膜前にソース・ドレイ
ン領域１３を形成するので、強誘電体薄膜２１が高温に
晒されることがなく、強誘電体薄膜２１の特性劣化を回
避することができる。

【００３５】（実施例２）実施例２は、本発明の第２の
態様に係る半導体メモリセルの作製方法に関する。実施
例２の方法にて作製された半導体メモリセルは、ＭＦＭ
ＩＳ−ＦＥＴから成る。実施例２においても、強誘電体
薄膜２１はＰＺＴ系化合物、より具体的にはＰＺＴから
成る。素子分離領域１１ＡはＬＯＣＯＳ構造でも勿論よ
いが、実施例２ではトレンチ構造とした。また、下部電
極層３０Ａ及び上部電極層３２ＡはＰｔから成る。

【００３６】以下、半導体基板等の模式的な一部断面図
である図２を参照して、実施例２の半導体メモリセルの
作製方法を説明する。尚、図２の（Ａ）〜（Ｄ）におい
て、左側の図は、半導体メモリセルのゲート電極を含む
垂直面で半導体基板等を切断したときに相当する図であ
り、右側の図は、半導体メモリセルのソース・ドレイン
領域を含む垂直面で半導体基板等を切断したときに相当
する図である。

【００３７】［工程−２００］先ず、素子分離領域１１
Ａをシリコン半導体基板１０に公知の方法で形成する。
実施例２においては、素子分離領域１１Ａはトレンチ構
造を有する。そのために、例えばシリコン半導体基板１
０に、フォトリソグラフィ技術及びエッチング技術を用
いてトレンチ（溝部）を形成する。次いで、トレンチ内
を含む半導体基板１０上に、例えばＣＶＤ法にてＳｉＯ
₂から成る絶縁膜を堆積させる。その後、例えば化学的
機械的研磨法（ＣＭＰ法）やエッチング法にて半導体基
板１０の表面上の絶縁膜を選択的に除去し、トレンチ内
に絶縁膜を残す。こうしてトレンチ構造を有する素子分
離領域１１Ａを形成することができる。実施例２におい
ては、素子分離領域１１Ａの頂面と半導体基板１０の表
面は略同一平面内にある。

【００３８】［工程−２１０］その後、半導体基板１０
の表面を酸化して、素子分離領域１１Ａの間の半導体基
板１０にゲート酸化膜１２を形成する。次いで、実施例
１の［工程−１１０］と同様の方法で、素子分離領域１
１Ａの間の半導体基板１０にソース・ドレイン領域１３
及びチャネル領域１４を形成する。こうして、図２の
（Ａ）に示す構造を得ることができる。

【００３９】［工程−２２０］次に、チャネル領域１４
の上方に下部電極層３０Ａを形成する。即ち、先ず、全
面に例えばＰｔから成る下部電極層３０Ａを形成する。
具体的には、全面にＲＦマグネトロンスパッタ法にてＰ
ｔ膜を堆積させる。Ｐｔ膜の膜厚を０．１μｍ〜０．２
μｍとした。ＲＦマグネトロンスパッタ条件は、実施例
１の［工程−１３０］と同様とすることができる。その
後、素子分離領域１１Ａ上の下部電極層３０Ａを除去す
る（図２の（Ｂ）参照）。尚、下部電極層３０Ａは、素
子分離領域１１Ａの縁部に残存していてもよい。下部電
極層３０Ａの選択的な除去は、例えばＳｉ₃Ｎ₄から成る
マスクを形成し、かかるマスクを用いてイオンミーリン
グ法にて行えばよい。これによって、下部電極層３０Ａ
は各半導体メモリセル毎に独立したものとなり、所謂フ
ローティング状態となる。

【００４０】［工程−２３０］その後、下部電極層３０
Ａ上に強誘電体薄膜３１を形成し、次いで、強誘電体薄
膜３１上に上部電極層３２Ａを形成する（図２の（Ｃ）
参照）。実施例２においては、実施例１の［工程−１２
０］と同様の条件で、全面にＰＺＴから成る厚さ０．１
μｍ〜０．３μｍの強誘電体薄膜３１をＲＦマグネトロ
ンスパッタ法にて成膜した。また、上部電極層３２Ａは
厚さ０．１μｍ〜０．２μｍのＰｔから成り、実施例１
の［工程−１３０］と同様のＲＦマグネトロンスパッタ
法にて形成することができる。

【００４１】［工程−２４０］次に、上部電極層３２
Ａ、強誘電体薄膜３１及び下部電極層３０Ａを選択的に
除去して、ゲート酸化膜１２、下部電極３０、強誘電体
薄膜３１及び上部電極３２から成るゲート電極を形成す
る。（図２の（Ｄ）参照）。上部電極層３２Ａの選択的
除去は、例えばマスクとしてＳｉ₃Ｎ₄を使用し、イオン
ミーリング法にて行うことができる。また、強誘電体薄
膜３１の選択的除去は、Ｓｉ₃Ｎ₄及び上部電極３２をマ
スクとしたＲＩＥ法にて行うことができる。更に、下部
電極層３０Ａの選択的除去は、Ｓｉ₃Ｎ₄、上部電極３２
及び強誘電体薄膜３１をマスクとしたイオンミーリング
法にて行うことができる。その後、公知の方法でソース
・ドレイン領域にコンタクトホールを形成し、更に配線
を形成することで半導体メモリセルが完成する。

【００４２】実施例２の半導体メモリセルの作製方法に
おいても、強誘電体薄膜３１の成膜前にソース・ドレイ
ン領域１３を形成するので、強誘電体薄膜３１が高温に
晒されることがなく、強誘電体薄膜３１の特性劣化を回
避することができる。

【００４３】（実施例３）実施例３は、本発明の半導体
メモリセル、及び本発明の第３の態様に係る半導体メモ
リセルの作製方法に関する。尚、実施例３の半導体メモ
リセルの作製方法においては、下部電極、強誘電体薄膜
及び上部電極から成るゲート電極を形成した後、ソース
・ドレイン領域を形成する。

【００４４】実施例３の半導体メモリセルの模式的な一
部断面図を図３の（Ａ）及び（Ｂ）に示す。尚、図３の
（Ａ）は、半導体メモリセルのゲート電極を含む垂直面
で半導体メモリセルを切断したときの図であり、図３の
（Ｂ）は、半導体メモリセルのソース・ドレイン領域を
含む垂直面で半導体メモリセルを切断したときの図であ
る。実施例３の半導体メモリセルはＭＦＭＩＳ−ＦＥＴ
から成る。

【００４５】この実施例３の半導体メモリセルは、
（イ）半導体基板１０に形成され、半導体基板の表面よ
り突出した頂面を有する素子分離領域１１と、（ロ）素
子分離領域１１の間の半導体基板１０に形成されたソー
ス・ドレイン領域１３及びチャネル領域１４と、（ハ）
チャネル領域１４の上方に順に形成された、ゲート酸化
膜１２、下部電極４０、強誘電体薄膜４１及び上部電極
４２から成るゲート電極から構成されている。そして、
下部電極４０の頂面と素子分離領域１１の頂面が略同一
平面にあることを特徴とする（図３の（Ａ）参照）。
尚、ゲート電極はワード線を兼ねている。

【００４６】このような構成にすることで、下部電極４
０と素子分離領域１１との間には段差が無くなり、均一
な膜厚を有する強誘電体薄膜４１の形成が可能となり、
安定した特性を有する強誘電体薄膜４１を成膜すること
ができる。

【００４７】実施例３においては、強誘電体薄膜４１は
ＰＺＴ系化合物、より具体的にはＰＺＴから成り、素子
分離領域１１はＬＯＣＯＳ構造を有する。また、下部電
極４０及び上部電極４２はＰｔから成る。

【００４８】以下、半導体基板等の模式的な一部断面図
である図４を参照して、実施例３の半導体メモリセルの
作製方法を説明する。尚、図４の（Ａ）〜（Ｅ）におい
て、左側の図は、半導体メモリセルのゲート電極を含む
垂直面で半導体基板等を切断したときに相当する図であ
り、右側の図は、半導体メモリセルのソース・ドレイン
領域を含む垂直面で半導体基板等を切断したときに相当
する図である。

【００４９】［工程−３００］先ず、シリコン半導体基
板１０の表面より突出した頂面を有する素子分離領域１
１を半導体基板１０に公知の方法で形成する。実施例３
において、素子分離領域１１はＬＯＣＯＳ構造を有し、
実施例１の［工程−１００］にて説明した方法で形成す
ることができる。次に、半導体基板１０の表面を酸化し
て、素子分離領域１１の間の半導体基板１０にゲート酸
化膜１２を形成する（図４の（Ａ）参照）。ＬＯＣＯＳ
構造を有する素子分離領域１１の頂面は、半導体基板１
０の表面より約０．１５μｍ〜０．２μｍ突出してい
る。

【００５０】［工程−３１０］次いで、全面に例えばＰ
ｔから成る下部電極層４０Ａを形成する（図４の（Ｂ）
参照）。具体的には、全面にＲＦマグネトロンスパッタ
法にて厚さ０．１５μｍ〜０．２５μｍのＰｔ膜を堆積
させる。ＲＦマグネトロンスパッタ条件は、実施例１の
［工程−１３０］と同様とすることができる。

【００５１】［工程−３２０］その後、下部電極層４０
Ａの頂面と素子分離領域１１の頂面とが略同一平面とな
るように、素子分離領域１１上の下部電極層４０Ａを除
去する。この下部電極層４０Ａの除去は、例えば化学的
機械的研磨法（ＣＭＰ法）にて行うことができる。

【００５２】こうして、図４の（Ｃ）に示すように、下
部電極層４０Ａの頂面と素子分離領域１１の頂面とが略
同一平面にある構造を得ることができる。また、下部電
極層４０Ａは各半導体メモリセル毎に独立したものとな
り、所謂フローティング状態となる。

【００５３】［工程−３３０］その後、少なくとも下部
電極層４０Ａ上に強誘電体薄膜４１を形成し、次いで、
強誘電体薄膜４１上に上部電極層４２Ａを形成する（図
４の（Ｄ）参照）。実施例３においては、ＰＺＴから成
る厚さ０．１μｍ〜０．３μｍの強誘電体薄膜４１を全
面にマグネトロンスパッタ法にて成膜した。成膜条件は
実施例１の［工程−１２０］と同様とすることができ
る。また、上部電極層４２Ａは厚さ０．１μｍ〜０．２
μｍのＰｔから成り、その成膜条件は［工程−１３０］
と同様とすることができる。

【００５４】［工程−３４０］次に、上部電極層４２
Ａ、強誘電体薄膜４１及び下部電極層４０Ａを選択的に
除去し、ゲート酸化膜１２、下部電極４０、強誘電体薄
膜４１及び上部電極４２から成るゲート電極を形成する
（図４の（Ｅ）参照）。この工程は、実施例２の［工程
−２４０］と同様とすることができる。

【００５５】［工程−３５０］その後、従来の方法に
て、半導体基板１０にソース・ドレイン領域１３及びチ
ャネル領域１４を形成する。ソース・ドレイン領域１３
の形成は、半導体基板１０に不純物のイオン注入を行っ
た後（ｎチャネル型の半導体メモリセルの場合のイオン
種として例えばＡｓ⁺を用い、ｐチャネル型の半導体メ
モリセルの場合のイオン種として例えばＢＦ₂ ⁺を用い
る）、イオン注入された不純物の活性化処理を行う。こ
うして、図３に示す半導体メモリセルを作製することが
できる。その後、公知の方法でソース・ドレイン領域に
コンタクトホールを形成し、更に配線を形成することで
半導体メモリセルが完成する。

【００５６】（実施例４）実施例４は実施例３の変形で
ある。実施例４が実施例３と相違する点は、ゲート酸化
膜の形成後、ソース・ドレイン領域を形成する工程を含
む点、下部電極層の頂面と素子分離領域の頂面とが略同
一平面となるように素子分離領域上の下部電極層を除去
する工程がエッチバック法から成る点、素子分離領域が
トレンチ構造を有する点の３点にある。実施例４の半導
体メモリセルもＭＦＭＩＳ−ＦＥＴから成る。

【００５７】以下、半導体基板等の模式的な一部断面図
である図５を参照して、実施例４の半導体メモリセルの
作製方法を説明する。尚、図５の（Ａ）〜（Ｅ）におい
て、左側の図は、半導体メモリセルのゲート電極を含む
垂直面で半導体基板等を切断したときに相当する図であ
り、右側の図は、半導体メモリセルのソース・ドレイン
領域を含む垂直面で半導体基板等を切断したときに相当
する図である。

【００５８】［工程−４００］先ず、シリコン半導体基
板１０の表面より突出した頂面を有する素子分離領域１
１Ｂを半導体基板１０に公知の方法で形成する。実施例
４において、素子分離領域１１Ｂはトレンチ構造を有す
る。素子分離領域１１Ｂを形成するために、例えばシリ
コン半導体基板１０に、フォトリソグラフィ技術及びエ
ッチング技術を用いてトレンチ（溝部）を形成する。次
いで、トレンチ内を含む半導体基板１０上に、例えばＣ
ＶＤ法にてＳｉＯ₂から成る絶縁膜を堆積させる。その
後、トレンチの上方の絶縁膜上にエッチング用マスクを
形成し、次いで、絶縁膜をエッチングし、次いで、エッ
チング用マスクを除去する。こうしてトレンチ構造を有
する素子分離領域１１Ｂを形成することができる。トレ
ンチ構造を有する素子分離領域１１Ｂの頂面は、半導体
基板１０の表面より約０．１５μｍ〜０．２μｍ突出し
ている。次に、半導体基板１０の表面を酸化して、素子
分離領域１１Ｂの間の半導体基板１０にゲート酸化膜１
２を形成する。

【００５９】［工程−４１０］その後、従来の方法に
て、半導体基板１０にソース・ドレイン領域１３及びチ
ャネル領域１４を形成する。ソース・ドレイン領域１３
は、イオン注入用マスクを形成して、半導体基板１０に
不純物のイオン注入を行った後（ｎチャネル型の半導体
メモリセルの場合のイオン種として例えばＡｓ⁺を用
い、ｐチャネル型の半導体メモリセルの場合のイオン種
として例えばＢＦ₂ ⁺を用いる）、イオン注入された不純
物の活性化処理を行うことで形成することができる。こ
うして、図５の（Ａ）に示す構造を得ることができる。

【００６０】［工程−４２０］次いで、全面に例えばＰ
ｔから成る下部電極層５０Ａを形成する（図５の（Ｂ）
参照）。具体的には、全面にＲＦマグネトロンスパッタ
法にて厚さ０．１５μｍ〜０．２５μｍのＰｔ膜を堆積
させる。ＲＦマグネトロンスパッタ条件は、実施例１の
［工程−１３０］と同様とすることができる。

【００６１】［工程−４３０］その後、下部電極層５０
Ａの頂面と素子分離領域１１Ｂの頂面とが略同一平面と
なるように、素子分離領域１１Ｂ上の下部電極層５０Ａ
を除去する。この下部電極層５０Ａの除去は、例えばエ
ッチバック法にて行うことができる。

【００６２】こうして、図５の（Ｃ）に示すように、下
部電極層５０Ａの頂面と素子分離領域１１Ｂの頂面とが
略同一平面にある構造を得ることができる。また、下部
電極層３０Ａは各半導体メモリセル毎に独立したものと
なり、所謂フローティング状態となる。

【００６３】［工程−４４０］その後、少なくとも下部
電極層５０Ａ上に強誘電体薄膜５１を形成し、次いで、
強誘電体薄膜５１上に上部電極層５２Ａを形成する（図
５の（Ｄ）参照）。実施例４においては、ＰＺＴから成
る厚さ０．１μｍ〜０．３μｍの強誘電体薄膜５１を全
面にマグネトロンスパッタ法にて成膜した。成膜条件は
実施例１の［工程−１２０］と同様とすることができ
る。また、上部電極層５２Ａは厚さ０．１μｍ〜０．２
μｍのＰｔから成り、その成膜条件は［工程−１３０］
と同様とすることができる。

【００６４】［工程−４５０］次に、上部電極層５２
Ａ、強誘電体薄膜５１及び下部電極層５０Ａを選択的に
除去し、ゲート酸化膜１２、下部電極５０、強誘電体薄
膜５１及び上部電極５２から成るゲート電極を形成する
（図５の（Ｅ）参照）。この工程は、実施例２の［工程
−２４０］と同様とすることができる。その後、公知の
方法でソース・ドレイン領域にコンタクトホールを形成
し、更に配線を形成することで半導体メモリセルが完成
する。

【００６５】実施例４の半導体メモリセルの作製方法に
おいては、下部電極５０と素子分離領域１１Ｂとの間に
は段差が無くなり、均一な膜厚を有する強誘電体薄膜５
１の形成が可能となり、安定した特性を有する強誘電体
薄膜５１を成膜することができる。しかも、強誘電体薄
膜５１の成膜前にソース・ドレイン領域１３を形成する
ので、強誘電体薄膜５１が高温に晒されることがなく、
強誘電体薄膜５１の特性劣化を回避することができる。

【００６６】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。

【００６７】実施例においては、マグネトロンスパッタ
法にてＰＺＴから成る強誘電体薄膜を形成したが、その
代わりに、ＰＺＴやＰＬＺＴをパルスレーザアブレーシ
ョン法にて形成することもできる。この場合の成膜条件
を以下に例示する。ターゲット：ＰＺＴ又はＰＬＺＴ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００６８】あるいは又、例えばＳｒＢｉ₂Ｔａ₂Ｏ₉か
ら成る強誘電体薄膜をパルスレーザアブレーション法に
て形成することもできる。この場合の成膜条件を以下に
例示する。ターゲット：ＳｒＢｉ₂Ｔａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ）成膜温度：５００゜Ｃ酸素濃度：３Ｐａ尚、ＳｒＢｉ₂Ｔａ₂Ｏ₉の成膜後、８００゜Ｃ×１時
間、酸素雰囲気中でポストベーキングを行う。

【００６９】実施例においては電極、下部電極あるいは
上部電極をＰｔから構成したが、その代わりに、例えば
ＬＳＣＯから構成することもできる。この場合のパルス
レーザアブレーション法による成膜条件を以下に例示す
る。ターゲット：ＬＳＣＯ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００７０】本発明の半導体メモリセルあるいは本発明
の作製方法で得られた半導体メモリセルは、基本的には
フラッシュメモリと同様の動作で、データの書き込み・
読み出し・消去を行うことができる。即ち、半導体メモ
リセルに対して、例えばそのドレイン領域にソース領域
が電気的に接続された選択トランジスタを設け、かかる
選択トランジスタのドレイン領域をビット線に接続す
る。そして、半導体メモリセル及び選択トランジスタの
オン・オフ動作によって、半導体メモリセルに対するデ
ータの書き込み・読み出し・消去を行うことができる。

【００７１】

【発明の効果】本発明の第１及び第２の態様に係る半導
体メモリセルの作製方法においては、強誘電体薄膜の成
膜前にソース・ドレイン領域を形成するので、ソース・
ドレイン領域の形成のための高温での活性化処理を行っ
ても、強誘電体薄膜の特性劣化が生じることは無い。そ
の結果、優れた特性を有し且つ長期間に亙って安定した
特性を発揮し得る半導体メモリセルを作製することがで
きる。

【００７２】本発明の半導体メモリセル及び第３の態様
に係る半導体メモリセルの作製方法においては、下部電
極の頂面と素子分離領域の頂面が略同一平面にあるの
で、下部電極と素子分離領域との間には段差が無い。従
って、均一な膜厚を有する強誘電体薄膜の形成が可能と
なる結果、安定した特性を有する強誘電体薄膜を成膜す
ることができ、安定した動作特性を有する半導体メモリ
セルを得ることが可能となる。更に、強誘電体薄膜の成
膜前にソース・ドレイン領域を形成すれば、強誘電体薄
膜の特性劣化が生じることは無い。

【図面の簡単な説明】

【図１】実施例１の半導体メモリセルの作製方法を説明
するための、半導体基板等の模式的な一部断面図であ
る。

【図２】実施例２の半導体メモリセルの作製方法を説明
するための、半導体基板等の模式的な一部断面図であ
る。

【図３】実施例３の半導体メモリセルの模式的な一部断
面図である。

【図４】実施例３の半導体メモリセルの作製方法を説明
するための、半導体基板等の模式的な一部断面図であ
る。

【図５】実施例４の半導体メモリセルの作製方法を説明
するための、半導体基板等の模式的な一部断面図であ
る。

【図６】従来のＭＦＳ−ＦＥＴの構造を示す模式的な一
部断面図である。

【図７】従来のＭＦＭＩＳ−ＦＥＴの構造を示す模式的
な一部断面図である。

【図８】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図９】従来のＭＦＭＩＳ−ＦＥＴにおける問題点を説
明するための、ＭＦＭＩＳ−ＦＥＴの模式的な一部断面
図である。

【符号の説明】

１０半導体基板１１，１１Ａ，１１Ｂ素子分離領域１２ゲート酸化膜１３ソース・ドレイン領域１４チャネル領域３０，４０，５０下部電極３０Ａ，４０Ａ，５０Ａ下部電極層２１，３１，４１，５１強誘電体薄膜２２電極２２Ａ電極層３２，４２，５２上部電極３２Ａ，４２Ａ，５２Ａ上部電極層

Claims

(57)【特許請求の範囲】

【請求項１】（イ）半導体基板の表面より突出した頂面
を有する素子分離領域を半導体基板に形成し、次いで、
素子分離領域の間の半導体基板にゲート酸化膜を形成す
る工程と、（ロ）全面に下部電極層を形成する工程と、（ハ）下部電極層の頂面と素子分離領域の頂面とが略同
一平面となるように、素子分離領域上の下部電極層を除
去する工程と、（ニ）少なくとも該下部電極層上に強誘電体薄膜を形成
し、次いで、該強誘電体薄膜上に上部電極層を形成する
工程と、（ホ）上部電極層、強誘電体薄膜及び下部電極層を選択
的に除去し、ゲート酸化膜、下部電極、強誘電体薄膜及
び上部電極から成るゲート電極を形成する工程と、（ヘ）ソース・ドレイン領域を形成する工程、を含むことを特徴とする半導体メモリセルの作製方法。
【請求項２】上記（ハ）の工程は、ケミカル・メカニカ
ルポリッシュ法又はエッチバック法から成ることを特徴
とする請求項１に記載の半導体メモリセルの作製方法。
【請求項３】強誘電体薄膜は、ＰＺＴ系化合物、又は層
状構造を有するＢｉ系化合物から成ることを特徴とする
請求項１又は請求項２に記載の半導体メモリセルの作製
方法。
【請求項４】素子分離領域は、ＬＯＣＯＳ構造又はトレ
ンチ構造を有することを特徴とする請求項１乃至請求項
３のいずれか１項に記載の半導体メモリセルの作製方
法。