JPH11126878A - 強誘電体メモリの製造方法及び強誘電体メモリ - Google Patents
強誘電体メモリの製造方法及び強誘電体メモリInfo
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- JPH11126878A JPH11126878A JP10212082A JP21208298A JPH11126878A JP H11126878 A JPH11126878 A JP H11126878A JP 10212082 A JP10212082 A JP 10212082A JP 21208298 A JP21208298 A JP 21208298A JP H11126878 A JPH11126878 A JP H11126878A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 薄く、安定した絶縁層を形成する。
【解決手段】(a)強誘電体と基板との界面での反応を防
止するための絶縁層層を基板上に形成する段階、(b) 前
記絶縁層上に強誘電体層を形成する段階、(c) 前記絶縁
層の物質を強誘電体層の物質と反応させて絶縁層を強誘
電体層の一部に変換させる段階及び(d) 前記強誘電体層
上に電極を形成する段階を含む。絶縁層の物質は、強誘
電体層を構成している物質から選択される。これによ
り、基板と強誘電体層との間に絶縁層が形成されるの
で、基板と強誘電体層との間に願わない反応が抑制され
る。そして、強誘電体層の蒸着途中で拡散作用により絶
縁層が強誘電体層に吸収されるのでMFS構造を得りうる。
止するための絶縁層層を基板上に形成する段階、(b) 前
記絶縁層上に強誘電体層を形成する段階、(c) 前記絶縁
層の物質を強誘電体層の物質と反応させて絶縁層を強誘
電体層の一部に変換させる段階及び(d) 前記強誘電体層
上に電極を形成する段階を含む。絶縁層の物質は、強誘
電体層を構成している物質から選択される。これによ
り、基板と強誘電体層との間に絶縁層が形成されるの
で、基板と強誘電体層との間に願わない反応が抑制され
る。そして、強誘電体層の蒸着途中で拡散作用により絶
縁層が強誘電体層に吸収されるのでMFS構造を得りうる。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリの製
造方法に係り、より詳細には基板上に絶縁層及び強誘電
体層を積層形成して絶縁層が強誘電体層に拡散及び吸収
されることを適切に調節することによってMFS(metal/fe
rroelectric/semiconductor)またはMFIS(metal/ferroel
ectric/insulator/semiconductor)構造を有しながら強
誘電体とシリコン基板の界面で願わない反応を防止でき
る強誘電体メモリの製造方法に関する。
造方法に係り、より詳細には基板上に絶縁層及び強誘電
体層を積層形成して絶縁層が強誘電体層に拡散及び吸収
されることを適切に調節することによってMFS(metal/fe
rroelectric/semiconductor)またはMFIS(metal/ferroel
ectric/insulator/semiconductor)構造を有しながら強
誘電体とシリコン基板の界面で願わない反応を防止でき
る強誘電体メモリの製造方法に関する。
【０００２】
【従来の技術】強誘電体物質を非揮発性メモリ素子に応
用することに対して非常に関心が集中されてきた。一般
に、2個のトランジスタと2個のキャパシタ2T2Cセルまた
は1個のトランジスタと1個のキャパシタ1T1Cセルを用い
た回路が強誘電体メモリセルとして使われている。
用することに対して非常に関心が集中されてきた。一般
に、2個のトランジスタと2個のキャパシタ2T2Cセルまた
は1個のトランジスタと1個のキャパシタ1T1Cセルを用い
た回路が強誘電体メモリセルとして使われている。
【０００３】例えば、MFMIS(Metal Ferro-electric Met
al Insulator Semiconductor)において強誘電体フーロ
ティングゲートを有するFET(field effect transistor)
を用いたメモリが、新たな形態の強誘電体非揮発性メモ
リとして提示されている。このような強誘電体フーロテ
ィングゲートのFETを有するメモリにおいて、強誘電体
フーロティングゲートの分極作用により誘導された電荷
によって表面反転層が発生する。このようなメモリセル
は１個のトランジスタ1Trセル構造によってデータを損
傷なしに読出しでき、構造的に単純ながらも高集積化を
可能にする等色々な長所を有する。しかし、絶縁層によ
る電圧降下を克服するために高い動作電圧が要求され
る。
al Insulator Semiconductor)において強誘電体フーロ
ティングゲートを有するFET(field effect transistor)
を用いたメモリが、新たな形態の強誘電体非揮発性メモ
リとして提示されている。このような強誘電体フーロテ
ィングゲートのFETを有するメモリにおいて、強誘電体
フーロティングゲートの分極作用により誘導された電荷
によって表面反転層が発生する。このようなメモリセル
は１個のトランジスタ1Trセル構造によってデータを損
傷なしに読出しでき、構造的に単純ながらも高集積化を
可能にする等色々な長所を有する。しかし、絶縁層によ
る電圧降下を克服するために高い動作電圧が要求され
る。
【０００４】MFS構造を有する強誘電体メモリFETは前記
の問題を解決する。しかし、MFS構造の強誘電体メモリ
において、PZT(lead zirconate titanate)のような強誘
電体層をシリコン基板上に直接蒸着する場合、鉛、チタ
ン及びその他の成分のシリコン基板への拡散が起こり、
シリケートやシリサイドのような不必要な相を形成し、
それによって所望のMFS型の1Trメモリセルの製造が困難
になる。
の問題を解決する。しかし、MFS構造の強誘電体メモリ
において、PZT(lead zirconate titanate)のような強誘
電体層をシリコン基板上に直接蒸着する場合、鉛、チタ
ン及びその他の成分のシリコン基板への拡散が起こり、
シリケートやシリサイドのような不必要な相を形成し、
それによって所望のMFS型の1Trメモリセルの製造が困難
になる。
【０００５】図１は一般的なMFS構造の強誘電体メモリ
の断面図を示している。図１を参照すると、PZTからな
る強誘電体層12がシリコン基板11上に蒸着され、その強
誘電体層12上に金属電極13が形成されている。このよう
なMFS構造の強誘電体メモリを形成する場合、前記PZT層
12の蒸着時にPZT層12と基板11との間で化学反応が起こ
り、強誘電体/シリコン界面にシリケートやシリサイド
のような願わない物質が生成される。ここで、前者のシ
リケートは低い誘電性の物質であるため、後述される電
圧降下問題を起こす。また、後者のシリサイドは導電
し、従ってソースとドレインとの間がショートしてしま
う。
の断面図を示している。図１を参照すると、PZTからな
る強誘電体層12がシリコン基板11上に蒸着され、その強
誘電体層12上に金属電極13が形成されている。このよう
なMFS構造の強誘電体メモリを形成する場合、前記PZT層
12の蒸着時にPZT層12と基板11との間で化学反応が起こ
り、強誘電体/シリコン界面にシリケートやシリサイド
のような願わない物質が生成される。ここで、前者のシ
リケートは低い誘電性の物質であるため、後述される電
圧降下問題を起こす。また、後者のシリサイドは導電
し、従ってソースとドレインとの間がショートしてしま
う。
【０００６】この他の強誘電体物質、例えばSrBi2Ta
2O9、CaBi2Ta2O9、Bi3TiNbO9、Bi4Ti3O 12を使用する場
合においても、強誘電体と基板との間の界面で類似の反
応が起き、そのような界面反応により強誘電体の特性が
低下され、FET動作上の問題点が引き起こされる。従っ
て、このような問題に対する対応案として図２に示した
ように、MFIS(Metal Ferroelectric Insulator Semicond
uctor)構造が願わない反応を防止するために提案されて
いる。このMFIS構造においては、絶縁層22が基板21と強
誘電体層23との間に挿入される。図中、強誘電体層の上
部に金属電極２４が形成されている。ここで、前記絶縁
層22は化学反応を防止するためのバッファ層と見なすこ
とができる。しかし、前記MFMIS構造とほぼ同じよう
に、このMFIS構造は直列に連結された2個の絶縁層を有
する。従って、動作電圧が強誘電体層23と絶縁層22に分
配され、それによって強誘電体層23に有効な動作電圧が
減少する。したがって、MFIS構造の1Trを動作させるた
めには、MFSよりはるかに大きい動作電圧をかける必要
がある。これを避けるためには、絶縁層22にかかる電圧
降下をさらに低めうるように絶縁層22の厚さを薄くしな
ければならない。絶縁層22の厚さは蒸着が進行する間に
最も容易に減らしうる。しかし、初期蒸着の厚さが150
Å以下に制限される場合、安定な絶縁層22を形成するこ
とが困難になり、ひいては再現性のある安定した素子を
作成することが困難になる。
2O9、CaBi2Ta2O9、Bi3TiNbO9、Bi4Ti3O 12を使用する場
合においても、強誘電体と基板との間の界面で類似の反
応が起き、そのような界面反応により強誘電体の特性が
低下され、FET動作上の問題点が引き起こされる。従っ
て、このような問題に対する対応案として図２に示した
ように、MFIS(Metal Ferroelectric Insulator Semicond
uctor)構造が願わない反応を防止するために提案されて
いる。このMFIS構造においては、絶縁層22が基板21と強
誘電体層23との間に挿入される。図中、強誘電体層の上
部に金属電極２４が形成されている。ここで、前記絶縁
層22は化学反応を防止するためのバッファ層と見なすこ
とができる。しかし、前記MFMIS構造とほぼ同じよう
に、このMFIS構造は直列に連結された2個の絶縁層を有
する。従って、動作電圧が強誘電体層23と絶縁層22に分
配され、それによって強誘電体層23に有効な動作電圧が
減少する。したがって、MFIS構造の1Trを動作させるた
めには、MFSよりはるかに大きい動作電圧をかける必要
がある。これを避けるためには、絶縁層22にかかる電圧
降下をさらに低めうるように絶縁層22の厚さを薄くしな
ければならない。絶縁層22の厚さは蒸着が進行する間に
最も容易に減らしうる。しかし、初期蒸着の厚さが150
Å以下に制限される場合、安定な絶縁層22を形成するこ
とが困難になり、ひいては再現性のある安定した素子を
作成することが困難になる。
【０００７】
【発明が解決しようとする課題】本発明は前記のような
問題点を考えて創出されたことであって、シリコン基板
と強誘電体との間に願わない反応を防止でき、非常に薄
い絶縁層を有するMFIS構造の強誘電体メモリの製造方法
及び強誘電体メモリを提供することにその目的がある。
ここで、上記の方法は最適の蒸着条件下で絶縁層を適切
に調節することによって、絶縁層がほとんど残存しない
MFS構造の強誘電体メモリの製造を可能にする。
問題点を考えて創出されたことであって、シリコン基板
と強誘電体との間に願わない反応を防止でき、非常に薄
い絶縁層を有するMFIS構造の強誘電体メモリの製造方法
及び強誘電体メモリを提供することにその目的がある。
ここで、上記の方法は最適の蒸着条件下で絶縁層を適切
に調節することによって、絶縁層がほとんど残存しない
MFS構造の強誘電体メモリの製造を可能にする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本願第１発明は、MFSまたはMFIS構造の強誘電体
メモリの製造方法であって、(a)強誘電体と基板との界
面での反応を防止するための絶縁層層を基板上に形成す
る段階と、(b) 前記絶縁層上に強誘電体層を形成する段
階と、(c) 前記絶縁層の物質を強誘電体層の物質と反応
させて絶縁層を強誘電体層の一部に変換させる段階と、
(d) 前記強誘電体層上に電極を形成する段階とを含み、
前記絶縁層の物質は、前記強誘電体層を構成している物
質から選択される強誘電体メモリの製造方法を提供す
る。
めに、本願第１発明は、MFSまたはMFIS構造の強誘電体
メモリの製造方法であって、(a)強誘電体と基板との界
面での反応を防止するための絶縁層層を基板上に形成す
る段階と、(b) 前記絶縁層上に強誘電体層を形成する段
階と、(c) 前記絶縁層の物質を強誘電体層の物質と反応
させて絶縁層を強誘電体層の一部に変換させる段階と、
(d) 前記強誘電体層上に電極を形成する段階とを含み、
前記絶縁層の物質は、前記強誘電体層を構成している物
質から選択される強誘電体メモリの製造方法を提供す
る。
【０００９】このような本発明によれば、基板と強誘電
体との間に絶縁層が存在するので従来のような願わない
反応が抑制され、強誘電体層の蒸着途中で拡散作用によ
り前記絶縁層が強誘電体層に吸収されるのでMFS構造を
成すようになる。万一、絶縁層が残存する場合、MFIS構
造になるが、残存絶縁層の厚さが非常に薄くてMFIS構造
の強誘電体メモリにおける絶縁層の厚さを減少させる結
果になるので、MFIS構造の強誘電体メモリの特性を向上
させることが出来る。
体との間に絶縁層が存在するので従来のような願わない
反応が抑制され、強誘電体層の蒸着途中で拡散作用によ
り前記絶縁層が強誘電体層に吸収されるのでMFS構造を
成すようになる。万一、絶縁層が残存する場合、MFIS構
造になるが、残存絶縁層の厚さが非常に薄くてMFIS構造
の強誘電体メモリにおける絶縁層の厚さを減少させる結
果になるので、MFIS構造の強誘電体メモリの特性を向上
させることが出来る。
【００１０】本願第２発明は、前記絶縁層が、ゾルゲル
法、スパッタ法、MOCVD法、CVD法、レーザーアブレーシ
ョン法、電子ビーム法またはイオンビーム法のうちいず
れかの方法を用いて形成される強誘電体メモリの製造方
法を提供する。
法、スパッタ法、MOCVD法、CVD法、レーザーアブレーシ
ョン法、電子ビーム法またはイオンビーム法のうちいず
れかの方法を用いて形成される強誘電体メモリの製造方
法を提供する。
【００１１】本願第３発明は、前記強誘電体層が、ゾル
ゲル法、スパッタ法、MOCVD法、MOD法、レーザーアブレ
ーション法、電子ビーム法またはイオンビーム法のうち
いずれか一つにより形成される強誘電体メモリの製造方
法を提供する。本願第４発明は、前記強誘電体層を、PZ
T(lead zirconate titanate)を用いて形成する強誘電体
メモリの製造方法を提供する。
ゲル法、スパッタ法、MOCVD法、MOD法、レーザーアブレ
ーション法、電子ビーム法またはイオンビーム法のうち
いずれか一つにより形成される強誘電体メモリの製造方
法を提供する。本願第４発明は、前記強誘電体層を、PZ
T(lead zirconate titanate)を用いて形成する強誘電体
メモリの製造方法を提供する。
【００１２】本願第５発明は、前記強誘電体層を、積層
構造体系列の物質を用いて形成する強誘電体メモリの製
造方法を提供する。本願第６発明は、前記積層構造体系
列の物質として、SrBi2Ta2O9、CaBi2Ta2O9、Bi3TiNbO9
またはBi4Ti3O12のうちの何れか一つを用いる強誘電体
メモリの製造方法を提供する。
構造体系列の物質を用いて形成する強誘電体メモリの製
造方法を提供する。本願第６発明は、前記積層構造体系
列の物質として、SrBi2Ta2O9、CaBi2Ta2O9、Bi3TiNbO9
またはBi4Ti3O12のうちの何れか一つを用いる強誘電体
メモリの製造方法を提供する。
【００１３】本願第７発明は、前記強誘電体層にPZTを
用い、前記絶縁層にTi、Zr、TiO2またはZrO2のうちの何
れか一つを用いる強誘電体メモリの製造方法を提供す
る。本願第８発明は、前記強誘電体層にSrBi2Ta2O9を用
い、前記絶縁層にBi、Ta、Sr、Bi-オキシド、Ta-オキシ
ドまたはSr-Ti-オキシドのうちのいずれか一つを用いる
強誘電体メモリの製造方法を提供する。
用い、前記絶縁層にTi、Zr、TiO2またはZrO2のうちの何
れか一つを用いる強誘電体メモリの製造方法を提供す
る。本願第８発明は、前記強誘電体層にSrBi2Ta2O9を用
い、前記絶縁層にBi、Ta、Sr、Bi-オキシド、Ta-オキシ
ドまたはSr-Ti-オキシドのうちのいずれか一つを用いる
強誘電体メモリの製造方法を提供する。
【００１４】本願第９発明は、前記強誘電体層にCaBi2T
a2O9を用い、前記絶縁層にBi、Ta、Bi-オキシドまたはT
a-オキシドのうちのいずれか一つを用いる強誘電体メモ
リの製造方法を提供する。本願第１０発明は、前記強誘
電体層にBi3TiNbO9を用い、前記絶縁層にBi、Ti-オキシ
ドまたはBi-Ti-オキシドのうちのいずれか一つを用いる
強誘電体メモリの製造方法を提供する。
a2O9を用い、前記絶縁層にBi、Ta、Bi-オキシドまたはT
a-オキシドのうちのいずれか一つを用いる強誘電体メモ
リの製造方法を提供する。本願第１０発明は、前記強誘
電体層にBi3TiNbO9を用い、前記絶縁層にBi、Ti-オキシ
ドまたはBi-Ti-オキシドのうちのいずれか一つを用いる
強誘電体メモリの製造方法を提供する。
【００１５】本願第１１発明は、前記強誘電体層にBi4T
i3O12を用い、前記絶縁層にTi、Bi、Ti-オキシドまたは
Bi-Ti-オキシドのうちのいずれか一つを用いる強誘電体
メモリの製造方法を提供する。本願第１２発明は、前記
段階(c)が強誘電体層を形成しつつ行われる強誘電体メ
モリの製造方法を提供する。
i3O12を用い、前記絶縁層にTi、Bi、Ti-オキシドまたは
Bi-Ti-オキシドのうちのいずれか一つを用いる強誘電体
メモリの製造方法を提供する。本願第１２発明は、前記
段階(c)が強誘電体層を形成しつつ行われる強誘電体メ
モリの製造方法を提供する。
【００１６】本願第１３発明は、前記段階(c)が強誘電
体層を形成した後、熱処理を施すことにより行われる強
誘電体メモリの製造方法を提供する。本願第１４発明
は、基板、強誘電体層及び電極が順次形成されたMFSま
たはMFIS構造の強誘電体メモリであって、前記基板と強
誘電体層との間に、厚さが６０Åを超えない絶縁層が形
成されている強誘電体メモリを提供する。
体層を形成した後、熱処理を施すことにより行われる強
誘電体メモリの製造方法を提供する。本願第１４発明
は、基板、強誘電体層及び電極が順次形成されたMFSま
たはMFIS構造の強誘電体メモリであって、前記基板と強
誘電体層との間に、厚さが６０Åを超えない絶縁層が形
成されている強誘電体メモリを提供する。
【００１７】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例に対して詳細に説明する。図３を
参照すると、まずシリコン基板31上に絶縁層32を形成す
るようになる。ここで、このような絶縁層32の形成は、
ゾルゲル法、CVD(chemical vapor deposition)法、スパ
ッタリング法、MOD(metal organic deposition)法、レ
ーザーアブレーション法、電子ビーム法またはイオンビ
ーム法のいずれかを用いて行う。なかでもゾルゲル法を
用いることが最も望ましい。前記絶縁層32は初期に400
Åの厚さに形成される。
発明の望ましい実施例に対して詳細に説明する。図３を
参照すると、まずシリコン基板31上に絶縁層32を形成す
るようになる。ここで、このような絶縁層32の形成は、
ゾルゲル法、CVD(chemical vapor deposition)法、スパ
ッタリング法、MOD(metal organic deposition)法、レ
ーザーアブレーション法、電子ビーム法またはイオンビ
ーム法のいずれかを用いて行う。なかでもゾルゲル法を
用いることが最も望ましい。前記絶縁層32は初期に400
Åの厚さに形成される。
【００１８】前記絶縁層32の形成が完了すると、その絶
縁層32上に強誘電体層33を形成する。この強誘電体層33
は、ゾルゲル法、MOCVD(Metal Organic Chemical Vapor
Deposition)法、MOD法、スパッタリング法、レーザー
アブレーション法、電子ビーム法またはイオンビーム法
のいずれかを用いて行い、なかでもゾルゲル法が最も望
ましい。ここで、このようないろいろな方式の中でゾル
ゲル方式とMOD以外の方法は、後に熱処理を施す必要が
なく、高温で層を蒸着して直接強誘電相を得る高温工程
を伴う。ゾルゲル法やMOD法のような低温成長工程は主
に非晶質層を誘発し、従ってその非晶質層を熱処理を通
じて晶質化させることが好ましい。ゾルゲル法における
後続熱処理温度は約550〜650℃程度である。
縁層32上に強誘電体層33を形成する。この強誘電体層33
は、ゾルゲル法、MOCVD(Metal Organic Chemical Vapor
Deposition)法、MOD法、スパッタリング法、レーザー
アブレーション法、電子ビーム法またはイオンビーム法
のいずれかを用いて行い、なかでもゾルゲル法が最も望
ましい。ここで、このようないろいろな方式の中でゾル
ゲル方式とMOD以外の方法は、後に熱処理を施す必要が
なく、高温で層を蒸着して直接強誘電相を得る高温工程
を伴う。ゾルゲル法やMOD法のような低温成長工程は主
に非晶質層を誘発し、従ってその非晶質層を熱処理を通
じて晶質化させることが好ましい。ゾルゲル法における
後続熱処理温度は約550〜650℃程度である。
【００１９】一方、前記強誘電体層33が蒸着される時、
前記絶縁層32が消滅されて図４に示すように非常に薄い
絶縁層(あまり薄くて図示せず)と強誘電体層33とが残
る。この時、最終絶縁層の厚さは熱処理の時間と温度に
よって左右される。しかし、その厚さが６０Åを超えな
い程度であれば、電圧損失を望みの程度まで減少させる
ことができる。そして、この時各条件を調整して最適の
条件とすると、絶縁層が完全に除去されたMFS構造が実
現できる。
前記絶縁層32が消滅されて図４に示すように非常に薄い
絶縁層(あまり薄くて図示せず)と強誘電体層33とが残
る。この時、最終絶縁層の厚さは熱処理の時間と温度に
よって左右される。しかし、その厚さが６０Åを超えな
い程度であれば、電圧損失を望みの程度まで減少させる
ことができる。そして、この時各条件を調整して最適の
条件とすると、絶縁層が完全に除去されたMFS構造が実
現できる。
【００２０】ここで、前記強誘電体層33の物質として
は、PZT(PbZrxTi1-xO3)や、積層構造体系列の物質、例
えばSrBi2Ta2O9、CaBi2Ta2O9、Bi3TiNbO9、Bi4Ti3O12が
使われうる。ここで、特に前記強誘電体層33の物質とし
てPZTが使われる場合、絶縁層32としてはTi、Zr、Ti
O2、ZrO2が使われる。そして、前記強誘電体層33として
積層構造体系列の物質であるSrBi2Ta2O9が使われる場合
には、絶縁層32にはBi、Ta、Sr、Bi-オキシド、Ta-オキ
シドまたはSr-Ti-オキシドが好ましく用いられる。
は、PZT(PbZrxTi1-xO3)や、積層構造体系列の物質、例
えばSrBi2Ta2O9、CaBi2Ta2O9、Bi3TiNbO9、Bi4Ti3O12が
使われうる。ここで、特に前記強誘電体層33の物質とし
てPZTが使われる場合、絶縁層32としてはTi、Zr、Ti
O2、ZrO2が使われる。そして、前記強誘電体層33として
積層構造体系列の物質であるSrBi2Ta2O9が使われる場合
には、絶縁層32にはBi、Ta、Sr、Bi-オキシド、Ta-オキ
シドまたはSr-Ti-オキシドが好ましく用いられる。
【００２１】前記強誘電体層33として積層構造体系列の
物質であるCaBi2Ta2O9が使われる場合には、絶縁層32に
はBi、Ta、Bi-オキシドまたはTa-オキシドが好ましく用
いられる。前記強誘電体層33として積層構造体系列の物
質であるBi3TiNbO9が使われる場合には、絶縁層32にはB
i、Ti-オキシドまたはBi-Ti-オキシドが好ましく用いら
れる。
物質であるCaBi2Ta2O9が使われる場合には、絶縁層32に
はBi、Ta、Bi-オキシドまたはTa-オキシドが好ましく用
いられる。前記強誘電体層33として積層構造体系列の物
質であるBi3TiNbO9が使われる場合には、絶縁層32にはB
i、Ti-オキシドまたはBi-Ti-オキシドが好ましく用いら
れる。
【００２２】前記強誘電体層33として積層構造体系列の
物質であるBi4Ti3O12が使われる場合には、絶縁層32に
はTi、Bi、Ti-オキシドまたはBi-Ti-オキシドが好まし
く用いられる。ここで、このような強誘電体層33として
PZTが、そして絶縁層32としてTi-オキシド(あるいはTi)
が用いられる場合を例に挙げて、前記強誘電体層33の形
成過程に対してより詳細に説明する。
物質であるBi4Ti3O12が使われる場合には、絶縁層32に
はTi、Bi、Ti-オキシドまたはBi-Ti-オキシドが好まし
く用いられる。ここで、このような強誘電体層33として
PZTが、そして絶縁層32としてTi-オキシド(あるいはTi)
が用いられる場合を例に挙げて、前記強誘電体層33の形
成過程に対してより詳細に説明する。
【００２３】強誘電体層33が成長する課程で、絶縁層32
のTiまたはTi-オキシドはPZT層の一部としてPZTに吸収
され、それによりこの工程は順次に絶縁層３２を減少さ
せる。この時、強誘電体層33の蒸着条件と絶縁層32の厚
さとを適切に選択すると、強誘電体層33が成長する間に
絶縁層32が完全に消滅される。従って図４に示したよう
に、電極/強誘電体/基板のMFS構造における2個の層が得
られる。
のTiまたはTi-オキシドはPZT層の一部としてPZTに吸収
され、それによりこの工程は順次に絶縁層３２を減少さ
せる。この時、強誘電体層33の蒸着条件と絶縁層32の厚
さとを適切に選択すると、強誘電体層33が成長する間に
絶縁層32が完全に消滅される。従って図４に示したよう
に、電極/強誘電体/基板のMFS構造における2個の層が得
られる。
【００２４】一般的に、絶縁層32としては非晶質が使わ
れることが望ましい。これは非晶質が結晶質より絶縁層
32としてより安定した相のためである。そして、結晶質
は結晶粒界のような欠陥を有していてその欠陥を通じて
拡散が選択的に立ち上がり、それによって前記絶縁層32
の非均一な除去が引き起こされるためである。しかし、
結晶成長方向が異方性を減少させるように制御される結
晶質相はまた絶縁層として使われうる。
れることが望ましい。これは非晶質が結晶質より絶縁層
32としてより安定した相のためである。そして、結晶質
は結晶粒界のような欠陥を有していてその欠陥を通じて
拡散が選択的に立ち上がり、それによって前記絶縁層32
の非均一な除去が引き起こされるためである。しかし、
結晶成長方向が異方性を減少させるように制御される結
晶質相はまた絶縁層として使われうる。
【００２５】このようにして前記強誘電体層33の成長が
完了すると、図５のように強誘電体層33上に電極34を成
長させる。次いで、通常の方法により、所定パターン
(図示せず)を利用して選択的に強誘電体層33と電極34と
を食刻すると、図６に示すMFS構造の強誘電体メモリが
得られる。
完了すると、図５のように強誘電体層33上に電極34を成
長させる。次いで、通常の方法により、所定パターン
(図示せず)を利用して選択的に強誘電体層33と電極34と
を食刻すると、図６に示すMFS構造の強誘電体メモリが
得られる。
【００２６】
【発明の効果】以上の説明のように本発明による強誘電
体メモリの製造方法によると、基板と強誘電体層との間
に絶縁層が形成されるので、基板と強誘電体層との間に
願わない反応が抑制される。そして、強誘電体層の蒸着
途中で拡散作用により絶縁層が強誘電体層に吸収される
のでMFS構造を得りうる。この時、絶縁層が残存する場合
MFIS構造になるが、残存絶縁層の厚さが非常に薄くてMF
IS構造の強誘電体メモリの特性を向上させる効果を得り
うる。また、このような結果は決まった印加電圧で強誘
電体分極を増加させるだけでなく、同じ分極量に対して
印加電圧を低める結果をもたらして素子の低電圧駆動を
可能にする長所がある。
体メモリの製造方法によると、基板と強誘電体層との間
に絶縁層が形成されるので、基板と強誘電体層との間に
願わない反応が抑制される。そして、強誘電体層の蒸着
途中で拡散作用により絶縁層が強誘電体層に吸収される
のでMFS構造を得りうる。この時、絶縁層が残存する場合
MFIS構造になるが、残存絶縁層の厚さが非常に薄くてMF
IS構造の強誘電体メモリの特性を向上させる効果を得り
うる。また、このような結果は決まった印加電圧で強誘
電体分極を増加させるだけでなく、同じ分極量に対して
印加電圧を低める結果をもたらして素子の低電圧駆動を
可能にする長所がある。
【図1】一般的なMFS構造の強誘電体メモリの断面図。
【図2】一般的なMFIS構造の強誘電体メモリの断面図。
【図３】シリコン基板上に絶縁層を形成した段階を示す
図。
図。
【図４】絶縁層上に強誘電体層を形成した段階を示す
図。
図。
【図５】強誘電体層上に電極を形成した段階を示す図。
【図６】形成した強誘電体層及び電極をエッチングして
得られるMFS構造強誘電体メモリの断面図。
得られるMFS構造強誘電体メモリの断面図。
31；シリコン基板 32；絶縁層 33；強誘電体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (14)
- 【請求項１】MFSまたはMFIS構造の強誘電体メモリの製
造方法であって、 (a)強誘電体と基板との界面での反応を防止するための
絶縁層層を基板上に形成する段階と、 (b) 前記絶縁層上に強誘電体層を形成する段階と、 (c) 前記絶縁層の物質を強誘電体層の物質と反応させて
絶縁層を強誘電体層の一部に変換させる段階と、 (d) 前記強誘電体層上に電極を形成する段階とを含み、 前記絶縁層の物質は、前記強誘電体層を構成している物
質から選択されることを特徴とする、強誘電体メモリの
製造方法。 - 【請求項２】前記絶縁層は、ゾルゲル法、スパッタ法、
MOCVD法、CVD法、レーザーアブレーション法、電子ビー
ム法またはイオンビーム法のうちいずれかの方法を用い
て形成されることを特徴とする、請求項1に記載の強誘
電体メモリの製造方法。 - 【請求項３】前記強誘電体層は、ゾルゲル法、スパッタ
法、MOCVD法、MOD法、レーザーアブレーション法、電子
ビーム法またはイオンビーム法のうちいずれか一つによ
り形成されることを特徴とする請求項１に記載の強誘電
体メモリの製造方法。 - 【請求項４】前記強誘電体層を、PZT(lead zirconate t
itanate)を用いて形成することを特徴とする、請求項１
に記載の強誘電体メモリの製造方法。 - 【請求項５】前記強誘電体層を、積層構造体系列の物質
を用いて形成することを特徴とする、請求項１に記載の
強誘電体メモリの製造方法。 - 【請求項６】前記積層構造体系列の物質として、SrBi2T
a2O9、CaBi2Ta2O9、Bi3TiNbO9またはBi4Ti3O12のうちの
何れか一つを用いることを特徴とする、請求項５に記載
の強誘電体メモリの製造方法。 - 【請求項７】前記強誘電体層にPZTを用い、前記絶縁層
にTi、Zr、TiO2またはZrO2のうちの何れか一つを用いる
ことを特徴とする、請求項１に記載の強誘電体メモリの
製造方法。 - 【請求項８】前記強誘電体層にSrBi2Ta2O9を用い、前記
絶縁層にBi、Ta、Sr、Bi-オキシド、Ta-オキシドまたはS
r-Ti-オキシドのうちのいずれか一つを用いることを特
徴とする、請求項１に記載の強誘電体メモリの製造方
法。 - 【請求項９】前記強誘電体層にCaBi2Ta2O9を用い、前記
絶縁層にBi、Ta、Bi-オキシドまたはTa-オキシドのうち
のいずれか一つを用いることを特徴とする、請求項1に
記載の強誘電体メモリの製造方法。 - 【請求項１０】前記強誘電体層にBi3TiNbO9を用い、前
記絶縁層にBi、Ti-オキシドまたはBi-Ti-オキシドのう
ちのいずれか一つを用いることを特徴とする、請求項１
に記載の強誘電体メモリの製造方法。 - 【請求項１１】前記強誘電体層にBi4Ti3O12を用い、前
記絶縁層にTi、Bi、Ti-オキシドまたはBi-Ti-オキシド
のうちのいずれか一つを用いることを特徴とする、請求
項1に記載の強誘電体メモリの製造方法。 - 【請求項１２】前記段階(c)は強誘電体層を形成しつつ
行われることを特徴とする、請求項１に記載の強誘電体
メモリの製造方法。 - 【請求項１３】前記段階(c)は強誘電体層を形成した
後、熱処理を施すことにより行われることを特徴とす
る、請求項１に記載の強誘電体メモリの製造方法。 - 【請求項１４】基板、強誘電体層及び電極が順次形成さ
れたMFSまたはMFIS構造の強誘電体メモリであって、 前記基板と強誘電体層との間に、厚さが６０Åを超えな
い絶縁層が形成されている、強誘電体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035599A KR100238170B1 (ko) | 1997-07-28 | 1997-07-28 | 커패시터 제조방법 |
| KR1997P35599 | 1997-07-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11126878A true JPH11126878A (ja) | 1999-05-11 |
Family
ID=19515979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10212082A Ceased JPH11126878A (ja) | 1997-07-28 | 1998-07-28 | 強誘電体メモリの製造方法及び強誘電体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6080593A (ja) |
| JP (1) | JPH11126878A (ja) |
| KR (1) | KR100238170B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094507A2 (en) * | 1999-10-20 | 2001-04-25 | Agilent Technologies Inc | Barrier layers for ferroelectric memory devices |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6212714B1 (en) * | 1995-01-03 | 2001-04-10 | Hill-Rom, Inc. | Hospital bed and mattress having a retracting foot section |
| CN1181217C (zh) * | 1997-11-21 | 2004-12-22 | 三星电子株式会社 | 使用籽晶层形成pzt薄膜的方法 |
| US6623656B2 (en) | 1999-10-07 | 2003-09-23 | Advanced Technology Materials, Inc. | Source reagent composition for CVD formation of Zr/Hf doped gate dielectric and high dielectric constant metal oxide thin films and method of using same |
| US7094284B2 (en) | 1999-10-07 | 2006-08-22 | Advanced Technology Materials, Inc. | Source reagent compositions for CVD formation of high dielectric constant and ferroelectric metal oxide thin films and method of using same |
| US6348705B1 (en) * | 1999-12-22 | 2002-02-19 | Advanced Technology Materials, Inc. | Low temperature process for high density thin film integrated capacitors and amorphously frustrated ferroelectric materials therefor |
| KR100705175B1 (ko) * | 2000-12-27 | 2007-04-06 | 주식회사 하이닉스반도체 | Mos 구조 형성 방법 |
| JP4887481B2 (ja) * | 2002-08-20 | 2012-02-29 | 独立行政法人産業技術総合研究所 | 半導体強誘電体記憶デバイス |
| JP4851740B2 (ja) * | 2005-06-30 | 2012-01-11 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CN103578929B (zh) * | 2013-10-30 | 2016-06-08 | 东华大学 | 一种计算机用Al/Zn0.83Li0.17O/p-Si MFS结构信息存储电容器的制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401680A (en) * | 1992-02-18 | 1995-03-28 | National Semiconductor Corporation | Method for forming a ceramic oxide capacitor having barrier layers |
| US5760433A (en) * | 1996-05-31 | 1998-06-02 | Hughes Electronics | In situ reactive layers for protection of ferroelectric integrated circuits |
-
1997
- 1997-07-28 KR KR1019970035599A patent/KR100238170B1/ko not_active IP Right Cessation
-
1998
- 1998-07-28 US US09/123,424 patent/US6080593A/en not_active Expired - Fee Related
- 1998-07-28 JP JP10212082A patent/JPH11126878A/ja not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094507A2 (en) * | 1999-10-20 | 2001-04-25 | Agilent Technologies Inc | Barrier layers for ferroelectric memory devices |
| JP2001127267A (ja) * | 1999-10-20 | 2001-05-11 | Agilent Technol Inc | 相互作用の防止方法および多層電気装置 |
| EP1094507A3 (en) * | 1999-10-20 | 2002-01-02 | Agilent Technologies, Inc. (a Delaware corporation) | Barrier layers for ferroelectric memory devices |
| US6525357B1 (en) | 1999-10-20 | 2003-02-25 | Agilent Technologies, Inc. | Barrier layers ferroelectric memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990012258A (ko) | 1999-02-25 |
| KR100238170B1 (ko) | 2000-01-15 |
| US6080593A (en) | 2000-06-27 |
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