JPS598196A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 マイクロプロセッサの制御記憶域は殆どの基本的反復タ
イプのマイクロ命令を記憶するだめの読取専用記憶（Ｒ
Ｏ８）部及びより高いレベルのマイクロ命令を記憶する
ための読取／書込ランダム・アクセス・メモリ（ＲＡＭ
）部を有するのが典型的である。超ＬＳＩ回路の出現に
よって多くの記憶及び論理機能を同じ半導体チップ上に
設ける事ができる様になつｒ０必要とさ扛ろものは、全
てが同じ超ＬＳＩ回路チップ上に設けられた・マイクロ
プロセッサのための制御記憶域において有利に用いるこ
とができる結合さ扛た読取専用記憶及び読取／書込ラン
ダム・アクセス・メモリ記憶セルである。

ＲＯＳデバイスの製造に関する問題は、フィールド・テ
ストの期間を経た後にＲＯ８設計に技術変更が加えられ
、ストックされたＲＯＳデバイスをスクラップにしなけ
ればならない点にある。従ってこの点に鑑みて必要とさ
れる事はＲＯＳデバイスを救済し、現存するＲＯ８設計
が無用物と化１〜た後にもそれらを製品として用いうる
様にす木型にある。これは、ＲＯ８機能内にＲＡＭ機能
の様な他の機能を結合させ、よってスクラップ化された
であろうＲＯ・Ｓ半導体デバイスの製品的な利用の為に
、ＲＡＭ機能を用いうる様にする事によって実行するこ
とができる。

更に、ＲＡＭを通してビット・パターンを伝播させる事
によって行なうＲＡＭのテストは、製造の時に及びＲＡ
Ｍデバイスを用いるデータ処理装置が最終的にオン状態
にされる時に行なわれるのが普通である。その様なテス
トパターンの供給源は外部テスト・ユニットであって、
製造時のデバイス・テスターあるいはスタートの時点に
おいて実際の適用状態でＲＡＭをテストすべき場合のオ
ペレーティング・システム・プログラムのいずれかであ
る。その様なテストの速度及び信頼性の改良は、ＲＡＭ
に一体的に関連付けられた付随するＲＯＳメモリ内にテ
スト・パターン・ビットを組み込む事によって達成しう
る。

〔発明の目的〕

本発明の目的は同じＩＣチップ上に結合されたＲＯＳメ
モリ及びＲＡＳ記憶セルを提供する事にある。

本発明の更に他の目的は、マイクロプロセザの制御記憶
域において有利に用いろ事のできろ結合されたＲＯ８及
び読取／書込ＲＡＭ記憶セルを提供する事にある。

本発明の更に他の目的は、技術変更によって従来はスク
ラップ化するであろうＲＯＳデバイスを製品に用いる様
に救済する技術を提供する事にある。

本発明の他の目的はテストされるべきデバイスに一体的
に関連付けられたＲＡＭのための記憶さ扛たテスト・パ
ターンを提供する事にある。

〔発明の概要〕

本発明は３つの実施例について説明され、集積化された
ダイナミックＲＡＭ及びＲＯ８によって達成される。結
合された読取専用記憶（ＲＯ８）及び読取／書込ランダ
ム・アクセス・メモリ（ＲＡＭ）ＩＣメモリ・セルを説
明する。第１０ＦＥＴ　　ＲＯＳデバイスが、列線及び
ビット感知線の間に接続され、第２０ＦＥＴ　　ＲＡＭ
デバイスがビット感知線及び電荷記憶用コンデンサの間
に接続される。ＲＯ８ＦＥＴデバイス及びＲＡＭＦＥＴ
デバイスの夫々のゲートに対して別個のワード線を接続
する。

第１実施例 ＲＯ８ＦＥＴデバイス及びＲＡＭ　　ＦＥＴデバイスが
、感知増１ｌｖｌ器（ＲＯ８ＦＥＴデバイスがビット感
知線を放電させた事即ちゲートが現在そのＲＯ８ＦＥＴ
デバイスをオン状態にしている事を感知する）へ接続さ
れたビット感知線に対して共に接続される。１もしくは
０を書込むために電荷記憶コンデンサへＲＡＭ　　ＦＥ
Ｔデバイスを介して電流を与えるために書込ドライバ回
路が更にビット感知線へ接続される。感知増幅器はＲＯ
８及びＲＡＭ　　ＦＥＴデバイスの両方によってそれら
の変乱モードの動作時に共用される。

第２実施例 結合された２ビツトＲＯ８及び１ビット読取／書込ＲＡ
Ｍ　　ＩＣセルを本発明の第２の実施例として説明する
。セルにおける第１０ＦＥＴはそのソース／ドレイン路
が第１の列線及びビット感知線の間に接続されており、
ＲＯ８に第１の２進ビットを与えるための第１の選択的
プログラム式ゲートが第１ワード線へ接続される。セル
における第２０ＦＥＴデバイスはそのソース／ドレイン
路が第２の列線及びビット感知線の間に接続さｎ、ＲＯ
８に第２の２進ビツトを与えるための第２の選択的プロ
グラム式のゲートが第１のワード線へ接続される。セル
における第６０ＦＥＴデバイスはそのソース／ドレイン
路がビット感知線及び電荷記憶素子間に接続されており
、ゲートが読取／書込ランダム・アクセス・メモリに第
３の２進ビツトを与えるための第２のワード線へ接続さ
れる。

よってビット感知線は２ピツトのＲＯ８と１ビツトの読
取／書込ＲＡＭの両方に共用される。

第３実施例 本発明の第６の実施例においては、ＲＯ８に関して単一
の２進ビツトが記憶され、読取／書込ＲＡＭ記憶域に関
して単一の２進ビツトが記憶される。

電荷記憶素子がＲＯ８ＦＥＴデバイス及びＲＡＭ　　Ｆ
ＥＴデバイスと共通節点部を共有し、感知増幅器がＲＡ
Ｍ　　ＦＥＴデバイスの対向側へ接続される。

ＲＯＳデバイスをオフ状態にする間にビット感知線及び
電荷記憶素子間に電荷を通過させる事によってＲＡＭデ
バイスへの書込み及び該デバイスからの読取りが行なわ
れる。ＲＯＳデバイスは６段階のプロセスを実行する事
によって読取られる。

まず、ＲＡＭデバイスを通してビット感知線から電荷記
憶素子へ電荷を通す。次にＲＯＳデバイスのゲートへ接
続したワード線にパルスを与える。

もしもゲートが有効状態にあるなら、ＲＯＳデバイスは
記憶素子を放電させるであろう。さもないとそれは放電
させないであろう。次に最終段階においてＲＡＭデバイ
スがオン状態にされ、感知増幅器はＲＯＳデバイスが記
憶素子を放電させるのに有効であったかを感知する。

〔実施例の説明〕

第１実施例 第１図ないし第３図は本発明の第１の実施例を説明する
図である。第１図の回路において、結合されたＲＯ８及
び読取／書込ＲＡＭ集積回路を示す。第１０ＦＥＴデバ
イスＲＯ８１はそのソース／ドレイン路が列線２及びビ
ット感知線４０間に接続されている。デバイスＲＯ８１
はその選択的プログラム式のゲートが第１のＲＯＳワー
ド線Ｗ１１へ接続されている。これはＲＯ８１の選択的
プログラム式ゲートが第１の２進状態を有する場合に、
第１のワード線Ｗ１１上の信号に応答してビット感知線
４及び列線２の間に電流を流す事によってＲＯ８に一方
の２進値を与えるためである。デバイスＲＯ８１は選択
的プログラム式ゲートが第２の２進状態を有する場合に
、ビット感知線４及び列、腺２０間の電流を阻止する。

第２０ＦＥＴデバイスＲＡ、Ｍｌ　はそのソース／ドレ
イン路がビット感知線４及び電荷記憶素子Ｃ１の間に接
続されている。第２のワード線Ｗ２１上の信号に応答し
て、ビット感知線４及び電荷記憶素子Ｃ１の間に電流を
流すことによって読取／書込ＲＡＭに一方の２進ビツト
を与える為に、デバイスＲＡＭ１はゲートが第２のＲＡ
Ｍワード線Ｗ線引２１続されている。

この様にして、ビット感知線４はＲＯ８１の読取専用記
憶動作とＲＡＭ１の読取／書込ランダム・アクセス・メ
モリ動作の両方のために共用される。

第１の実施例の動作を説明する。

第１図に示す様に、ＲＯＳデコーダ６は、ＲＯ８もしく
はＲＡＭの読取有効化線８及びＲＯ８Ｏ８有効引線１０
にオン状態であって、ＡＮＤゲート１２を満足させる場
合に、ＲＯＳアドレス入力をワード線Ｗ１１上の有効化
信号へ変換する。またＡＮＤゲート１２からの出力は、
第２図の波形図に示される様にプリチャージ線１６上に
出力を生じるＲＯＳプリチャージ回路１４をトリガする
。

第１図に示される様にＲＯＳデバイスの列の夫々には複
数個のＲＯ８ＦＥＴデバイスＲＯ８゜１ （ｌは１ないしＮ）が用いられろ。特定のＲＯ８゜デバ
イスは、例えばＲＯ８１について例示する様に、そのゲ
ルトを製造時に対応するワード線へ接続する事によって
、第１の２進値ビツトを永久的に記憶する様にプログラ
ムされる。これに対して２進値０は、第１図のＲＯ８２
に関して図示する様に、ゲートを対応するワード線へ接
続する事によって、デバイスＲＯ８，に永久的に記憶さ
れる。

第２図は、ワード線Ｗ１１がオン状態の場合の、ＲＯ８
１′ｆ：通るプリチャージ電流の伝播（ＲＯ８゜に２進
値１が記憶されていた事を示す）を示す。

第２図はワード線Ｗ１２がオン状態である場合に、デバ
イスＲＯ８２を通して電流が流れない（ＲＯ８２に２進
値０が永久的に記憶されている事を示す）事を図示して
いる。ビット線４に接続された感知増幅器１８は、ＲＯ
８１が第２図に示す様に電流を導通させる場合の正に向
かう信号を感知する。ビット線４に接続された感知増幅
器１８は、対応するワード線Ｗ　がオンの場合にもＲＯ
８゜２ に対しては電流を読取らない。感知増幅器１８は、第１
図に示される様に、その入力がＲＯ８もＬ　＜はＲＡＭ
読取読取有効化線心続されろ事によって感知の準備がで
きる様にトリガされる。

ＲＯ８Ｏ８有効引線１０ン状態にない場合であって、線
８上にＲＯ８もしくはＲＡＭ読取有効化信号がある場合
、線１０上のＲＯ８有効化信号がインバータ２０によっ
て反転され、ＡＮＤゲート２２（他の入力はＲＯ８もし
くはＲＡＭ読取読取有効化線心る）へ入力される。これ
によってそのＡＮＤゲートを有効化し、それはＲＡＭワ
ード線有効化回路２４に与えられろＲＡＭ読取読取有効
化線上６上号を出力する。ＲＡＭワード線有効化回路２
４は、ＲＡＭ書込有効化線２６からの入力も与えられる
。ＲＡＭ読取有効１ヒ線２３もしくはＲＡＭ書込有効化
線のいずれかがオンである場合、ＲＡＭワード線有効化
回路２４は線２８上にＲＡＭデコーダろＯへの有効化信
号を出力する。これはＲＡＭデコーダ３０をトリガして
ＲＡＭアドレス入力をワード線Ｗ２．０１つにおけろ有
効化信号へ変換する。第１図に示す様に、ＲＡＭデバイ
スの列には複数個のＲＡＭデバイスＲＡＭ、（＋は１な
いしＮを示す）が用いられる。各デバイスＲＡＭ、は対
応するワード線Ｗ２．がゲートへ接続されている。ワー
ド線Ｗ２．がオン状態にある場合、それはデバイスＲＡ
Ｍ、をして導通させ、よってビット線４及び容量性記憶
デノ（イスＣ１の間の電荷の転送を可能にする。

特定のＲＡＭセルから情報を読取るためには、記憶用コ
ンデンサＣ１に記憶した電荷をビット線４へ転送する事
が必要である１、これは・ＡＮＤゲート２２からのＲＡ
Ｍ読取有効化）くルスをＲＡＭワード線有効化回路２４
及び線２８を介してＲＡＭデコーダ３０へ与える事によ
って、ＲＡＭアドレス入力をＲＡＭデバイスＲＡＭ、に
対応するワ！ 一ド線Ｗ２ｉ上のワード線信号に変換する事を可能なら
しめる事によって実施される。これによって、容量性記
瞳デバイスＣ，に記憶された電荷はＲＡＭ、を通して放
電されてＲＯ８及びＲＡＭ感知増幅器１８によって感知
することが可能となる。

これは、線２８上のＲＡＭワード線有効化波形ノζルス
がコンデンサＣ０からＲＡＭ、を介してビット１ 線４へ放電される電流と同期して示される第２図におけ
る波形図によって示される。

ＲＡＭセルに新しい情報を書込むために、ＲＡＭ書込書
込有効化線上６上入力パルスがあり、これはＲＡＭワー
ド線有効化回路２４及びＲＡＭＩＪ込ドライバ回路５２
に与えられろ。第６図に示される様に、ＲＡＭワード線
有効化回路２４は、ＲＡＭデコーダ３０への線２８上に
有効［ヒバルスを出力する。そして、ＲＡＭデコーダ３
０は、ＲＡＭアドレス入力をワード線Ｗ２１の各々１つ
における有効化信号に変換する。同時に、ＲＡＭ書込ド
ライバ回路ろ２はビット線４上に充電パルスを出力する
。ワード線Ｗ２ｉ上の有効化信号によってオン状態に転
じられるＲＡＭ、は充電）＜ルス出力をＲＡＭ書込ドラ
イバ回路６２からビット線４を介して、第６図の波形図
に示される様に、その対応する容計性記憶デバイスＣ１
へと導通させる。

ＲＯＳデバイスに２進値１もし、くはＯを永久的にプロ
グラムするため（て他の技術を用いる事が可能である。

例えば、ワード線に対する対応するゲートの接続を単に
除去する代りに、例としてゲート電極に対するイオン注
入あるいはエツチング技術によってゲートの閾値電位を
選択的に変更する事によってＲＯＳデバイスを選択的に
プログラムする事ができる。更に、上記のＲＯＳデバイ
スの代りに電気的にプログラムしうるＲＯＭデバイス（
ＦＲＯＭ、ＥＥＲＯＭあるいはＥＡＲＯＭとして知られ
ろ）でもって置換する事ができる。

第２実施例 次に第２の実施例（結合型の２ピツ）ＲＯ８及び１ビッ
ト読取／書込ＲＡＭセル）を説明する。

第４図ないし第１０図は第２の実施例を示す図である。

第４図はＲＡＭワード線１４８及びＲＯＳワード線１５
０間に配置された第１の群の６個のセル１１１．１１２
及び１１３とＲＯＳワード線１５２及びＲＡＭワード線
１８２０間に配置された第２の群の６個のセル１２１．
１２２及び１２３等の６ビツト・セル６個よりなろアレ
イの回路図を示す。

各々の３ビツト・セルは６個のＦＥＴ　トランジスタ・
デバイス及び１つの容量性電荷記憶デバイスを有する。

例えば、セル１１２は第１のＦＦ、ＴＲＯ８１１２Ａ、
第２のＦＥＴ　　ＲＯ８１１２Ｂ、ＦＥＴ　　ＲＡＭ　
　１１２Ｄ及び電荷記憶用コンデンサ１１２Ｃを有する
。第４図において番号”１ｘｘ”で示す各セルは第１の
ＦＥＴＲ，Ｏ８”ＩＸＸＡ”、第２０Ｆ’ＥＴ　　ＲＯ
８”１ｘｘＢ″、ＦＥＴ　　ＲＡＭ　　’”１××Ｄ”
並びに容量性電荷記憶デバイス°“１××ｃ″を有する
。

例示的セルとして第４図のセル１１２を参照すると、セ
ル１１２は結合型の２ビツトＲｏｓ及び１ピット読取／
書込ＲＡＭ集積回路セルである。

それはセル内にソース／ドレイン路が第１の列線ＣＬ２
及びビット感知線ＢＬ２の間に接続さ、ｆＬ、た第１０
ＦＥＴデバイス１１２Ａを含み、それはＷＬ　　ＲＯ８
１で示される第１ワード線１５（）へ接続され／こ第１
の選択的プログラム式のゲートを有する。各ＦＥＴ　　
ＲＯＳデバイスのゲートは、有効なゲート電極をもたせ
るか、あるいはもたせないかによって２進値１もしくは
０を永久的に記憶する様に製造時に選択的にプログラム
する事ができろ。これは、厚いかあるいは薄いゲート絶
縁層を選択的に設けるか、あるいはＦＥＴデバイスに対
して特定の閾値電圧レベルを選択的にイオン注入する事
によって実施する事ができろ。その代りに、ここで述べ
ろＦＥＴ　　ＲＯ８は通常の設計の電気的に変更しうる
プログラム式ＲＯＭ７’バイスでありうる。第１０ＦＥ
Ｔデバイス１１２Ａは、プログラム式ゲートがそのデバ
イスに対して選択的に含まれる場合に、第１のワード線
１５０上の信号に応答してビット感知線ＢＬ２及び第１
列線ＣＬ２の間に選択的に電流を導通させる事によって
、ＲＯ８のセル１１２に第１の２進値を与える。

これによってＦＥＴ　　ＲＯＳデバイス１１２Ａに第１
の２進値状態を与えろ。その代りに、もしもＦＥＴ　　
ＲＯＳデバイス１１２のゲートが選択的に製造時に有効
な状態に形成されなかったならば、デバイス１１２Ａは
第１のワード線１５０上の電圧に関係なくビット感知線
ＢＬ２及び列線ＣＬ２の間の電流を阻止し、よってＲＯ
８ＦＥＴデバイス１１２Ａに第２の２進値状態を永久的
に記憶する。

セル１１２は、ソース／ドレイン路が第２の列線ＣＬＩ
及びビット感知線ＢＬ２間に接続され、第２の選択的プ
ログラム式ゲートが第１のワード線１５０へ接続された
第２０ＦＥＴデバイス１１２Ｂをセル内に含んでいる。

製造の際にＦＥＴ１１２Ｂの第２の選択的プログラム式
ゲ〜トが有効状態に作られた場合、第１のワード線１５
０上の信号に応答して、ビット感知線Ｂ　Ｌ　２及び第
２の列線ＣＬ１の間に電流を導通させろ事によってＲＯ
８ＩｆＣ第２の２進ビツトが与えられろ。これによって
、第１の２進状態の永久的記憶が行なわれる。その代り
に、製造の際にＦＥＴデバイス１１２Ｂの第２の選択的
プログラム式のゲート全有効でない状態にすることによ
って、第１ワード線１５０上の電位に関係なくビット感
知線ＢＬ２及び列線ＣＬ１間における電流が阻止され、
よって第２の２進状態が永久的に記憶される。

セル１１２は更にセル内に第６０ＦＥＴデバイス１１２
Ｄを含む。そのソース／ドレイン路は、ビット感知線Ｂ
Ｌ２及び電荷記憶素子１１２Ｃの間に接続されている。

第６のＦＥＴデバイス１１２Ｄは、そのゲートが第４図
においてＷＬ　　ＲＡＭ１で示される第２のワード線１
４８へ接続される。第６０ＦＥＴデバイス１１２Ｄは、
第２のワード線１４８上の信号に応答してビット感知線
ＢＬ２及び電荷記憶素子１１２Ｃの間に電流を流す事に
よって、セル内の読取／書込ＲＡＭに第３の２進ビツト
を与える。

この様にして、ビット感知線ＢＬ２はＲＯ８の２ビツト
及び読取／書込ＲＡＭの１ビツトに関して共用される。

第５図を参照する。第５図は第４図の回路図に関連して
、本発明が実施される様子を示す。更にそれによって第
６図の断面図に関連して本発明を容易−理解することが
できる。第６図は第５図のｘ−ｘ’線に沿う断面図であ
る。更に第７図は第５図のＹＹ’線に沿う断面図である
。

第４図の６個のセルにおいて示されるＦＥＴデバイス及
びコンデンサの全てが第５図の設計に於いて示されてい
る。第５図のｘ−ｘ’線に沿う第６図におけろ断面図及
び第５図のＹ−Ｙ’に沿う第７図の断面図はセル１１２
の垂直構造を示す。セル１１２の構造に関する説明は、
その様な６ビツト・セルからなる全体的なアレイの構造
を説明するものである。

本発明を実施する構造体はＰ−型のシリコン基板１９０
の最下層を用いて形成される。その基板内に１ミクロン
より大きいオーダーの厚さを有する二酸化シリコン領域
１９２及び１９４が形成されている。半導体基板１９０
０表面上の他の領域には、二酸化シリコンの薄層が形成
され、コンデンサ用誘電体としであるいはＦＥＴデバイ
ス用のゲート絶縁層としての働らきをする。例えば第６
図には、電荷記憶用コンデンサ１１２Ｃのためのコンデ
ンサ誘電体層として働らく薄い二酸化シ１ノコン層１４
４が示されている。更に第６図はＲＯ８ＦＥＴ　　１１
２ＢのためのＦＥＴゲート絶縁層として働らく薄い二酸
化シリコン層１８６を示す。

上記の様に、ＲＯ８ＦＥＴデノ（イスのあるものは製造
時に有効なゲート電極を有さない様に選択的にプログラ
ムされる。例えば、第６図に断面が示されるＦＥＴ　　
ＲＯＳデノくイス１２１Ｂは通常のＦ　Ｅ　’ｒゲート
絶縁層１Ｂ６”ｌ”よりも実質的に厚いゲート絶縁層１
８８　（”　Ｏ”）を意図的に有する様に形成さ扛た。

デノ（イス１１２Ｂの様な有効なＦＥＴ　　ＲＯＳデノ
くイスの通常のＦＥＴゲート絶縁体層はおよそ５００大
の厚さを有する。

有効でないＦＥＴ　　ｇｏｓデノ（イス１２１Ｂのゲー
ト絶縁層１８８は、例えば５０００人のオーク゛−の厚
さを有し、形成さｎたデノ；イスのＦＥＴ動作を不能に
する１゜ 第５図、第６図及び第７図に示す構造、体は半導体基板
１９６０表面に更にＮ＋ドープ領域を有する。これらは
ＦＥＴのソース及びもしくはドレイン、相Ｗ結線あるい
はコンデンサ・プレートとして働らく。これらのＮタイ
プのドープ領域は、熱拡散法、イオン注入法、これらの
組合せによって形成することができる。例えば、Ｎ＋ド
ープ領域１４０は、ＲＡＭ　　ＦＥＴ　　１１２Ｄのた
めのソース電極として働らき、更にＲＡＭＦＥＴ　　１
１２Ｄをコンデンサ１１２Ｃの下方のコンデンサ電極１
４２へ相互に接続する働らきをする。Ｎ＋ドープ領域１
４０は多結晶シリコン・ゲート電極１４８及びコンデン
サ１１２Ｃの上方の多結晶シリコン・プレート１４６の
間の窓部を通してリン、ヒ素もしくは他のＮ型ドープ種
を熱拡散もしくはイオン注入することによって形成され
る。

Ｎ−ドープ領域１４２（コンデンサ１１２Ｃの下方プレ
ート）は、例えば多結晶ノリコンの被覆層１４６及び薄
い二酸化シリコン層４４ｆｆ：通してリン・イオンをイ
オン注入する事によって形成することができる。

同様にして、第６図及び第７図に示される他のＮ型ドー
プ領域もＰ−シリコン基板１９０の表面に形成すること
ができる。Ｎ十領域１３０は第５図に示される様に六角
形をした領域である。こ扛はセル１１２内の６つのセル
間の相互結線リンクとしての働らきの他に、ＲＡＭ　　
ＦＥＴ　　１１２Ｄのドレインとして、ＲＯ８ＦＥＴ　
　１１２Ａのドレインとして、またＲＯ８ＦＥＴ　　１
１２Ｂのドレインとして働らく。六角形のＮ＋ドープ領
域１３０は、第４図に示されるアレイのビット線ＢＬ２
として働らく金属線１６８に対して、ノ（イア接点１３
２によって接続される。

第５図に示される線ｘ−ｘ’に沿って、第６図の断面図
を参照すると、Ｎ＋ドープ領域１３４はもう一つの六角
形の領域であって、これは夫々ＦＥＴ　　ＲＯ８１１２
Ｂ、１１１Ｂ、１２１Ｂ及び１２２Ｂのためのソースと
して、更にはこれら４つのデバイス間の相互結線リンク
として働らく。

Ｎ型ドープ領域１６４はバイア・ホール接点１３６によ
って金属線１５８（第４図の回路の列線ＣＬ１として働
らく）へ接続される。更に第６図は次の六角形をしたＮ
十領域１５４を示す。これはＦＥＴ　　ＲＯ８１２１Ｂ
のドレインとして働らく。領域１５４はバイア・ホール
接点１５６によって、第４図のピント線ＢＬＩとして働
ら〈金属線１６０へ接続される。

第５図の線Ｙ−Ｙ’に沿って第７図に示される断面図に
おいて、六角形のＮ＋ドープ領域１６０と六角形のＮ＋
ドープ領域１６２の間にＲＯ８ＦＥＴ　　１１２Ａが形
成されうる事を示す。六角形のＮ十領域１６２はＦＥＴ
　　ＲＯＳデバイス１１２Ａ、１１３Ａ、１２２Ａ及び
１２６Ａのソースとして働らく。更に領域１６２はこ扛
らの４つのＦＥＴ　　ＲＯＳデバイス間の相互結線リン
クとして働らく。Ｎ型ドープ領域１６２は、バイア・ホ
ール接点１６４によって第４図の回路の列線ＣＬ２とし
て働らく金属線１６６へ接続される。

ＦＥＴ　　ＲＯＳデバイス１２６Ａは、六角形のＮ型領
域１６２及び六角形のＮ十型領域１６８の間に形成され
る。六角形のＮ十型ドープ領域１６８は、セル１２３に
おけるＦＥＴ　　ＲＯＳデバイス１２３Ａ、１２６Ｂ及
びＦＥＴ　　ＲＡＭデバイス１２３Ｄのドレインとして
働らく。Ｎ型の六角形の領域１６８はバイア接点１７０
によって金属線１７２（第４図の回路のビット線ＢＬ３
）へ接続される。

二酸化シリコンのパッシベーション層１９６ハ例えば多
結晶シリコン層の全ての露出した部分、特にコンデンサ
１１２Ｃの上部コンデンサ・プレー　１−１４６、ＦＥ
Ｔ　　ＲＡＭ　　１１２Ｄのゲート電極１４８、ＦＥＴ
　　ＲＯ’Ｓ　　１１２Ｂのゲート。

電極１５０．ＦＥＴ　　ＲＯ８１２１Ｂのゲート電極１
５２、第７図のＷＬ　　ＲＡ’ＭＩ線として働らく多結
晶ンリコン電極１４８及び第７図のＲＯ８Ｆ’ＥＴデバ
イス１２６Ａの多結晶シリコン・ゲート１５２を被覆す
る。

第５図、第６図及び第７図に示される構造体を作るのに
適した半導体プロセスは例えば米国特許第４３２９７７
３に示さ扛るプロセスを用いる事ができる。

第５図に示される設計図から理解できる様に、第４図の
回路図及び第６図及び第７図の断面図に関連して、メモ
リ・アレイにおいて相反に接続される６ビツト・セルは
、高い実装密度を与える周期的配列で密に実装される事
が可能である。セル１１１．１１２及び１１ろは、第５
図の平面において１つの上に他を垂直に設ける様に示さ
れている。ＲＡＭ　　ＦＥＴデバイスはその対応するＲ
Ｏ８ＦＥＴデバイスの左側に即ち左側の対称位置に配置
される。セル１２１．１２２及び１２３も第５図におけ
る平面図において垂直に配置されろ。

個々のＲＡＭ　　ＦＥＴは対応するＦＥＴ　　ＲＯＳデ
バイスの右手に即ち右側の対称位置に配置される。

ＲＯＳワード線１５０及び１５２並びにＲＡＭワード線
１４８及び１８２が第５図において全体として垂直方向
に配置されており、連続する部分が六角形のＮ型ドープ
領域の端部の輪郭ヲ／コとっている。コンデンサ１１２
Ｃの電極の様なイオン注入された下方のコンデンサ電極
及びコンデンザ１１２Ｃの層１４４の様な二酸化シリコ
ン・コンデンサ誘電体領域も六角形−をし７ており、そ
ｎらの寸法は六角形のＮ型拡散領域１′５０等の周期的
配列に適合している。コンデンサ１１１Ｃ，１１２Ｃ及
び１１ろＣに対して上部の多結晶シリコン電極１４６は
第５図に示される様に共通であって、それは第５図の設
計図の左方に配置される３ビツト・セルのためのコンデ
ンサ１１４Ｃ，１１５Ｃ及び１１６Ｃによって共用され
る。同様にして、多結晶シリコン上部コンデンサ・プレ
ート１８日は、コンデンサ１２ＩＣ，１２２Ｃ及び１２
３Ｃによって共用され、第５図右方に配置さ扛る３ビツ
ト・セルのためのコンデンサ１２４Ｃ１１２５Ｃ及び１
２６Ｃによって共用される。１１２Ｃの様な各コンデン
サ即ちその静電容量によって占められる面積は、薄い酸
化物誘電体層１４４の形を変更し、上部の多結晶シリコ
ン・プレート１４６０幅を変える事によって、特定の応
用毎に調節することができる。

列線ＣＬ３として働らく水平金属線１７６に対してバイ
ヤ接続手段でもって六角形のＮ型拡散部１８０が接続さ
れろ。六角形のＮ型領域１７８はバイヤ接点によってビ
ット線ＢＬ３として働らく金属線１７２へ接続される。

同様にして領域１６８はバイヤ接点１７０によってビッ
ト線ＢＬ３として働らく金属線１７２へ接続される。ビ
ット線Ｂｌｌは、第４図にも示されろ様に、セル１２６
及びセル１１６のための共通ビット線である事が理解さ
れよう。六角形のＮ型領域１６２はバイヤ接点１６４に
よって列線ＣＬ２として働らく水平金属線１６６へ接続
される。六角形のＮ型領域１３０はバイヤ接点１ろ２に
よってビット線ＢＬ２として働らく水平金属線１３８へ
接続さ扛ろ。六角形のＮ型領域１８４はバイヤ接点によ
ってビット線ＢＬ２として働らく水平金属線１６８へ接
続される。セル１２２及びセル１１２ｉｄ同じビット線
ＢＬ２を共用する事が理解さ扛る。六角形のＮ型領域１
３４はバイヤ接点１３６によって列線ＣＬ１として働ら
く水平金属線１５８へ接続されろ。

六角形のＮ型領域１７４はバイヤ接点によって、ビット
線ＢＬ１として働らく水平金属線１６ｏへ接駁される。

六角形のＮ型領域１５４はバイヤ接点１５６によってビ
ット線ＢＬＩとして働らく水平金属線１６０へ接続され
る。セル１２１及び１１１が同じビット線ＢＬＩを共有
している事が分かる。

第４図ないし第７図から、３ビツト・セルの高度にコン
パクトな周期的配列が形成される事、これによって単一
の集積回路メモリ・セル内に２ピツ）ＲＯ８及び１ビッ
ト読取／書込ＲＡＭが結合される事が理解される。

ＲＯＳデバイスに２進値１もしくはＯを永久的にプログ
ラムするために他の技法を用いうる事が理解されうる。

例えば、ワード線に対する対応ゲートの接続を単に削除
するかわりに、例えばゲート電極に対するイオン注入あ
るいはエツチング技術を用いてゲート閾値電位を選択的
に変更する事によって、ＲＯＳデバイスを選択的にプロ
グラムすることができる。更に、電気的にプログラム可
能なＲＯＭデバイス（例えばＦＲＯＭ、ＥＥＲＯＭ、Ｅ
ＡＲＯＭなど）を上記のＲＯ８の代りに用いる事ができ
る。

第２実施例の動作を説明する。

第８図は第２実施例の６ピツト・セルにおけろＲＯＳビ
ットを読取る動作を示すタイミング図である。第９図は
第２実施例の６ビツト・セルに対するＲＡＭビットの読
取り及び書込みを説明するタイミング図である。

第４図及び第８図を参照する。セル１１２における２つ
のＲＯ８ＦＥＴデバイス１１２Ａ及び１１２Ｂは、夫々
列線ＣＬ２をあるいはその代りに列線ＣＬ１を選択的に
付勢する事によって交ｑに読取ることができる。

ＲＯ８ＦＥＴデバイス１１２Ａについて読取動作が行な
われる期間は時間Ｔ１ないしＴ５であって、これは第８
図のＲＯ８有効化期間で示される。ＲＯ８有効化期間の
前に、ビット線ＢＬ２、列線ＣＬ１及び列線ＣＬ　２が
全て＋５ポル１−の電位に維持され、ワード線ＷＬ　　
ＲＯ８１は接地電位に維持される。時間Ｔ２において、
ＲＯ８ＦＥＴ　　１１２Ａ’ｉ読取りたいので、列線Ｃ
Ｌ２の電位が接地電位に減じられ、同時に、ワード線Ｗ
Ｌ　　ＲＯ８１の電位が＋５ボルトにされる。これによ
って、ＲＯ８ＦＥＴ　　１１２Ａのゲート及びソース間
に５ボルトの電位差が生じる。よってＲＯ８ＦＥＴ　　
１１２Ａが導通し、正のビット線ＢＬ２からＲＯ８ＦＥ
Ｔ　　１１２Ａを通り列線ＣＬ２へ電流が流れろ。これ
は第８図のＲＯ８１１２Ａの電流を示す波形で示される
。感知増幅器１９８．２００及び２０２が第４図の様に
ビット線ＢＬ３、ＢＬ２、ＢＬｌへ夫々接続さｎている
。ビット線ＢＬ２に接続された感知増幅器２００は、時
間Ｔ２及び７３間のビット線ＢＬ２上の電位の減少を感
知する。この様にして、ＲＯ８ＦＥＴ　　１１２Ａに永
久的に記憶された２進ビツト情報が読取られる。

ＲＯ８ＦＥＴ　　１１２Ｂのゲート電極も、セル１１２
においてＲＯ８ＦＥＴ　　１１２Ａのゲート電極と共通
に接続されているが、ＲＯ８ＦＥＴデバイス１１２Ｂは
ＲＯ８ＦＥＴ　　１１２Ａ全通して導通される電流の量
と比較すると、時間Ｔ２及びＴろの間の期間の開始点に
おいては相当量の電流を流さない。こ扛は、ＲＯ８ＦＥ
Ｔ１１２Ｂのゲート−ソース電位が極めて小さい（ゲー
ト電位が５ボルトで、ＦＥＴ　　１１２ＢのソースｔＥ
（ｆｆがその期間の開始時におよそ５ボルトであるビッ
ト線１３　Ｌ　２の電位であるので）からである。第４
図のアレイにおけろＦＥＴデバイスの全てがエンハンス
メント形のＮチャネルＦＥＴデバイスであるので、デバ
イスが導通しようとする前に少くとも１ボルトの正のソ
ース−ゲート電位差をデバイスに対して印加しなければ
ならない。即ちデバイス１１２Ｂを導通させるには、Ｆ
ＥＴデバイス１１２Ｂのゲ−１・電位を５ボルトに維持
する間にビット線ＢＬ２の電位を４ボルトより低い電位
に降下させねばならない。感知増１畝器２００は約２０
０ミリボルトより小さいビット線Ｂ　Ｌ　２上の電圧変
化を感知することができるので、ＲＯ８ＦＥＴ　　１１
２Ａが導通状態となった状態が第２のデバイス１１２Ｂ
の導通のずっと以１１に感知される。

第２のＲＯ８ＦＥＴ　　１１２Ｂは、次の様に列線ＣＬ
１の電位を減じる事によって、別個の読取ザ・ｒクルに
おいて選択的に読取る事ができる。

第８図のＴ７ないしＴ１１のＲＯ８有効化期間において
、Ｔ８において列線ＣＬＩの電位がその最初の＋５ボル
トの電位から大地電位までドロップし、ワード線ＷＬ　
　ＲＯ８１の電位が大地電位から＋５ボルトまで立ち上
がる。ビット線ＢＬ２の電位は第８図に示される様に時
間Ｔ６においてすでに＋５ボルトに回復しているので、
ＲＯ８ＦＥＴ　　１１２Ｂのゲート及びソース間の正の
電位差がＴ８において生じる。期間Ｔ８ないしＴ９にお
いて、ビット線ＢＬ２の電位は降下してゆき、この電位
の降下が感知増幅器２００によって感知さ汎、よってＲ
Ｏ８ＦＥＴ　　１１２Ａの場合について説明したのと同
様にＲＯ８ＦＥＴ　　１１２Ｂの導通状態が指示される
。

セル１１２における第１のＲＯ８ＦＥＴ　　１１２Ａも
しくは第２０ＲＯ８ＦＥＴ　　１１．２Ｂが、夫々列線
ＣＬ２もしくはＣＬＩのいずれかの電位を選択的に減じ
ることによってその永久的に記憶された２進値ビツトを
、選択的に質問する事ができる事が理解される。第４図
ｆ示されろセルのアレイにおけるビット線ＢＬ３、ＢＬ
２及びＢＬｌへ別個の感知増幅器１９Ｂ、２００及び２
０２が夫々接続されるので、偶数番号の列線ＣＬＯ１Ｃ
Ｌ２・・・・の全てを共通に接続でき、ワード線ＷＬ　
　ＲＯ８１が正の電位に上昇された時に、対応するＲＯ
８ＦＥＴ　　１１１Ａ、１１２Ａ及び１１３Ａを読取る
ために、それらの夫々の電圧が同時に変化される。また
、全ての奇数番号の列線ＣＬ１、Ｃｌ３等の全てを共通
に接続でき、それらの電圧はワード線ＷＬ　　ＲＯ８Ｉ
が正電位まで上昇される場合、個々のビット線ＢＬ１、
ＢＬ２及びＢＬ３へＲＯ８ＦＥＴ　　１１１Ｂ、１１’
２Ｂ、１１６Ｂを読取るべく同時に変化される。

また、もしもワード線ＷＬ　　ＲＯ８２が正電位に高め
られ、偶数番号の列線ＣＬＯ及びＣｌ３が大地電位に降
下されると、ＲＯ８ＦＥＴ　　１２１Ａ、１２２Ａ及び
１２６Ａがこれらの夫々の対応するビット線ＢＬ１、Ｂ
Ｌ２、ＢＬ３へ読出される。また、ワード線ＷＬ　　Ｒ
ＯＳ２が正電位にある間に、もしも奇数番号の列線ＣＬ
Ｉ及びＣＬ３が大地電位まで減じられるならば、ＲＯＳ
　　ＦＥＴ　　１２１Ｂ、１２２Ｂ及び１２６Ｂが夫々
（ット線ＢＬＩ、ＢＬ２及びＢＬ３へ読出される。

セル１１２におけるＲＡＭ　　ＦＥＴ　　１１２Ｄ及び
それに接続された容量性電荷記憶デバイス１１２Ｃの読
取及び書込を第９図のタイミング図に関連させて説明す
る。ＲＡＭ　　ＦＥＴ　　１１２Ｄ及びコンデンサ１１
２Ｃは例えば米国特許第５５８７２８６号明細瞥に示さ
れる様に単一デ・（イス・ダイナミックＲＡＭ記憶素子
として働らく。ＲＡＭに２進値１を書込みたい場合、成
る単位吐の電荷がビット線からＲＡＭ　　ＦＥＴを通り
それに接続されたコンデンサへ送られ、そこに読取られ
るまで記憶されろ。電荷の記憶は第６図の領域１４２の
様なＮ型ドープ基板電極と第６図の電極１４６の様な上
に横たわる多結晶シリコン・コンテら成る量電荷のリー
クが生じる。即ち、首尾よく読取る事ができる様に記憶
さ扛た電荷を相当大きな量に維持させるべく、各ＲＡＭ
セルに対して周期的なリフレッシュ・サイクルが適用さ
れる。ＲＡＭセルを読取るには、ＦＥＴデバイスを導通
状態におくためにＲＡＭ　　ＦＥＴデバイスのゲートを
正電位とする。よってコンデンサに記憶された電荷（・
まビット線へ送られ、ビット線に接続された感知増幅器
によってその電荷が感知される。

第４図のセル１１２、ＲＡＭ　　ＦＥＴ　　１１２Ｄ及
びそれに接続されたコンデンサ１１２Ｃ並びに第９図の
タイミング図を参照して、セル１１２のＲＡＭ成分の動
作を説明する。第９図において、時間Ｔ１かもＴ０ｎで
の書込有効化期間において、セル１１２のＲＡＭが書込
ま扛るウセル１１２内のＲＡＭＫ書込むために、ビット
線ＢＬ２の電位がＴ２において最初の大地電位から＋５
ボルトまで高められ、その高い電位の期間は時間Ｔ３ｔ
で続く。ビット線電位の立ら上がりと同期して−ノード
線ＷＬ　　ＲＡＭ１の電位は時間Ｔ２において最初の大
地電位から＋５ボルトの電位まで立ち上がり、この状態
がＴ３まで続く。ＲＡＭ　　ＦＥＴデバイス１１２Ｄの
ゲート−ソース電位は正であるので、そのデバイスはＴ
２及びＴ５の間において導通状態にあり、よつ゛ＣＣビ
ットＢＬ２からコンデンサ１１２Ｃのグレート１４２へ
電流が流れ、よって第９図の時間Ｔ２及び１６間のコン
デンサ１１２Ｃの重圧の波形によって示される様（・こ
コンデンサにおける電圧が立ち上がる。ワード線ＷＬＲ
ＡＭＩの電位が大地電位まで戻さｎた時間Ｔ３の後では
、ＲＡＭ　　ＦＥＴ　　１１２Ｄはもはや導通せず、コ
ンデンサ１１２Ｃに記憶された電荷か例えば２進値″１
”の記憶された事を示す。

コンデンサ１１２Ｃに記憶した情報の読取を説明゛する
。

読取有効化期間はＴ５からＴ９までである。時間Ｔ６に
おいて、ワード線ＷＴ、ＲＡＭＩは前の犬地這位レベル
からト５ボルトまで立ち上がり、ＲＡＭ　　ＦＥ’ｒ　
　１１２Ｄのゲート−：／−スミ圧をして正レベルにし
、それを導通状態に置く。コンデンサ１１２Ｃに記憶さ
れた電荷はＲＡＭ　　ＦＥＴ　　１１２Ｄを通してビッ
ト線１３　Ｌ　２へ流され、よってＴ６及びＴ８の間に
ビット線上に正に向かうパルスを生じる。ビット線ＢＬ
２−ヒの正に向かう電圧パルスは感知増幅器２００によ
って感知され、よってコンデーサ１１２ＣＫ記憶された
２進情報の読取が達成されろ。

ＲＡＭ　　ＦＥＴ　　１１２Ｄの書込動作及び読取動作
の間、ＲＡＭ　　ＦＥＴ　　１１２Ｄの読取と混同しな
い様に、電流がＲＯＳ　　ＦＥＴ　　１１２Ａもしくは
ＲＯＳ　　ＦＥＴ　　１１２Ｂを通してビット線１３Ｌ
２へ流されない事を保証するために、ＲＯＳワード線Ｗ
Ｌ　　ＲＯＳ１を大地電位に維持する。更に、ビット線
ＢＬ２に接続されたＦＥＴデバイスの導通を制御する全
ての他のＲＯＳ及びＲＡＭワード線は、ＲＡＭ　　ＦＥ
Ｔデバイス１１２Ｄのみがビット線ＢＬ２へ読出される
事を保証するために大地電位に維持されろ。

本発明の第２実施例の全体的なチップ・アーキテクチュ
アを第１０図に示す。第５図のアレイがプル・アップ回
路２０６及び感知増幅器２００（夫々アレイ内の列線及
びビット線の対向する端部へ接続されている）の間に接
続されて示される。

更にアレイ２０４はＲＡＭワード線デコーダ／ドライバ
及びこ扛らに関連したプル・ダウン回路２０８とＲＯＳ
ワード線デコーダ／ドライノく及びこれらと関連したプ
ル・ダウン回路２１０との間に接続さ扛ている。ビット
線デコーダ２１２はアレイ２０４の種々の部分を選択的
にアクセスするために付勢されるべき個々のビット線を
選択する。

オフ・チップ・ドライバ２１４は、感知増幅器２００か
ら受は取った信号を外部の利用回路へ出力する。

第６実施例（非対称読取２ビツトＲＯ８／ＲＡＭセル）
第１１図は本発明の第６の実施例を示す図である。組合
わせたＲＯ８／ＲＡＭセル２２０は第１のＲＯ８ＦＥＴ
２２２を有し、そのソース／ドレイン路は列線２２４及
びセル節点２２６に接続され、選択的にプログラムしう
るゲート２２８は第１のワード線２３０に接続されてい
る。選択的プログラム式のゲート２２８が＠１の２進値
状態にある場合に、第１のワード線２３０上の信号に応
答して列線２２４及びセル節点２２６間に電流が流され
る事によってＲＯ８は第１の２進値ビツトを呈する。第
１０ＦＥＴ２２２は、選択的プログラム式ゲート２２８
が第２の２進値状態を有する場合には列線２２４及びセ
ル節点２２６間の電流を阻止する。第１の２進値状態は
例えばゲート絶縁体として薄い二酸化シリコン層を用い
る事によって第１０ＦＥＴ２２２に有効なゲートを設け
る事によって達成される。第１ＦＥＴ２２２の第２の２
進値状態は、ゲート絶縁体として厚い二酸化シリコン層
を設はゲート電極を無効化する事によって与えられる。

結合型のセル２２０は更に２進値ビツトを表わす電荷を
ダイナミックに記憶するための、セル節点２２６及び定
電位節点２３４０間に接続された電荷記憶素子２３２を
含んでいる。

結合型セル２２０は更に第２のＲＡＭ　　ＦＥＴデバイ
ス２６６を有している。そのソース／ドレイン路がビッ
ト感知線２３８及びセル節点２２６間に接続さｎており
、ゲート２４０が第２のワード線２４２に接続されてい
る。第２０ＦＥＴ２５６は読取／書込ＲＡＭであって、
第２ワード線２４２上の信号に応答してビット感知線２
３８及びセル接点２２６に接続された電荷記憶素子２３
２間に電流を流す事によって第２の２進値を呈せしめる
。第１０ＦＥＴデバイス２２２はビット感知線２３８か
ら第２のＦＥＴデバイス２３６を通して電荷記憶素子２
３２へまず第１の段階において電流を流す事によって読
取られる。こ扛に続いて、もしも第１ＦＥＴ２２２の選
択的プログラム式ゲ−４２２Ｂが第１の２進値状態（そ
の電極は有効状態にある）を有するならば、第２の段階
において第１のＦＥＴデバイス２２２を通して列線２２
４へ電荷記憶素子２３２が選択的に放電さｎる。

次に続いて、第２のワード線２４２にパルスを与えて、
電荷記憶素子２３２になお記憶されている電荷を第２Ｆ
ＥＴ　　２３６を介してビット線２３８へ送り、電荷記
憶素子２′５２が第１　ＦＥＴデバイス２２２を通して
放電されてしまったかを感知する。この第３の段階にお
いて電荷が検出されないならば、第１０ＦＥＴデバイス
２２２のゲート２２８はその第１の２進値状態にあって
、有効な状態にある。これに対して、第３の段階におい
て第２　ＦＥ　Ｔデバイス２３６にパルスが与えられる
場合に、もしも電荷記憶コンデンサ２３２になお電荷が
記憶されている事が感知されるならば、こ汎は第１ＦＥ
Ｔデバイス２２２のゲート２２８がその第２の２進値状
態にあって、有効な状態にない事を示す。

この様にして、電荷記憶素子２３２は、結合型セル２２
０におけるＲＯ８と読取／１込ＲＡＭの両方の動作に共
用される。

第１１図の回路は更に、線２４９上の制御信号に応答し
てビット感知線をチャージするためにビット感知線２３
８に接続されたチャージ回路２４８を有する。感知増幅
回路２４６がビット感知線２６８に接続され、第２０Ｆ
ＥＴ２３６がセル節点２２６からの電流を通過させたか
どうかを感知する。チャージ回路２４日は第２ＦＥＴ２
３６を介して電荷記憶素子２３２へ電流を流しそこに１
もしくは０状態を書込む。感知増幅器２４６の動作段階
において、第２のワード線２４２上の信号に応答して、
電荷記憶素子２３２において記憶された電荷の１もしく
はＯ状態を感知する。この様にして読取／書込ランダム
・アクセス・メモリの動作が行なわれる。

集積メモリ・アレイに複数個の結合型セルを組込む事が
可能である。第１１図に示される様に、結合型セル２２
０の第１０ＦＥＴデバイス２２２に対応する第１０ＦＥ
Ｔデバイス２２２１を有する第２の結合型セル２２０′
が用いら扛る。結合型セル２２０１はセル２２０の電荷
記憶素子２３２に対応する電荷記憶素子２３２Ｉを有す
る。セル２２０’はセル２２０の第２０ＦＥＴ２３乙に
対応する第２０ＦＥＴデバイス２６６′を有する。セル
２２０１の動作はセル２２０の動作と同じである。第１
１０ａ、２２０ａ’、２２０ｂ及び２２０ｂ’が示され
、各セルは各々のＲＡＭ　　ＦＦＪＴＦＥＴデバイス２
３６６′、２３６ａ、２３６ａ’、２５６ｂ、２３６ｂ
’を有する。各セルは夫々電荷記憶素子２３２．２３２
′、２３２ａ、２３２ａ’、２３２ｂ、２ろ２ｂ’を有
する。

第１１図に示されたメモリ・アレイにおける複数の結合
型セル２２０．２２０１等の相互接続は次の通りである
。第１のワード線２６０は、セルの全てにおいて第１０
Ｆ’ＥＴデバイス２２２．２２２１等の全てのゲートに
共通に接続されている。列線２２４は例えば大地電位の
様な一定の電位にあって、アレイにおける全てのセルの
第１ＦＥＴデバイス２２２．２２２１等のソース／ドレ
イン路へ共通に接続される。ビット線２３８はアレイに
おける全てのセルの第２０ＦＥＴデバイス２６６．２３
６′等の各々のソース／ドレインへ接続される。

第６の実施例の動作を説明する。

個々の第２ワード線２４２．２４２１等へパルスを印加
することによって、ＲＯ８もしくはＲＡＭの動作の為に
第１１図の特定のセルが選択される。

もしも特定の選択さ扛たセルによってＲＡＭ動作が実施
されるべきであるとすると、チャージ回路２４８がビッ
ト線２３８に電荷を与え、選択さ扛た結合型セル２２０
はその対応する第２ワード線２４２にパルスが加えらｎ
て、その対応する第２ＦＥＴデバイス２３６をオン状態
にし、よってビット線２６８上の電荷を容量記憶デバイ
ス２３２を充電することができる。その後、ＲＡＭデバ
イス２３６をアクセスする場合、対応する第２ワード線
２４２にパルスが加えられて、ＲＡＭ２３６の出力が感
知増幅器２４６によって感知さ扛る。

ＲＯ８読取動作のための第１１図の選択されたセルの動
作は次の通りである。第１２図は有効なゲーＩｆ有する
ＲＯＳデバイス２２２の読取動作に関する波形図である
。第１３図は有効なゲートを有しないＲＯＳデバイス２
２２′の読取動作に関する波形図である。時間Ｔ１にお
いて、チャージ回路は第１２図及び第１３図に示されろ
様に共通ビット線２３８を充電する。

、対応する結合型セル２２０の第２のワード線２４２は
時間Ｔ２ないしＴ６のパルスを印加される。

よって、コンデンサ２６２は対応する第２のＦＥＴデバ
イス２６６によって充電される。第２段階において、ア
レイにおける全てのＲＯ８ＦＥＴデバイスに共通の第１
のワード線２３０に対してＴ４ないしＴ５にいたるパル
スが与えられ、よって有効なゲート２２８ｉ有する全て
のＦＥＴ　　ＲＯＳデバイス２２２．２２２１等が導通
する。結合型セル２２０の特定例において、特定のゲー
ト２２８が有効なものであって、従ってコンデンサ２ろ
２に記憶された電荷は第１２図に示す様に時間Ｔ４ない
しＴ５において第１のＦＥＴデバイス２２２全通して放
電される。次に第３段階において、第２のワード線２４
２はＴ６ないしＴ７のパルスを印加され、コンデンサ２
３２は第２のＦ’ＥＴ２３６を介して感知増幅器２４６
に接続され、コンデンサ２３２に残留電荷が残っている
かどうかが判定される。セル２２０の場合、第１ＦＥＴ
２２２のゲート２２８は有効なゲートであるので、電荷
記憶素子２６２には第１２図に示される様に残留電荷は
見出せないであろう。従って、ＲＯ３ＦＥＴ　　２２２
に２進値１が永久的に記憶されたと考えられるであろう
。

これは第１　ＦＥＴデバイセ２２２１のゲート２２８１
が有効でない結合型セル２２０′の動作と対比される。

従って、もしもＲＯ３読取動作がセル２２０′について
実施されるならば、時間Ｔ６及びＴ２の間における電荷
記憶コンデンサ２６２＋上の残留電荷の第６段階におけ
る質問によって、第１３図に示す様に電荷がなおもコン
デンサ２６２１に残されている事が示されろ。これは２
進値０がＲＯ８ＦＥＴデバイス２２２１に永久的に記憶
された事を示すものである。

第１１図の結合型セルＲＯ８／ＲＡＭの簡純された回路
のトポロジー及び動作モードが高パッケージ密度／単位
機能を与える事を理解しうる。

ＲＯＳデバイスに２進値１もしくは０を永久的にプログ
ラムするために他の技術を用いうろことを理解されたい
。例えば、ワード線に対する対応するゲートの接続を単
に断つ代りに、ＲＯＳデバイスはゲート電極に対するイ
オン注入あるいはエツチング技法によってゲート閾値電
位を選択的に変更する事によって選択的にプログラムす
る事ができる。更に、ＦＲＯＭ、ＥＥＲＯＭもしくはＥ
ＡＲＯＭなどとして知られる電気的にプログラムしうろ
ＲＯＭデバイスを以上において説明したＲＯＳデバイス
の代りに用いる事ができる。

結合されたＲＯ８及びＲＡＭ記憶セルに関する上記の実
施例はマイクロプロセッサのための制御記憶装置におい
て有利に用いることができる。マイクロプロセッサの制
御記憶装置は典型として、最も基本的な反復タイプのマ
イクロ命令を記憶するための読取専用メモリ部と、より
高レベルのマイクロ命令を記憶するための読取／書込メ
モリ部とを有する。上記の結合型ＲＯ８／ＲＡＭ回路の
コンパクトな実施例は、制御記憶装置のための有利な実
施例を可能とするであろう。他の有利な応用面としては
、ＲＯ８の製品のＲＡＭ部へ技術的変更を書込む事を挙
げる事ができる。

上記の結合型ＲＯ８及びＲＡＭ記憶セルによって例えば
ＲＯ８及びＲＡＭ成分の両方に共通の周辺回路を用いて
他の有利な利点が提供される。更に対称的セル・トポロ
ジーによって、セルが大規模メモリ・アレイにおいて設
計されろ場合により好ましい実装密度が実現されろ。

【図面の簡単な説明】

第１図は第１実施例の図、第２図はタイミング図、第６
図は書込みのための波形図、第４図は第２実施例の図、
第５図は第２実施例の設計図、第６図及び第７図は第５
図に関連する断面図、第８図及び第９図はタイミング図
、第１０図はチップ構成の図、第１１図は第６実施例の
図、第１２図及び第１６図はタイミング図である。 ２・・・・列線、４・・・・ビット感知線、６・・・・
ＲＯＳデコーダ、８・・・・ＲＯＳ／ＲＡ　Ｍ読取有効
化線、１０・・・・ＲＯ８有効化線、１２・・・・ＡＮ
Ｄゲート、１４・・・・プリチャージ回路、１８　・・
・ＲＯＳ／ＲＡＭ感知増幅回路、２０・・・インバータ
、２２・・・・ＡＮＤゲート、２６・・・・ＲＡＭ読取
有効化線、２４・・・・ＲＡＭワード線有効化回路、２
６・・・・ＲＡＭ書込有効化線、３０・・・・ＲＡＭデ
コーダ、３２・・・・ＲＡＭ書込ドライバ。

Claims (2)

【特許請求の範囲】
1. （１）下記の構成を有する集積回路。 （イ）　ソース／ドレイン路が列線及びビット感知線の
   間に接続されており、その選択的プログラム式ゲートが
   第１のワード線へ接続された第１０ＦＥＴデバイスであ
   って、上記選択的プログラム式ゲートが第１の２進状態
   にある時には、上記第１のワード線上の信号に応答して
   上記ビット感知線及び上記列線間に電流を導通させる事
   によって、また上記選択的プログラム式ゲートが第２の
   ２進値状態にある時には、上記ビット感知線及び上記列
   線間の電流を阻止する事によって夫々三方の２進値ビツ
   トを呈する様構成されてなるもの。 （ロ）　ソース／ドレイン路が上記ビット感知線及び電
   荷記憶素子の間に接続されており、ゲートが第２のワー
   ド線に接続された第２のＦＥＴデバイスであって、上記
   第２のワード線上の信号に応答して上記ビット感知線及
   び上記電荷記憶素子間に電流を導通させる事によって一
   方の２進値ビツトを呈する様構成されて−なるもの。
2. （２）第１０ＦＥＴデバイスがＲＯ８であり、第２０Ｆ
   ＥＴデバイスが読取／書込ＲＡＭである特許請求の範囲
   第（１）項記載の集積回路。