KR20030010476A - 반도체 기억 장치의 데이터 기입 방법 및 반도체 집적회로 장치 - Google Patents

반도체 기억 장치의 데이터 기입 방법 및 반도체 집적회로 장치 Download PDF

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Abstract

반도체 집적 회로 장치는, 제1 메모리 셀 블록에 전기적으로 접속된 제1 데이터 전송선, 제2 메모리 셀 블록에 전기적으로 접속된 제2 데이터 전송선, 상기 제1, 제2 데이터 전송선 중 어느 하나를 충전하는 충전 회로, 제1 데이터 유지 회로, 이 제1 데이터 유지 회로에 전기적으로 접속된 제2, 제3 데이터 유지 회로, 제1 전압 노드를 상기 제3 데이터 유지 회로에 유지된 데이터에 기초하여 충전 또는 방전시키는 충전 및 방전 회로, 상기 제1 전압 노드를 상기 제1, 제2 데이터 전송선 중 어느 하나에 전기적으로 접속하는 제1 접속 회로, 제4 데이터 유지 회로 및 상기 제4 데이터 유지 회로를 상기 제1 전압 노드에 전기적으로 접속하는 제2 접속 회로를 포함한다.

Description

반도체 기억 장치의 데이터 기입 방법 및 반도체 집적 회로 장치{DATA WRITING METHOD OF SEMICONDUCTOR MEMORY DEVICE, AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 인접 메모리 셀 간격이 좁아져도 용량 결합에 의한 데이터의 혼란을 저감할 수 있는 불휘발성 반도체 기억 장치의 데이터 기입 방법 및 불휘발성 반도체 기억 장치에 관한 것이다.
전하 축적층에 채널로부터 터널 절연막을 통해 터널 전류에 의해 주입된 전하를 디지털 비트의 정보 저장으로서 이용하여, 그 전하량에 따른 MOSFET의 컨덕턴스 변화를 측정하고, 정보를 판독하는 불휘발성 반도체 기억 장치 메모리가 개발되었다. 그런데, 종래의 불휘발성 반도체 메모리의 구성 및 기입 방법에서는, 메모리 셀의 고집적화에 따라 메모리 셀의 전하 축적층 간의 용량 결합이 커져, 기입 순서에 따라 인접하는 메모리 셀의 데이터가 흐트러지는 문제가 있었다. 우선, 도37 내지 도 43을 이용하여 종래예의 문제점을 설명한다.
도 38a 및 도 38b는 종래의 NAND형, 또는 AND형 EEPROM의 셀 블록의 회로도를 나타낸다.
도 38a 및 도 38b에서, M0∼M15 및 M0'∼M15'는 메모리 셀을 나타내고, 참조 부호(49, 49')는, 예를 들면 NAND형 블록이나 AND형 블록으로 형성되는 하나의 메모리 셀 블록을 나타낸다. 하나의 메모리 셀 블록(49, 49')에는 복수개의 데이터 선택선(WL0-WL15)이 접속되어 있다. 또한, 메모리 셀 블록(49)에는 메모리 셀 블록 선택선 SSL 및 GSL이 접속되어 있다. 또한, BL1, BL2는 데이터 전송선을 나타내고, 도시하지 않지만, 데이터 선택선과 서로 직교하는 방향으로 배치되어 있다. 메모리 셀 블록(49) 내의 각각의 메모리 셀은 데이터 전송선과 데이터 선택선의 교점에 형성되며, 각각 독립적으로 데이터의 유지 및 호출이 가능하게 되어 있다. 여기서, 메모리 셀로서는, 예를 들면 전하 축적층을 갖고, 그 전하 축적층의 전하량으로 데이터를 나타내는 트랜지스터로 한다. 이들 메모리 셀 블록(49)은, 데이터 전송선 방향 및 데이터 선택선 방향으로 복수개 형성되어 메모리 셀 어레이(1)를 형성하고 있다.
또한, 도 39는 감지 증폭기 회로까지 포함한 종래예의 메모리 셀 어레이(1) 및 감지 증폭기(46)의 레이아웃 예를 나타낸다. 도 39에서는 도면을 보기 쉽게 하기 위해, 데이터 선택선 WL0∼WL15 및 블록 선택선 SSL, GSL은 생략하고 있다.
도 39에서, BL1x, BL2x(x=a, b, c, …, k)는 데이터 전송선을 나타내고, 도38에 도시한 메모리 셀 블록(49, 49')이 각각 접속되며, Q1x및 Q2x를 통해 하나의 감지 증폭기 x에 접속되어 있다. 첨자 a, b, …, k는 복수 행의 메모리 셀 레이아웃을 나타내기 위해 편의적으로 붙인 인덱스(index)이고, 인덱스의 총수는 복수이기만 하면 상관없다. 즉, 감지 증폭기에서는 메모리 셀 하나보다 큰 트랜지스터를 필요로 하기 때문에, 하나의 감지 증폭기(46)를 복수의 데이터 전송선에서 공유하여, 감지 증폭기가 차지하는 면적을 축소하고 있다. 또한, 감지 증폭기(46)는 메모리 셀의 데이터를 판독하기 위한 것으로, 또한 메모리 셀로의 기입 데이터를 일시 유지하는 데이터 레지스터를 겸하고 있다. 또한, 이 감지 증폭기(46)는 기입 및 판독 데이터를 데이터 입출력 버퍼(45)와 접속하는 데이터선 I/O 및 I/OB와 각각 공통 접속되어 있다. 이하에서는, 통례에 따라, 데이터 선택선을 따른 방향을 열(로우)이라 하고, 데이터 전송선을 따른 방향을 행(컬럼)이라고 하기로 한다.
도 38의 종래 회로에서, 메모리 셀 블록(49')의 메모리 셀 M1'에 데이터를 기입하는 경우, 이들 접속된 데이터 전송선 BL2를, 예를 들면 데이터 레지스터의 출력 전압을 기입 데이터에 따른 전압 값이 되도록 조정한다. 동시에, 메모리 셀의 불휘발성 기억 소자의 터널 절연막에 전류가 흐르도록 충분한 고전압이 인가되도록 하기 위해, 기입을 행하는 데이터 전송선의 전위보다 충분히 큰 전위차를 갖는 프로그램 전압 Vpgm을, 캐리어 주입에 충분한 시간 펄스 형상으로 하여 데이터 선택선 WL1에 인가한다. 이 경우, 메모리 셀 블록(49')에 인접하는 메모리 셀 블록(49)에는 M1'의 데이터가 오기입되지 않도록 할 필요가 있다. 또한, M1'과 인접하는 M0'에 대해서도, M1'의 데이터가 오기입되지 않도록 할 필요가 있다. 또한, 종래예에서는 이들 M0', M1', M1은 하나의 감지 증폭기(46)에 접속되어 있기 때문에, 임의의 데이터를 하나의 감지 증폭기에 접속된 복수의 메모리 셀에 동시에 기입할 수 없었다.
다음으로, 도 40은 종래예에서 문제가 발생하는 기입 시퀀스를 나타낸다.
도 40에서는, 예를 들면 2개의 인접하는 행에 속하는 메모리 셀 M1 및 M1'에 대하여 따로따로 데이터 기입을 행하는 흐름도를 나타낸다. 본 예는 동일 웰 상에 작성되며, 데이터가 일괄 소거되는 플래시 메모리를 상정하고 있고, 메모리 셀의 초기 상태는 모두 "11" 상태, 즉, 전하 축적층의 마이너스의 축적 전하가 가장 감소되어 있는 상태로 되어 있는 것으로 한다. 종래예의 구성에서는, BL1에 접속된 제1 행의 셀에 데이터를 기입하는 수순은, 우선, 감지 증폭기(46)의 데이터 레지스터에 I/O 및 I/OB를 통해 기입 데이터를 래치한 후, 제1 행의 기입 데이터를 기입하고, 제1 행의 데이터를 판독하고, 기입한 메모리 셀의 임계치의 판정 결과를 감지 증폭기(46)의 데이터 레지스터에 수납하며, 제1 행의 모든 메모리 셀이 기입 종료되었느지의 판정 결과를 판별하는 공정(SE120)을 행한다. 이에 따라, 도 41에서 점선으로 도시한 바와 같은, 예를 들면 메모리 셀 M1'의 임계치 분포를 형성할 수 있다. 여기서, 도 41에서는, 4개의 임계치의 분포에 대하여, 관례에 따라 임계치가 낮은 쪽으로부터 "11", "10", "00", "01"의 값에 대응시키는 것으로 한다.
계속해서, 열 방향에 대하여 인접하는 메모리 셀 M1에 "11", "10", "00","01"의 임의의 데이터를 기입한다(SE121). 이에 따라, M1의 전하 축적층의 마이너스의 전하는 각 데이터의 값에 따라 증가한다. 여기서, M1의 전하 축적층의 마이너스의 전하가 증가하면, 그 전압이 상승한다. 여기서, 전하 축적층은 전기적으로 부유 상태로 되어 있기 때문에, M1'의 전하 축적층과 M1의 전하 축적층 간의 용량 결합에 의해, M1'의 전하 축적층의 전압은 M1의 마이너스의 전하량이 증가하면 증가한다. 이 임계치의 증대량은 M1'에 인접하는 M1의 데이터가 "01"인 경우에 가장 증대하고, "11"인 경우에는 변화되지 않는다. M1의 데이터는 임의의 값을 취할 수 있기 때문에, 도 41에서 실선으로 도시한 바와 같은 「임계치 폭의 증대」가 발생하고, 그 증대량은 SE120의 기입 시에는 종래예에서는 제어할 수 없다.
따라서, 이 후에 M1'의 데이터를 판독하는 시퀀스(SE122)를 행하면, 상기 「임계치 폭의 증대」에 의해 판독 판정을 행하는 임계치와 기입 임계치와의 차가 축소되고, 예를 들면 "10"의 데이터를 "00"으로 오판독할 확률이나, "00"의 데이터를 "01"로 오판독할 확률이 증가된다.
한편, 인접하는 열에 속하는 메모리 셀에서도 종래 마찬가지의 문제가 발생한다. 도 42에, 예를 들면 2개의 인접하는 열에 대하여 따로따로 데이터 기입을 행하는 플로우차트를 나타낸다. 메모리 셀의 초기 상태는 모두 "11" 상태, 즉, 전하 축적층의 마이너스의 축적 전하가 가장 감소되어 있는 상태로 되어 있는 것으로 한다.
우선, WL1에 접속된 메모리 셀 M1'에 "11", "10", "00", "01"의 임의의 데이터를 기입한다(SE123). 이에 따라, 도 43에서 점선으로 도시한 바와 같은, 예를들면 메모리 셀 M1'의 임계치 분포를 형성할 수 있다. 계속해서, 행 방향에 대하여 인접하는 메모리 셀 M0'에 "11", "10", "00", "01"의 임의의 데이터를 기입한다. 이에 따라, M0'의 전하 축적층의 마이너스의 전하는 각 데이터의 값에 따라 증가한다. 여기서, M0'의 전하 축적층의 마이너스의 전하가 증가하면, 그 전압이 상승한다. 여기서, 전하 축적층은 전기적으로 부유 상태로 되어 있기 때문에, M1'의 전하 축적층과 M0'의 전하 축적층 간의 용량 결합에 의해, M1'의 전하 축적층의 전압은 M0'의 마이너스의 전하량이 증가하면 증가한다. 이 임계치의 증대량은 M1'에 인접하는 M0'의 데이터가 "01"인 경우에 가장 증대하고, "11"인 경우에는 변화되지 않는다. M0'의 데이터는 임의의 값을 취할 수 있다. 이 때문에, 도 43에서 실선으로 도시한 바와 같은 「임계치 폭의 증대」가 발생하고, M0' 및 M1'은 하나의 감지 증폭기(46)에 접속되어 있기 때문에, 임계치의 증대량은 SE123의 기입 시에는 종래예에서는 제어할 수 없었다.
따라서, 이 후에 M1'의 데이터를 판독하는 시퀀스(SE125)를 행하면, 상기한 임계치 폭 증대에 의해, 판독 임계치와 기입 임계치와의 차가 축소되고, 예를 들면 "10"의 데이터를 "00"으로 오판독할 확률이나, "00"의 데이터를 "01"로 오판독할 확률이 증가되고, "00"의 데이터가 "01" 데이터로 되는 데이터 파괴나, "10"의 데이터가 "00"으로 되는 데이터 파괴가 발생한다.
또, 인접하는 열에 속하는 메모리 셀에서의 문제는, 하나의 데이터 전송선에 대하여 하나의 감지 증폭기가 접속된 구조에서도 분명히 발생할 것이다.
또한, 오판독을 하지 않도록 하기 위해서는, 셀의 임계치 분포를 보다 임계치가 높은 쪽으로까지 확대할 필요가 생긴다. 여기서, 축적 전하의 자기 전계에 의해, 높은 임계치의 데이터 유지 특성은 낮은 임계치의 데이터 유지 특성에 비해 악화되기 때문에, 충분한 유지 특성을 얻는 것이 곤란해진다.
또한, 도 38a와 같이, 메모리 셀을 직렬 접속하여 형성한 NAND형 메모리 셀 블록에서는, 데이터를 판독하는 셀에 직렬로 접속된 메모리 셀에 대하여, 임계치 분포의 최대 값보다 높은 전압을 게이트에 인가할 필요가 생긴다. 이 때문에, 판독 동작을 반복함으로써, 전하 축적층에 마이너스의 전하가 주입되어 임계치가 상승하고, "11" 임계치가 증대되어 데이터 파괴나 오판독의 원인이 되었다.
이상 진술한 바와 같이, 종래 구조의 불휘발성 반도체 메모리에서는 인접하는 메모리 셀에 데이터를 기입함으로써, 용량 결합에 의해 데이터가 변화되는 사정이 있었다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 나타내는 블록도.
도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 셀 어레이 및 감지 증폭기 회로의 레이아웃 예를 나타내는 레이아웃도.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 데이터 기입 동작 예를 나타내는 흐름도.
도 4는 도 3의 임계치 설정에 관한 임계치 분포를 설명하기 위한 도면.
도 5는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 데이터 판독 동작 예를 나타내는 흐름도.
도 6은 도 5의 임계치 설정에 관한 임계치 분포를 설명하기 위한 도면.
도 7은 본 발명의 제2 실시예에 따른 반도체 기억 장치를 나타내는 블록도.
도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 데이터 기입 동작 예를 나타내는 흐름도.
도 9는 도 8의 임계치 설정에 관한 임계치 분포를 설명하기 위한 도면.
도 10은 본 발명의 제3 실시예에 따른 반도체 기억 장치를 나타내는 블록도.
도 11은 감지 증폭기(46)의 블록 예를 나타내는 도면.
도 12a, 도 12b, 도 12c, 도 12d, 도 12e는 데이터 레지스터 R1, R2의 회로예를 나타내는 도면.
도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 도 13f, 도 13g, 도 13h, 도 13i, 도 13j, 도 13k는 데이터 레지스터 TR3의 회로예를 나타내는 도면.
도 14a, 도 14b, 도 14c, 도 14d, 도 14e, 도 14f는 회로(10)의 회로예를 나타내는 도면.
도 15a, 도 15b는 회로(10)의 논리를 나타내는 도면.
도 16은 본 발명의 제3 실시예에 따른 반도체 기억 장치의 데이터 반전 동작 예를 나타내는 흐름도.
도 17은 데이터 재생 가능한 데이터 레지스터 R1과 데이터 재생 가능한 데이터 레지스터 R2와의 데이터 교환 예를 나타내는 흐름도.
도 18은 본 발명의 제3 실시예의 데이터 판독 동작 예를 나타내는 흐름도.
도 19는 도 18의 임계치 설정을 설명하기 위한 도면.
도 20은 본 발명의 제3 실시예의 데이터 기입 동작 예를 나타내는 흐름도.
도 21은 도 20에서의 SE36의 흐름도.
도 22는 도 20에서의 SE37의 흐름도.
도 23은 도 20에서의 SE38의 흐름도.
도 24는 도 20에서의 SE39의 흐름도.
도 25는 도 20에서의 SE40의 흐름도.
도 26은 도 20에서의 SE41의 흐름도.
도 27은 도 20에서의 SE42의 흐름도.
도 28은 감지 증폭기(40)의 일 회로예를 나타내는 회로도.
도 29는 감지 증폭기(46)의 일 회로예를 나타내는 회로도.
도 30a, 도 30b는 임계치 설정의 변형예를 설명하기 위한 도면.
도 31a는 본 발명의 제1, 제2, 제3 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 등가 회로도.
도 31b는 본 발명의 제1, 제2, 제3 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 평면도.
도 32a는 도 31b에서의 32A-32A선을 따르는 단면도.
도 32b는 도 31b에서의 32B-32B선을 따르는 단면도.
도 33a, 도 33b는 본 발명의 제4 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 단면도.
도 34a는 본 발명의 제5 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 등가 회로도.
도 34b는 본 발명의 제5 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 평면도.
도 34c는 도 34b에서의 34C-34C선을 따르는 단면도.
도 34d는 도 34b에서의 34D-34D선을 따르는 단면도.
도 35a는 본 발명의 제6 실시예에 따른 반도체 기억 장치에 이용되는 메모리셀의 일례를 나타내는 등가 회로도
도 35b는 본 발명의 제6 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 평면도.
도 35c는 도 35b에서의 35C-35C선을 따르는 단면도.
도 35d는 도 35b에서의 35D-35D선을 따르는 단면도.
도 36a는 본 발명의 제7 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 등가 회로도.
도 36b는 본 발명의 제7 실시예에 따른 반도체 기억 장치에 이용되는 메모리 셀의 일례를 나타내는 평면도.
도 36c는 도 36b에서의 36C-36C선을 따르는 단면도.
도 36d는 도 36b에서의 36D-36D선을 따르는 단면도.
도 37은 종래의 반도체 기억 장치의 블록도.
도 38a는 NAND 셀을 나타내는 등가 회로도.
도 38b는 AND 셀을 나타내는 등가 회로도.
도 39는 종래의 셀 어레이 및 감지 증폭기 회로의 레이아웃도.
도 40은 종래의 문제가 발생하는 시퀀스를 설명하기 위한 도면.
도 41은 종래의 임계치 분포의 문제를 설명하기 위한 도면.
도 42는 종래의 문제가 발생하는 시퀀스를 설명하기 위한 도면.
도 43은 종래의 임계치 분포의 문제를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 데이터 제어선 드라이버
3 : 로우 디코더
40 : 제어 회로
42 : 기판 전위 제어 회로
45 : 데이터 입출력 버퍼
46 : 감지 증폭기/페이지 레지스터
48 : 어드레스 버퍼
본 발명의 제1 양태에 따른 반도체 기억 장치의 데이터 기입 방법은,
적어도 1개의 제1 메모리 셀을 갖고 데이터의 재기입이 가능한 제1 메모리 셀 블록과, 상기 제1 메모리 셀에 인접한 적어도 1개의 제2 메모리 셀을 갖고 데이터의 재기입이 가능한 제2 메모리 셀 블록을 포함하는 반도체 기억 장치의 데이터 기입 방법에 있어서,
상기 제1 메모리 셀로의 데이터 기입을 행하고,
상기 제1 메모리 셀로의 데이터 기입에 계속하여, 상기 제2 메모리 셀로의 데이터 기입을 행하고,
상기 제2 메모리 셀로의 데이터 기입을 행한 후에, 상기 제1 메모리 셀의 데이터 판정을 행하고,
상기 데이터 판정 결과, 상기 제1 메모리 셀의 데이터가 미달인 경우에, 상기 제1 메모리 셀로의 데이터 재기입을 행하는 것을 특징으로 한다.
본 발명의 제2 양태에 따른 반도체 기억 장치의 데이터 기입 방법은,
직렬 접속, 또는 병렬 접속되며, 서로 인접한 적어도 2개의 제1, 제2 메모리 셀을 갖고 데이터의 재기입이 가능한 메모리 셀 블록을 포함하는 반도체 기억 장치의 데이터 기입 방법에 있어서,
상기 제1 메모리 셀로의 데이터 기입을 행하고,
상기 제1 메모리 셀로의 데이터 기입에 계속하여, 상기 제2 메모리 셀로의 데이터 기입을 행하고,
상기 제2 메모리 셀로의 데이터 기입을 행한 후에, 상기 제1 메모리 셀의 데이터 판정을 행하고,
상기 데이터 판정 결과, 상기 제1 메모리 셀의 데이터가 미달인 경우에, 상기 제1 메모리 셀로의 데이터 재기입을 행하는 것을 특징으로 한다.
본 발명의 제3 양태에 따른 반도체 집적 회로 장치는,
적어도 1개의 제1 메모리 셀을 갖고 데이터의 재기입이 가능한 제1 메모리 셀 블록과,
상기 제1 메모리 셀에 인접한 적어도 1개의 제2 메모리 셀을 갖고 데이터의 재기입이 가능한 제2 메모리 셀 블록과,
상기 제1 메모리 셀 블록에 직접, 또는 상기 제1 메모리 셀 블록을 선택하는 선택 엘리먼트를 통해 전기적으로 접속되어 있는 제1 데이터 전송선과,
상기 제2 메모리 셀 블록에 직접, 또는 상기 제2 메모리 셀 블록을 선택하는 선택 엘리먼트를 통해 전기적으로 접속되어 있는 제2 데이터 전송선과,
상기 제1 데이터 전송선 및 상기 제2 데이터 전송선 중 어느 하나를 충전하는 충전 회로와,
적어도 2개의 전압에서 안정점을 갖는 제1 데이터 유지 회로와,
상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제2 데이터 유지 회로와,
상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제3 데이터 유지 회로와,
상기 제3 데이터 유지 회로에 유지된 데이터에 기초하여 제1 전압 노드를 충전 또는 방전시키는 충전 및 방전 회로와,
상기 제1 전압 노드를 상기 제1, 제2 데이터 전송선 중 어느 하나에 전기적으로 접속하는 제1 접속 회로와,
적어도 2개의 전압에서 안정점을 갖는 제4 데이터 유지 회로, 및
상기 제4 데이터 유지 회로를 상기 제1 전압 노드에 전기적으로 접속하는 제2 접속 회로
를 포함하는 것을 특징으로 한다.
본 발명의 제4 양태에 따른 반도체 집적 회로 장치는,
직렬 접속, 또는 병렬 접속되며, 상호 인접한 적어도 2개의 제1, 제2 메모리 셀을 갖고 데이터의 재기입이 가능한 메모리 셀 블록과,
상기 메모리 셀 블록에 직접, 또는 상기 메모리 셀 블록을 선택하는 선택 엘리먼트를 통해 전기적으로 접속되어 있는 데이터 전송선과,
상기 데이터 전송선을 충전하는 충전 회로와,
적어도 2개의 전압에서 안정점을 갖는 제1 데이터 유지 회로와,
상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제2 데이터 유지 회로와,
상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제3 데이터 유지 회로와,
상기 제3 데이터 유지 회로에 유지된 데이터에 기초하여 제1 전압 노드를 충전 또는 방전시키는 충전 및 방전 회로와,
상기 제1 전압 노드를 상기 데이터 전송선에 전기적으로 접속하는 제1 접속 회로와,
적어도 2개의 전압에서 안정점을 갖는 제4 데이터 유지 회로, 및
상기 제4 데이터 유지 회로를 상기 제1 전압 노드에 전기적으로 접속하는 제2 접속 회로
를 포함하는 것을 특징으로 한다.
본 발명의 제5 양태에 따른 반도체 집적 회로 장치는,
데이터 전송선과 직교하는 방향으로 상호 배치되며, 직렬 접속, 또는 병렬접속된 복수의 메모리 셀을 갖고 데이터의 재기입이 가능한 제1, 제2 메모리 셀 블록 및 상기 데이터 전송선과 직교하는 방향으로 형성되며, 상기 제1, 제2 메모리 셀 블록에서 병렬로 접속되는 데이터 선택선을 포함하는 제1 메모리 셀 어레이와,
상기 제1 메모리 셀 어레이에 대하여 상기 데이터 전송선과 직교하는 방향으로 배치되며, 직렬 접속, 또는 병렬 접속된 복수의 메모리 셀을 갖고 데이터의 재기입이 가능한 제3, 제4 메모리 셀 블록을 포함하고, 데이터 선택선을 상기 제1 메모리 셀 어레이의 데이터 선택선과 공유하는 제2 메모리 셀 어레이를 포함하고,
상기 제1 메모리 셀 어레이의 메모리 셀은 3치 이상의 데이터를 논리 값으로서 기억하고,
상기 제2 메모리 셀 어레이의 메모리 셀은 2치의 데이터를 논리 값으로서 기억하는 것을 특징으로 한다.
본 발명의 제6 양태에 따른 반도체 집적 회로 장치는,
데이터의 재기입이 가능한 복수의 제1 메모리 블록과,
데이터의 재기입이 가능한 복수의 제2 메모리 블록을 포함하고,
상기 복수의 제1 메모리 블록 및 상기 복수의 제2 메모리 블록으로부터 데이터를 소거하고, 상기 복수의 제1 메모리 블록에 데이터 기입을 행하여, 상기 복수의 제2 메모리 블록을 소거 상태를 유지한 채로 데이터 판독하면, 상기 복수의 제2 메모리 블록의 데이터는 상기 복수의 제1 메모리 블록의 데이터와 일치하는 것을 특징으로 한다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(제1 실시예)
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 블록도 및 셀 어레이 및 감지 증폭기 회로의 레이아웃도를 나타낸다. 또, 이하의 설명에서는, 도 37 내지 도 43과 동일한 부분에는 동일한 참조 부호를 붙이고, 중복 설명은 생략한다. 또한, 도 2에서는 도면를 알기 쉽게 하기 위해, 지면 좌우 방향에 메모리 셀 어레이(1) 및 기입 순위 기억 메모리 셀 어레이(7)의 셀 블록(49, 49')에서 공유된 메모리 셀의 제어 게이트 WL0∼WL15, SSL, GSL은 생략한다.
메모리 셀 어레이(1)는, 도 2에 도시한 바와 같이, 불휘발성 메모리 셀을 직렬, 또는 병렬 접속한 메모리 셀 블록(49, 49')을 배열하여 구성된다. 이 셀 어레이(1)의 데이터 전송선의 데이터를 감지하거나, 혹은 기입 데이터를 유지하기 위해 감지 증폭기 회로(46)가 설치되어 있다. 이 감지 증폭기 회로(46)는 데이터 레지스터를 겸하고 있고, 예를 들면 플립플롭 회로를 주체로 하여 구성된다. 또한, 감지 증폭기 회로(46)는 데이터 입출력 버퍼(45)에 접속되어 있다. 이들 접속은 어드레스 버퍼(47)로부터 어드레스 신호를 받은 컬럼 디코더(48)의 출력에 의해 제어되고, 데이터 입출력 I/O에 공급된 데이터를 셀 어레이(1)에 기입하고, 데이터를 I/O에 판독할 수 있게 되어 있다. 셀 어레이(1)에 대하여 메모리 셀의 선택을 행하기 위해, 구체적으로는, 데이터 제어 게이트 WL0∼WL15 및 블록 선택 게이트 SSL, GSL의 제어를 행하기 위해, 로우 디코더(3)가 설치되어 있다.
또한, 도 1에 도시한 바와 같이, 기판 전위 제어 회로(42)는 셀 어레이(1)가 형성되는 p형 웰(23)(도 32 등 참조)의 전위를 제어하기 위해 설치되어 있고, 특히소거 시에 10V 이상의 소거 전압으로 승압되도록 형성되는 것이 바람직하다. 또한, 셀 어레이(1)의 선택된 메모리 셀에 데이터 기입을 행할 때에, 전원 전압보다 승압된 기입 전압 Vpgm을 발생시키기 위한 회로(41a)가 형성되어 있다. 이 Vpgm 발생 회로(41a)와는 별도로, 데이터 기입 시에 비선택의 메모리 셀에 공급되는 기입용 중간 전압 Vpass를 발생시키기 위한 회로(41b), 데이터 판독 시에 비선택의 메모리 셀에 공급되는 판독용 전압 Vread 발생 회로(41c), 선택 셀의 임계치 판정 전압을 공급하는 회로 Vref 발생 회로1(41d) 및 Vref 발생 회로2(41e)가 설치되어 있다. 이들은 기입, 소거 및 판독의 각 상태에서, 필요한 전압 출력이 데이터 제어선 드라이버(2)에 가해지도록, 제어 회로(40)에 의해 제어되고 있다. Vpgm으로서는 6V 이상 30V 이하의 전압이고, Vpass는 3V 이상 15V 이하의 전압이다. 또한, Vread로서는 1V 이상 9V 이하의 전압으로, NAND형 어레이인 경우, 기입 임계치 상한보다 1V 정도 높은 전압이, 판독 전류를 충분히 확보하여 리드 디스터브(Read disturb)를 저하시키는 데에는 바람직하다. 또한, Vref 발생 회로1(41d) 및 Vref 발생 회로2(41e)로서는, 메모리 셀의 인접하는 각 임계치, 예를 들면 "10"과 "00"의 임계치 분포의 분리 임계치의 중간으로 설정한다. 또한, 데이터 제어선 드라이버(2)는, 로우 디코더(3)의 출력에 따라, 상기 전압 출력을 기입, 또는 판독이 필요한 메모리 셀의 제어 게이트 WL0∼WL15, SSL, GSL에 인가하도록 하는 스위치 회로이다.
본 실시예에서는, Vref 발생 회로를 참조 부호(41d)와 참조 부호(41e)의 2개 설치하고 있고, 각각 인접하는 메모리 셀이 먼저 기입된 경우에, 참조 부호(41e)의출력이 참조 부호(41d)의 출력보다 ΔV만큼 높아지도록 설정된다. 이 ΔV로서는, 인접 셀에 기입을 행한 경우의 해당 셀의 임계치 상승량과 동일한 정도로 하는 것이 바람직하다.
또한, 본 실시예에서는, 데이터 제어선 드라이버(2)의 출력을 셀 어레이(1)와 공유하도록 기입 순위 기억 셀 어레이(7)가 형성되어 있다. 이에 따라, 각 데이터 전송선마다 인접하는 메모리 셀에서의 기입 순위를 기억할 수 있다.
또한, 기입 순위 기억 셀 어레이(7)는, 데이터 전송선 방향에 대해서는 각 블록(49)에 대하여 하나 형성되고, 각각이 데이터 전송선에 병렬로 접속되어 있다. 이 데이터 전송선은 기입 순위 평가 및 기억용의 감지 증폭기(46') 및 그 데이터 레지스터에 접속되고, 기입 순위 기억 셀 어레이(7)의 기입, 소거 및 판독의 전압 및 신호의 입출력을 행하고 있다.
또한, 기입 순위 평가 및 기억용의 감지 증폭기(46')의 수는 최저 분할 기입을 필요로 하는 블록 수 있으면 된다. 분할 블록에 대해서는, 도 1에서는 메모리 셀 어레이(1)를 점선으로 4개로 분할하여 나타내고 있다. 여기서는 4개의 분할 블록을 가정하였지만, 물론 분할 블록 수는 자연 수이면 되고, 2m(m=0, 1, 2, …)개로 되는 것이 어드레스 디코드 상 바람직하다. 여기서, 분할 블록 수를 2m으로 하여 (2m+m+1)개 이상의 감지 증폭기(46')를 준비하면, 예를 들면 허밍 부호를 이용하여, 기입 순위 기억 셀 어레이(7)의 비트 오류를 1비트 정정할 수 있어 바람직하다. 이하에서는, 기입 순위 기억 셀 어레이(7)에 포함되는 감지 증폭기 수를 j로 한다.
또한, 감지 증폭기(46')의 입출력은, 셀의 기입 순위 정보에 따라 판독이나 기입을 제어하는 제어 논리(40)에 접속되어 있다. 또한, 셀의 기입 순위 정보에 따라 셀의 물리 어드레스와 논리 어드레스와의 맵핑을 행하는 어드레스를 adda로 하고, 이것이 제어 논리(40)의 입력으로 되어 있다. 또한, 이 제어 논리(40)의 출력은, 분할 페이지의 위치 정보에 따라 소거 검증하는 위치를 제어하는 소거 검증 제어 회로(4)에 접속되어 있다. 또한, 이 소거 검증 제어 회로(4)의 출력은, 분할 페이지 감지 증폭기 선택 신호로서, 각 분할 페이지로 분할된 컬럼 디코더(48)에 접속되어 있다. 또한, 도면에서는 단순화를 위해 도시하고 있지 않지만, 제어 회로(40)로부터 감지 증폭기의 동작을 제어하는 제어 신호나 sel1, sel2 제어 신호가 접속되어 있다.
다음으로, 제1 실시예에 이용되는 메모리 셀 구조에 대하여 설명한다. 또, 이하에 설명하는 메모리 셀 구조는 후술하는 제2, 제3 실시예에서도 이용할 수 있다.
도 31a 및 도 31b는, 각각, NAND 셀 블록(49)의 등가 회로 및 평면도이다. 또, 이하에서는 NAND 셀 블록(49')의 구조는 NAND 셀 블록(49)과 동일하기 때문에, 참조 부호(49)로 대표시키는 것으로 한다.
도 31b에서는, 도 31a에 도시한 셀 블록을 3개 병렬한 구조를 나타내고 있다. 특히 도 31b에서는, 셀 구조를 알기 쉽게 하기 위해, 제어 게이트 전극(27)보다 아래의 구조만을 나타내고 있다.
도 31a에서는, 전하 축적 전극(26)을 갖는 MOS 트랜지스터로 이루어진 불휘발성 메모리 셀 M0∼M15가 직렬로 접속되고, 일단이 선택 트랜지스터 S1을 통해 BL이라는 데이터 전송선에 접속되어 있다. 또한, 다른 일단은 선택 트랜지스터 S2를 통해 SL이라는 공통 소스선에 접속되어 있다. 또한, 각각의 트랜지스터는 동일한 p형 웰(23) 상에 형성되어 있다. 또한, 각각의 메모리 셀 M0∼M15의 제어 전극은 WL0∼WL15라는 데이터 선택선에 접속되어 있다. 또한, 데이터 전송선을 따른 복수의 메모리 셀 블록으로부터 하나의 메모리 셀 블록을 선택하여 데이터 전송선에 접속하기 때문에, 선택 트랜지스터 S1의 제어 전극은 블록 선택선 SSL에 접속되어 있다. 또한, 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속되어 있고, 소위 NAND형 메모리 셀 블록(49)(점선의 영역)을 형성하고 있다. 여기서, 본 실시예에서는, 선택 게이트의 제어 배선 SSL 및 GSL이 메모리 셀의 제어 배선 WL0∼WL15의 전하 축적층(26)과 동일한 층의 도전체에 의해, 지면 좌우 방향으로 인접하는 셀에서 접속되어 형성되어 있다. 여기서, 셀 블록(49)에는 SSL 및 GSL의 블록 선택선은 적어도 1개 이상 있으면 되고, 데이터 선택선 W0∼WL15와 동일 방향으로 형성되는 것이 고밀도화에는 바람직하다. 본 실시예에서는 셀 블록(49)에 16=24개의 메모리 셀이 접속되어 있는 예를 나타냈지만, 데이터 전송선 및 데이터 선택선에 접속하는 메모리 셀의 수는 복수이면 되고, 2n개(n은 양의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
도 32a는 도 31b에서의 A-A선을 따르는 단면도로, 메모리 셀부 단면도에 상당한다. 또한, 도 32b는 도 31b에서의 B-B선을 따르는 단면도이다.
도 31b, 도 32a 및 도 32b에서, 예를 들면 붕소 불순물 온도가 1014㎝-3∼1019㎝-3사이인 p형 실리콘 영역(반도체 영역; 23) 상에, 예를 들면 3㎚∼15㎚의 두께로 이루어진 실리콘 산화막, 또는 옥시나이트라이드막(25, 25SSL, 25GSL)으로 형성된 터널 게이트 절연막을 통해, 예를 들면 인, 또는 비소를 1018㎝-3∼1021㎝-3첨가한 폴리실리콘으로 이루어진 전하 축적층(26, 26SSL, 26GSL)이 10㎚∼500㎚의 두께로 형성되어 있다. 이들은, 예를 들면 실리콘 산화막으로 이루어진 소자 분리 절연막(24)이 형성되어 있지 않은 영역 상에, p형 실리콘 영역(23)과 자기 정합적으로 형성되어 있다. 이것은, 예를 들면 p형 실리콘 영역(23)에 참조 부호(25, 26)를 전면 퇴적한 후, 패터닝하고, 또한, p형 실리콘 영역(23)을, 예를 들면 0.05㎛∼0.5㎛의 깊이로 에칭하고, 절연막(24)을 매립함으로써 형성할 수 있다. 이와 같이 참조 부호(25, 26)를 단차가 없는 평면에 전면 형성할 수 있기 때문에, 보다 균일성이 향상된 특성을 갖춘 성막을 행할 수 있다.
게다가, 예를 들면 두께 5㎚∼30㎚ 사이의 실리콘 산화막, 또는 옥시나이트 라이트막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어진 블록 절연막(50, 50SSL, 50GSL)을 통해, 예를 들면 인, 비소, 또는 붕소를 1017㎝-3내지 1021㎝-3정도로 불순물 첨가한 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 NiSi, MoSi, TiSi, CoSi와 폴리실리콘의 스택 구조로 이루어진 제어 게이트(27)가 10㎚∼500㎚의 두께로 형성되어 있다. 이 제어 게이트(27)는, 도 31b에서 인접하는 메모리 셀 블록에서 접속되도록, 지면 좌우 방향으로 블록 경계까지 형성되어 있고, 데이터 선택선 WL0∼WL15를 형성하고 있다. 또, p형 실리콘 영역(23)은 n형 실리콘 영역(22)에 의해 p형 실리콘 기판(21)과 독립적으로 전압을 인가할 수 있도록 되어 있는 것이, 소거 시의 승압 회로 부하를 감소시켜 소비 전력을 억제하기 위해서는 바람직하다. 또한, 기입 시는 FN 터널 전류를 이용할 수 있고, 열 전자 전류에 의한 기입보다 고효율적으로 소비 전력을 억제할 수 있다. 본 실시예의 게이트 형상에서는, p형 실리콘 영역(23)의 측벽이 절연막(24)으로 피복되어 있기 때문에, 이 측벽이 부유 게이트 전극(26)을 형성하기 전의 에칭에 의해 노출되지 않고, 게이트 전극(26)이 p형 실리콘 영역(23)보다 아래에 오는 것을 방지할 수 있다. 따라서, p형 실리콘 영역(23)과 절연막(24)과의 경계에서의, 게이트 전계 집중이나 임계치가 저하된 기생 트랜지스터가 잘 발생하지 않는다. 또한, 전계 집중에 기인하는 기입 임계치의 저하 현상, 소위, 사이드워크 현상이 잘 생기기 않기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수 있다.
도 32b에 도시한 바와 같이, 이들 게이트 전극의 양측에는, 예를 들면 5㎚∼200㎚의 두께의 실리콘 질화막, 또는 실리콘 산화막으로 이루어진 측벽 절연막(43)을 사이에 두고 소스, 또는 드레인 전극으로 되는 n형 확산층(28)이 형성되어 있다. 이들 확산층(28), 전하 축적층(26) 및 제어 게이트(27)에 의해, 전하 축적층(20)에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 셀이 형성되어 있고, 그 게이트 길이는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 소스, 또는 드레인 전극으로 되는 n형 확산층(28)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3이 되도록, 깊이 10㎚∼500㎚ 사이에서 형성되어 있다. 또한, 이들 n형 확산층(28)은 인접하는 메모리 셀끼리에서 공유되며, NAND 접속이 실현되어 있다.
또한, 도면에서, 참조 부호(26SSL), 또한 참조 부호(26GSL)는 각각 SSL 및 GSL에 상당하는 블록 선택선에 접속된 게이트 전극으로, 상기 부유 게이트형 EEPROM의 부유 게이트 전극과 동일한 층에서 형성되어 있다. 게이트 전극(26SSL, 26GSL)의 게이트 길이는 메모리 셀의 게이트 전극의 게이트 길이보다 길고, 예를 들면 1㎛ 이하 0.02㎛ 이상으로 함으로써, 블록 선택 시와 비선택 시의 온 오프비를 크게 확보할 수 있고, 오기입이나 오판독을 방지할 수 있다.
또한, 참조 부호(27SSL)의 한쪽 편측에 형성된 소스, 또는 드레인 전극으로 되는 n형 확산층(28d)은, 예를 들면 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 또는 알루미늄으로 이루어진 데이터 전송선(36; BL)과 컨택트(31d)를 통해 접속되어 있다. 여기서, 데이터 전송선(36; BL)은 인접하는 메모리 셀 블록에서 접속되도록, 도 31b에서, 지면 상하 방향으로 블록 경계까지 형성되어 있다. 한편, 참조 부호(27GSL)의 한쪽 편측에 형성된 소스, 또는 드레인 전극으로 되는 n형 확산층(28s)은 컨택트(31s)를 통해 소스선으로 되는 SL과 접속되어 있다. 이 소스선 SL은 인접하는 메모리 셀 블록에서 접속되도록, 도 31b에서, 지면 좌우 방향으로 블록 경계까지 형성되어 있다. 물론, n형 확산층(28s)을 지면 좌우 방향으로 블록 경계까지 형성함으로써, 소스선으로 해도 된다. 이들 BL 컨택트 및 SL 컨택트로서는, 예를 들면 n형, 또는 p형으로 도핑된 폴리실리콘이나 텅스텐 및 텅스텐 실리사이드, Al, TiN, Ti 등의 도전물이 이용되고, 이들 도전물이 컨택트홀에 충전되어 도전체 영역으로 되어 있다. 또한, 이들 SL 및 BL과, 상기 트랜지스터 사이에는, 예를 들면 SiO2나 SiN으로 이루어진 층간 절연막(28)에 의해 충전되어 있다. 또한, 이 BL 상부에는, 예를 들면 SiO2, SiN, 또는 폴리이미드로 이루어진 절연막 보호층(37)이나, 도면에는 도시하고 있지 않지만, 예를 들면 W, Al이나 Cu로 이루어진 상부 배선이 형성되어 있다.
다음으로, 도 2는 감지 증폭기 회로까지 포함한 메모리 셀 어레이(1) 및 감지 증폭기(46) 및 메모리 셀 어레이(7) 및 감지 증폭기(46')의 레이아웃 예를 나타낸다. 도 2에서는, 도면을 보기 쉽게 하기 위해, 데이터 선택선 WL0∼WL15 및 블록 선택선 SSL, GSL은 생략하고 있지만, 이들은 지면 좌우 방향의 메모리 셀 블록(49, 49')에서 공유되어 있다.
도 2에서, BL1x, BL2x(x=a, b, c, …, k)는 데이터 전송선을 나타내고, 동 도면에 도시한 메모리 셀 블록(49, 49')이 각각 접속되며, Q1x및 Q2x를 통해 하나의 감지 증폭기 x에 접속되어 있다. 또, 첨자 a, b, …, k는 복수의 레이아웃을 나타내기 위해 편의적으로 붙인 인덱스(index)이고, 인덱스의 총수는 복수이기만 하면 상관없다. 도 2에서는, 데이터 전송선 방향 및 데이터 선택선 방향으로 2개씩 배치된 구조를 나타냈지만, 데이터 선택선 방향으로 인접하는 메모리 셀의 용량 결합의 영향을 방지하기 위해서는 복수이면 되고, 2i개(i는 양의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다. 또한, 감지 증폭기에서는 메모리 셀 하나보다 큰 트랜지스터를 필요로 하기 때문에, 하나의 감지 증폭기(40)를 복수의 데이터 전송선에서 공유하고, 감지 증폭기가 차지하는 면적을 축소하고 있다. 또, 도 2에서는, 감지 증폭기에 접속되는 데이터 전송선 BL은 각각 2개 있는 경우를 나타냈지만, 예를 들면 1개나 4개라도 무방하고, 2n개(n은 자연수)인 것이 어드레스 디코드 회로를 간략화할 수 있어 바람직하다.
특히, 2개의 경우에는, 임의의 데이터 메모리 셀에 열 방향으로 양측에 인접하는 2개의 셀은 동시에 데이터의 판독이 가능한 셀로 된다. 따라서, 열 방향으로 인접하는 셀의 임계치의 영향을 감소시키기 위한 인접 데이터 판독을 한번에 행할 수 있기 때문에, 데이터 판독 시간을 단축하고, 인접 데이터 버퍼의 수를 감소시킬 수 있어, 회로를 간략화할 수 있다.
또한, 데이터 전송선 방향으로 인접하는 메모리 셀의 용량 결합의 영향을 방지하기 위해서는, 하나의 데이터 전송선에 하나의 감지 증폭기(46)를 접속하는 구성이라도 상관없다. 또한, 감지 증폭기(46)는 메모리 셀의 데이터를 판독하기 위한 것으로, 또한 메모리 셀로의 기입 데이터를 일시 유지하는 데이터 레지스터를겸하고 있다. 또한, 이 감지 증폭기(46)는 기입 및 판독 데이터를 데이터 입출력 버퍼(45)와 접속하는 데이터선 I/O 및 I/OB와 Qxa및 Qxb(x=a, b, c, …, k)를 통해 각각 공통 접속되어 있다. 여기서, I/O 및 I/OB는 I/O 및 I/OB의 전압 변동에 의한 데이터 전송선으로의 용량 결합 노이즈를 감소시키기 위해서는, 셀이 열 방향으로 형성되는 것이 바람직하고, 배선 면적을 축소할 수 있다.
또한, 도 2에서, BL1xd, BL2xd(x=a, b, c, …, j)는 셀의 기입 순위를 기억하는 메모리 셀에 접속된 데이터 전송선을 나타내고 있다. 여기서, 셀의 기입 순위를 기억하는 메모리 셀 어레이(7)에 속하는 셀 블록(49, 49')은 메모리 셀 어레이(1)에 속하는 셀 블록(49, 49')과 동일한 구조로 형성할 수 있다. 여기서, 메모리 셀 어레이(7)에 포함되는 셀 블록(49, 49')은, 메모리 셀 어레이(1)의 메모리 셀 블록(49, 49')과 동일한 p형 실리콘 영역(p형 웰; 23) 상에 형성되는 것이, 소거 및 기입 전압을, 메모리 셀 어레이(1)에 포함되는 메모리 셀과 메모리 셀 어레이(7)에 포함되는 메모리 셀에서 일치시킬 수 있기 때문에, 특성 변동을 저감시키는 데 바람직하다.
또한, 감지 증폭기(46')는 기입 순위 기억용 메모리 셀의 데이터를 판독하기 위한 것으로, 메모리 셀로의 기입 데이터를 일시 유지하는 데이터 레지스터를 겸하고 있다. 또한, 이 감지 증폭기(46')는 기입 및 판독 데이터를 제어 회로(40)와 접속하는 데이터선 I/O' 및 I/OB'와 Qxda및 Qxdb(x= a, b, c, …, j)를 통해 각각 공통 접속되어 있다. 또한, Q1xd및 Q1x의 게이트 전극은 도 2의 지면 좌우 방향에 공통으로 제어선 sel1에 접속되고, Q2xd및 Q2x의 게이트 전극은 도 2의 지면 좌우 방향에 공통으로 제어선 sel2에 접속되어 있다. 이에 따라, 데이터 선택선의 제어를 sel1 및 sel2를 이용하여 작은 배선 면적으로 행할 수 있다.
본 발명에서는, 셀의 기입 순위를 기억하는 메모리 셀(7)을 형성하지 않은 종래예에 비해, 도 2의 셀 어레이 부분(1)에서는 데이터 전송선 방향은 증대시키지 않고서, 회로 면적을 작게 유지할 수 있다. 또한, 도 2에서, 감지 증폭기 제어 신호는 참조 부호(46)과 참조 부호(46')에서 공유 가능하고, 동일한 데이터 선택선에 접속된 메모리 셀에 대하여 기입 순위 기억 셀(7)과 데이터 기억 셀(1)을 동시에 프로그램, 소거 및 판독되는 구조로 할 수 있다. 이러한 구조로 함으로써, 기입 순위 기억 셀 영역(7)을 형성해도, 감지 증폭기와 메모리 셀 어레이 양방에서, 기입 순위 기억 셀을 설치하는 것에 의한 신호선 수의 증대를 대폭 감소시킬 수 있다. 도 2의 회로에서, 외부까지 형성되어 종래예보다 증가되는 배선은 최저 분할 블록 수 필요한 Qxda구동선 및 I/O', I/OB'선의 겨우 (분할 블록 수+2)개이고, 종래예의 BL과 동일한 배선층을 배선에 이용하면, 종래예에 비해 배선층의 증가없이 용이하게 레이아웃할 수 있다. 또한, 기입 순위 기억 셀 영역(7)과 메모리 셀 어레이(1) 사이에 웰 분리는 필요없어서, 이 간격도 작게 유지할 수 있다.
여기서, 감지 증폭기와 데이터 레지스터(46, 46')에 대해서는, 본 실시예에 대해서는, 예를 들면 특개평7-182886호(U.S. Patent Number 5,452,249)에 의해 공지의 비트마다 검증 가능한 감지 증폭기 회로나, 후술한 제3 실시예에서 진술하는감지 증폭기 회로를 이용하면 되기 때문에 생략한다. 미국 특허 제5,452,249호의 전체 내용은 본 명세서에서 참조로서 고려된다.
다음으로, 본 실시예에서의 데이터 기입 동작을 도 3 및 도 4를 이용하여 설명한다. 또, 이하에서는, 2치의 상태에 대해서는 "0"은 참조 부호(26)의 전하 축적층에 캐리어, 예를 들면 전자를 주입하고, 임계치를 상승시킨 상태를 나타내고, "1"은 참조 부호(26)의 부유 게이트 전극에 캐리어를 주입하지 않고서 임계치가 저하된 그대로의 상태를 나타내는 것으로 한다. 또한, 이하에서는 4치의 상태에 대해서는, 소거 상태를 "11", 기입 상태에서 임계치가 낮은 쪽으로부터 "10", "00", "01"이 되도록 한다. 이와 같이 소위 그레이 코드로 함으로써, 임계치가 인접하는 분포에서 오판독이 발생해도, 2비트의 오류가 발생하지 않아 데이터 오류 확률을 줄일 수 있다.
여기서, 기입을 행하는 메모리 셀 블록은, 이미, 예를 들면 전기 축적층(26)의 전자를 방전하는 공지의 방법에 의해 데이터가 소거되어 있는 것으로 하고, "1" 상태, 또는 "11" 상태로 되어 있는 것으로 한다. 또한, 감지 증폭기(46, 46') 내의 데이터 레지스터의 초기 값은 데이터 소거 상태로 되어 있는 것으로 한다. 전압의 반전을 적절하게 이용함으로써, "1" 및 "0"의 조건을 용이하게 반전시킬 수 있는 것은 분명할 것이다.
또, 메모리 셀로서는, 도 38의 부호를 이용하여 설명하는 것으로 한다. 여기서, 설명을 알기 쉽게 하기 위해, 예를 들면 BL2a에 접속된 메모리 셀 M1'에 4치의 데이터를 기입하는 경우를 생각한다. 또한. 도 3 및 도 4의 해당하는 선 기입 플래그는 2치로 충분하고, M1'과 동일 페이지의 선 기입 플래그는 "00", 또는 "01" 상태가 인접하는 셀 M1보다 M1'이 먼저 데이터가 기입된 것을 나타내고, "11" 상태가 그 이외인 경우를 나타내는 것으로 한다. 한편, M1과 동일 페이지의 선 기입 플래그는 "00", 또는 "01" 상태가 인접하는 셀 M1'보다 M1이 먼저 데이터가 기입된 것을 나타내며, "11" 상태가 그 이외의 경우를 나타내는 것으로 한다.
우선, BL2a에 인접하는 데이터 전송선 BL1a의 메모리 셀 M1의 데이터를 감지 증폭기(46) 내의 데이터 레지스터에 판독해 낸다. 여기서, M1은 M1'에 인접하여 형성되며, 동일 분할 블록에 속하는 메모리 셀로, 이 동작에서 BL1x(x=a, b, …, k)의 메모리 셀의 데이터도 동시에 판독된다. 이 때, 동시에, BL1xd(x=a, b, …, j)에 접속된 기입 순위 기억 셀의 데이터를 감지 증폭기(46') 내의 데이터 레지스터에 판독해 낸다(SE6). 이 때, 판독 데이터 판정 임계치로서는, 예를 들면 "11" 임계치의 상한보다 높고, "01" 임계치의 하한보다 낮은 임계치이면 되지만, "00" 상태 임계치의 하한과 "10" 상태 임계치의 상한의 약 절반의 임계치로 하는 것이 가장 마진을 확보하기 쉽기 때문에 바람직하다. 이 판독 동작에 의해, 기입 순위 기억 셀이 기입 상태, 즉, "00", 또는 "01" 상태인지의 여부를 참조 부호(46') 내의 데이터 레지스터에 기억시킬 수 있다.
계속해서, 참조 부호(46')의 데이터를 제어 회로(40)에서 판정함으로써, 기입 순위 기억 셀이 "00", 또는 "01" 상태인지의 여부를 판정한다(SE7). 기입 순위기억 셀이 "11" 상태인 경우, 인접한 M1에는 기입되어 있지 않은 상태이기 때문에, 그대로 M1'에 기입 동작을 행한다. 즉, 참조 부호(46)의 페이지 레지스터를 소거 상태의 초기 값으로 한 후, 기입 데이터를 외부 I/O로부터 목적 분할 페이지 레지스터(46)로 전송하고(SE11'), 또한, 선 기입 플래그를 "01", 또는 "00", 즉, 기입 상태로 하여 제어 회로(40)로부터 감지 증폭기(46') 내의 데이터 레지스터로 전송한다.
이 후, M1'을 포함하는 셀에 대하여 검증 판독(SE8)을 행하여, M1'과 동일한 페이지에 속하는 선 기입 플래그에 대하여 소거 비트에만 동시에 추가 기입을 행한다(SE12', SE13). SE8은 이미 기입된 선 기입 플래그에 재차 기입을 행하여 지나치게 기입 임계치가 상승되지 않도록 하고, 터널 절연막(25)의 기입 스트레스 인가를 감소시키기 위한 시퀀스이다.
SE7에서, 기입 순위 기억 셀이 "0" 상태인 경우, 인접한 M1에는 먼저 기입되어 있는 상태로 되어 있다. 이 경우, SE6에 의해 판독된 1페이지분의 데이터를, 예를 들면 데이터 입출력 버퍼(45)를 통해 일시 기억 장치로 대피시킨 후(SE10), 참조 부호(46)의 페이지 레지스터를 소거 상태의 초기 값으로 한 후, 기입 데이터를 외부 I/O로부터 목적 분할 페이지 레지스터(46)로 전송하고(SE11), 또한, 선 기입 플래그를 "11", 즉, 비기입 상태로 하여 제어 회로(40)로부터 참조 부호(46') 내의 데이터 레지스터로 전송한다. M1'과 동일한 페이지에 속하는 선 기입 플래그에 대하여, 동시에 추가 기입을 행한다(SE12). 여기서, 도 4에 기입 데이터가 4치의 임계치인 경우의 M1의 임계치 분포를 나타낸다. SE12의 시퀀스 전에는 도 4에서의 파선으로 도시한 바와 같은 임계치 분포로 되어 있지만, 종래예에서 설명한 바와 같이 SE12 이후에는 용량 결합에 의해 임계치가 일부 상승하고, 도 4에서의 실선으로 도시한 바와 같이, 분포 폭이 넓어진 임계치 분포로 된다. 본 실시예에서는, 이 후, 예를 들면 데이터 입출력 버퍼(45)를 통해 일시 기억 장치로부터 SE10에서 대피한 1페이지분의 M1을 포함하는 데이터를 전송하고(SE14), 또한, 선 기입 플래그를 "11", 즉, 비기입 상태로 하여, 제어 회로(40)로부터 참조 부호(46') 내의 데이터 레지스터로 전송한다. 또한, M1의 데이터를 추가 검증 기입함으로써, 도 4에서의 일점 쇄선으로 도시한 바와 같이, 임계치의 분포 폭의 최대 값을 거의 일정한 상태로 하여 최저 값을 상승시키고, 분포 폭을 작게 한다(SE15). 이에 따라, 기입 상태의 임계치의 분포의 분리 폭을 증가시킬 수 있고, 판독 판정 임계치를 선 기입 플래그에 따라 변화시키면, 임계치의 전압 마진을 확보할 수 있다. 여기서, SE12 시퀀스에 의한 셀의 임계치 변화량은 "11" 상태로부터 "01" 상태까지 변화된다. 특히 소거 "11" 상태에 대해서는 플러스의 임계치를 측정하는 감지 증폭기에서 마이너스측의 임계치의 판정은 동작점이 변화되어 측정이 곤란하기 때문에, 2V 이상으로 확대되게 된다. 따라서, "11" 상태로부터 "01" 상태까지의 임계치 변화량은 4V 이상으로 매우 크지만, 이에 비해 SE15 시퀀스에 의한 셀의 임계치 변화량은 기입 임계치 분포 폭 정도(<0.5V)로 작기 때문에, SE15에 의한 M1'의 임계치 상승의 영향은 종래예의 0.5V/4V∼0.125배 이하로 충분히 작게 억제할 수 있다.
물론, 여기서 설명한 일시 기억 장치는 감지 증폭기(46) 내에 형성된 데이터레지스터라도 무방하고, 그 쪽이 데이터 전송에 걸리는 시간이나, 데이터선 I/O의 구동에 필요한 소비 전력을 삭감할 수 있다.
다음으로, 본 실시예에서의 데이터 판독 동작을 도 5 및 도 6을 이용하여 설명한다.
여기서, 설명을 알기 쉽게 하기 위해, 예를 들면 BL2a에 접속된 메모리 셀 M1'로부터 데이터를 판독하는 경우를 생각한다. 우선, BL2a에 인접하는 데이터 전송선 BL1a의 메모리 셀 M1의 데이터를 감지 증폭기(46) 내의 데이터 레지스터에 판독해 낸다. 여기서, M1은 M1'에 열 방향으로 인접하여 형성되고, 동일 분할 블록에 속하는 메모리 셀이다. 이 때, 동시에 BL1ad에 접속된 기입 순위 기억 셀의 데이터를 감지 증폭기(46') 내의 데이터 레지스터에 판독해 낸다(SE1). 이 때, 판독 데이터 판정 임계치로서는, 예를 들면 "11" 임계치의 상한보다 높고, "10" 임계치의 하한보다 낮은 임계치이면 된다. 이 판독 동작에 의해, M1이 먼저 기입되었는지를 참조 부호(46') 내의 데이터 레지스터에 기억하는, 분할 블록 내의 M1의 데이터가 전부 소거 상태인지를 조사할 수 있다.
계속해서, 참조 부호(46', 46)의 데이터를 제어 회로(40)에서 판정함으로써, M1이 M1'보다 먼저 기입되었는지를 판정한다(SE2). 기입 순위 기억 셀이 "00", 또는 "01"의 기입 상태인 경우, 또는 분할 블록 내의 M1의 데이터가 모든 비트 "11" 즉 소거 상태인 경우에는, M1' 기입 후 M1에는 기입되어 있지 않은 상태이기 때문에, 판독 판정 임계치를 제1 설정 값(SE4)으로 하여 M1'의 판독을 행한다(SE5).이 제1 판독 임계치는, 도 6에 도시한 바와 같이, 인접하는 셀이 소거 상태 "11"의 메모리 셀에서의 임계치 분포에서, 임계치 분리 폭에 판정 임계치가 들어가도록 하여, 임계치 분리 폭의 거의 중간으로 하는 것이 바람직하다. 한편, 기입 순위 기억 셀이 "11" 상태인 경우, 또한 분할 블록 내의 M1의 데이터 중 어느 하나의 비트가 소거 상태 "11"이 아닌 경우에는 M1' 기입 후 M1에 기입된 상태이기 때문에, 판독 판정 임계치를 제2 설정치(SE3)로 하여 M1'의 판독을 행한다(SE5). 이 제2 판독 임계치는, 도 6에 도시한 바와 같이, 인접하는 셀 M1'에 SE10∼SE15에 따라 추가 기입을 행한 후의 해당 메모리 셀 M1'에서의 임계치 분포를 가정하고, 임계치 분리 폭에 판정 임계치가 들어가도록 하여 임계치 분리 폭의 거의 중간으로 하는 것이 바람직하다. 도 6으로부터 분명해진 바와 같이, 제2 임계치는 제1 임계치보다 ΔV만큼 상승한다. 이 ΔV는 (인접하는 셀이 "01"인 경우의 임계치)-(인접하는 셀이 "11"인 경우의 임계치) 정도가 되도록 한다.
이상 판독 및 기입은, 인접하는 셀이 열 방향, 즉 M1'에 대하여 M1 셀뿐만 아니라, 인접하는 셀이 행 방향, 즉 M1'에 대하여 M0'이나 M2'가 되는 경우에도 물론 이용하는 수 있고, 상기 기입 시퀀스의 M1 부분을 M0' 또는 M2'로 대체하고, BL2x를 WL1, BL1x를 WL0, 또는 WL2로 대체하면 된다.
또, J. H. Chern 등의 논문 IEEE Electron Device Letters.13. No.1, pp.32-34(1992)에 의해, 소스 드레인 전극을 공유하며 그 방향으로 인접하는 전하 축적 층 간의 용량 C는, 전하 축적층의 두께를 T, 전하 축적층 간의 간격을 S, 전하 축적층의 소스/드레인 방향의 길이를 W로 하여, 터널 절연막의 두께가 전하 축적층 간의 간격보다 1/10 이하에서, 이하의 수학식에 비례하는 것이 공지이다.
상기 수학식은 T<0.5S인 경우에는, 전하 축적층의 전계는 소스/드레인층에서 종단되기 때문에 전하 축적층 간의 용량은 {T/(T+0.5S)}의 항만큼 작아지는 것을 나타내고 있다. 반대로, T>0.5S인 경우에는, 소스/드레인에 의한 전하 축적층으로부터의 전계 차폐 효과가 약해져 T<0.5S인 경우보다 전하 축적층 간의 용량이 갑자기 증가하고, 인접 셀 간의 임계치 변동이 증대된다. 즉, 본 발명에서는, 인접하는 메모리 셀이 소스 드레인 전극을 공유하고 있고, 그 전하 축적층의 간격 S는 전하 축적층의 두께 T의 2배 이하일 때에 특히 효과를 발휘한다.
본 실시예에 의해 얻어지는 이점 몇 개를 이하에 나타낸다.
① 본 실시예에서는, 인접하는 메모리 셀의 기입 데이터 전체에 대하여 검증 기입을 행하고 있다. 따라서, 인접한 메모리 셀의 기입 이후에도 임계치 분포 폭을 작게 유지할 수 있다.
② 블록 초기 소거 후에 메모리 셀을 소거할 필요가 없고, 기입만으로 임계치 분포를 작게 유지할 수 있다. 따라서, 플래시 메모리에서 웰의 전위가 0V로 회복되는 데 필요한 긴 소거 시간 이후의 회복 시간이 불필요하여, 고속으로 기입 동작을 행할 수 있다. 또한, 마이너스 전압을 게이트에 인가하는 회로도 불필요하기 때문에, 데이터 제어선 드라이버(2)의 회로와 웰 구조를 단순화할 수 있다. 특히,데이터 판독에 걸리는 시간(period)을 tR, 검증을 포함한 데이터 기입에 걸리는 시간을 tW로 하고, 데이터의 일시 기억 장치에 대한 전송에 걸리는 시간을 tt로 하면, 기입 상태 판정은 tW에 비해 아주 조금밖에 시간이 걸리지 않기 때문에, 기입에 최대 (tR+2×tW+2×tt)만큼의 시간으로 기입할 수 있다.
③ 후술하는 제2 실시예의 2페이지분과 비교하여, 일시 기억 장치는 1페이지분으로 되어, 보다 일시 기억 장치의 면적을 작게 하고, 또한 소비 전력을 줄일 수 있다.
④ 후술하는 제2 실시예의 소거를 행하는 경우에 비해, 기입을 행하지 않은 분할 페이지에는 소거 스트레스와 재기입 스트레스가 인가되지 않아 보다 신뢰성이 높은 메모리 셀을 실현할 수 있다.
⑤ 후술하는 제3 실시예에 비해, 1메모리 셀에 2치의 데이터를 기억하는 경우에 대해서도 이용할 수 있다.
⑥ 분할 블록에 대하여 각각 기입 순위 기억 셀이 설치되어 있기 때문에, 분할 블록마다 기입 순위를 임의로 정할 수 있어, 임계치의 보정을 행할 수 있다.
또한, 기입 순위 기억 메모리 셀 어레이(7)는 메모리 셀 어레이(1)의 데이터가 2치 이상의 다치를 갖는 경우라도 2치를 기억할 수 있으면 되고, 충분한 임계치 마진을 얻을 수 있어, 기입 순위 기억 메모리 셀 어레이(7)의 오판독 확률이나 데이터 파괴 확률을 감소시킬 수 있다.
(제2 실시예)
도 7은 본 발명의 제2 실시예의 블록도를 나타낸다.
본 실시예는 제1 실시예와 거의 동일하지만, 기입 순위 기억 메모리 셀 어레이(7), 감지 증폭기(46), Vref 회로(2)(41e)가 각각 형성되어 있지 않은 점 및 기입 시퀀스가 제1 실시예와 다르다. 또한, 본 실시예에서는 제1 실시예와 동일한 부분 및 동일한 전압 관계에 대해서는 동일한 참조 부호를 붙이고 자세한 설명은 생략한다.
도 7에서, 데이터 입출력 I/O선, 또는 I/OB가 제어 회로(40)에 접속되어 있다. 또한, 제어 회로(40)로부터는 기판 전압을 제어하는 회로로의 신호 출력이 접속되고, 후술하는 SE126에서 약한 소거를 행하는 타이밍을 제어하고 있다.
또, 이하에서, 트랜지스터의 온(ON) 상태란, 트랜지스터의 임계치보다 큰 전압을 게이트 전극에 가하여, MISFET의 소스 전극과 드레인 전극이 도통 상태로 되어있는 것을 나타내고, 트랜지스터의 오프(OFF) 상태란, 트랜지스터의 임계치보다 작은 전압을 게이트 전극에 가하여, MISFET의 소스 전극과 드레인 전극이 차단 상태로 되어 있는 것을 나타내고 있다. 또, 트랜지스터의 임계치는, 소스 전극과 드레인 전극에 흐르는 전류가, 예를 들면 40㎁×(채널 폭)/(게이트 길이)로 되는 값으로 되었을 때의 게이트 전압으로 한다. 또한, 본 실시예에서는 통상의 CMOS 논리 회로의 구성이 간단하기 때문에, 임계치가 플러스인 트랜지스터를 예로서 이용하여 설명하고, 특별히 언급하지 않은 경우에는, 예를 들면 0.5V∼15V의 범위의 Vcc로 되는 플러스의 전압을 제어 전압으로서 제공한 경우에, 논리는 "H"로 하고, 회로가 온 상태로 되며, 예를 들면 0V로 되는 전압 GND를 제어 전압으로서 제공한 경우에는, 논리는 "L"로 하고, 회로가 오프 상태로 되는 것으로 한다. 물론, 임계치가 마이너스인 트랜지스터를 이용해도, 게이트 전압의 가변 범위에 임계치가 포함되도록 하면 되는 것은 자명한 일일 것이다.
본 실시예는, 인접하는 셀을 기입한 이후의 임계치와, 인접하는 셀이 소거 상태인 임계치를 일치시킴으로써, 예를 들면 판독 판정 임계치를 통일한 것이다.
본 실시예에서의 데이터 기입 동작을 도 8 및 도 9를 이용하여 설명한다. 여기서, 기입을 행하는 메모리 셀 블록은, 이미, 예를 들면 전하 축적층(26)의 전자를 방전하는 공지의 방법에 의해 데이터 소거되어 있는 것으로 한다. 또한, 감지 증폭기(46, 46') 내의 데이터 레지스터의 초기 값은 데이터 소거 상태로 되어 있는 것으로 한다. 전압의 반전을 적절하게 이용함으로써, "1" 및 "0"의 조건을 용이하게 반전시킬 수 있는 것은 분명할 것이다.
또, 메모리 셀로서는, 도 38에서의 참조 부호를 이용하여 설명하는 것으로 한다. 여기서, 설명을 알기 쉽게 하기 위해, 예를 들면 BL2a에 접속된 메모리 셀 M1'에 4치의 데이터를 기입하는 경우를 생각한다.
우선, BL2a에 인접하는 데이터 전송선 BL1a의 메모리 셀 M1의 데이터를 감지 증폭기(46) 내의 데이터 레지스터에서 판독한다. 여기서, M1은 M1'에 인접하여 형성되며, 동일 분할 블록에 속하는 메모리 셀로, 이 동작에서 BL1x(x=a, b, …, k)의 메모리 셀의 데이터도 동시에 판독된다(SE120). 이 때, 판독 데이터 판정 임계치로서는, 예를 들면 "11" 임계치의 상한보다 높고, "10" 임계치의 하한보다 낮은 임계치이면 되지만, "11" 상태 임계치의 상한과 "10" 상태 임계치의 하한의 약 절반의 임계치로 하는 것이 가장 마진을 확보하기 쉽기 때문에 바람직하다. 이 판독 동작에 의해, 데이터 기억 셀이 기입 상태, 즉, "10", "00", 또는 "01" 상태인지의 여부를 참조 부호(46') 내의 데이터 레지스터에 기억할 수 있다.
계속해서, I/O를 예를 들면 Vcc로 프리차지한 후, 분할 페이지에 속하는 감지 증폭기(46)의 Qxa를 온 상태로 하고, I/O의 전압을 예를 들면 Vcc/2를 임계치 전압으로서 판정한다(SE121). 이 경우, 메모리 셀 어레이(1)의 분할 페이지에 속하는 모든 비트가 소거 상태 "11"인 경우에는, I/O의 출력은 "H", 즉, Vcc로 되고, 하나라도 기입 완료된 셀이 있는 경우에는, I/O의 출력은 "L" 상태로 되고, 하나 하나의 감지 증폭기의 상태를 조사하지 않아도 고속으로 판정할 수 있다.
계속해서, 분할 페이지에 속하는 모든 비트가 소거 상태인 경우에는, 인접한 M1에는 기입되어 있지 않은 상태이기 때문에, 그대로 M1'에 기입 동작을 행한다. 즉, 참조 부호(46)의 페이지 레지스터를 소거 상태의 초기 값으로 한 후, 기입 데이터를 외부 I/O보다 목적 분할 페이지 레지스터(46)로 전송하여(SE132) 기입을 행한다(SE133).
한편, 분할 페이지에 속하는 비트에서 기입 상태가 있는 경우에는 인접한 M1에는 먼저 기입되어 있는 상태로 되어 있다. 이 경우, M1이 속하는 1페이지분의 데이터를 판독하고(SE122), 예를 들면 데이터 기입 버퍼(45)를 통해 일시 기억 장치(1)로 대피시킨 후(SE123), 또한, M1'이 속하는 1페이지분의 데이터를 판독하고(SE124), 예를 들면 데이터 입출력 버퍼(45)를 통해 일시 기억 장치(2)로대피시킨다(SE125).
이 후, M1 및 M1'이 접속된 데이터 선택선의 메모리 셀을 전부 약하게 소거하여 임계치를 저하시키고(SE126), M1은 도 9의 일점 쇄선의 분포로부터 실선의 분포로 변화된다. 이 임계치 저하량은 인접 셀 기입에 의한 임계치 증대량의 최대 값보다 큰 값으로 한다. 또, SE126의 약하게 소거하는 방법으로서는, 예를 들면 M1 및 M1'이 접속된 데이터 선택선을 0V로 유지한 채로, 다른 데이터 선택선을 부유(floating)로 하고, 메모리 셀 어레이(1)가 형성되어 있는 웰을 5V로부터 20V로 10㎲로부터 1s 사이에서 승압함으로써 행할 수 있다.
다음으로, 해당하는 분할 페이지에 대하여 일시 기억 장치(2)의 데이터와 기입 데이터와의 논리곱을 취하여, 일시 기억 장치(2)에 저장한다(SE127). 이 때, 해당하지 않은 분할 페이지에 대해서는 일시 기억 장치(1)의 데이터를 그대로 이용한다.
계속해서, 데이터 입출력 버퍼(45)를 통해 일시 기억 장치(2)의 데이터를 감지 증폭기(46)의 데이터 레지스터로 전송한 후(SE128), M1'이 속하는 페이지 대하여 추가 기입을 행한다(SE129). 여기서, 도 9에 기입 데이터가 4치의 임계치인 경우의 M1의 임계치 분포를 나타낸다. SE129의 시퀀스 전에는, 도면의 실선의 임계치 분포로 되어 있지만, SE129 이후에는 용량 결합에 의해 임계치가 일부 상승하여, 도 9에서의 파선의 분포 폭이 확대된 임계치 분포로 된다. 본 실시예에서는, 이 후, 예를 들면 데이터 입력 버퍼(45)를 통해 일시 기억 장치(1)로부터 SE123에서 대피시킨 1페이지분의 M1을 포함하는 데이터를 전송하고(SE130), M1의 데이터를추가 검증 기입함으로써, 도 9에서의 일점 쇄선과 같이, 임계치의 분포 폭의 최대 값을 거의 일정하게 한 상태 그대로 최저 값을 상승시키고, 분포 폭을 작게 한다(SE131). 이상에 의해, 임계치 분포를 인접 메모리 셀의 소거 상태의 임계치와, 인접 메모리 셀을 기입한 이후의 임계치 분포를, 기입 임계치에 대해서는 거의 동일하게 할 수 있다.
이에 따라, 기입 상태의 임계치의 분포의 분리 폭을 증가시킬 수 있고, 판독 판정 임계치를 선 기입 플래그에 따라 변화시키면, 임계치의 전압 마진을 확보할 수 있다. 여기서, SE129 시퀀스에 의한 셀의 임계치 변화량은 "11" 상태로부터 "01" 상태까지 변화된다. 특히 소거 "11" 상태에 대해서는, 플러스의 임계치를 측정하는 감지 증폭기에서 마이너스측의 임계치의 판정은 동작점이 변화되어 측정이 곤란하기 때문에, 2V 이상으로 확대되게 된다. 따라서, "11" 상태로부터 "01" 상태까지의 임계치 변화량은 4V 이상으로 매우 크지만, 이에 비해 SE131 시퀀스에 의한 셀의 임계치 변화량은 기입 임계치 분포 폭 정도(<0.5V)로 작기 때문에, SE131에 의한 M1'의 임계치 상승의 영향은 종래예의 0.5V/4V∼0.125배 이하로 충분히 작게 억제할 수 있다.
물론, 여기서 도시한 일시 기억 장치(1, 2)는 반도체 기억 장치의 외부에 설치해도 되지만, I/O 감지 증폭기(46) 내에 형성한 데이터 레지스터라도 무방하다. 단, I/O 감지 증폭기(46) 내에 형성한 데이터 레지스터 쪽이 데이터 전송에 걸리는 시간이나, 데이터선 I/O의 구동에 필요한 소비 전력을 삭감할 수 있다.
본 실시예의 판독 동작은 종래예와 동일하기 때문에, 생략한다.
이상 판독 및 기입은 인접하는 셀이 열 방향, 즉 M1'에 대하여 M1 셀뿐만 아니라, 인접하는 셀이 행 방향, 즉 M1'에 대하여 M0'이나 M2'로 되는 경우에도 물론 이용할 수 있고, 상기 기입 시퀀스의 M1 부분을 M0', 또는 M2'로 대체하고, BL2x를 WL1, BL1x를 WL0 또는 WL2로 대체하면 된다.
또한, 본 실시예에서는, 분할 블록에 대하여 각각 인접 셀 기입 상태를 검지하고 있기 때문에, 분할 블록마다 기입 순위를 임의로 정할 수 있어 임계치의 보정을 행할 수 있다.
본 제2 실시예에서는 제1 실시예와 공통으로 얻어지는 이점 이외에, 이하와 같은 이점을 얻을 수 있다.
① 본 실시예에서는 인접하는 메모리 셀의 기입 데이터 전체에 대하여 검증 기입을 행하고 있다. 따라서, 인접한 메모리 셀의 기입 이후에도 임계치 분포 폭을 작게 유지할 수 있다.
② 본 실시예에서는 인접 셀의 기입 유무에 의하지 않고서 판독의 판정 임계치를 일정한 값으로 할 수 있다. 이 때문에, 판독 동작은 종래예와 동등하게 고속으로 행할 수 있다.
③ 본 실시예에서는, 제1 실시예나 후술하는 제3 실시예와 같은 기입 순위 기억 메모리 셀 어레이가 불필요하여, 보다 작은 회로 면적으로 실현할 수 있다.
④ 후술하는 제3 실시예에 비해, 하나의 메모리 셀에 2치의 데이터를 기억하는 경우에 대해서도 이용할 수 있다.
물론, 본 실시예의 회로 구성에서, SE122∼SE131을 SE10∼SE15로 치환하고 도 5의 판독 플로우를 이용하는 구성도 가능하다.
또한, 제1 실시예의 회로 구성에서, SE10을 SE122∼SE131로 치환하고, 판독을 종래예와 동일하게 한 구성도 가능하고, 이 경우, 구성상의 이점은 각각의 회로 구성의 이점과 동일하며, 판독 및 기입 동작상의 이점은 각각 시퀀스를 이용하여 설명한 이점과 동일하다.
(제3 실시예)
도 10은 본 발명의 제3 실시예의 블록도를 나타낸다.
본 실시예는 제1 실시예와 거의 동일하지만, Vref 회로(2)(41e)가 형성되어 있지 않은 점 및 기입 및 판독의 시퀀스가 제1 실시예와 다르다. 또한, 본 실시예에서는, 반드시 분할된 감지 증폭기 선택 신호를 검증 제어 회로(4)로부터 컬럼 디코더(48)에 제공할 필요는 없고, 일괄된 감지 증폭기 선택 신호를 제공하면 된다. 또, 제1 실시예 및 제2 실시예와 동일한 부분 및 동일한 전압 관계에는 동일한 참조 부호를 붙이고 자세한 설명은 생략한다.
본 실시예에서는, 하나의 메모리 셀에 2치 이상의 복수의 임계치, 예를 들면 4치를 기억하는 것으로 하고, 기억하는 한 더미의 2비트를 서로 인접하는 메모리 셀에 검증을 행하면서 1비트씩 기입한다. 이에 따라, 예를 들면 인접 셀의 용량 결합에 의한 임계치의 변화를 보상한다. 또한, 본 실시예에서는 감지 증폭기 회로(46)의 구체적인 구성예를 개시한다.
도 11은 제3 실시예의 감지 증폭기(46)에 대하여, 한개분의 회로 블록예를나타낸다.
도 11에 도시한 바와 같이, 본 감지 증폭기(46)는 주로 데이터가 재생 가능한 데이터 레지스터 R1, R2, 선택 충전 및 방전 회로, 데이터 레지스터 TR1 및 데이터 레지스터 TR3에 의해 구성되어 있다. 여기서, 데이터가 재생 가능한 데이터 레지스터 R1, R2는 적어도 2개의 전압의 안정점이 존재하고, 하나의 안정점으로부터 조금 어긋난 전압을 입출력 노드에 공급해도, 상기 안정점으로 상기 입출력 노드의 전압을 되돌리는 기능을 갖는 데이터 레지스터이다. 이러한 데이터 레지스터는, 예를 들면 도 12a∼도 12e에서 도시한 바와 같은 인버터를 역 병렬 접속하여 형성한 플립플롭으로 형성하면 된다. 또한, 데이터가 재생 가능한 데이터 레지스터 R1에는 데이터 입력 및 출력으로 되는 전압 노드 N3이 형성되어 있다. 또한, N3의 반전 출력으로 되는 전압 노드 N4가 형성되어 있어도 된다. 또한, 데이터 레지스터 R1은 데이터 유지를 제어하는 신호 Φ7이 접속되어 있다. 또한, 데이터 레지스터 TR3의 입력 및 출력 단자는 데이터 레지스터 R1에 접속되고, TR3의 데이터 출력 제어 신호 Φ5가 제공되어 있다. 또, TR3의 데이터의 입력 단자와 출력 단자가 분리되어 있는 경우에는 데이터 유지 제어 신호 Φ6이 제공되어도 된다.
또한, 상기 N3의 전압 노드는 선택 충전 및 선택 방전 회로의 하나의 입출력과 접속되어 있다. 선택 충전 및 선택 방전 회로는, 데이터 레지스터 TR1과 접속되고, 노드 N3의 데이터를 데이터 레지스터 TR1에 유지시킬 수 있도록 되어 있다. 또한, 데이터 레지스터 TR1에는 데이터 유지 제어 신호로서 Φ4 및 데이터 레지스터 TR1의 데이터 출력 제어 신호로서 Φ3이 제공된다. 또한, 데이터 레지스터 TR1의 유지 데이터에 의해, 전압 노드 N2의 선택 충전을 제어하고 있다. 여기서, 선택 충전 및 선택 방전 회로에는 충전 및 방전을 전환하는 신호 Φ2 및 노드 N2 및 노드 N3의 도통과 비도통을 제어하는 신호 Φ10이 제공된다. 또한, 신호 Φ2를 반전시킴으로써, 데이터 레지스터 TR1의 유지 데이터에 의해 전압 노드 N2의 선택 방전을 제어하고 있다.
또한, 노드 N2를 통해 BL1 및 BL2를 충전하기 위한 트랜지스터 Q3 및 그 충전을 제어하는 신호 Φ11이 N2 노드에 접속되어 있다. 또한, N2 노드에는 Q1, Q2를 통해 복수의 데이터 전송선 BL1 및 BL2에 접속되어 있다. 또, 도 11에서의 Q1, Q2는 도 2에서의 Q1x, Q2x(x=a, b, …, k)와 동일한 트랜지스터이다. N2 노드에 접속되는 데이터 전송선의 수는 데이터 선택선 방향으로 인접하는 메모리 셀의 용량 결합의 영향을 방지하기 위해서는 복수이면 되고, 2i개(i는 양의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
또한, N2 노드는 Q5를 통해 N1 노드와 접속되어 있다. Q5에는 그 도통을 제어하는 신호 Φ9가 접속되어 있다. 또, N2 노드는 sel1, sel2, Φ9, Φ11, Φ10, Φ3에 접속된 트랜지스터를 차단 상태로 함으로써, 부유 상태로 되어 데이터를 일시적으로 축적할 수 있는 데이터 레지스터 TR2로서 기능한다. N2 노드에는, 보다 용량을 확보하고 데이터 유지 특성을 양호하게 하기 위해, 예를 들면 0.01pF로부터 10pF 간의 용량을 갖는 캐패시터 C1을 접속하고 있어도 된다.
또한, N1 노드는 데이터 재생 가능한 데이터 레지스터 R2의 입출력 단자와접속되어 있다. 또한, N1 노드는 Q4를 통해 공통 데이터선 I/O와 접속되어 있다. 이 Q4는 도 2에서의 Qxa(x=a, b, …, k)와 동일한 것으로, 공통 데이터선 I/O는 데이터 선택선 방향으로 연장되고, 복수의 감지 증폭기에서 공유되어 있다. 이상의 회로에서, Φ2∼Φ7, Φ9∼Φ11, sel1, sel2는 데이터 선택선 방향으로 연장되고, 복수의 감지 증폭기(46, 46')에서 공유되어 있는 것이 바람직하다. 이와 같이 함으로써 복수의 감지 증폭기(46, 46')를 제어하는 신호선의 개수를 감소시키고, 배선을 줄여 회로 면적을 작게 할 수 있다. 또한, Q4의 입력 Φ1은 컬럼 디코더에 접속되어 있다.
다음으로, 도 12a∼도 12e는 데이터 레지스터 R1 및 R2의 구체적 구성예를 나타낸다. 이하에서는, Φ7이 "L"로부터 "H"로 변화된 경우에 N3의 데이터 유지를 행하여, "H"의 기간은 계속해서 데이터를 유지하는 예를 나타냈지만, 적절하게 신호 반전 회로나 n형 트랜지스터를 대신하여 p형 트랜지스터를 이용함으로써, 예를 들면 "H"로부터 "L"로 변화된 경우에 데이터 유지를 행하는 예도 용이하게 구성할 수 있는 것은 분명할 것이다. 또한, 이하에서는 반전 신호에 대하여, 신호명 전에 슬래시 "/"를 붙여 나타내는 것으로 한다.
또한, 도 12a∼도 12e에서, 데이터 레지스터 R2에 대해서는 N3 노드를 N1 노드로 대체하면 되고, Φ7 신호를 Φ8 신호로 대체하면 된다. 이들은 인버터를 역 병렬 접속하여 형성한 플립플롭이고, 도 12a에서는 Φ7을 SAP 입력, Φ7의 반전을 SAN 입력으로 함으로써 데이터 래치할 수 있다. 본 도 12a의 CMOS 인버터에서 작성한 예에서는, 가장 트랜지스터 수를 적게 하여 회로 면적을 작게 구성할 수 있다.
도 12b에 도시한 구성예는, 인버터의 N3측에 클럭 인버터를 이용한 예로, 도 12a에 도시한 구성예에 비해 2개의 이점을 갖는다.
① Φ7은 Q11 및 Q10의 게이트 용량만 충전하면 되기 때문에, Φ7의 신호선을 구동하는 전류를 보다 감소시킬 수 있고, 신호선을 가늘게 하여 레이아웃하는 것이 가능하다. 또한, Φ7이 게이트 입력에 접속되며, 전류 및 전압 출력으로 되는 소스/드레인 전극과 접속되어 있지 않기 때문에, Φ7에 병렬 접속된 감지 증폭기의 전위 변동이 Φ7을 통해 다른 감지 증폭기로 전해지지 않아, 안정된 동작을 실현할 수 있다.
② Φ7을 "L"로 함으로써, N3 노드가 부유 상태로 되고, N4 노드의 전압에 의존하지 않고서, N3 노드의 값을 래치할 수 있다.
또한, 도 12c에 도시한 구성예는 도 12b의 ①의 이점 이외에, Φ7에 접속되어 있는 트랜지스터 Q11, Q12가 모두 NMOS로 구성되어 있기 때문에, 면적이 큰 PMOS 트랜지스터보다 작은 면적으로 감지 증폭기를 구성할 수 있다라고 하는 이점이 있다. 또한, Φ7을 "L"로 한 경우에 Vcc로부터 GND까지의 직류 관통 전류가 흐르지 않기 때문에, 소비 전력을 감소시킬 수 있다.
또한, 도 12d는 도 12b의 이점 이외에, Φ7'은 Φ7과 동일한 신호라도 무방하고, Φ7의 신호의 "L"로부터 "H"로의 상승을 Φ7에 비해 빠르게 하면, N3 노드를 우선 부유 상태로 하고, 그 입력 데이터를 래치할 수 있고, 역으로 Φ7의 신호의"L"로부터 "H"로의 상승을 Φ7'에 비해 빠르게 하면, N4 노드를 우선 부유 상태로 하고, N4 노드의 입력 데이터를 래치할 수 있다. 이 회로는 N3 및 N4 모두 부유 상태로 하고, 입력으로 하는 것이 가능하기 때문에, 도 13a, 도 13h∼도 13k로 이용하면, TR3의 데이터도 안정적으로 복원할 수 있다. 또한, Φ7 및 Φ7'을 "L"로 한 경우에 Vcc로부터 GND까지의 직류 관통 전류가 흐르지 않기 때문에 소비 전력을 감소시킬 수 있다.
또한, 도 12e는 도 12b의 이점 이외에 Φ7을 "L"로 한 경우에 Vcc로부터 GND까지의 직류 관통 전류가 흐르지 않기 때문에 소비 전력을 감소시킬 수 있다.
이상 R1, R2에 대해서는 CMOS 임피던스를 이용한 예를 나타냈지만, 물론 NMOS로 형성한 EE형 인버터나, PMOS 대신에 고저항 부하를 이용한 인버터로 형성해도 되며, 동작은 마찬가지이기 때문에, 생략한다.
다음으로, 도 13a∼도 13k는 데이터 레지스터 TR3의 구체적인 구성예를 나타낸다. 이하에서는, Φ6이 "H"로부터 "L"로 변화된 경우에 데이터 유지를 행하여, "L"의 기간은 데이터를 계속해서 유지하는 예를 나타냈지만, 적절하게 신호 반전 회로나 n형 트랜지스터 대신에 p형 트랜지스터를 이용함으로써, 예를 들면 "H"로부터 "L"로 변화된 경우에 데이터 유지를 행하는 예도 용이하게 구성할 수 있는 것은 분명할 것이다. 또한, 이하에서는, Φ5가 "L"인 경우에는 부유 상태이고, "H"의 기간은 데이터를 출력하는 예를 나타냈지만, 적절하게 신호 반전 회로나 n형 트랜지스터 대신에 p형 트랜지스터를 이용함으로써, 예를 들면 "H"로부터 "L"로 변화된 경우에 데이터 출력을 행하는 예도 용이하게 구성할 수 있는 것은 분명할 것이다.
도 13a∼도 13c에 도시한 구성예는 다이내믹형 메모리와 마찬가지의 데이터 유지 회로로, Φ5가 Φ6과 공통으로 되어 있다. 도면에서, V1은 예를 들면 VDD로부터 GND 사이의 전압으로 되는 전압 노드를 나타낸다. 이 회로에서는 캐패시터 C2의 전하량으로서 데이터를 유지한다. 이들은 신호선의 수와 구성 소자 수가 적어서 보다 작은 면적으로 회로를 실현할 수 있다.
도 13d∼도 13k에 도시한 구성예는, Q17의 게이트 전극에 축적된 전하량을 데이터로 하고, 그 반전 출력을 Q17, Q18을 통해 출력하는 회로이다. 도면에서, V1은 예를 들면 GND로 되는 전압 노드를 나타낸다. 이 회로 구성에서는 데이터의 입력과 출력을 분리할 수 있어, 데이터 판독에 대하여 파괴가 발생하지 않고, 판독 파괴를 복원하는 데이터 리프레시는 불필요해져, 입력과 출력의 타이밍을 조정하는 것도 용이해진다. 또한, 유지 데이터가 "H"인 경우에서 신호 전하가 소실되어도, Q17의 게이트 전극의 노드가 Q17의 임계치 이상으로 유지되어 있으면, Φ5를 "H"로 하여 판독하면, 출력 노드와 V1 노드를 도통 상태로 유지할 수 있어 보다 큰 신호 마진을 얻을 수 있다.
물론, TR3에 대해서는, 도 12a∼도 12e에서 도시한 데이터 재생 가능한 데이터 레지스터 회로로 구성해도 되지만, 도 13a∼도 13k의 회로를 이용한 쪽이 구성 트랜지스터 수도 3개 이하로 적고, 전원선도 V1 하나로 되기 때문에, 보다 작은 회로를 실현할 수 있다.
다음으로, 도 14a∼도 14f는 선택 충전 및 선택 방전 회로와 데이터 레지스터 TR1, 즉, 선택 방전/충전 회로(10)의 구체적 구성예를 나타낸다. 이하에서는,Φ4 및 Φ12가 "H"로부터 "L"로 변화된 경우에 데이터 유지를 행하여, "L"의 기간은 데이터를 계속해서 유지하는 예를 나타냈지만, 적절하게 신호 반전 회로나 n형 트랜지스터 대신에 p형 트랜지스터를 이용함으로써, 예를 들면 "H"로부터 "L"로 변화된 경우에 데이터 유지를 행하는 예도 용이하게 구성할 수 있는 것은 분명할 것이다. 또한, 이하에서는, Φ3이 "L"인 경우에는 부유 상태이고, "H"의 기간은 데이터를 출력하는 예를 나타냈지만, 적절하게 신호 반전 회로나 n형 트랜지스터 대신에 p형 트랜지스터를 이용함으로써, 예를 들면 "H"로부터 "L"로 변화된 경우에 데이터 출력을 행하는 예도 용이하게 구성할 수 있는 것은 분명할 것이다. 또한, Φ2가 "L"인 경우에는 N2 노드를 선택 방전하고, Φ2가 "H"인 경우에는 N2 노드를 선택 충전하는 경우를 나타낸다. 여기서, Φ3으로서는 Q20에 의한 임계치 Vth분의 저하량을 저감하고, N2 노드의 전압을 Vcc-Vth까지 충전하기 위해, Φ3이 "H"인 경우의 전압은 Vcc+Vth 이상으로 하는 것이 바람직하다.
또한, Φ10, Φ3, Φ4에 대해서는 적절하게 신호 반전 회로나 n형 트랜지스터 대신에 p형 트랜지스터를 이용함으로써, 예를 들면 "H"로부터 "L"로 변화된 경우에 데이터 유지를 행하는 예도 용이하게 구성할 수 있는 것은 분명할 것이다.
본 회로는, 우선, Φ3, Φ4, Φ10, Φ12, Φ13, Φ14가 "L"로 되어 있는 초기 상태를 생각한다. 또한, VBL은 Vcc로 한다. 도 14a∼도 14d에 도시한 구성예에 대해서는 Φ4에, 도 14e 및 도 14f에 도시한 구성예에 대해서는 Φ4와 Φ14에 "H" 펄스를 가하여, N3 노드의 데이터를 Q21의 게이트 전극에 전달한다. 이 후, Φ4, Φ14를 "L"로 한다. 또한, 도 14c 및 도 14d에 도시한 구성예에 대해서는Φ12에, 도 14e 및 도 14f에 도시한 구성예에 대해서는 Φ4와 Φ13에 "H" 펄스를 가하여, N3 노드의 전위에 의하지 않고서 N2 노드의 데이터를 Q21의 게이트 전극으로 전달할 수도 있다. 이 후 Φ12, Φ13을 "L"로 한다. 계속해서, N2 노드를, 예를 들면 Q3을 통해 Vcc로 충전한 후, Q3을 오프로 하고, Φ10을 "L"로 한 채로 N2를 부유 상태로 하며, TR2를 데이터 유지 상태로 한다. 또한, Φ10을 "L", Φ2를 0V, 또는 Vcc로 고정한 채로 Φ3을 "L"로부터 "H"로 함으로써, Q21의 게이트 전극에 유지된 전하량을 데이터로 하고, 그 데이터에 기초하여 N2 노드의 충방전을 행한다. 이 동작을 선택 방전 및 선택 충전이라 하기로 한다.
도 15a 및 도 15b에 각각 본 회로의 선택 방전 동작 및 선택 충전 동작의 논리표를 나타낸다. 또, 굵은 선으로 둘러싸인 부분은 Q21의 게이트 전극에 축적된 초기 데이터의 반전이 N2 노드 출력으로 얻어져 있는 것을 나타내고 있다. 즉, 선택 방전 동작을 행함으로써, 도 16에 도시한 시퀀스에서 데이터의 반전이 얻어지는 것을 나타내고 있다. 또한, 도 16의 시퀀스에서는, 제1 실시예에서 진술한 바와 같이, 그레이 코드로 4치의 임계치의 논리 값의 순서를 결정한 경우, 임계치가 낮은 순으로부터 "11", "10", "00", "01"이 되고, 하위 비트의 "0", "1"로 임계치 순서를 반전할 필요가 있다. 본 실시예의 선택 방전 회로를 이용함으로써, 종래예에서 곤란하였던 데이터 반전을 매우 단순한 회로 구성으로, 감지 증폭기(46) 내에서 고속으로 행할 수 있다. 따라서, 데이터를 반전하기 위해 데이터 입출력 버퍼(45)를 통해 외부 버퍼로 데이터 전송하는 데에 걸리는 시간이나, 데이터선 I/O의 구동에 필요한 소비 전력을 삭감할 수 있다.
이상으로부터, 선택 방전/충전 회로(10)를 이용하여, Q21의 게이트 전극에 N2, 또는 N3의 데이터를 유지하고, 그 데이터에 기초하여 N2 노드를 선택 충방전할 수 있는 것이 분명해졌다. 또한, 도 14a∼도 14d에 대해서는 Φ10에, 도 14e 및 도 14f에 대해서는 Φ13과 Φ14에 "H" 펄스를 가함으로써, N2 노드와 N3 노드를 도통 상태로 할 수 있는 것도 분명하다.
이하에서는, 간단하게 하기 위해, 가장 소자 수가 적은 도 14a에 도시한 선택 방전/충전 회로(10)의 동작만을 설명하는 것으로 한다. 예를 들면 도 14b는 도 14a와 동일한 회로 동작을 실현할 수 있고, 도 14c 및 도 14d는 도 14a 및 도 14b의 회로를 포함하고 있기 때문에, Φ12를 "L"로 하여 마찬가지로 동작시킬 수 있는 것은 분명하다. 또한, 도 14e 및 도 14f는 도 14를 항상 "H"로 하여, Φ13에 Φ10과 동일한 신호를 가하면 마찬가지로 동작시킬 수 있는 것은 분명하다.
다음으로, 데이터 레지스터 R1과 R2와의 데이터 내용을 교환하는 플로우예를 도 17에 도시한다. 이하에서는, 데이터를 재생한다는 것은, 하나의 안정점으로부터 조금 어긋난 전압을 입출력 노드에 제공해도 상기 안정점으로 상기 입출력 노드의 전압을 되돌려, 논리 신호 진폭을 복원하는 것을 나타내고 있다. 또한, 본 실시예에서는 R1 및 R2에 의해 실시된다. 또, 도 13a∼도 13k 및 도 14a∼도 14f에서 도시한 데이터 레지스터 회로에서는 전원 전압 노드는 하나밖에 없기 때문에, 2치의 데이터는 재생할 수 없다. 도 16 및 도 17의 시퀀스는 모두 TR3의 유지 데이터를 파괴하지 않고서 실시할 수 있다.
또한, 이하에 TR3으로부터 R1에 데이터 리스토어하는 표현을 이용하지만, 이것은, TR3이 예를 들면 전하 누설이나 어레이 노이즈에 의해 논리 진폭 전압이 저하된 전압으로 된 출력을 제공한 경우에, R1에 의해 데이터 재생을 행하여, R1에 데이터를 유지하는 것을 의미한다. 이것은, 예를 들면 Φ7을 "L"로 하여 데이터 감지 상태로 하고, Φ5를 "H"로 한 후, Φ7을 "L"로부터 "H"로 함으로써 TR3의 데이터를 유지하는 시퀀스를 가리키는 것으로 한다. 또한, R1로부터 TR3으로의 데이터 전송은 R1을 데이터 유지 상태, 즉 Φ7을 "H"로 한 상태에서, 예를 들면 Φ6을 "L"로부터 "H"로 함으로써 전송하고, 그 후 Φ6을 "H"로부터 "L"로 함으로써, R1에 TR3과 독립적으로 데이터를 기억할 수 있도록 하는 시퀀스를 나타낸다. 또한, R1의 데이터를 TR1로 전송하는 것은 R1을 데이터 유지 상태, 즉, Φ7을 "H"로 한 상태에서 Φ4를 "H"로부터 "L"로 하고, TR1의 전위가 R1의 출력 전위와 동일해진 후에, Φ4를 "H"로부터 "L"로 하는 시퀀스를 나타내고, R1의 데이터를 TR2로 전송하는 것은 R1을 데이터 유지 상태, 즉, Φ7을 "H"로 한 상태에서 Φ10을 "L"로부터 "H"로 하고, TR2의 전위가 R1의 출력 전위와 동일해진 후에, Φ7을 "H"로부터 "L"로 하는 시퀀스를 나타내고, TR2의 데이터를 R1로 전송하는 것은 R1을 데이터 감지 상태, 즉, Φ7을 "L"로 하고, Φ10을 "L"로부터 "H"로 하여 TR2의 데이터를 N3 노드로 전송하고, 계속해서, Φ7을 "L"로부터 "H"로 하여 데이터 유지 상태로 하는 시퀀스를 나타낸다.
다음으로, 본 실시예에서의 데이터 판독 동작을 도 18 및 도 19를 이용하여 설명한다.
본 실시예에서는, 하나의 메모리 셀에 2치 이상의 복수의 임계치, 예를 들면4치를 기억하는 것으로 하고, 기억하는 한 더미의 2비트를 상호 인접하는 메모리 셀에 검증을 행하면서 1비트씩 기입한다. 따라서, 도 19에 도시한 바와 같이, 소거 후, 분할 블록에 최초로 기입하는 논리 어드레스(1)의 데이터(1비트째)를 "11"과 "00" 상태의 2치에 대응시켜 인접하는 2개의 셀에 기억하고, 물리 어드레스와 논리 어드레스 대응표를 함께 기억한다. 그 후에 논리 어드레스(2)에 데이터(2비트째)를 기입하는 요구가 있는 경우, 상기 셀의 임계치에 추가 기입을 행하여, "11"을 "11"과 "10", "00"을 "00"과 "01"로 추가 비트에 의존하여 구분 기입하여 4치의 데이터로 한다. 또, 이하에서는 설명을 알기 쉽게 하기 위해, 4치의 데이터를 가정하고, 한번에 기입하는 2비트에서 k1에 기입하는 데이터를 하위 비트, k2에 기입하는 데이터를 상위 비트로 정의한다. 또한, 제3 실시예에서는, 기입 순위 기억 메모리 셀 어레이(7)의 데이터 내용은, 논리 어드레스(1)에 먼저 기입을 행한 경우에 "11"(비기입), 논리 어드레스(2)에 먼저 기입을 행한 경우 "00"(기입)으로 되도록 설정되어 있다. 이하에서는, 상기 물리 어드레스와 논리 어드레스의 변환을 행하는 어드레스를 adda로 표기한다. 또, 이들 논리 어드레스 재기입 플래그는, 예를 들면 도 2의 셀 레이아웃에서 제1 실시예와 마찬가지로 실현할 수 있고, 2치의 값 "11"과 "00"을 기억할 수 있으면 충분하고, 분할 페이지와 행이 동일한 데이터를 기억하는 메모리 셀과 동시에 기입 및 판독, 소거를 행할 수 있는 것은 분명하다. 또한, 논리 어드레스 재기입 플래그와 동일한 셀 회로 구성에서, 블록 소거 후에 기입을 행하였는지의 여부의 상태를 나타내는 플래그(초기 기입 플래그)를 형성한다. 이것은, 소거 후, 해당 분할 블록의 인접 셀 중 어디에도 기입을 행하고 있지 않은 경우에 "11"(비기입), 어느 쪽이든 이미 기입을 행하고 있는 경우에 "00"(기입)이 되도록 설정되어 있다. 이들 플래그는, 예를 들면 논리 어드레스 재기입 플래그를 하위 비트와 동시에 판독되는 메모리 셀 어레이(7)에 할당하고, 초기 기입 플래그를 상위 비트와 동시에 판독되는 메모리 셀 어레이(7)에 할당하면, 메모리 셀 어레이(1)와 아주 동일한 구성에서, 1데이터 전송선을 추가하는 것만으로 1분할 블록분의 정보를 기억할 수 있고, 새로운 메모리 셀이나 배선 설계가 필요 없으므로 회로 면적을 작게 실현할 수 있다.
또한, 개개의 데이터 판독 및 기입, 검증 동작의 타이밍에 대해서는, 예를 들면 특개평7-182886호(U.S, Patent Number 5,452,249)에 의해 공지되기 때문에 생략한다. 본 실시예에서는 R1을 감지 증폭기 동작으로서 이용하고 있고, 선택 방전/충전 회로(10)를 검증 동작에 이용하고 있기 때문에, 데이터 판독 동작에 의해, R1과, TR2의 내용이 파괴되고, 검증 동작에 의해 TR1의 내용이 파괴되지만, TR3과 R2의 데이터 내용은 파괴되지 않도록 주의해야 한다.
또한, 도 18 내지 도 27의 k1과 k2는 서로 인접하는 메모리 셀에서, 한 더미의 2비트를 각각에 1비트씩 기억하는 메모리 셀을 나타내고, 인접하는 방향은 열 방향 및 행 방향 어디라도 상관없다.
우선, 도 18의 SE21에서 나타내는 시퀀스에 의해, 임계치 "11"과 "10" 사이의 임계치 판정치에 의해 k1의 데이터를 판독한다. 이 때, 판독 데이터 판정 임계치로서는, 도 19에 도시한 바와 같이, 예를 들면 "11" 임계치의 상한보다 높고, "10" 임계치의 하한보다 낮은 임계치이면 되지만, "11" 상태 임계치의 상한과 "10"상태 임계치의 상한의 약 절반의 임계치로 하는 것이 가장 마진을 확보하기 쉽기 때문에 바람직하다. 이 결과, 판정 임계치보다 높은 임계치를 메모리 셀이 갖는 경우에는 "H"가, 또한, 낮은 임계치를 메모리 셀이 갖는 경우에는 "L"이, R1에 유지된다.
계속해서, 판독 논리 어드레스 adda와의 배타적 논리합을 감지 증폭기(46'), 또는 제어 회로(40)에서 생성한다. 이 회로에 대해서는, 도 29를 이용하여 후술한다. 이에 따라, k1, k2 모두 소거 상태 및 논리 어드레스(1)에 먼저 기입을 행한 경우에 판독 어드레스가 1인 경우와, 논리 어드레스(2)에 먼저 기입을 행한 경우에서 판독 어드레스가 2인 경우에, 배타적 논리합이 "1"("L")로 되고, 4치 중 "11", 또는 "10"을 "1", "00", 또는 "01"을 "0"으로서 판독하면 된다. 이것은, SE30 및 SE31의 시퀀스에서 "00"과 "01" 사이에서 임계치 판정을 k1에 계속해서 k2에 대하여 행함으로써, 용이하게 행할 수 있다. 또, 반대로, 논리 어드레스(1)에 먼저 기입을 행한 경우에 판독 어드레스가 2인 경우와, 논리 어드레스(2)에 먼저 기입을 행한 경우에 판독 어드레스가 1인 경우에, 배타적 논리합이 "0"("H")으로 되고, 4치 중 "11", 또는 "01"을 "1", "10", 또는 "00"을 "0"으로서 판독하면 된다. 이 경우 "10"과 "00"의 임계치는 "11"과 "01"의 임계치의 중간의 임계치로 되기 때문에, SE21에서 판독한 데이터를 TR2에 유지하고, SE24에서 판독한 데이터를 TR1에서 유지한 후, SE25에 도시한 바와 같이 선택 방전함으로써, TR2에 "11" 또는 "01"인 경우에는 "1"("L")을, "10", 또는 "00"인 경우에는 "H"의 상태를 추출할 수 있다. SE21, SE24, SE25는 k1에 대하여 데이터를 추출하는 시퀀스이고, SE26∼SE28은 k2에 대하여 데이터를 추출하는 동등한 시퀀스이며, 이들 데이터는 R1, R2에 유지되어 순서대로 Q4를 통해 I/O로 출력할 수 있다.
또, 여기서, SE25의 R2의 데이터 출력과, SE26으로부터 SE27까지의 시퀀스는 Q5를 오프로 하면, 동시에 행할 수 있고, 외부로의 데이터 판독 시간을 삭감할 수 있다. 특히, 데이터 판독에 걸리는 시간(period)을 tR, 데이터의 외부로의 전송에 걸리는 시간을 tt2로 하면, 1블록의 판독에 최대 (4×tR+1×tt2)나 (2×tR+2×tt2) 중 큰 쪽의 시간으로 판독할 수 있다.
다음으로, 본 실시예에서의 데이터 기입 시퀀스를 도 20∼도 27을 이용하여 설명한다.
우선, 기입 데이터를 SE32에서 TR3 및 R2로 전송한다(SE32). 또, 이하에서는, 셀에 이미 데이터가 기입되어 있는 경우도 상정하여 용어를 명확화하기 위해, SE32에서 전송된 데이터를 추가 기입 데이터라고 하기로 한다. 이에 따라, 제1, 제2 실시예와 달리, 기입 동작 시퀀스의 시작부터 기입 데이터 전송을 행할 수 있어, 기입 동작 개시부터 데이터 전송까지의 시간을 단축할 수 있다. 또한, SE33, SE33', SE34 및 SE35에 의해, 소거 후에 데이터가 초기 값인 경우와, 논리 어드레스(1)에 논리 어드레스(2)보다 먼저 기입을 행한 경우에서 추가 기입 데이터의 논리 어드레스가 1인 경우와, 논리 어드레스(2)에 먼저 기입을 행한 경우에서 기입 논리 어드레스의 판독 어드레스가 2인 경우에, 배타적 논리합이 "1"("L")로 된다. 이 경우, 어느 쪽이든 데이터 열을 k1과 k2로 2분하고, "0"을 "00", "1"을 "11"로 하여 검증 기입을 행하면 된다. 이 상세한 플로우를 SE36에 도시하지만, SE36에도시한 바와 같이, 인접하는 셀 k1과 k2의 데이터를 기입한 후에, k1 및 k2를 각각 검증 판독하고 k1 및 k2에 대하여 각각 재기입을 행함으로써, 인접 셀 간 용량에 의해 임계치가 변화되는 경우라도 인접하는 셀의 임계치의 차를 보정하여 작게 할 수 있다. 또, 특히 소거 후의 기입의 경우나, 인접 분할 블록의 용량 결합이 작아 무시할 수 있는 경우의 기입의 경우에는, 인접하는 셀의 용량 결합에서 임계치가 변화되는 셀은 기입을 행하는 셀뿐이기 때문에, 검증 전압 단계를 작게 함으로써, 검증 전압 단계 정도까지 인접하는 셀의 임계치의 차를 보정하여 작게 할 수 있다.
한편, 논리 어드레스(1)에 논리 어드레스(2)보다 먼저 기입을 행한 경우에서 추가 기입 데이터의 논리 어드레스가 2인 경우와, 논리 어드레스(2)에 먼저 기입을 행한 경우에서 추가 기입 논리 어드레스의 판독 어드레스가 1인 경우에, 배타적 논리합이 "0"("H")으로 된다. 여기서, 해당 분할 블록에 대한 초기 기입을 확인하는 플래그를 조사하여, 초기 기입인 경우에는 상기한 데이터 열을 k1과 k2로 2분하고, "0"을 "00", "1"을 "11"로 하여 검증 기입을 행하면 된다. 그 밖의 경우에는, 데이터 열을 k1과 k2로 2분하고, 기입을 행하는 셀의 임계치가 "11"인 경우에는 추가 기입 데이터 "0", "1"에 따라 "10", "11"이 되도록 하고, 기입을 행하는 셀의 임계치가 "00"인 경우에는 추가 기입 데이터 "0", "1"에 따라 "00", "01"이 되도록 기입을 행하면 된다. 이 경우, 이미 "00" 및 "11"의 데이터가 기입되어 있기 때문에, 도 19에서 도시한 바와 같이, "00"의 데이터의 셀의 인접하는 셀로의 추가 기입에 의한 임계치 상승이 발생하게 된다. 그러나, 종래예에서 임계치 상승은, 최대 {(인접하는 셀이 "01"인 경우의 임계치)-(인접하는 셀이 "11"인 경우의임계치)}×(비례 상수)인데 반하여, 본 실시예에서는 최대 {(인접하는 셀이 "10"인 경우의 임계치)-(인접하는 셀이 "11"인 경우의 임계치)}×(비례 상수)까지 작게 억제할 수 있다.
또한, SE37로부터 SE42에 도시한 바와 같이, 인접하는 셀 k1 데이터를 한번 기입한 후에, k2를 검증 기입함으로써, SE37 및 SE40에 의한 임계치 상승분을 SE38 및 SE41에서 보정할 수 있어, k1에 검증 기입하고, 계속해서, k2에 검증 기입한 경우보다 임계치 변동을 작게 할 수 있다. 또한, 도 20∼도 27의 플로우를 이용함으로써, 도 11의 구성에서 인접하는 셀의 용량 결합에 의한 임계치 상승을 억제할 수 있다.
또한, k1과 k2가 M0과 M1과 같이, NAND 구조 내의 행 방향으로 인접하는 메모리 셀에서 본 실시예를 적용함으로써, 데이터의 오기입을 종래보다 저감할 수 있다. 이 이유를 이하에 설명한다. 종래, 최저 임계치인 "11" 임계치를 갖는 메모리 셀이 있다라고 하고, 그 셀에 인접하는 2개의 메모리 셀의 임계치가 Vthr인 경우를 생각한다. 여기서, 프로그램 시에 Vthr 임계치의 데이터 선택선을 Vpass의 전압으로 승압하고, "11" 임계치의 데이터 선택선을 Vpass보다 높은 전압인 Vpgm으로서 승압하고, "11" 임계치의 셀은 비기입 상태로 유지하는 경우를 생각한다. 이 경우, 임계치 Vthr의 셀에서는, 데이터 선택선과 채널 전위와의 용량 결합에 의한 전위 상승은 채널에 전하가 야기되고 나서 Vpass로 승압되기까지의 전압 차에 비례하기 때문에, (Vpass-Vthr)에 비례한다. 따라서, Vthr이 상승될 수록 비선택 셀의 채널 전위는 저하되고, 특히 Vthr이 "10" 상태의 셀과, "11" 상태의 셀의 양측에형성되면, "11" 임계치의 셀의 제어선에 Vpgm을 제공하였을 때에 오기입 생길 가능성이 있었다. 이에 대하여 본 발명에서는 k1과 k2를 한번의 연속된 시퀀스로 기입하기 때문에, 기입하기 전의 한쪽의 인접하는 셀의 임계치가 "01"로 될 확률을 종래의 1/2 이하로 억제할 수 있고, 종래예의 임계치 기입법보다도, 데이터 제어선이 Vpgm으로 승압되었을 때에 비기입 상태로 유지하는 셀의 오기입을 감소시킬 수 있다.
여기서, 도 28은 본 실시예의 감지 증폭기(46)의 전체의 회로예를 나타낸다. 본 회로는, TR2의 노드가 Q32에 의해 2개로 분할되어 있는 것, 또한, 각각 그 분할된 TR2에 대하여 데이터 전송선이 2개씩 접속되어 있는 것 및 R1에도 I/O와의 입출력을 위한 트랜지스터 Q4'가 형성되어 있는 것, 또한, R2와 Q21 사이에 Φ14가 형성되어 있는 것이 다르다. 여기서, 본 회로는 Φ17 및 Φ18을 "H", Φ3, Φ4 및 Φ15를 "L", Φ12 및 Φ6을 "H", Φ14를 Φ5와 동일한 신호로 구동하고, Φ16과 Φ1을 컬럼 디코더의 신호에 따라 구동하는 것으로 하면, 특개평7-182886호(U. S. Patent Number 5,452,249)에 의해 공지의 비트마다 검증 가능한 감지 증폭기 회로를 2개 병렬로 배열한 회로 구조와 실질적으로 동일하고, 2치의 데이터를 BLxa, BLxb(x=1, 2)의 각각에 대하여 동시에 기입, 판독 및 소거를 행할 수 있다.
한편, Φ14, Φ16을 "L", Φ15를 "H", 판독하는 데이터 전송선에 따라 Φ17과 Φ18 중 어느 하나를 "H", 다른쪽을 "L"로 함으로써, 상술한 바와 같이 4치의 데이터를 2개의 데이터 전송선에 본 실시예에 따라 판독, 기입할 수 있고,특개평7-182886호(U. S. Patent Number 5,452,249)의 구조에 단지 6개의 트랜지스터 Q32, Q19, Q22, Φ17이 접속된 트랜지스터, Φ18이 접속된 트랜지스터 및 Q24를 덧붙이는 것만으로 인접 셀의 용량 결합에 의한 임계치 변동을 저감한 4치의 반도체 기억 회로를 용이하게 실현할 수 있다.
또한, 본 실시예에 대하여, 기입 순위 기억 셀 어레이(7)에 접속된 감지 증폭기(46')의 구체적 회로예를 도 29에 도시한다. 본 실시예에서의 기입 순위의 판정 결과는 데이터 레지스터 R1에 의해 감지되고 있기 때문에, 도 29와 같이 R1의 출력 N3 및 그 반전 출력이 얻어지는 N4를 제어 회로(40)로부터의 신호에서 Q40, Q41에 의해 출력 제어를 행하여, 어드레스 버퍼(47)로부터의 adda의 값과 배타적 논리합을 형성하고, 출력을 제어 회로(40)에 입력한다. 이와 같이, 참조 부호(46')는 참조 부호(46) 외에 배타적 논리합까지 출력하는 데 최저 6 트랜지스터로 실현할 수 있어, 매우 작은 면적으로 실현할 수 있다. 또한, 참조 부호(46)와 동일한 회로를 참조 부호(46')의 구성 요소로서 이용할 수 있기 때문에, 회로의 타이밍 설계가 용이하고, 감지 증폭기(46, 46')의 Φ1을 제외한 제어선도 공통으로 할 수 있어, 배선 면적도 감소시킬 수 있다.
또한, 도 11의 감지 증폭기(46')의 구성은 R1과 R2 및 TR3의 데이터를 유지한 채로, R1 및 R2의 데이터를 독립적으로 I/O선에 판독할 수 있다. 여기서, 도 18∼도 27에서 설명한 조건 분기는 참조 부호(46')의 R1에 축적된 데이터에 따라 전부 행할 수 있기 때문에, I/O선으로의 입출력을 제외한 감지 증폭기의 제어선을 참조 부호(46, 46')에서 공통으로 해도, Q40 및 Q41을 제어 회로(40)에 의해 제어함으로써, 참조 부호(46, 46')를 공통 신호로 구동할 수 있어, 타이밍 발생 회로나 배선 면적을 감소할 수 있다.
또, 본 실시예에서는 소거 후, 분할 블록에 최초로 기입하는 논리 어드레스(1)의 데이터(1비트째)를 "11"과 "00" 상태의 2치에 대응시켜 인접하는 2개의 셀에 기억하는 예를 나타냈지만, 예를 들면 도 30a와 같이 최초로 기입하는 데이터(1비트째)를 "11"과 "10" 상태의 2치에 대응시켜 인접하는 2개의 셀에 기억하고, 2비트째를 각각 "11"과 "00", "10"과 "01"에 대응시키는 방법이나, 도 30b와 같이 최초로 기입하는 데이터(1비트째)를 "11"과 "10" 상태의 2치에 대응시켜 인접하는 2개의 셀에 기억하고, 2비트째를 각각 "11"과 "01", "10"과 "00"에 대응시키는 방법도 생각된다. 도 30a 및 도 30b에서는 1비트째의 최대 임계치가 "10"으로 "00"보다 낮기 때문에, 특히, k1과 k2가 M0과 M1과 같이, NAND 구조 내의 행 방향으로 인접하는 메모리 셀에서 본 실시예를 적용함으로써, 데이터의 오기입을 보다 저감할 수 있다.
또, 도 19, 도 30a 및 도 30b에 판정 임계치의 설정치나 임계치의 분포의 관계를 나타낸다. 예를 들면 도 19에서는, "00" 임계치가 인접 셀의 용량 결합에 의한 임계치 상승이 가장 크기 때문에 임계치가 "10" 임계치나 "01" 임계치보다 확대된다. 이 때문에, "00" 임계치와 "01" 임계치의 분리 폭을, "10" 임계치와 "00" 임계치와의 분리 폭보다 크게 확보해 두는 것이 바람직하다.
또한, 도 30a 및 도 30b에서는 "10" 임계치가 인접 셀의 용량 결합에 의한 임계치 상승이 가장 크기 때문에 임계치가 "00" 임계치나 "01" 임계치보다 확대된다. 이 때문에, "10" 임계치와 "00" 임계치의 분리 폭을, "00" 임계치와 "01" 임계치와의 분리 폭보다 크게 확보해 두는 것이 바람직하다.
또한, 본 실시예에서, 우선 모든 블록 소거 후, adda가 0으로 되는 메모리 블록에 데이터를 기입한 후, 상기 메모리 블록과 동일한 어드레스에서 adda에 상당하는 어드레스 비트만 상이한 메모리 블록의 데이터를 판독하면, 소거 후에도 상관없이 기입 데이터와 동일한 데이터가 판독된다. 따라서, adda를 제공하지 않아도, 소거 후 최초로 기록한 데이터는 판독할 수 있다.
또한, 본 실시예에서도 제1 실시예의 ②, ④, ⑥의 이점과, 제1 실시예 및 제2 실시예에 공통의 이점을 갖는 것은 분명하다.
(제4 실시예)
도 33a 및 도 33b에 본 발명의 제4 실시예에 따른 메모리 셀 구조를 나타낸다.
본 실시예는, 제1, 제2, 제3 실시예의 부유형 게이트를 이용한 NAND 셀 블록(49)을 MONOS형 게이트를 이용한 NAND 셀 블록으로 변경한 것이다.
도 33a 및 도 33b에 도시한 단면은 각각, 도 32a 및 도 32b에 도시한 NAND 셀 블록의 A-A선 및 B-B선을 따른 단면에 대응한다. 또, 평면도는 도 31b와 동일하기 때문에, 생략한다.
도 33a 및 도 33b에 도시한 바와 같이, 예를 들면 SiN이나 SiON을 전하 축적층(26)으로 한 MOS 트랜지스터로 이루어진 불휘발성 메모리 셀 M0∼M15가 직렬로 접속되고, 일단이 선택 트랜지스터 S1을 통해 BL이라는 데이터 전송선에 접속되어있다. 또한, 다른 일단은 선택 트랜지스터 S2를 통해 SL이라는 공통 소스선에 접속되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다. 도 33a 및 도 33b에서, 예를 들면 붕소 불순물 농도가 1014㎝-3∼1019㎝-3사이의 p형 실리콘 영역(반도체 영역; 23)에, 예를 들면 1㎚∼10㎚의 두께로 이루어진 실리콘 산화막, 또는 옥시나이트라이드막으로 이루어진 터널 게이트 절연막을 통해, 예를 들면 SiN, SiON으로 이루어진 전하 축적층(26)이 3㎚∼50㎚의 두께로 형성되어 있다. 이 위에, 예를 들면 두께 2㎚∼10㎚ 사이의 실리콘 산화막으로 이루어진 층간 절연막(50)을 통해, 예를 들면 폴리실리콘이나 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는, NiSi, MoSi, TiSi, CoSi와 폴리실리콘의 스택 구조로 이루어진 제어 게이트(27)가 10㎚∼500㎚의 두께로 형성되어 있다. 이 제어 게이트(27)는, 도 31b에서 인접하는 메모리 셀 블록에서 접속되도록, 지면 좌우 방향으로 블록 경계까지 형성되어 있고, 데이터 선택선 WL0∼WL15 및 선택 게이트 제어선 SSL, GSL을 형성하고 있다. 또, p형 실리콘 영역(23)은 n형 실리콘 영역(22)에 의해 p형 실리콘 기판(21)과 독립적으로 전압을 인가할 수 있도록 되어 있는 것이, 소거 시의 승압 회로 부하를 감소시켜 소비 전력을 억제하기 위해서는 바람직하다. 본 실시예의 게이트 형상에서는, p형 실리콘 영역(23)의 측벽이 절연막(24)으로 피복되어 있기 때문에, 이 측벽이 부유 게이트 전극(26)을 형성하기 전의 에칭에서 노출되지 않고, 게이트 전극(26)이 p형 실리콘 영역(23)보다 아래에 오는 것을 방지할 수 있다. 따라서, p형 실리콘 영역(23)과 절연막(24)과의 경계에서의, 게이트전계 집중이나 임계치가 저하된 기생 트랜지스터가 발생하기 어렵다. 또한, 전계 집중에 기인하는 기입 임계치의 저하 현상, 소위, 사이드워크 현상이 잘 발생하지 않기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수 있다.
이들 게이트 전극의 양측에는, 예를 들면 5㎚∼200㎚ 두께의 실리콘 질화막, 또는 실리콘 산화막으로 이루어진 측벽 절연막(43)을 사이에 두고 소스, 또는 드레인 전극으로 되는 n형 확산층(28)이 형성되어 있다. 이들 확산층(28), 전하 축적층(26) 및 제어 게이트(27)에 의해, MONOS형 불휘발성 EEPROM 셀이 형성되어 있고, 전하 축적층(26)의 게이트 길이로서는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 소스, 또는 드레인 전극으로 되는 n형 확산층(28)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3으로 되도록, 깊이 10㎚∼500㎚ 사이에서 형성되어 있다. 또한, 이들 n형 확산층(28)은 인접하는 메모리 셀끼리에서 공유되어, NAND 접속이 실현되어 있다. 또한, 도면에서, 참조 부호(27SSL, 27GSL)는 각각 SSL 및 GSL에 상당하는 블록 선택선에 접속된 게이트 전극으로, 상기 MONOS형 EEPROM의 제어 게이트 전극과 동일한 층에서 형성되어 있다. 게이트 전극은, 예를 들면 3㎚∼15㎚ 두께의 실리콘 산화막, 또는 옥시나이트라이드막으로 이루어진 게이트 절연막(25SSL, 25GSL)을 통해 p형 실리콘 영역(23)과 대향하여, MOS 트랜지스터를 형성하고 있다. 여기서, 게이트 전극(27SSL, 27GSL)의 게이트 길이는 메모리 셀 게이트 전극의 게이트 길이보다 길고, 예를 들면 1㎛ 이하 0.02㎛ 이상으로 함으로써, 블록 선택 시와 비선택 시의 온 오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
또한, 참조 부호(27SSL)의 한쪽 편측에 형성된 소스, 또는 드레인 전극으로 되는 n형 확산층(28d)은, 예를 들면 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 또는 알루미늄으로 이루어진 데이터 전송선(36; BL)과 컨택트(31d)를 통해 접속되어 있다. 여기서, 데이터 전송선(36; BL)은 인접하는 메모리 셀 블록에서 접속되도록, 도 31b에서 지면 상하 방향으로 블록 경계까지 형성되어 있다. 한편, 참조 부호(27GSL)의 한쪽 편측에 형성된 소스, 또는 드레인 전극으로 되는 n형 확산층(28s)은, 컨택트(31s)를 통해 소스선으로 되는 SL과 접속되어 있다. 이 소스선 SL은 인접하는 메모리 셀 블록에서 접속되도록, 도 31b에서, 지면 좌우 방향으로 블록 경계까지 형성되어 있다. 물론, n형 확산층(28s)을 지면 좌우 방향으로 블록 경계까지 형성함으로써, 소스선으로 해도 된다. 이들 BL 컨택트 및 SL 컨택트로서는, 예를 들면 n형, 또는 p형으로 도핑된 폴리실리콘이나 텅스텐 및 텅스텐 실리사이드, Al, TiN, Ti 등의 도전물이 이용되고, 이들 도전물이 컨택트홀에 충전되어 도전체 영역으로 되어 있다. 또한, 이들 SL 및 BL과, 상기 트랜지스터 사이에는, 예를 들면 SiO2나 SiN으로 이루어진 층간 절연막(28)에 의해 충전되어 있다. 또한, 이 BL 상부에는, 예를 들면 SiO2, SiN, 또는 폴리이미드로 이루어진 절연막 보호층(37)이나, 도면에는 도시하고 있지 않지만, 예를 들면 W, Al이나 Cu로 이루어진 상부 배선이 형성되어 있다.
본 실시예에서는, 도 32a 및 도 32b에 도시한 부유 게이트형 셀의 이점 외에 MONOS형 셀을 이용하고 있기 때문에, 부유 게이트형 EEPROM 셀보다 기입 전압 및 소거 전압을 저전압화할 수 있고, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있어 보다 칩 면적을 축소할 수 있다.
또한, 부유 게이트형 셀과 비교하여, 전하 축적층(26)의 두께를, 예를 들면 20㎚ 이하로 작게 할 수 있어, 보다 게이트 형성 시의 어스펙트를 저감할 수 있고, 게이트 전극의 가공 형상을 향상시키고, 층간 절연막(28)의 게이트 간의 매립도 향상시킬 수 있어, 보다 내압을 향상시킬 수 있다. 또한, 부유 게이트 전극을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하여, 보다 프로세스 공정을 짧게 할 수 있다. 또한, 전하 축적층(26)이 절연체로, 하나 하나의 전하 트랩에 전하가 포획되어 있기 때문에, 방사선에 대하여 전하가 잘 방전되지 않으므로, 강한 내성을 갖게 할 수 있다. 또한, 전하 축적층(26)의 측벽 절연막(43)이 박막화되어도, 전하 축적층(26)에 포획된 전하가 전부 방전되지 않으므로 양호한 전하 유지 특성을 유지할 수 있다. 또한, 전하 축적층(26)을 p형 실리콘 영역(23)과 오정렬없이 형성할 수 있어, 보다 균일한 전하 축적층(26)과 p형 실리콘 영역(23)과의 용량을 실현할 수 있다. 이에 따라, 메모리 셀의 용량 변동이나 메모리 셀 간의 용량 변동을 저감할 수 있다.
상기 제1, 제2, 제3 실시예에 따른 반도체 기억 장치의 메모리 셀에는 부유 게이트형 셀뿐만 아니라, 본 실시예에서 설명한 바와 같은 MONOS형 셀을 이용하는것이 가능하다.
(제5 실시예)
도 34a∼도 34d는 본 발명의 제5 실시예에 따른 메모리 셀 구조를 나타낸다.
본 실시예는, 제1∼ 제4 실시예에서 설명한 NAND 셀 블록(49)을 AND 셀 블록으로 변경한 것이다. 또, 제1∼ 제4 실시예와 동일한 부분이나, 동일한 전압 관계에는 동일한 참조 부호를 붙이고 자세한 설명은 생략한다.
도 34a는 참조 부호(49)나 참조 부호(49')에 대응하는 AND 셀 블록의 회로도이다. 도 34a의 참조 부호(49)는 데이터를 저장하는 AND 셀 블록(49)을 나타내지만, 부유 게이트 전극을 갖는 MOS 트랜지스터로 이루어진 불휘발성 메모리 셀 M0∼M15가 병렬로 접속되고, 일단이 선택 트랜지스터 S1을 통해 BL이라는 데이터 전송선에 접속되어 있다. 또한, 다른 일단은 선택 트랜지스터 S2를 통해 SL이라는 공통 소스선에 접속되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다. n을 블록 인덱스(자연수)로 하면, 각각의 메모리 셀 M0∼M15의 제어 전극은 WL0∼WL15라고 기재된 데이터 선택선에 접속되어 있다. 또한, 데이터 전송선에 따른 복수의 메모리 셀 블록으로부터 하나의 메모리 셀 블록을 선택하여 데이터 전송선에 접속하기 때문에, 선택 트랜지스터 S1의 제어 전극은 블록 선택선 SSL에 접속되어 있다. 또한, 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속되어 있고, 소위 AND형 메모리 셀 블록(49)(점선의 영역)을 형성하고 있다. 본 실시예에서는, 메모리 셀 블록(49)에 16=24개의 메모리 셀이 접속되어 있는 예를 나타냈지만, 데이터 전송선 및 데이터 선택선에 접속하는 메모리 셀의 수는 복수이면 되고, 2n개(n은 양의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
도 34b는 AND 셀 블록의 평면도, 도 34c는 도 34b에서의 C-C선을 따르는 단면도, 도 34d는 도 34b에서의 D-D선을 따르는 단면도이다. 특히, 도 34b에서는 셀 구조를 알기 쉽게 하기 위해, 게이트 전극(27)보다 아래의 구조만을 나타내고 있다. 도 34c 및 도 34d에서, 예를 들면 3㎚∼15㎚의 두께로 이루어진 실리콘 산화막, 또는 옥시나이트라이드막(25, 25SSL, 25GSL)으로 형성된 터널 게이트 절연막을 통해, 예를 들면 인, 또는 비소를 1018㎝-3∼1021㎝-3첨가한 폴리실리콘으로 이루어진 전하 축적층(26)이 10㎚∼500㎚ 두께로 형성되어 있다. 이들은, 예를 들면 실리콘 산화막으로 이루어진 소자 분리 절연막(24)이 형성되어 있지 않은 영역 상에, p형 실리콘 영역(23)과 자기 정합적으로 형성되어 있다.
이 위에, 예를 들면 두께 5㎚∼30㎚ 사이의 실리콘 산화막, 또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어진 블록 절연막(50)이 형성되어 있다. 이들은, 예를 들면 실리콘 산화막으로 이루어진 소자 분리 절연막(24)이 형성되어 있지 않은 영역에, p형 실리콘 영역(23)과 자기 정합적으로 형성되어 있다. 이것은, 예를 들면 p형 실리콘 영역(23)에 참조 부호(25, 26)를 전면 퇴적한 후, 패터닝하여 p형 실리콘 영역(23)에 도달할 때까지, 예를 들면 0.05㎛∼0.5㎛의 깊이로 에칭하고, 절연막(24)을 매립함으로써 형성할 수 있다.이와 같이 메모리 셀부의 참조 부호(25, 26)를 단차가 적은 평면에 전면 형성할 수 있기 때문에, 보다 균일성이 향상된 특성이 갖추어진 성막을 행할 수 있다. 또, 셀부의 층간 절연막(56)과 n형 확산층(28)은, 터널 절연막(25)을 형성하기 전에, 사전에 터널 절연막(25)을 형성하는 부분에, 예를 들면 폴리실리콘에 의한 마스크재를 형성하고, 이온 주입에 의해 n형 확산층(28)을 형성한 후, 전면에 층간 절연막(56)을 퇴적하고, CMP 및 에치백에 의해 터널 절연막(25)에 상당하는 부분의 상기 마스크재를 선택적으로 제거함으로써 자기 정합적으로 형성할 수 있다.
또한, 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 CoSi와 폴리실리콘의 스택 구조로 이루어진 제어 게이트(27)가 10㎚∼500㎚ 두께로 형성되어 있다. 이 제어 게이트(27)는 도 34b에서 인접하는 메모리 셀 블록에서 접속되도록, 지면 좌우 방향으로 블록 경계까지 형성되어 있고, 데이터 선택선 WL0∼WL15 및 블록 선택 게이트 제어선 SSL, GSL을 형성하고 있다. 또, p형 실리콘 영역(23)은, n형 실리콘 영역(22)에 의해 p형 실리콘 기판(21)과 독립적으로 전압 인가할 수 있도록 되어 있는 것이, 소거 시의 승압 회로 부하를 감소시켜 소비 전력을 억제하기 위해서는 바람직하다.
도 34d에 도시한 바와 같이, 메모리 셀에 상당하는 D-D 단면에서, 이들 게이트 전극 아래에는, 예를 들면 5㎚∼200㎚ 두께의 실리콘 산화막, 또는 옥시나이트라이드막으로 이루어진 층간 절연막(56)을 사이에 두고 소스, 또는 드레인 전극으로 되는 n형 확산층(28)이 형성되어 있다. 이들 확산층(28), 전하 축적층(26) 및 제어 게이트(27)에 의해, 전하 축적층에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 셀이 형성되어 있고, 그 게이트 길이로서는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 도 34d와 같이, 층간 절연막(56)은 소스, 또는 드레인 전극으로 되는 확산층(28)을 피복하도록, 채널 상에도 형성되는 쪽이 소스/드레인 단에서의 전계 집중에 의한 이상 기입을 방지하는 데 바람직하다. 이들 n형 확산층(28)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3으로 되도록, 깊이 10㎚∼500㎚ 사이에서 형성되어 있다. 또한, 이들 n형 확산층(28)은 BL 방향으로 인접하는 메모리 셀끼리 공유되어, AND 접속이 실현되어 있다.
또한, 도면에서, 참조 부호(27SSL), 또한, 참조 부호(27GSL)는, 각각 SSL 및 GSL에 상당하는 블록 선택선에 접속된 게이트 전극으로, 블록 선택부 선부에서는 참조 부호(26)와 참조 부호(27) 사이의 층간 절연막(50)이 박리되어, EEPROM의 제어 전극 WL0∼WL15와 동일층에서 형성되어 있다. 여기서, 도 34b 및 도 34c에 도시한 바와 같이, 블록 선택 트랜지스터 S1은 확산층(28, 28d)을 소스/드레인 전극으로 하고, 참조 부호(27SSL)를 게이트 전극으로 한 MOSFET으로서 형성되어 있으며, 블록 선택 트랜지스터 S2는 확산층(28, 28s)을 소스/드레인 전극으로 하고, 참조 부호(27GSL)를 게이트 전극으로 한 MOSFET으로서 형성되어 있다. 여기서, 게이트 전극(27SSL, 27GSL)의 게이트 길이는 메모리 셀 게이트 전극의 게이트 길이보다 길고, 예를 들면 1㎛ 이하 0.02㎛ 이상으로 형성함으로써, 블록 선택 시와 비선택 시의 온 오프비를 크게 확보할 수 있어 오기입과 오판독을 방지할 수 있다.
본 실시예에서는, 도 34a∼도 34d에 도시한 바와 같이, AND형 셀을 이용하고 있기 때문에, 메모리 셀 블록의 직렬 저항을 작고 일정하게 할 수 있어, 다치화한 경우의 임계치를 안정시킬 수 있다.
상기 제1, 제2, 제3 실시예에 따른 반도체 기억 장치의 메모리 셀에는, NAND형 셀뿐만 아니라, 본 실시예에서 설명한 바와 같은 AND형 셀을 이용하는 것이 가능하다.
(제6 실시예)
도 35a∼도 35d는 본 발명의 제6 실시예에 따른 메모리 셀 구조를 나타낸다.
본 실시예는 제5 실시예에서 설명한 부유 게이트형 셀을 이용한 AND 셀 블록(49)을 MONOS형 셀을 이용한 AND 셀 블록으로 변경한 것이다.
도 35a∼도 35d는 각각 도 34a∼도 34d에 대응하는 AND 셀 블록의 회로도, 평면도, 블록 선택 게이트부, 메모리 셀부 단면도이다.
도 35a에 도시한 바와 같이, 전하 축적층 전극을 갖는 MOS 트랜지스터로 이루어진 불휘발성 메모리 셀 M0∼M15가 병렬로 접속되고, 일단이 블록 선택 트랜지스터 S1을 통해 BL이라는 데이터 전송선에 접속되어 있다. 또한, 다른 일단은 블록 선택 트랜지스터 S2를 통해 SL이라는 공통 소스선에 접속되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다. n을 블록 인덱스(자연수)로 하면, 각각의 메모리 셀 M0∼M15의 제어 전극은 WL0∼WL15라는 데이터 선택선에 접속되어 있다. 또한, 데이터 전송선을 따른 복수의 메모리 셀 블록으로부터 하나의 메모리 셀 블록을 선택하여 데이터 전송선에 접속하기 위해, 블록 선택 트랜지스터S1의 제어 전극은 블록 선택선 SSL에 접속되어 있다. 또한, 블록 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속되어 있고, 소위 AND형 메모리 셀 블록(45)(점선의 영역)을 형성하고 있다. 여기서, 본 실시예에서는, 블록 선택 게이트의 제어 배선 SSL 및 GSL이 메모리 셀의 제어 배선 WL0∼WL15와 동일한 층의 배선으로 형성되어 있다. 또한, 메모리 셀 블록(49)에는, 블록 선택선은 적어도 1개 이상 있으면 되고, 데이터 선택선과 동일 방향으로 형성되는 것이 고밀도화에는 바람직하다. 본 실시예에서는 메모리 셀 블록(49)에 16=24개의 메모리 셀이 접속되어 있는 예를 나타냈지만, 데이터 전송선 및 데이터 선택선에 접속하는 메모리 셀의 수는 복수이면 되고, 2n개(n은 양의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
도 35b는 AND형 메모리 셀 블록(49)의 평면도, 도 35c는 도 35b에서의 C-C선을 따르는 단면도, 도 35d는 도 35b에서의 D-D선을 따르는 단면도이다. 특히 도 35b에서는 셀 구조를 알기 쉽게 하기 위해, 게이트 전극(27)보다 아래의 구조만을 나타내고 있다. 도 35c 및 도 35d에서, 예를 들면 0.5㎚∼10㎚ 두께로 이루어진 실리콘 산화막, 또는 옥시나이트라이드막(25, 25SSL, 25GSL)으로 형성된 터널 게이트 절연막을 통해, 예를 들면 실리콘 질화막으로 이루어진 전하 축적층(26)이 4㎚∼50㎚ 두께로 형성되어 있다. 이 위에, 예를 들면 두께 2㎚∼30㎚ 사이의 실리콘 산화막, 또는 옥시나이트라이드막으로 이루어진 블록 절연막(50)을 통해, 예를 들면 폴리실리콘층(51)이 10㎚∼500㎚의 두께로 형성되어 있다. 이들은, 예를 들면 실리콘 산화막으로 이루어진 소자 분리 절연막(24)이 형성되어 있지 않은 영역에, p형 실리콘 영역(23)과 자기 정합적으로 형성되어 있다. 이것은, 예를 들면 p형 실리콘 영역(23)에 참조 부호(24, 26, 40, 41)를 전면 퇴적한 후, 패터닝하여 p형 실리콘 영역(23)에 도달할 때까지, 예를 들면 0.05㎛∼0.5㎛의 깊이로 에칭하고, 절연막(24)을 매립함으로써 형성할 수 있다. 이와 같이 참조 부호(25, 26, 40)를 단차가 적은 평면에 전면 형성할 수 있기 때문에, 보다 균일성이 향상된 특성이 갖추어진 성막을 행할 수 있다. 또, 셀부의 층간 절연막(56)과 n형 확산층(28)은, 터널 절연막(25)을 형성하기 전에, 사전에 터널 절연막(25)을 형성하는 부분에, 예를 들면 폴리실리콘에 의한 마스크재를 형성하고, 이온 주입에 의해 n형 확산층(28)을 형성한 후, 전면에 층간 절연막(56)을 퇴적하고, CMP 및 에치백에 의해 터널 절연막(25)에 상당하는 부분의 상기 마스크재를 선택적으로 제거함으로써 자기 정합적으로 형성할 수 있다.
또한, 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 CoSi와 폴리실리콘의 스택 구조로 이루어진 제어 게이트(27)가 10㎚∼500㎚ 두께로 형성되어 있다. 이 제어 게이트(27)는 도 35b에서 인접하는 메모리 셀 블록에서 접속되도록, 지면 좌우 방향으로 블록 경계까지 형성되어 있고, 데이터 선택선 WL0∼WL15 및 블록 선택 게이트 제어선 SSL, GSL을 형성하고 있다. 또, p형 실리콘 영역(23)은 n형 실리콘 영역(22)에 의해 p형 반도체 기판(21)과 독립적으로 전압을 인가할 수 있도록 되어 있는 것이, 소거 시의 승압 회로 부하를 감소시켜 소비 전력을 억제하기 위해서는 바람직하다.
도 35d에 도시한 바와 같이, 메모리 셀에 상당하는 D-D 단면에서, 이들 게이트 전극 아래에는, 예를 들면 5㎚∼200㎚ 두께의 실리콘 산화막, 또는 옥시나이트라이드막으로 이루어진 층간 절연막(56)을 사이에 두고 소스, 또는 드레인 전극으로 되는 n형 확산층(28)이 형성되어 있다. 이들 확산층(28), 전하 축적층(26) 및 제어 게이트(27)에 의해, 전하 축적층에 축적된 전하량을 정보량으로 하는 MONOS형 EEPROM 셀이 형성되어 있고, 그 게이트 길이로서는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 도 35d와 같이, 층간 절연막(56)은 소스, 또는 드레인 전극으로 되는 확산층(28)을 피복하도록, 채널 상에도 형성되는 쪽이 소스/드레인 단에서의 전계 집중에 의한 이상 기입을 방지하는 데 바람직하다. 이들 n형 확산층(28)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3으로 되도록, 깊이 10㎚∼500㎚ 사이에서 형성되어 있다. 또한, 이들 n형 확산층(28)은 BL 방향으로 인접하는 메모리 셀끼리 공유되어, AND 접속이 실현되어 있다.
또한, 도면에서, 참조 부호(27SSL), 또한, 참조 부호(27GSL)는 각각 SSL 및 GSL에 상당하는 블록 선택선에 접속된 게이트 전극으로, 상기 MONOS형 EEPROM의 제어 전극 WL0∼WL15와 동일층에서 형성되어 있다. 여기서, 도 35b 및 도 35c에 도시한 바와 같이, 블록 선택 트랜지스터 S1은 확산층(28, 28s)을 소스 드레인 전극으로 하고, 참조 부호(27SSL)를 게이트 전극으로 하여 MOS형 MOSFET으로서 형성되어 있고, 블록 선택 트랜지스터 S2는 확산층(28, 28d)을 소스 드레인 전극으로 하고, 참조 부호(27GSL)를 게이트 전극으로 하여 MOS형 MOSFET으로서 형성되어 있다. 여기서, 게이트 전극(27SSL, 27GSL)의 게이트 길이는 메모리 셀 게이트 전극의 게이트 길이보다 길고, 예를 들면 1㎛ 이하 0.02㎛ 이상으로 형성함으로써, 블록 선택 시와 비선택 시의 온 오프비를 크게 확보할 수 있어 오기입과 오판독을 방지할 수 있다.
본 실시예에서는 제5 실시예의 이점, 즉, AND 셀을 이용함으로써, 메모리 셀 블록의 직렬 저항을 작고 일정하게 할 수 있어, 다식화한 경우의 임계치를 안정시킬 수 있다라는 이점이 있다. 이 이점 이외에 MONOS형 셀을 이용함으로써, 제5 실시예의 부유 게이트형 EEPROM 셀보다 기입 전압 및 소거 전압을 저전압화할 수 있고, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있어, 보다 칩 면적을 축소할 수 있다.
또한, 제5 실시예와 비교하여, 전하 축적층(26)의 두께를, 예를 들면 20㎚ 이하로 작게 할 수 있어 보다 게이트 형성 시의 어스펙트를 저감할 수 있고, 게이트 전극의 가공 형상을 향상시키고, 층간 절연막(28)의 게이트 간의 매립도 향상시킬 수 있어 보다 내압을 향상시킬 수 있다. 또한, 부유 게이트 전극을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하여, 보다 프로세스 공정을 짧게 할 수 있다. 또한, 전하 축적층(26)이 절연체로, 하나 하나의 전하 트랩에 전하가 포획되어 있기 때문에, 방사선에 대하여 전하가 잘 방전되지 않으므로, 강한 내성을 갖게 할 수 있다. 또한, 전하 축적층(26)의 측벽 절연막(43)이 박막화되어도, 전하 축적층(26)에 포획된 전하가 전부 방전되지 않으므로 양호한 전하 유지 특성을 유지할 수 있다. 또한, 전하 축적층(26)을 p형 실리콘 영역(23)과 오정렬없이 형성할 수 있어, 보다 균일한 전하 축적층(26)과 p형 실리콘 영역(23)과의 용량을 실현할 수 있다. 이에 따라, 메모리 셀의 용량 변동이나 메모리 셀 간의 용량 변동을 저감할 수 있다.
상기 제1, 제2, 제3 실시예에 따른 반도체 기억 장치의 메모리 셀에는 부유 게이트형 셀을 이용한 AND형 셀 블록뿐만 아니라, 본 실시예에서 설명한 바와 같은 MONOS형 셀을 이용한 AND형 셀 블록을 이용하는 것이 가능하다.
(제7 실시예)
도 36a∼도 36d는 본 발명의 제7 실시예에 따른 메모리 셀 구조를 나타낸다.
본 실시예는 제1∼ 제4 실시예에서 설명한 NAND 셀 블록(49)을 NOR 셀 블록으로 변경한 것이다.
도 36a는 NOR 셀 블록의 회로도이다.
도 36a에 도시한 바와 같이, 전하 축적층 전극을 갖는 MOS 트랜지스터로 이루어진 불휘발성 메모리 셀 M0∼M15가 병렬로 접속되고, 일단이 BL이라는 데이터 전송선에 접속되어 있다. 또한, 다른 일단은 공통 소스선 SL에 접속되어 있다. NOR 메모리 셀에서는 하나의 트랜지스터에 의해 메모리 셀 블록(49)이 형성되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다. 각각의 메모리 셀 M0∼M1의 제어 전극은 WL0∼WL1이라는 데이터 선택선에 접속되어 있다.
도 36b는 NOR 셀 블록의 평면도, 도 36c는 도 36b에서의 C-C선을 따르는 단면도, 도 36c는 도 36b에서의 C-C선을 따르는 단면도, 도 36d는 도 36b에서의 D-D선을 따르는 단면도이다. 특히 도 36b에서는 셀 구조를 알기 쉽게 하기 위해, 게이트 전극(27)보다 아래의 구조만을 나타내고 있다. 도 36c 및 도 36d에서, 예를 들면 3㎚∼15㎚ 두께로 이루어진 실리콘 산화막, 또는 옥시나이트라이드막(25)으로 형성된 터널 게이트 절연막을 통해, 예를 들면 인, 또는 비소를 1018㎝-3∼1021㎝-3첨가한 폴리실리콘으로 이루어진 전하 축적층(26)이 10㎚∼500㎚ 두께로 형성되어 있다. 이들은, 예를 들면 실리콘 산화막으로 이루어진 소자 분리 절연막(24)이 형성되어 있지 않은 영역 상에, p형 실리콘 영역(23) 상에 형성되어 있다.
이 위에, 예를 들면 두께 5㎚∼30㎚ 사이의 실리콘 산화막, 또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어진 블록 절연막(50)이 형성되어 있다. 이들은, 예를 들면 실리콘 산화막으로 이루어진 소자 분리 절연막(24)이 형성되어 있지 않은 영역에, p형 실리콘 영역(23) 상에 형성되어 있다.
또한, 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 CoSi와 폴리실리콘의 스택 구조로 이루어진 제어 게이트(27)가 10㎚∼500㎚ 두께로 형성되어 있다. 이 제어 게이트(27)는, 도 36b에서 인접하는 메모리 셀 블록에서 접속되도록, 지면 좌우 방향으로 블록 경계까지 형성되어 있고, 데이터 선택선 WL0∼WL2를 형성하고 있다. 또, p형 실리콘 영역(23)은 n형 실리콘 영역(22)에 의해 p형 반도체 기판(21)과 독립적으로 전압을 인가할 수 있도록 되어있는 것이, 소거 시의 승압 회로 부하를 감소시켜 소비 전력을 억제하기 위해서는 바람직하다.
도 36d에 도시한 바와 같이, 메모리 셀에 상당하는 D-D 단면에서, 이들 게이트 전극 아래에는, 예를 들면 5㎚∼200㎚ 두께의 실리콘 산화막, 또는 옥시나이트라이드막으로 이루어진 층간 절연막(56)을 사이에 두고 소스, 또는 드레인 전극으로 되는 n형 확산층(28)이 형성되어 있다. 이들 확산층(28), 전하 축적층(26) 및 제어 게이트(27)에 의해, 전하 축적층에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 셀이 형성되어 있고, 그 게이트 길이로서는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 도 36b 및 도 36d와 같이, BL과 접속된 n형 확산층(28d)과 쌍을 이루는 n형 확산층(28)은 도 36b의 지면 좌우 방향으로 연장되어 인접하는 메모리 셀을 접속하는 소스선 SL로 되어 있다. 이러한 NOR형 셀에서도, SL을 사이에 두고 데이터 전송선 방향으로 인접하는 메모리 셀의 전하 축적층 사이가 절연막으로 형성되어 있기 때문에, 전하 축적층 간의 용량 결합에 의한 임계치 변동이 생긴다. 따라서, 예를 들면 도 36a의 M0과 M1과 같이 소스선을 사이에 둔 2개의 인접하는 셀에 대하여, 하나의 메모리 셀에 2치 이상의 복수의 임계치, 예를 들면 4치를 기억하는 것으로 하고, 기억하는 한 더미의 2비트를 상호 인접하는 메모리 셀에 검증을 행하면서 1비트씩 기입함으로써, 제3 실시예의 방법으로 임계치의 인접 셀의 용량 결합에 의한 변화를 보상할 수 있다.
물론, 로우 방향으로 인접하는 2개의 메모리 셀 사이도 도 36a∼도 36d에 도시한 바와 같이, 절연막에 의해 매립되어 있기 때문에, 전하 축적층 간의 용량 결합에 의한 임계치 변동이 생긴다. 따라서, 도 33a의 M1과 M1'과 같이, 로우 방향의 2개의 인접하는 셀에 대하여, 하나의 메모리 셀에 2치 이상의 복수의 임계치, 예를 들면 4치를 기억하는 것으로 하고, 기억하는 한 더미의 2비트를 서로 인접하는 메모리 셀에 검증을 행하면서 1비트씩 기입함으로써, 제3 실시예의 방법으로 임계치의 인접 셀의 용량 결합에 의한 변화를 보상할 수 있다.
상술한 제1∼제7 실시예의 구조를 이용하면, 인접한 메모리 셀에 데이터를 기입한 후라도 좁은 임계치 분포를 실현할 수 있다. 따라서, 동일한 최대 임계치 분포를 이용해도, 데이터에 대응하는 임계치 분포 간의 분리 전압 폭을 보다 크게 할 수 있고, 전하 유지 특성의 열화나 온도 변화에 의한 임계치 시프트가 발생해도, 다른 데이터의 임계치 분포가 중첩되는 것에 기인하는 데이터 파괴를 감소시킬 수 있다.
또한, 셀의 임계치 분포의 최대 값을 종래보다 낮게 설정할 수 있다. 따라서, 축적 전하의 자기 전계가 작아져 전하의 유지 특성을 양호하게 유지할 수 있다. 또한, 메모리 셀을 직렬 접속하여 형성한 NAND형 메모리 셀 블록에서는, 데이터를 판독하는 셀에 직렬로 접속된 메모리 셀에 대하여 임계치 분포의 최대 값보다 높은 전압을 게이트에 인가할 필요가 생기지만, 이 인가 전압을 저하시키는 것이 가능해진다. 따라서, 판독 동작을 반복함으로써 전하 축적층에 마이너스의 전하가 주입되어 임계치가 상승되는 문제가 생기지만, 이 문제를 억제할 수 있고, 특히, 소거 상태의 "11" 임계치와 "10" 상태의 임계치 분리 폭을 양호하게 확보할 수 있다.
또한, 판독을 행하는 경우의 판정 임계치와 데이터에 대응하는 임계치와의 분리 전압 폭을 크게 확보할 수 있기 때문에, 보다 오판독 빈도를 작게 할 수 있고, 데이터 판독 판정을 행하는 게이트 구동 전압을 크게 확보할 수 있다. 따라서, 데이터에 대응하는 임계치가 판정 임계치보다 높은 경우의 데이터 셀을 흐르는 전류를 일정하게 한 상태에서, 데이터에 대응하는 임계치가 판정 임계치보다 낮은 경우의 데이터 셀을 흐르는 전류를 증대시켜 판독 속도를 고속화할 수 있다.
또한, 전하 축적층 간의 용량이 치수 변동이나 전압 변동에 의해 변동되어도, 임계치 변화를 받는 인접하는 메모리 셀에 대하여 검증 재기입을 행하고 있기 때문에, 임계치 변동을 일정한 임계치 범위 내로 작게 유지할 수 있다.
또한, 본 발명의 구성은 종래의 2치를 기억하는 불휘발성 기억 장치의 구성 요소를 그대로 포함하고 있기 때문에, 종래의 2치를 기억하는 불휘발성 기억 장치의 기능을 손상시키지 않고 그대로 실현할 수 있다.
또한, 제1 실시예 및 제3 실시예에 대해서는, 메모리 셀 어레이에 대해서는, 열 방향으로 메모리 셀 어레이를 구성하고 있는 메모리 셀과 감지 증폭기를 분할 페이지분 추가하는 것만으로 된다. 또한, 제2 실시예에서는 메모리 셀을 종래보다 추가할 필요는 없다. 따라서, 모든 실시예에서, 데이터 전송선이 신장되는 방향으로 메모리 셀의 추가는 필요 없고, 데이터 선택선이 연장되는 방향으로 면적 증대를 동반하지 않고서 회로를 구성하는 것이 가능하다.
또한, 제3 실시예에서는 기입 데이터를 일시 유지하는 회로를 각 감지 증폭기에 복수 형성하고 있기 때문에, 기입 시에 외부 데이터 버퍼로부터 감지 증폭기에 데이터를 수시 송신하는 경우와 비교하여, 고속이며, 배선도 짧기 때문에 소비 전력을 줄일 수 있다.
이상, 본 발명을 제1∼제7 실시예에 따라 설명하였지만, 본 발명은 이들 실시예 각각에 한정되는 것이 아니다. 예를 들면 상기 실시예에서 분할 페이지에 대응하는 예를 나타냈지만, 물론 분할 페이지가 하나라도 된다. 또한, 열 방향으로 인접하는 셀과, 행 방향으로 인접하는 셀에 대하여 독립적으로 임계치 보정을 행하는 실시예를 나타냈지만, 물론, 예를 들면 행 방향 및 열 방향으로 인접하는 셀 양방에 대하여 임계치 보정을 행해도 된다.
또한, 상기 실시예에서는 스위치 소자로서 주로 n형 MISFET을 이용하였지만, 이들은 게이트 입력을 반전하면, p형과 n형을 교체해도 된다.
또한, 상기 실시예에서는 EEPROM으로 이루어진 불휘발성 반도체 소자를 예로 들었지만, 본 발명의 구성은 복수의 데이터 선택선과 복수의 데이터 전송선으로 이루어진 메모리 매트릭스로, 메모리 셀의 정보 기억 영역이 서로 인접하는 메모리 셀 사이에서, 인접한 셀에 기억된 정보에 의해 셀의 정보가 간섭을 받는 구조에서 유효하다는 것은 분명하다. 예를 들면 전하 축적층에 정보를 축적하는 대신에, 분극량, 또는 반전에 의해 정보를 기억하는 강유전체 메모리라도 인접하는 셀에 분극의 방향에 따른 전계가 생기기 때문에, 본 방법을 적용할 수 있다. 또한, 자화의 방향, 또는 강함에 의해 강자성체 메모리라도 인접하는 셀에 분극의 방향에 따른 자계가 생기기 때문에, 본 방법을 적용할 수 있다.
또한, 소자 분리막이나 절연막 형성법 자체는 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 이외의 방법, 예를 들면 산소 이온을 퇴적한 실리콘에 주입하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용해도 된다. 또한, 전하 축적층(26)은 TiO2나 Al2O3, 혹은 탄탈 산화막, 티탄산스트론튬이나 티탄산바륨, 티탄산지르코늄 납이나, 이들 적층막을 이용해도 상관없다.
또한, 실시예에서는 반도체 기판(21)으로서 p형 실리콘 기판을 상정하였지만, 대신에 n형 실리콘 기판이나 SOI 기판의 SOI 실리콘층, 또는 SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 단결정 반도체 기판이면 된다.
또한, p형 실리콘 영역(23) 상에 n형 MOSFET을 형성하는 예를 진술하였지만, n형 실리콘 영역 상에 p형 MOSFET을 형성하도록 치환해도 되고, 그 경우, 상술한 실시예의 n형을 p형, p형을 n형으로 대체하고, 또한, 도핑된 불순물종의 As, P, Sb를 In, B 중 어느 하나로 대체하면 된다.
또한, 게이트 전극(27)은 Si 반도체, SiGe 혼정, SiGeC 혼정, TiSi , NiSi, CoSi, TaSi, WSi, MoSi 등의 실리사이드나 폴리사이드, Ti, Al, Cu, TiN, W 등의 금속을 이용할 수 있고, 다결정이라도 무방하고, 이들의 적층 구조로 해도 된다. 또한, 비정질 Si, 비정질 SiGe 혼정, 또는 비정질 SiGeC 혼정을 이용할 수 있고, 이들 적층 구조로 해도 된다. 또한, 전하 축적층(26)은 도트 형상으로 형성되어 있어도 상관없으며, 본 방법을 적용할 수 있는 것은 물론이다.
기타, 본 발명의 요지를 일탈하지 않은 범위에서, 다양하게 변형하여 실시할수 있다.
또한, 상기 각 실시예는 단독, 또는 적절하게 조합하여 실시하는 것도 물론 가능하다.
또한, 상기 각 실시예에는 다양한 단계의 발명이 포함되어 있고, 각 실시예에서 개시한 복수의 구성 요건이 적절한 조합에 의해, 다양한 단계의 발명을 추출하는 것도 가능하다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
본 발명에 따르면, 인접하는 메모리 셀의 기입 데이터 전체에 대하여 검증 기입을 행하고 있으므로, 인접한 메모리 셀의 기입 이후에도 임계치 분포 폭을 작게 유지할 수 있다.
또한, 본 발명에 따르면, 충분한 임계치 마진을 얻을 수 있어, 기입 순위 기억 메모리 셀 어레이의 오판독 확률이나 데이터 파괴 확률을 감소시킬 수 있다.

Claims (61)

  1. 적어도 1개의 제1 메모리 셀을 갖고 데이터의 재기입이 가능한 제1 메모리 셀 블록과, 상기 제1 메모리 셀에 인접한 적어도 1개의 제2 메모리 셀을 갖고 데이터의 재기입이 가능한 제2 메모리 셀 블록을 포함하는 반도체 기억 장치의 데이터 기입 방법에 있어서,
    상기 제1 메모리 셀로의 데이터 기입을 행하고,
    상기 제1 메모리 셀로의 데이터 기입에 계속하여, 상기 제2 메모리 셀로의 데이터 기입을 행하고,
    상기 제2 메모리 셀로의 데이터 기입을 행한 후에, 상기 제1 메모리 셀의 데이터 판정을 행하고,
    상기 데이터 판정 결과, 상기 제1 메모리 셀의 데이터가 미달인 경우에, 상기 제1 메모리 셀로의 데이터 재기입을 행하는 반도체 기억 장치의 데이터 기입 방법.
  2. 제1항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 유지해야 할 데이터에 대응하여 전하가 주입되거나, 혹은 방출되는 전하 축적층을 갖고, 2치 이상의 데이터를 전하량으로서 기억하는 반도체 기억 장치의 데이터 기입 방법.
  3. 제1항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 유지해야 할 데이터에 대응하여 전하가 주입되거나, 혹은 방출되는 전하 축적층을 갖고, 2치의 데이터를 전하량으로서 기억하며,
    외부로부터 제공된 3치 이상의 데이터를, 상기 제1, 제2 메모리 셀 각각의 2치의 데이터에 대응시켜 기억하는 반도체 기억 장치의 데이터 기입 방법.
  4. 직렬 접속, 또는 병렬 접속되며, 서로 인접한 적어도 2개의 제1, 제2 메모리 셀을 갖고 데이터의 재기입이 가능한 메모리 셀 블록을 포함하는 반도체 기억 장치의 데이터 기입 방법에 있어서,
    상기 제1 메모리 셀로의 데이터 기입을 행하고,
    상기 제1 메모리 셀로의 데이터 기입에 계속하여, 상기 제2 메모리 셀로의 데이터 기입을 행하고,
    상기 제2 메모리 셀로의 데이터 기입을 행한 후에, 상기 제1 메모리 셀의 데이터 판정을 행하고,
    상기 데이터 판정 결과, 상기 제1 메모리 셀의 데이터가 미달인 경우에, 상기 제1 메모리 셀로의 데이터 재기입을 행하는 반도체 기억 장치의 데이터 기입 방법.
  5. 제4항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 유지해야 할 데이터에 대응하여 전하가 주입되거나, 혹은 방출되는 전하 축적층을 갖고, 2치 이상의 데이터를 전하량으로서 기억하는 반도체 기억 장치의 데이터 기입 방법.
  6. 제4항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 유지해야 할 데이터에 대응하여 전하가 주입되거나, 혹은 방출되는 전하 축적층을 갖고, 2치의 데이터를 전하량으로서 기억하며,
    외부로부터 제공된 3치 이상의 데이터를, 상기 제1, 제2 메모리 셀 각각의 2치의 데이터에 대응시켜 기억하는 반도체 기억 장치의 데이터 기입 방법.
  7. 반도체 집적 회로 장치에 있어서,
    적어도 1개의 제1 메모리 셀을 갖고 데이터의 재기입이 가능한 제1 메모리 셀 블록과,
    상기 제1 메모리 셀에 인접한 적어도 1개의 제2 메모리 셀을 갖고 데이터의 재기입이 가능한 제2 메모리 셀 블록과,
    상기 제1 메모리 셀 블록에 직접, 또는 상기 제1 메모리 셀 블록을 선택하는 선택 엘리먼트를 통해 전기적으로 접속되어 있는 제1 데이터 전송선과,
    상기 제2 메모리 셀 블록에 직접, 또는 상기 제2 메모리 셀 블록을 선택하는 선택 엘리먼트를 통해 전기적으로 접속되어 있는 제2 데이터 전송선과,
    상기 제1 데이터 전송선 및 상기 제2 데이터 전송선 중 어느 하나를 충전하는 충전 회로와,
    적어도 2개의 전압에서 안정점을 갖는 제1 데이터 유지 회로와,
    상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제2 데이터 유지 회로와,
    상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제3 데이터 유지 회로와,
    상기 제3 데이터 유지 회로에 유지된 데이터에 기초하여 제1 전압 노드를 충전 또는 방전시키는 충전 및 방전 회로와,
    상기 제1 전압 노드를 상기 제1, 제2 데이터 전송선 중 어느 하나에 전기적으로 접속하는 제1 접속 회로와,
    적어도 2개의 전압에서 안정점을 갖는 제4 데이터 유지 회로와,
    상기 제4 데이터 유지 회로를 상기 제1 전압 노드에 전기적으로 접속하는 제2 접속 회로
    를 포함하는 반도체 집적 회로 장치.
  8. 제7항에 있어서,
    상기 제1, 제2 데이터 전송선과 직교하는 방향으로 복수개 배치되며, 상기 제1, 제2 데이터 전송선과 직교하는 방향으로 연장된 데이터 입출력선과,
    상기 데이터 입출력선과, 상기 제4 데이터 유지 회로를 전기적으로 접속하는제3 접속 회로를 더 포함하는 반도체 집적 회로 장치.
  9. 제7항에 있어서,
    상기 제1, 제2 데이터 전송선과 직교하는 방향으로 복수개 배치되며, 상기 제1, 제2, 제3, 제4 데이터 유지 회로 및 충전 및 방전 회로를 제어하는 제어선을 더 포함하고,
    상기 제어선은 각 회로에서 공통인 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제9항에 있어서,
    상기 제1, 제2 데이터 전송선은 각각 2개인 반도체 집적 회로 장치.
  11. 제9항에 있어서,
    상기 제1, 제2 데이터 전송선은 각각 4개인 반도체 집적 회로 장치.
  12. 제7항에 있어서,
    상기 제1 데이터 유지 회로 및 제4 데이터 유지 회로는 각각 인버터를 역 병렬 접속한 플립플롭인 반도체 집적 회로 장치.
  13. 제7항에 있어서,
    상기 제2 데이터 유지 회로에 포함되는 트랜지스터의 수는, 상기 제1 데이터 유지 회로에 포함되는 트랜지스터의 수 및 제4 데이터 유지 회로에 포함되는 트랜지스터의 수보다 적은 반도체 집적 회로 장치.
  14. 제7항에 있어서,
    상기 제2 메모리 셀에는 상기 제1 메모리 셀에 데이터를 기입한 후에 데이터가 기입되고, 상기 제1, 제2 메모리 셀에는 동시에 데이터가 기입되지 않은 반도체 집적 회로 장치.
  15. 제7항에 있어서,
    상기 제3 데이터 유지 회로의 데이터 입력 단자는, 상기 제1 데이터 유지 회로에 제4 접속 회로를 통해 전기적으로 접속되고,
    상기 제1 전압 노드는, 상기 제1 데이터 유지 회로에 제5 접속 회로를 통해 전기적으로 접속되는 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제4 접속 회로를 통해 상기 제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 상기 제1 전압 노드에 접속되고, 그 타단은 제2 스위칭 엘리먼트를 통해 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  17. 제15항에 있어서,
    상기 제3 데이터 유지 회로는 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제4 접속 회로를 통해 상기 제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 제2 스위칭 엘리먼트를 통해 상기 제1 전압 노드에 접속되고, 그 타단은 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  18. 제7항에 있어서,
    상기 제3 데이터 유지 회로의 데이터 입력 단자는, 제6 접속 회로를 통해 제2 전압 노드에 전기적으로 접속되고,
    상기 제2 전압 노드는, 제7 접속 회로를 통해 상기 제1 전압 노드에 전기적으로 접속됨과 함께, 제8 접속 회로를 통해 상기 제1 데이터 유지 회로에 전기적으로 접속되는 반도체 집적 회로 장치.
  19. 제18항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제2 전압 노드에 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 상기 제1 전압 노드에 접속되고, 그 타단은 제2 스위칭 엘리먼트를 통해 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  20. 제18항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제2 전압 노드에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 제2 스위칭 엘리먼트를 통해 상기 제1 전압 노드에 접속되고, 그 타단은 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  21. 제7항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 상기 제1 전압 노드에 접속되고, 그 타단은 제2 스위칭 엘리먼트를 통해 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  22. 제7항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 제2 스위칭 엘리먼트를 통해 상기 제1 전압 노드에 접속되고, 그 타단은 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  23. 제7항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 3치 이상의 데이터를 논리 값으로서 기억하는 반도체 집적 회로 장치.
  24. 제7항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 적어도 하나의 전하 축적층과 제어 게이트를 갖는 전계 효과 트랜지스터인 반도체 집적 회로 장치.
  25. 제24항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 4치 이상의 디지털 데이터를 논리 값으로 하여 상기 전하 축적층에 축적된 전하량의 대소로 기억하고, 상기 전하량 순으로 디지털 데이터를 배열한 경우, 전하량에 대하여 인접하는 디지털 데이터는 서로 1비트씩 비트 반전하는 반도체 집적 회로 장치.
  26. 제24항에 있어서,
    상기 전계 효과 트랜지스터는 각각 동일한 도전형의 웰 상에 형성되어 있는 반도체 집적 회로 장치.
  27. 제26항에 있어서,
    상기 전계 효과 트랜지스터는 기입 동작에 FN 터널 전류를 이용하는 반도체 집적 회로 장치.
  28. 제24항에 있어서,
    상기 전하 축적층은 실리콘 질화물을 포함하는 반도체 집적 회로 장치.
  29. 제28항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 복수개의 소스 전극과 드레인 전극이 직렬로 접속되고, 각각 복수개의 메모리 셀 내에서 인접하는 전하 축적층과의 간격은 상기 전하 축적층의 두께의 2배 이하인 반도체 집적 회로 장치.
  30. 제24항에 있어서,
    상기 전하 축적층은 폴리실리콘을 포함하는 부유 게이트 전극인 반도체 집적 회로 장치.
  31. 제30항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 복수개의 소스 전극과 드레인 전극이 직렬로 접속되고, 각각 복수개의 메모리 셀 내에서 인접하는 전하 축적층과의 간격은 상기 전하 축적층의 두께의 2배 이하인 반도체 집적 회로 장치.
  32. 제30항에 있어서,
    상기 제1 메모리 셀의 전하 축적층과 상기 제2 메모리 셀의 전하 축적층 사이에는 절연물만이 형성되어 있는 반도체 집적 회로 장치.
  33. 반도체 집적 회로 장치에 있어서,
    직렬 접속, 또는 병렬 접속되며, 상호 인접한 적어도 2개의 제1, 제2 메모리셀을 갖고 데이터의 재기입이 가능한 메모리 셀 블록과,
    상기 메모리 셀 블록에 직접, 또는 상기 메모리 셀 블록을 선택하는 선택 엘리먼트를 통해 전기적으로 접속되어 있는 데이터 전송선과,
    상기 데이터 전송선을 충전하는 충전 회로와,
    적어도 2개의 전압에서 안정점을 갖는 제1 데이터 유지 회로와,
    상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제2 데이터 유지 회로와,
    상기 제1 데이터 유지 회로에 전기적으로 접속되어 있는 제3 데이터 유지 회로와,
    상기 제3 데이터 유지 회로에 유지된 데이터에 기초하여 제1 전압 노드를 충전 또는 방전시키는 충전 및 방전 회로와,
    상기 제1 전압 노드를 상기 데이터 전송선에 전기적으로 접속하는 제1 접속 회로와,
    적어도 2개의 전압에서 안정점을 갖는 제4 데이터 유지 회로, 및
    상기 제4 데이터 유지 회로를 상기 제1 전압 노드에 전기적으로 접속하는 제2 접속 회로
    를 포함하는 반도체 집적 회로 장치.
  34. 제33항에 있어서,
    상기 데이터 전송선과 직교하는 방향으로 복수개 배치되며, 상기 데이터 전송선과 직교하는 방향으로 연장된 데이터 입출력선과,
    상기 데이터 입출력선과, 상기 제4 데이터 유지 회로를 전기적으로 접속하는 제3 접속 회로를 더 포함하는 반도체 집적 회로 장치.
  35. 제33항에 있어서,
    상기 데이터 전송선과 직교하는 방향으로 복수개 배치되며, 상기 제1, 제2, 제3, 제4 데이터 유지 회로 및 충전 및 방전 회로를 제어하는 제어선을 더 포함하고,
    이들 제어선은 각 회로에서 공통인 반도체 집적 회로 장치.
  36. 제35항에 있어서,
    상기 데이터 전송선은 2개인 반도체 집적 회로 장치.
  37. 제35항에 있어서,
    상기 데이터 전송선은 4개인 반도체 집적 회로 장치.
  38. 제33항에 있어서,
    상기 제1 데이터 유지 회로 및 제4 데이터 유지 회로는 각각 인버터를 역 병렬 접속한 플립플롭인 반도체 집적 회로 장치.
  39. 제33항에 있어서,
    상기 제2 데이터 유지 회로에 포함되는 트랜지스터의 수는, 상기 제1 데이터 유지 회로에 포함되는 트랜지스터의 수 및 제4 데이터 유지 회로에 포함되는 트랜지스터의 수보다 적은 반도체 집적 회로 장치.
  40. 제33항에 있어서,
    상기 제2 메모리 셀에는 상기 제1 메모리 셀에 데이터를 기입한 후에 데이터가 기입되고, 상기 제1, 제2 메모리 셀에는 동시에 데이터가 기입되지 않은 반도체 집적 회로 장치.
  41. 제33항에 있어서,
    상기 제3 데이터 유지 회로의 데이터 입력 단자는, 상기 제1 데이터 유지 회로에 제4 접속 회로를 통해 전기적으로 접속되고,
    상기 제1 전압 노드는, 상기 제1 데이터 유지 회로에 제5 접속 회로를 통해 전기적으로 접속되는 반도체 집적 회로 장치.
  42. 제41항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제4 접속 회로를 통해 상기제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 상기 제1 전압 노드에 접속되고, 그 타단은 제2 스위칭 엘리먼트를 통해 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  43. 제41항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제4 접속 회로를 통해 상기 제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 제2 스위칭 엘리먼트를 통해 상기 제1 전압 노드에 접속되고, 그 타단은 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  44. 제33항에 있어서,
    상기 제3 데이터 유지 회로의 데이터 입력 단자는, 제6 접속 회로를 통해 제2 전압 노드에 전기적으로 접속되고,
    상기 제2 전압 노드는, 제7 접속 회로를 통해 상기 제1 전압 노드에 전기적으로 접속됨과 함께, 제8 접속 회로를 통해 상기 제1 데이터 유지 회로에 전기적으로 접속되는 반도체 집적 회로 장치.
  45. 제44항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제2 전압 노드에 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 상기 제1 전압 노드에 접속되고, 그 타단은 제2 스위칭 엘리먼트를 통해 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  46. 제44항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제2 전압 노드에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 제2 스위칭 엘리먼트를 통해 상기 제1 전압 노드에 접속되고, 그 타단은 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  47. 제33항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 상기 제1 전압 노드에 접속되고, 그 타단은 제2 스위칭 엘리먼트를 통해 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  48. 제33항에 있어서,
    상기 제3 데이터 유지 회로는, 제어 전극 및 전류 패스를 갖는 제1 스위칭 엘리먼트를 포함하고,
    상기 제1 스위칭 엘리먼트의 제어 전극은 상기 제1 데이터 유지 회로에 전기적으로 접속되며,
    상기 제1 스위칭 엘리먼트의 전류 패스의 일단은 제2 스위칭 엘리먼트를 통해 상기 제1 전압 노드에 접속되고, 그 타단은 적어도 2개의 정상 값을 갖는 제3 전압 노드에 접속되는 반도체 집적 회로 장치.
  49. 제33항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 3치 이상의 데이터를 논리 값으로서 기억하는 반도체 집적 회로 장치.
  50. 제33항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 적어도 하나의 전하 축적층과 제어 게이트를 갖는 전계 효과 트랜지스터인 반도체 집적 회로 장치.
  51. 제50항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 4치 이상의 디지털 데이터를 논리 값으로 하여 상기 전하 축적층에 축적된 전하량의 대소로 기억하고, 상기 전하량 순으로 디지털 데이터를 배열한 경우, 전하량에 대하여 인접하는 디지털 데이터는 상호 1비트씩 비트 반전되는 반도체 집적 회로 장치.
  52. 제50항에 있어서,
    상기 전계 효과 트랜지스터는 각각 동일한 도전형의 웰 상에 형성되어 있는 반도체 집적 회로 장치.
  53. 제52항에 있어서,
    상기 전계 효과 트랜지스터는 기입 동작에 FN 터널 전류를 이용하는 반도체 집적 회로 장치.
  54. 제50항에 있어서,
    상기 전하 축적층은 실리콘 질화물을 포함하는 반도체 집적 회로 장치.
  55. 제54항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 복수개의 소스 전극과 드레인 전극이 직렬로 접속되고, 각각 복수개의 메모리 셀 내에서 인접하는 전하 축적층과의 간격은 상기 전하 축적층의 두께의 2배 이하인 반도체 집적 회로 장치.
  56. 제50항에 있어서,
    상기 전하 축적층은 폴리실리콘을 포함하는 부유 게이트 전극인 반도체 집적 회로 장치.
  57. 제56항에 있어서,
    상기 제1, 제2 메모리 셀은 각각 복수개의 소스 전극과 드레인 전극이 직렬로 접속되고, 각각 복수개의 메모리 셀 내에서 인접하는 전하 축적층과 상기 제2 메모리 셀의 전하 축적층과의 간격은 상기 전하 축적층의 두께의 2배 이하인 반도체 집적 회로 장치.
  58. 제56항에 있어서,
    상기 제1 메모리 셀의 전하 축적층과 상기 제2 메모리 셀의 전하 축적층 사이에는 절연물만이 형성되어 있는 반도체 집적 회로 장치.
  59. 반도체 집적 회로 장치에 있어서,
    데이터 전송선과 직교하는 방향으로 상호 배치되며, 직렬 접속, 또는 병렬 접속된 복수의 메모리 셀을 갖고 데이터의 재기입이 가능한 제1, 제2 메모리 셀 블록, 및 상기 데이터 전송선과 직교하는 방향으로 형성되며, 상기 제1, 제2 메모리 셀 블록에서 병렬로 접속되는 데이터 선택선을 포함하는 제1 메모리 셀 어레이와,
    상기 제1 메모리 셀 어레이에 대하여 상기 데이터 전송선과 직교하는 방향으로 배치되며, 직렬 접속, 또는 병렬 접속된 복수의 메모리 셀을 갖고 데이터의 재기입이 가능한 제3, 제4 메모리 셀 블록을 포함하고, 데이터 선택선을 상기 제1 메모리 셀 어레이의 데이터 선택선과 공유하는 제2 메모리 셀 어레이를 포함하고,
    상기 제1 메모리 셀 어레이의 메모리 셀은 3치 이상의 데이터를 논리 값으로서 기억하고,
    상기 제2 메모리 셀 어레이의 메모리 셀은 2치의 데이터를 논리 값으로서 기억하는 반도체 집적 회로 장치.
  60. 제59항에 있어서,
    상기 제2 메모리 셀 어레이에 포함되며, 하나의 데이터 선택선에 접속된 메모리 셀의 개수는 2 이상이고, 그 개수는 상기 제1 메모리 셀 어레이에 포함되며, 하나의 데이터 선택선에 접속된 메모리 셀의 개수보다 적은 반도체 집적 회로 장치.
  61. 반도체 집적 회로 장치에 있어서,
    데이터의 재기입이 가능한 복수의 제1 메모리 블록과,
    데이터의 재기입이 가능한 복수의 제2 메모리 블록을 포함하고,
    상기 복수의 제1 메모리 블록 및 상기 복수의 제2 메모리 블록으로부터 데이터를 소거하고, 상기 복수의 제1 메모리 블록에 데이터 기입을 행하고, 상기 복수의 제2 메모리 블록을 소거 상태를 유지한 채로 데이터 판독하면, 상기 복수의 제2 메모리 블록의 데이터는 상기 복수의 제1 메모리 블록의 데이터와 일치하는 반도체 집적 회로 장치.
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