JPH026158B2 - - Google Patents
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- JPH026158B2 JPH026158B2 JP6850183A JP6850183A JPH026158B2 JP H026158 B2 JPH026158 B2 JP H026158B2 JP 6850183 A JP6850183 A JP 6850183A JP 6850183 A JP6850183 A JP 6850183A JP H026158 B2 JPH026158 B2 JP H026158B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の背景〕
マイクロプロセツサの制御記憶域は殆どの基本
的反復タイプのマイクロ命令を記憶するための読
取専用記憶（ROS）部及びより高いレベルのマ
イクロ命令を記憶するための読取／書込ランダ
ム・アクセス・メモリ（RAM）部を有するのが
典型的である。超LSI回路の出現によつて多くの
記憶及び論理機能を同じ半導体チツプ上に設ける
事ができる様になつた。必要とされるものは、全
てが同じ超LSI回路チツプ上に設けられた、マイ
クロプロセツサのための制御記憶域において有利
に用いることができる結合された読取専用記憶及
び読取／書込ランダム・アクセス・メモリ記憶セ
ルである。
的反復タイプのマイクロ命令を記憶するための読
取専用記憶（ROS）部及びより高いレベルのマ
イクロ命令を記憶するための読取／書込ランダ
ム・アクセス・メモリ（RAM）部を有するのが
典型的である。超LSI回路の出現によつて多くの
記憶及び論理機能を同じ半導体チツプ上に設ける
事ができる様になつた。必要とされるものは、全
てが同じ超LSI回路チツプ上に設けられた、マイ
クロプロセツサのための制御記憶域において有利
に用いることができる結合された読取専用記憶及
び読取／書込ランダム・アクセス・メモリ記憶セ
ルである。
ROSデバイスの製造に関する問題は、フイー
ルド・テストの期間を経た後にROS設計に技術
変更が加えられ、ストツクされたROSデバイス
をスクラツプにしなければならない点にある。従
つてこの点に鑑みて必要とされる事はROSデバ
イスを救済し、現存するROS設計が無用物と化
した後にもそれらを製品として用いうる様にする
事にある。これは、ROS機能内にRAM機能の様
な他の機能を結合させ、よつてスクラツプ化され
たであろうROS半導体デバイスの製品的な利用
の為に、RAM機能を用いうる様にする事によつ
て実行することができる。
ルド・テストの期間を経た後にROS設計に技術
変更が加えられ、ストツクされたROSデバイス
をスクラツプにしなければならない点にある。従
つてこの点に鑑みて必要とされる事はROSデバ
イスを救済し、現存するROS設計が無用物と化
した後にもそれらを製品として用いうる様にする
事にある。これは、ROS機能内にRAM機能の様
な他の機能を結合させ、よつてスクラツプ化され
たであろうROS半導体デバイスの製品的な利用
の為に、RAM機能を用いうる様にする事によつ
て実行することができる。
更に、RAMを通してビツト・パターンを伝播
させる事によつて行なうRAMのテストは、製造
の時に及びRAMデバイスを用いるデータ処理装
置が最終的にオン状態にされる時に行なわれるの
が普通である。その様なテストパターンの供給源
は外部テスト・ユニツトであつて、製造時のデバ
イス・テスターあるいはスタートの時点において
実際の適用状態でRAMをテストすべき場合のオ
ペレーテイング・システム・プログラムのいずれ
かである。その様なテストの速度及び信頼性の改
良は、RAMに一体的に関連付けられた付随する
ROSメモリ内にテスト・パターン・ビツトを組
み込む事によつて達成しうる。
させる事によつて行なうRAMのテストは、製造
の時に及びRAMデバイスを用いるデータ処理装
置が最終的にオン状態にされる時に行なわれるの
が普通である。その様なテストパターンの供給源
は外部テスト・ユニツトであつて、製造時のデバ
イス・テスターあるいはスタートの時点において
実際の適用状態でRAMをテストすべき場合のオ
ペレーテイング・システム・プログラムのいずれ
かである。その様なテストの速度及び信頼性の改
良は、RAMに一体的に関連付けられた付随する
ROSメモリ内にテスト・パターン・ビツトを組
み込む事によつて達成しうる。
本発明の目的は同じICチツプ上に結合された
ROSメモリ及びRAS記憶セルを提供する事にあ
る。
ROSメモリ及びRAS記憶セルを提供する事にあ
る。
本発明の更に他の目的は、マイクロプロセサの
制御記憶域において有利に用いる事のできる結合
されたROS及び読取／書込RAM記憶セルを提供
する事にある。
制御記憶域において有利に用いる事のできる結合
されたROS及び読取／書込RAM記憶セルを提供
する事にある。
本発明の更に他の目的は、技術変更によつて従
来はスクラツプ化するであろうROSデバイスを
製品に用いる様に救済する技術を提供する事にあ
る。
来はスクラツプ化するであろうROSデバイスを
製品に用いる様に救済する技術を提供する事にあ
る。
本発明の他の目的はテストされるべきデバイス
に一体的に関連付けられたRAMのための記憶さ
れたテスト・パターンを提供する事にある。
に一体的に関連付けられたRAMのための記憶さ
れたテスト・パターンを提供する事にある。
本発明は３つの実施例について説明され、集積
化されたダイナミツクRAM及びROSによつて達
成される。結合された読取専用記憶（ROS）及
び読取／書込ランダム・アクセス・メモリ
（RAM）ICメモリ・セルを説明する。第１の
FET ROSデバイスが、列線及びビツト感知線の
間に接続され、第２のFET RAMデバイスがビ
ツト感知線及び電荷記憶用コンデンサの間に接続
される。ROS FETデバイス及びRAM FETデ
バイスの夫々のゲートに対して別個のワード線を
接続する。
化されたダイナミツクRAM及びROSによつて達
成される。結合された読取専用記憶（ROS）及
び読取／書込ランダム・アクセス・メモリ
（RAM）ICメモリ・セルを説明する。第１の
FET ROSデバイスが、列線及びビツト感知線の
間に接続され、第２のFET RAMデバイスがビ
ツト感知線及び電荷記憶用コンデンサの間に接続
される。ROS FETデバイス及びRAM FETデ
バイスの夫々のゲートに対して別個のワード線を
接続する。
第１実施例
ROS FETデバイス及びRAM FETデバイス
が、感知増幅器（ROS FETデバイスがビツト感
知線を放電させた事即ちゲートが現在そのROS
FETデバイスをオン状態にしている事を感知す
る）へ接続されたビツト感知線に対して共に接続
される。１もしくは０を書込むために電荷記憶コ
ンデンサへRAM FETデバイスを介して電流を
与えるために書込ドライバ回路が更にビツト感知
線へ接続される。感知増幅器はROS及びRAM
FETデバイスの両方によつてそれらの交互モー
ドの動作時に共用される。
が、感知増幅器（ROS FETデバイスがビツト感
知線を放電させた事即ちゲートが現在そのROS
FETデバイスをオン状態にしている事を感知す
る）へ接続されたビツト感知線に対して共に接続
される。１もしくは０を書込むために電荷記憶コ
ンデンサへRAM FETデバイスを介して電流を
与えるために書込ドライバ回路が更にビツト感知
線へ接続される。感知増幅器はROS及びRAM
FETデバイスの両方によつてそれらの交互モー
ドの動作時に共用される。
第２実施例
結合された２ビツトROS及び１ビツト読取／
書込RAM ICセルを本発明の第２の実施例とし
て説明する。セルにおける第１のFETはそのソ
ース／ドレイン路が第１の列線及びビツト感知線
の間に接続されており、ROSに第１の２進ビツ
トを与えるための第１の選択的プログラム式ゲー
トが第１ワード線へ接続される。セルにおける第
２のFETデバイスはそのソース／ドレイン路が
第２の列線及びビツト感知線の間に接続され、
ROSに第２の２進ビツトを与えるための第２の
選択的プログラム式ゲートが第１のワード線へ接
続される。セルにおける第３のFETデバイスは
そのソース／ドレイン路がビツト感知線及び電荷
記憶素子間に接続されており、ゲートが読取／書
込ランダム・アクセス・メモリに第３の２進ビツ
トを与えるための第２のワード線へ接続される。
よつてビツト感知線は２ビツトのROSと１ビツ
トの読取／書込RAMの両方に共用される。
書込RAM ICセルを本発明の第２の実施例とし
て説明する。セルにおける第１のFETはそのソ
ース／ドレイン路が第１の列線及びビツト感知線
の間に接続されており、ROSに第１の２進ビツ
トを与えるための第１の選択的プログラム式ゲー
トが第１ワード線へ接続される。セルにおける第
２のFETデバイスはそのソース／ドレイン路が
第２の列線及びビツト感知線の間に接続され、
ROSに第２の２進ビツトを与えるための第２の
選択的プログラム式ゲートが第１のワード線へ接
続される。セルにおける第３のFETデバイスは
そのソース／ドレイン路がビツト感知線及び電荷
記憶素子間に接続されており、ゲートが読取／書
込ランダム・アクセス・メモリに第３の２進ビツ
トを与えるための第２のワード線へ接続される。
よつてビツト感知線は２ビツトのROSと１ビツ
トの読取／書込RAMの両方に共用される。
第３実施例
本発明の第３の実施例においては、ROSに関
して単一の２進ビツトが記憶され、読取／書込
RAM記憶域に関して単一の２進ビツトが記憶さ
れる。
して単一の２進ビツトが記憶され、読取／書込
RAM記憶域に関して単一の２進ビツトが記憶さ
れる。
電荷記憶素子がROS FETデバイス及びRAM
FETデバイスと共通節点部を共有し、感知増幅
器がRAM FETデバイスの対向側へ接続される。
FETデバイスと共通節点部を共有し、感知増幅
器がRAM FETデバイスの対向側へ接続される。
ROSデバイスをオフ状態にする間にビツト感
知線及び電荷記憶素子間に電荷を通過させる事に
よつてRAMデバイスへの書込み及び該デバイス
からの読取りが行なわれる。ROSデバイスは３
段階のプロセスを実行する事によつて読取られ
る。まず、RAMデバイスを通してビツト感知線
から電荷記憶素子へ電荷を通す。次にROSデバ
イスのゲートへ接続したワード線にパルスを与え
る。もしもゲートが有効状態にあるなら、ROS
デバイスは記憶素子を放電させるであろう。さも
ないとそれは放電させないであろう。次に最終段
階においてRAMデバイスがオン状態にされ、感
知増幅器はROSデバイスが記憶素子を放電させ
るのに有効であつたかを感知する。
知線及び電荷記憶素子間に電荷を通過させる事に
よつてRAMデバイスへの書込み及び該デバイス
からの読取りが行なわれる。ROSデバイスは３
段階のプロセスを実行する事によつて読取られ
る。まず、RAMデバイスを通してビツト感知線
から電荷記憶素子へ電荷を通す。次にROSデバ
イスのゲートへ接続したワード線にパルスを与え
る。もしもゲートが有効状態にあるなら、ROS
デバイスは記憶素子を放電させるであろう。さも
ないとそれは放電させないであろう。次に最終段
階においてRAMデバイスがオン状態にされ、感
知増幅器はROSデバイスが記憶素子を放電させ
るのに有効であつたかを感知する。
第１実施例
第１図ないし第３図は本発明の実施例を説明す
る図である。第１図の回路において、結合された
ROS及び読取／書込RAM集積回路を示す。第１
のFETデバイスROS1はそのソース／ドレイン路
が列線２及びビツト感知線４の間に接続されてい
る。デバイスROS1はその選択的プログラム式の
ゲートが第１のROSワード線W11へ接続されてい
る。これはROS1の選択的プログラム式ゲートが
第１の２進状態を有する場合に、第１のワード線
W11上の信号に応答してビツト感知線４及び列線
２の間に電流を流す事によつてROSに一方の２
進値を与えるためである。デバイスROS1は選択
的プログラム式ゲートが第２の２進状態を有する
場合に、ビツト感知線４及び列線２の間の電流を
阻止する。
る図である。第１図の回路において、結合された
ROS及び読取／書込RAM集積回路を示す。第１
のFETデバイスROS1はそのソース／ドレイン路
が列線２及びビツト感知線４の間に接続されてい
る。デバイスROS1はその選択的プログラム式の
ゲートが第１のROSワード線W11へ接続されてい
る。これはROS1の選択的プログラム式ゲートが
第１の２進状態を有する場合に、第１のワード線
W11上の信号に応答してビツト感知線４及び列線
２の間に電流を流す事によつてROSに一方の２
進値を与えるためである。デバイスROS1は選択
的プログラム式ゲートが第２の２進状態を有する
場合に、ビツト感知線４及び列線２の間の電流を
阻止する。
第２のFETデバイスRAM1はそのソース／ド
レイン路がビツト感知線４及び電荷記憶素子C1
の間に接続されている。第２のワード線W21上の
信号に応答して、ビツト感知線４及び電荷記憶素
子C1の間に電流を流すことによつて読取／書込
RAMに一方の２進ビツトを与える為に、デバイ
スRAM1はゲートが第２のRAMワード線W21へ
接続されている。
レイン路がビツト感知線４及び電荷記憶素子C1
の間に接続されている。第２のワード線W21上の
信号に応答して、ビツト感知線４及び電荷記憶素
子C1の間に電流を流すことによつて読取／書込
RAMに一方の２進ビツトを与える為に、デバイ
スRAM1はゲートが第２のRAMワード線W21へ
接続されている。
この様にして、ビツト感知線４はROS1の読取
専用記憶動作とRAM1の読取／書込ランダム・ア
クセス・メモリ動作の両方のために共用される。
専用記憶動作とRAM1の読取／書込ランダム・ア
クセス・メモリ動作の両方のために共用される。
第１の実施例の動作を説明する。
第１図に示す様に、ROSデコーダ６は、ROS
もしくはRAMの読取有効化線８及びROS有効化
線１０が共にオン状態であつて、ANDゲート１
２を満足させる場合に、ROSアドレス入力をワ
ード線W11上の有効化信号へ変換する。また
ANDゲート１２からの出力は、第２図の波形図
に示される様にプリチヤージ線１６上に出力を生
じるROSプリチヤージ回路１４をトリガする。
もしくはRAMの読取有効化線８及びROS有効化
線１０が共にオン状態であつて、ANDゲート１
２を満足させる場合に、ROSアドレス入力をワ
ード線W11上の有効化信号へ変換する。また
ANDゲート１２からの出力は、第２図の波形図
に示される様にプリチヤージ線１６上に出力を生
じるROSプリチヤージ回路１４をトリガする。
第１図に示される様にROSデバイスの列の
夫々には複数個のROS FETデバイスROSi（ｉは
１ないしＮ）が用いられる。特定のROSiデバイ
スは、例えばROS1について例示する様に、その
ゲートが製造時に対応するワード線へ接続する事
によつて、第１の２進ビツトを永久的に記憶する
様にプログラムされる。これに対して２進値０
は、第１図のROS2に関して図示する様に、ゲー
トを対応するワード線へ接続する事によつて、デ
バイスROSiに永久的に記憶される。第２図は、
ワード線W11がオン状態の場合の、ROS1を通る
プリチヤージ電流の伝播（ROS1に２進値１が記
憶されていた事を示す）を示す。第２図はワード
線W12がオン状態である場合に、デバイスROS2
を通して電流が流れない（ROS2に２進値０が永
久的に記憶されている事を示す）事を図示してい
る。ビツト線４に接続された感知増幅器１８は、
ROS1が第２図に示す様に電流を導通させる場合
の正に向かう信号を感知する。ビツト線４に接続
された感知増幅器１８は、対応するワード線W12
がオンの場合にもROS2に対しては電流を読取ら
ない。感知増幅器１８は、第１図に示される様
に、その入力がROSもしくはRAM読取有効化線
８に接続される事によつて感知の準備ができる様
にトリガされる。
夫々には複数個のROS FETデバイスROSi（ｉは
１ないしＮ）が用いられる。特定のROSiデバイ
スは、例えばROS1について例示する様に、その
ゲートが製造時に対応するワード線へ接続する事
によつて、第１の２進ビツトを永久的に記憶する
様にプログラムされる。これに対して２進値０
は、第１図のROS2に関して図示する様に、ゲー
トを対応するワード線へ接続する事によつて、デ
バイスROSiに永久的に記憶される。第２図は、
ワード線W11がオン状態の場合の、ROS1を通る
プリチヤージ電流の伝播（ROS1に２進値１が記
憶されていた事を示す）を示す。第２図はワード
線W12がオン状態である場合に、デバイスROS2
を通して電流が流れない（ROS2に２進値０が永
久的に記憶されている事を示す）事を図示してい
る。ビツト線４に接続された感知増幅器１８は、
ROS1が第２図に示す様に電流を導通させる場合
の正に向かう信号を感知する。ビツト線４に接続
された感知増幅器１８は、対応するワード線W12
がオンの場合にもROS2に対しては電流を読取ら
ない。感知増幅器１８は、第１図に示される様
に、その入力がROSもしくはRAM読取有効化線
８に接続される事によつて感知の準備ができる様
にトリガされる。
ROS有効化線１０がオン状態にない場合であ
つて、線８上にROSもしくはRAM読取有効化信
号がある場合、線１０上のROS有効化信号がイ
ンバータ２０によつて反転され、ANDゲート２
２（他の入力はROSもしくはRAM読取有効化線
８である）へ入力される。これによつてその
ANDゲートを有効化し、それはRAMワード線
有効化回路２４に与えられるRAM読取有効化線
２３上に信号を出力する。RAMワード線有効化
回路２４は、RAM書込有効化線２６からの入力
も与えられる。RAM読取有効化線２３もしくは
RAM書込有効化線のいるれかがオンである場
合、RAMワード線有効化回路２４は線２８上に
RAMデコーダ３０への有効化信号を出力する。
これはRAMデコーダ３０をトリガしてRAMア
ドレス入力をワード線W2iの１つにおける有効化
信号へ変換する。第１図に示す様に、RAMデバ
イスの列には複数個のRAMデバイスRAMi（ｉは
１ないしＮを示す）が用いられる。各デバイス
RAMiは対応するワード線W2iがゲートへ接続さ
れている。ワード線W2iがオン状態にある場合、
それはデバイスRAMiをして導通させ、よつてビ
ツト線４及び容量性記憶デバイスCiの間の電荷の
転送を可能にする。
つて、線８上にROSもしくはRAM読取有効化信
号がある場合、線１０上のROS有効化信号がイ
ンバータ２０によつて反転され、ANDゲート２
２（他の入力はROSもしくはRAM読取有効化線
８である）へ入力される。これによつてその
ANDゲートを有効化し、それはRAMワード線
有効化回路２４に与えられるRAM読取有効化線
２３上に信号を出力する。RAMワード線有効化
回路２４は、RAM書込有効化線２６からの入力
も与えられる。RAM読取有効化線２３もしくは
RAM書込有効化線のいるれかがオンである場
合、RAMワード線有効化回路２４は線２８上に
RAMデコーダ３０への有効化信号を出力する。
これはRAMデコーダ３０をトリガしてRAMア
ドレス入力をワード線W2iの１つにおける有効化
信号へ変換する。第１図に示す様に、RAMデバ
イスの列には複数個のRAMデバイスRAMi（ｉは
１ないしＮを示す）が用いられる。各デバイス
RAMiは対応するワード線W2iがゲートへ接続さ
れている。ワード線W2iがオン状態にある場合、
それはデバイスRAMiをして導通させ、よつてビ
ツト線４及び容量性記憶デバイスCiの間の電荷の
転送を可能にする。
特定のRAMセルから情報を読取るためには、
記憶用コンデンサCiに記憶した電荷をビツト線４
へ転送する事が必要である。これは、ANDゲー
ト２２からのRAM読取有効化パルスをRAMワ
ード線有効化回路２４及び線２８を介してRAM
デコーダ３０へ与える事によつて、RAMアドレ
ス入力をRAMデバイスRAMiに対応するワード
線W2i上のワード線信号に変換する事を可能なら
しめる事によつて実施される。これによつて、容
量性記憶デバイスCiに記憶された電荷はRAMiを
通して放電されてROS及びRAM感知増幅器１８
によつて感知することが可能となる。これは、線
２８上のRAMワード線有効化波形パルスがコン
デンサCiからRAMiを介してビツト線４へ放電さ
れる電流と同期して示される第２図における波形
図によつて示される。
記憶用コンデンサCiに記憶した電荷をビツト線４
へ転送する事が必要である。これは、ANDゲー
ト２２からのRAM読取有効化パルスをRAMワ
ード線有効化回路２４及び線２８を介してRAM
デコーダ３０へ与える事によつて、RAMアドレ
ス入力をRAMデバイスRAMiに対応するワード
線W2i上のワード線信号に変換する事を可能なら
しめる事によつて実施される。これによつて、容
量性記憶デバイスCiに記憶された電荷はRAMiを
通して放電されてROS及びRAM感知増幅器１８
によつて感知することが可能となる。これは、線
２８上のRAMワード線有効化波形パルスがコン
デンサCiからRAMiを介してビツト線４へ放電さ
れる電流と同期して示される第２図における波形
図によつて示される。
RAMセルに新しい情報を書込むために、
RAM書込有効化線２６上には入力パルスがあ
り、これはRAMワード線有効化回路２４及び
RAM書込ドライバ回路３２に与えられる。第３
図に示される様に、RAMワード線有効化回路２
４は、RAMデコーダ３０への線２８上に有効化
パルスを出力する。そして、RAMデコーダ３０
は、RAMアドレス入力をワード線W2iの各々１
つにおける有効化信号に変換する。同時に、
RAM書込ドライバ回路３２はビツト線４上に充
電パルスを出力する。ワード線W2i上の有効化信
号によつてオン状態に転じられるRAMiは充電パ
ルス出力をRAM書込ドライバ回路３２からビツ
ト線４を介して、第３図の波形図に示される様
に、その対応する容量性記憶デバイスCiへと導通
させる。
RAM書込有効化線２６上には入力パルスがあ
り、これはRAMワード線有効化回路２４及び
RAM書込ドライバ回路３２に与えられる。第３
図に示される様に、RAMワード線有効化回路２
４は、RAMデコーダ３０への線２８上に有効化
パルスを出力する。そして、RAMデコーダ３０
は、RAMアドレス入力をワード線W2iの各々１
つにおける有効化信号に変換する。同時に、
RAM書込ドライバ回路３２はビツト線４上に充
電パルスを出力する。ワード線W2i上の有効化信
号によつてオン状態に転じられるRAMiは充電パ
ルス出力をRAM書込ドライバ回路３２からビツ
ト線４を介して、第３図の波形図に示される様
に、その対応する容量性記憶デバイスCiへと導通
させる。
ROSデバイスに２進値１もしくは０を永久的
にプログラムするために他の技術を用いる事が可
能である。例えば、ワード線に対する対応するゲ
ートの接続を単に除去する代りに、例としてゲー
ト電極に対するイオン注入あるいはエツチング技
術によつてゲートの閾値電位を選択的に変更する
事によつてROSデバイスを選択的にプログラム
する事ができる。更に、上記のROSデバイスの
代りに電気的にプログラムしうるROMデバイス
（PROM、EEROMあるいはEAROMとして知ら
れる）でもつて置換する事ができる。
にプログラムするために他の技術を用いる事が可
能である。例えば、ワード線に対する対応するゲ
ートの接続を単に除去する代りに、例としてゲー
ト電極に対するイオン注入あるいはエツチング技
術によつてゲートの閾値電位を選択的に変更する
事によつてROSデバイスを選択的にプログラム
する事ができる。更に、上記のROSデバイスの
代りに電気的にプログラムしうるROMデバイス
（PROM、EEROMあるいはEAROMとして知ら
れる）でもつて置換する事ができる。
第２実施例
次に第２の実施例（結合型の２ビツトROS及
び１ビツト読取／書込RAMセル）を説明する。
び１ビツト読取／書込RAMセル）を説明する。
第４図ないし第１０図は第２の実施例を示す図
である。
である。
第４図はRAMワード線１４８及びROSワード
線１５０間に配置された第１の群の３個のセル１
１１，１１２及び１１３とROSワード線１５２
及びRAMワード線１８２の間に配置された第２
の群の３個のセル１２１，１２２及び１２３等の
３ビツト・セル６個よりなるアレイの回路図を示
す。
線１５０間に配置された第１の群の３個のセル１
１１，１１２及び１１３とROSワード線１５２
及びRAMワード線１８２の間に配置された第２
の群の３個のセル１２１，１２２及び１２３等の
３ビツト・セル６個よりなるアレイの回路図を示
す。
各々の３ビツト・セルは３個のFETトランジ
スタ・デバイス及び１つの容量性電荷記憶デバイ
スを有する。例えば、セル１１２は第１のFET
ROS １１２Ａ、第２のFET ROS １１２Ｂ、
FET RAM １１２Ｄ及び電荷記憶用コンデン
サ１１２Ｃを有する。第４図において番号“１×
×”で示す各セルは第１のFET ROS“１××
Ａ”、第２のFET ROS“１××Ｂ”、FET RAM
“１××Ｄ”並びに容量性電荷記憶デバイス“１
××Ｃ”を有する。
スタ・デバイス及び１つの容量性電荷記憶デバイ
スを有する。例えば、セル１１２は第１のFET
ROS １１２Ａ、第２のFET ROS １１２Ｂ、
FET RAM １１２Ｄ及び電荷記憶用コンデン
サ１１２Ｃを有する。第４図において番号“１×
×”で示す各セルは第１のFET ROS“１××
Ａ”、第２のFET ROS“１××Ｂ”、FET RAM
“１××Ｄ”並びに容量性電荷記憶デバイス“１
××Ｃ”を有する。
例示的セルとして第４図のセル１１２を参照す
ると、セル１１２は結合型の２ビツトROS及び
１ビツト読取／書込RAM集積回路セルである。
それはセル内にソース／ドレイン路が第１の列線
CL２及びビツト感知線BL２の間に接続された第
１のFETデバイス１１２Ａを含み、それはWL
ROS１で示される第１ワード線１５０へ接続さ
れた第１の選択的プログラム式のゲートを有す
る。各FET ROSデバイスのゲートは、有効なゲ
ート電極をもたせるか、あるいはもたせないかに
よつて２進値１もしくは０を永久的に記憶する様
に製造時に選択的にプログラムする事ができる。
これは、厚いかあるいは薄いゲート絶縁層を選択
的に設けるか、あるいはFETデバイスに対して
特定の閨値電圧レベルを選択的にイオン注入する
事によつて実施する事ができる。その代りに、こ
こで述べるFET ROSは通常の設計の電気的に変
更しうるプログラム式ROMデバイスでありう
る。第１のFETデバイス１１２Ａは、プログラ
ム式ゲートがそのデバイスに対して選択的に含ま
れる場合に、第１のワード線１５０上の信号に応
答してピツト感知線BL２及び第１列線CL２の間
に選択的に電流を導通させる事によつて、ROS
のセル１１２に第１の２進値を与える。これによ
つてFET ROSデバイス１１２Ａに第１の２進値
状態を与える。その代りに、もしもFET ROSデ
バイス１１２のゲートが選択的に製造時に有効な
状態に形成されなかつたならば、デバイス１１２
Ａは第１のワード線１５０上の電圧に関係なくビ
ツト感知線BL２及び列線CL２の間の電流を阻止
し、よつてROS FETデバイス１１２Ａに第２の
２進値状態を永久的に記憶する。
ると、セル１１２は結合型の２ビツトROS及び
１ビツト読取／書込RAM集積回路セルである。
それはセル内にソース／ドレイン路が第１の列線
CL２及びビツト感知線BL２の間に接続された第
１のFETデバイス１１２Ａを含み、それはWL
ROS１で示される第１ワード線１５０へ接続さ
れた第１の選択的プログラム式のゲートを有す
る。各FET ROSデバイスのゲートは、有効なゲ
ート電極をもたせるか、あるいはもたせないかに
よつて２進値１もしくは０を永久的に記憶する様
に製造時に選択的にプログラムする事ができる。
これは、厚いかあるいは薄いゲート絶縁層を選択
的に設けるか、あるいはFETデバイスに対して
特定の閨値電圧レベルを選択的にイオン注入する
事によつて実施する事ができる。その代りに、こ
こで述べるFET ROSは通常の設計の電気的に変
更しうるプログラム式ROMデバイスでありう
る。第１のFETデバイス１１２Ａは、プログラ
ム式ゲートがそのデバイスに対して選択的に含ま
れる場合に、第１のワード線１５０上の信号に応
答してピツト感知線BL２及び第１列線CL２の間
に選択的に電流を導通させる事によつて、ROS
のセル１１２に第１の２進値を与える。これによ
つてFET ROSデバイス１１２Ａに第１の２進値
状態を与える。その代りに、もしもFET ROSデ
バイス１１２のゲートが選択的に製造時に有効な
状態に形成されなかつたならば、デバイス１１２
Ａは第１のワード線１５０上の電圧に関係なくビ
ツト感知線BL２及び列線CL２の間の電流を阻止
し、よつてROS FETデバイス１１２Ａに第２の
２進値状態を永久的に記憶する。
セル１１２は、ソース／ドレイン路が第２の列
線CL１及びビツト感知線BL２間に接続され、第
２の選択的プログラム式ゲートが第１のワード線
１５０へ接続された第２のFETデバイス１１２
Ｂをセル内に含んでいる。製造の際にFET１１
２Ｂの第２の選択的プログラム式ゲートが有効状
態に作られた場合、第１のワード線１５０上の信
号に応答して、ビツト感知線BL２及び第２の列
線CL１の間に電流を導通させる事によつてROS
に第２の２進ビツトが与えられる。これによつ
て、第１の２進状態の永久的記憶が行なわれる。
その代りに、製造の際FETデバイス１１２Ｂの
第２の選択的プログラム式のゲートを有効でない
状態にすることによつて、第１ワード線１５０上
の電位に関係なくビツト感知線BL２及び列線CL
１間における電流が阻止され、よつて第２の２進
状態が永久的に記憶される。
線CL１及びビツト感知線BL２間に接続され、第
２の選択的プログラム式ゲートが第１のワード線
１５０へ接続された第２のFETデバイス１１２
Ｂをセル内に含んでいる。製造の際にFET１１
２Ｂの第２の選択的プログラム式ゲートが有効状
態に作られた場合、第１のワード線１５０上の信
号に応答して、ビツト感知線BL２及び第２の列
線CL１の間に電流を導通させる事によつてROS
に第２の２進ビツトが与えられる。これによつ
て、第１の２進状態の永久的記憶が行なわれる。
その代りに、製造の際FETデバイス１１２Ｂの
第２の選択的プログラム式のゲートを有効でない
状態にすることによつて、第１ワード線１５０上
の電位に関係なくビツト感知線BL２及び列線CL
１間における電流が阻止され、よつて第２の２進
状態が永久的に記憶される。
セル１１２は更にセル内に第３のFETデバイ
ス１１２Ｄを含む。そのソース／ドレイン路は、
ビツト感知線BL２及び電荷記憶素子１１２Ｃの
間に接続されている。第３のFETデバイス１１
２Ｄは、そのゲートが第４図においてWL RAM
１で示される第２のワード線１４８へ接続され
る。第３のFETデバイス１１２Ｄは、第２のワ
ード線１４８上の信号に応答してビツト感知線
BL２及び電荷記憶素子１１２Ｃの間に電流を流
す事によつて、セル内の読取／書込RAMに第３
の２進ビツトを与える。
ス１１２Ｄを含む。そのソース／ドレイン路は、
ビツト感知線BL２及び電荷記憶素子１１２Ｃの
間に接続されている。第３のFETデバイス１１
２Ｄは、そのゲートが第４図においてWL RAM
１で示される第２のワード線１４８へ接続され
る。第３のFETデバイス１１２Ｄは、第２のワ
ード線１４８上の信号に応答してビツト感知線
BL２及び電荷記憶素子１１２Ｃの間に電流を流
す事によつて、セル内の読取／書込RAMに第３
の２進ビツトを与える。
この様にして、ビツト感知線BL２はROSの２
ビツト及び読取／書込RAMの１ビツトに関して
共用される。
ビツト及び読取／書込RAMの１ビツトに関して
共用される。
第５図を参照する。第５図は第４図の回路図に
関連して、本発明が実施される様子を示す。更に
それによつて第６図の断面図に関連して本発明を
容易に理解することができる。第６図は第５図の
Ｘ−X′線に沿う断面図である。更に第７図は第
５図のYY′線に沿う断面図である。
関連して、本発明が実施される様子を示す。更に
それによつて第６図の断面図に関連して本発明を
容易に理解することができる。第６図は第５図の
Ｘ−X′線に沿う断面図である。更に第７図は第
５図のYY′線に沿う断面図である。
第４図の６個のセルにおいて示されるFETデ
バイス及びコンデンサの全てが第５図の設計に於
いて示されている。第５図のＸ−X′線に沿う第
６図における断面図及び第５図のＹ−Y′に沿う
第７図の断面図はセル１１２の垂直構造を示す。
セル１１２の構造に関する説明は、その様な３ビ
ツト・セルからなる全体的なアレイの構造を説明
するものである。
バイス及びコンデンサの全てが第５図の設計に於
いて示されている。第５図のＸ−X′線に沿う第
６図における断面図及び第５図のＹ−Y′に沿う
第７図の断面図はセル１１２の垂直構造を示す。
セル１１２の構造に関する説明は、その様な３ビ
ツト・セルからなる全体的なアレイの構造を説明
するものである。
本発明を実施する構造体はP-型のシリコン基
板１９０の最下層を用いて形成される。その基板
内に１ミクロンより大きいオーダーの厚さを有す
る二酸化シリコン領域１９２及び１９４が形成さ
れている。半導体基板１９０の表面上の他の領域
には、二酸化シリコンの薄層が形成され、コンデ
ンサ用誘電体としてあるいはFETデバイス用の
ゲート絶縁層としての働らきをする。例えば第６
図には、電荷記憶用コンデンサ１１２Ｃのための
コンデンサ誘電体層として働らく薄い二酸化シリ
コン層１４４が示されている。更に第６図は
ROS FET １１２ＢのためのFETゲート絶縁層
として働らく薄い二酸化シリコン層１８６を示
す。
板１９０の最下層を用いて形成される。その基板
内に１ミクロンより大きいオーダーの厚さを有す
る二酸化シリコン領域１９２及び１９４が形成さ
れている。半導体基板１９０の表面上の他の領域
には、二酸化シリコンの薄層が形成され、コンデ
ンサ用誘電体としてあるいはFETデバイス用の
ゲート絶縁層としての働らきをする。例えば第６
図には、電荷記憶用コンデンサ１１２Ｃのための
コンデンサ誘電体層として働らく薄い二酸化シリ
コン層１４４が示されている。更に第６図は
ROS FET １１２ＢのためのFETゲート絶縁層
として働らく薄い二酸化シリコン層１８６を示
す。
上記の様に、ROS FETデバイスのあるものは
製造時に有効なゲート電極を有さない様に選択的
にプログラムされる。例えば、第６図に断面が示
されるFET ROSデバイス１２１Ｂは通常のFET
ゲート絶縁層１８６“１”よりも実質的に厚いゲ
ート絶縁層１８８（“０”）を意図的に有する様に
形成された。デバイス１１２Ｂの様な有効な
FET ROSデバイスの通常のFETゲート絶縁層は
およそ500Åの厚さを有する。有効でないFET
ROSデバイス１２１Ｂのゲート絶縁層１８８は、
例えば5000Åのオーダーの厚さを有し、形成され
たデバイスのFET動作を不能にする。
製造時に有効なゲート電極を有さない様に選択的
にプログラムされる。例えば、第６図に断面が示
されるFET ROSデバイス１２１Ｂは通常のFET
ゲート絶縁層１８６“１”よりも実質的に厚いゲ
ート絶縁層１８８（“０”）を意図的に有する様に
形成された。デバイス１１２Ｂの様な有効な
FET ROSデバイスの通常のFETゲート絶縁層は
およそ500Åの厚さを有する。有効でないFET
ROSデバイス１２１Ｂのゲート絶縁層１８８は、
例えば5000Åのオーダーの厚さを有し、形成され
たデバイスのFET動作を不能にする。
第５図、第６図及び第７図に示す構造体は半導
体基板１９０の表面に更にＮ＋ドープ領域を有す
る。これらはFETのソース及びもしくはドレイ
ン、相互結線あるいはコンデンサ・プレートとし
て働らく。これらのＮタイプのドープ領域は、熱
拡散法、イオン注入法、これらの組合せによつて
形成することができる。例えば、Ｎ＋ドープ領域
１４０は、RAM FET １１２Ｄのためのソー
ス電極として働らき、更にRAMFET １１２Ｄ
をコンデンサ１１２Ｃの下方のコンデンサ電極１
４２へ相互に接続する働らきをする。Ｎ＋ドープ
領域１４０は多結晶シリコン・ゲート電極１４８
及びコンデンサ１１２Ｃの上方の多結晶シリコ
ン・プレート１４６の間の窓部を通してリン、ヒ
素もしくは他のＮ型ドープ種を熱拡散もしくはイ
オン注入することによつて形成される。
体基板１９０の表面に更にＮ＋ドープ領域を有す
る。これらはFETのソース及びもしくはドレイ
ン、相互結線あるいはコンデンサ・プレートとし
て働らく。これらのＮタイプのドープ領域は、熱
拡散法、イオン注入法、これらの組合せによつて
形成することができる。例えば、Ｎ＋ドープ領域
１４０は、RAM FET １１２Ｄのためのソー
ス電極として働らき、更にRAMFET １１２Ｄ
をコンデンサ１１２Ｃの下方のコンデンサ電極１
４２へ相互に接続する働らきをする。Ｎ＋ドープ
領域１４０は多結晶シリコン・ゲート電極１４８
及びコンデンサ１１２Ｃの上方の多結晶シリコ
ン・プレート１４６の間の窓部を通してリン、ヒ
素もしくは他のＮ型ドープ種を熱拡散もしくはイ
オン注入することによつて形成される。
N-ドープ領域１４２（コンデンサ１１２Ｃの
下方プレート）は、例えば多結晶シリコン層１４
６及び薄い二酸化シリコン層４４を通してリン・
イオンをイオン注入する事によつて形成すること
ができる。
下方プレート）は、例えば多結晶シリコン層１４
６及び薄い二酸化シリコン層４４を通してリン・
イオンをイオン注入する事によつて形成すること
ができる。
同様にして、第６図及び第７図に示される他の
Ｎ型ドープ領域もP-シリコン基板１９０の表面
に形成することができる。Ｎ＋領域１３０は第５
図に示される様に六角形をした領域である。これ
はセル１１２内の３つのセル間の相互結線リンク
としての働らきの他に、RAM FET １１２Ｄ
のドレインとして、ROS FET １１２Ａのドレ
インとして、またROS FET １１２Ｂのドレイ
ンとして働らく。六角形のＮ＋ドープ領域１３０
は、第４図に示されるアレイのビツト線BL２と
して働らく金属線１３８に対して、バイア接点１
３２によつて接続される。
Ｎ型ドープ領域もP-シリコン基板１９０の表面
に形成することができる。Ｎ＋領域１３０は第５
図に示される様に六角形をした領域である。これ
はセル１１２内の３つのセル間の相互結線リンク
としての働らきの他に、RAM FET １１２Ｄ
のドレインとして、ROS FET １１２Ａのドレ
インとして、またROS FET １１２Ｂのドレイ
ンとして働らく。六角形のＮ＋ドープ領域１３０
は、第４図に示されるアレイのビツト線BL２と
して働らく金属線１３８に対して、バイア接点１
３２によつて接続される。
第５図に示される線Ｘ−X′に沿つて、第６図
の断面図を参照すると、Ｎ＋ドープ領域１３４は
もう一つの六角形の領域であつて、これは夫々
FET ROS １１２Ｂ，１１１Ｂ，１２１Ｂ及び
１２２Ｂのためのソースとして、更にこれらは４
つのデバイス間の相互結線リンクとして働らく。
Ｎ型ドープ領域１３４はバイア・ホール接点１３
６によつて金属線１５８（第４図の回路の列線
CL１として働らく）へ接続される。更に第６図
は次の六角形をしたＮ＋領域１５４を示す。これ
はFET ROS １２１Ｂのドレインとして働ら
く。領域１５４はバイア・ホール接点１５６によ
つて、第４図のビツト線BL１として働らく金属
線１６０へ接続される。
の断面図を参照すると、Ｎ＋ドープ領域１３４は
もう一つの六角形の領域であつて、これは夫々
FET ROS １１２Ｂ，１１１Ｂ，１２１Ｂ及び
１２２Ｂのためのソースとして、更にこれらは４
つのデバイス間の相互結線リンクとして働らく。
Ｎ型ドープ領域１３４はバイア・ホール接点１３
６によつて金属線１５８（第４図の回路の列線
CL１として働らく）へ接続される。更に第６図
は次の六角形をしたＮ＋領域１５４を示す。これ
はFET ROS １２１Ｂのドレインとして働ら
く。領域１５４はバイア・ホール接点１５６によ
つて、第４図のビツト線BL１として働らく金属
線１６０へ接続される。
第５図の線Ｙ−Y′に沿つて第７図に示される
断面図において、六角形のＮ＋ドープ領域１３０
と六角形のＮ＋ドープ領域１６２の間にROS
FET １１２Ａが形成されうる事を示す。六角
形のＮ＋領域１６２はFET ROSデバイス１１２
Ａ，１１３Ａ，１２２Ａ及び１２３Ａのソースと
して働らく。更に領域１６２はこれらの４つの
FET ROSデバイス間の相互結線リンクとして働
らく。Ｎ型ドープ領域１６２は、バイア・ホール
接点１６４によつて第４図の回路の列線CL２と
して働らく金属線１６６へ接続される。
断面図において、六角形のＮ＋ドープ領域１３０
と六角形のＮ＋ドープ領域１６２の間にROS
FET １１２Ａが形成されうる事を示す。六角
形のＮ＋領域１６２はFET ROSデバイス１１２
Ａ，１１３Ａ，１２２Ａ及び１２３Ａのソースと
して働らく。更に領域１６２はこれらの４つの
FET ROSデバイス間の相互結線リンクとして働
らく。Ｎ型ドープ領域１６２は、バイア・ホール
接点１６４によつて第４図の回路の列線CL２と
して働らく金属線１６６へ接続される。
FET ROSデバイス１２３Ａは、六角形のＮ型
領域１６２及び六角形のＮ＋型領域１６８の間に
形成される。六角形のＮ＋型ドープ領域１６８
は、セル１２３におけるFET ROSデバイス１２
３Ａ，１２３Ｂ及びFET RAMデバイス１２３
Ｄのドレインとして働らく。Ｎ型の六角形の領域
１６８はバイア接点１７０によつて金属線１７２
（第４図の回路のビツト線BL３）へ接続される。
領域１６２及び六角形のＮ＋型領域１６８の間に
形成される。六角形のＮ＋型ドープ領域１６８
は、セル１２３におけるFET ROSデバイス１２
３Ａ，１２３Ｂ及びFET RAMデバイス１２３
Ｄのドレインとして働らく。Ｎ型の六角形の領域
１６８はバイア接点１７０によつて金属線１７２
（第４図の回路のビツト線BL３）へ接続される。
二酸化シリコンのパツシベーシヨン層１９６は
例えば多結晶シリコン層の全ての露出した部分、
特にコンデンサ１１２Ｃの上部コンデンサ・プレ
ート１４６、FET RAM １１２Ｄのゲート電
極１４８、FET ROS １１２Ｂのゲート電極１
５０、FET ROS １２１Ｂのゲート電極１５
２、第７図のWL RAM１線として働らく多結晶
シリコン電極１４８及び第７図のROS FETデバ
イス１２３Ａの多結晶シリコン・ゲート１５２を
被覆する。
例えば多結晶シリコン層の全ての露出した部分、
特にコンデンサ１１２Ｃの上部コンデンサ・プレ
ート１４６、FET RAM １１２Ｄのゲート電
極１４８、FET ROS １１２Ｂのゲート電極１
５０、FET ROS １２１Ｂのゲート電極１５
２、第７図のWL RAM１線として働らく多結晶
シリコン電極１４８及び第７図のROS FETデバ
イス１２３Ａの多結晶シリコン・ゲート１５２を
被覆する。
第５図、第６図及び第７図に示される構造体を
作るのに適した半導体プロセスは例えば米国特許
第4329773に示されるプロセスを用いる事ができ
る。
作るのに適した半導体プロセスは例えば米国特許
第4329773に示されるプロセスを用いる事ができ
る。
第５図に示される設計図から理解できる様に、
第４図の回路図及び第６図及び第７図の断面図に
関連して、メモリ・アレイにおいて相互に接続さ
れる３ビツト・セルは、高い実装密度を与える周
期的配列で実装される事が可能である。セル１１
１，１１２及び１１３は、第５図の平面において
１つの上に他を垂直に設ける様に示されている。
RAM FETデバイスはその対応するROS FET
デバイスの左側に即ち左側の対称位置に配置され
る。セル１２１，１２２及び１２３も第５図にお
ける平面図において垂直に配置される。個々の
RAM FETは対応するFET ROSデバイスの右
手に即ち右側の対称位置に配置される。
第４図の回路図及び第６図及び第７図の断面図に
関連して、メモリ・アレイにおいて相互に接続さ
れる３ビツト・セルは、高い実装密度を与える周
期的配列で実装される事が可能である。セル１１
１，１１２及び１１３は、第５図の平面において
１つの上に他を垂直に設ける様に示されている。
RAM FETデバイスはその対応するROS FET
デバイスの左側に即ち左側の対称位置に配置され
る。セル１２１，１２２及び１２３も第５図にお
ける平面図において垂直に配置される。個々の
RAM FETは対応するFET ROSデバイスの右
手に即ち右側の対称位置に配置される。
ROSワード線１５０及び１５２並びにRAMワ
ード線１４８及び１８２が第５図において全体と
して垂直方向に配置されており、連続する部分が
六角形のＮ型ドープ領域の端部の輪郭をたどつて
いる。コンデンサ１１２Ｃの電極の様なイオン注
入された下方のコンデンサ電極及びコンデンサ１
１２Ｃの層１４４の様な二酸化シリコン・コンデ
ンサ誘電体領域も六角形をしており、それらの寸
法は六角形のＮ型拡散領域１３０等の周期的配列
に適合している。コンデンサ１１１Ｃ，１１２Ｃ
及び１１３Ｃに対して上部の多結晶シリコン電極
１４６は第５図に示される様に共通であつて、そ
れは第５図の設計図の左方に配置される３ビツ
ト・セルのためのコンデンサ１１４Ｃ，１１５Ｃ
及び１１６Ｃによつて共用される。同様にして、
多結晶シリコン上部コンデンサ・プレート１８８
は、コンデンサ１２１Ｃ，１２２Ｃ及び１２３Ｃ
によつて共用され、第５図右方に配置される３ビ
ツト・セルのためのコンデンサ１２４Ｃ，１２５
Ｃ及び１２６Ｃによつて共用される。１１２Ｃの
様な各コンデンサ即ちその静電容量によつて占め
られる面積は、薄い酸化物誘電体層１４４の形を
変更し、上部の多結晶シリコン・プレート１４６
の幅を変える事によつて、特定の応用毎に調節す
ることができる。
ード線１４８及び１８２が第５図において全体と
して垂直方向に配置されており、連続する部分が
六角形のＮ型ドープ領域の端部の輪郭をたどつて
いる。コンデンサ１１２Ｃの電極の様なイオン注
入された下方のコンデンサ電極及びコンデンサ１
１２Ｃの層１４４の様な二酸化シリコン・コンデ
ンサ誘電体領域も六角形をしており、それらの寸
法は六角形のＮ型拡散領域１３０等の周期的配列
に適合している。コンデンサ１１１Ｃ，１１２Ｃ
及び１１３Ｃに対して上部の多結晶シリコン電極
１４６は第５図に示される様に共通であつて、そ
れは第５図の設計図の左方に配置される３ビツ
ト・セルのためのコンデンサ１１４Ｃ，１１５Ｃ
及び１１６Ｃによつて共用される。同様にして、
多結晶シリコン上部コンデンサ・プレート１８８
は、コンデンサ１２１Ｃ，１２２Ｃ及び１２３Ｃ
によつて共用され、第５図右方に配置される３ビ
ツト・セルのためのコンデンサ１２４Ｃ，１２５
Ｃ及び１２６Ｃによつて共用される。１１２Ｃの
様な各コンデンサ即ちその静電容量によつて占め
られる面積は、薄い酸化物誘電体層１４４の形を
変更し、上部の多結晶シリコン・プレート１４６
の幅を変える事によつて、特定の応用毎に調節す
ることができる。
列線CL３として働らく水平金属線１７６に対
してバイヤ接続手段でもつて六角形のＮ型拡散部
１８０が接続される。六角形のＮ型領域１７８は
バイヤ接点によつてビツト線BL３として働らく
金属線１７２へ接続される。同様にして領域１６
８はバイヤ接点１７０によつてビツト線BL３と
して働らく金属線１７２へ接続される。ビツト線
BL３は、第４図にも示される様に、セル１２３
及びセル１１３のための共通ビツト線である事が
理解されよう。六角形のＮ型領域１６２はバイヤ
接点１６４によつて列線CL２として働らく水平
金属線１６６へ接続される。六角形のＮ型領域１
３０はバイヤ接点１３２によつてビツト線BL２
として働らく水平金属線１３８へ接続される。六
角形のＮ型領域１８４はバイヤ接点によつてビツ
ト線BL２として働らく水平金属線１３８へ接続
される。セル１２２及びセル１１２は同じビツト
線BL２を共用する事が理解される。六角形のＮ
型領域１３４はバイヤ接点１３６によつて列線
CL１として働らく水平金属線１５８へ接続され
る。六角形のＮ型領域１７４はバイヤ接点によつ
て、ビツト線BL１として働らく水平金属線１６
０へ接続される。六角形のＮ型領域１５４はバイ
ヤ接点１５６によつてビツト線BL１として働ら
く水平金属線１６０へ接続される。セル１２１及
び１１１が同じビツト線BL１を共有している事
が分かる。
してバイヤ接続手段でもつて六角形のＮ型拡散部
１８０が接続される。六角形のＮ型領域１７８は
バイヤ接点によつてビツト線BL３として働らく
金属線１７２へ接続される。同様にして領域１６
８はバイヤ接点１７０によつてビツト線BL３と
して働らく金属線１７２へ接続される。ビツト線
BL３は、第４図にも示される様に、セル１２３
及びセル１１３のための共通ビツト線である事が
理解されよう。六角形のＮ型領域１６２はバイヤ
接点１６４によつて列線CL２として働らく水平
金属線１６６へ接続される。六角形のＮ型領域１
３０はバイヤ接点１３２によつてビツト線BL２
として働らく水平金属線１３８へ接続される。六
角形のＮ型領域１８４はバイヤ接点によつてビツ
ト線BL２として働らく水平金属線１３８へ接続
される。セル１２２及びセル１１２は同じビツト
線BL２を共用する事が理解される。六角形のＮ
型領域１３４はバイヤ接点１３６によつて列線
CL１として働らく水平金属線１５８へ接続され
る。六角形のＮ型領域１７４はバイヤ接点によつ
て、ビツト線BL１として働らく水平金属線１６
０へ接続される。六角形のＮ型領域１５４はバイ
ヤ接点１５６によつてビツト線BL１として働ら
く水平金属線１６０へ接続される。セル１２１及
び１１１が同じビツト線BL１を共有している事
が分かる。
第４図ないし第７図から、３ビツト・セルの高
度にコンパクトな周期的配列が形成される事、こ
れによつて単一の集積回路メモリ・セル内に２ビ
ツトROS及び１ビツト読取／書込RAMが結合さ
れる事が理解される。
度にコンパクトな周期的配列が形成される事、こ
れによつて単一の集積回路メモリ・セル内に２ビ
ツトROS及び１ビツト読取／書込RAMが結合さ
れる事が理解される。
ROSデバイスに２進値１もしくは０を永久的
にプログラムするために他の技法を用いうる事が
理解されうる。例えば、ワード線に対する対応す
るゲートの接続を単に削除するかわりに、例えば
ゲート電極に対するイオン注入あるいはエツチン
グ技術を用いてゲート閾値電位を選択的に変更す
る事によつて、ROSデバイスを選択的にプログ
ラムすることができる。更に、電気的にプログラ
ム可能なROMデバイス（例えばPROM、
EEROM、EAROMなど）を上記のROSの代り
に用いる事ができる。
にプログラムするために他の技法を用いうる事が
理解されうる。例えば、ワード線に対する対応す
るゲートの接続を単に削除するかわりに、例えば
ゲート電極に対するイオン注入あるいはエツチン
グ技術を用いてゲート閾値電位を選択的に変更す
る事によつて、ROSデバイスを選択的にプログ
ラムすることができる。更に、電気的にプログラ
ム可能なROMデバイス（例えばPROM、
EEROM、EAROMなど）を上記のROSの代り
に用いる事ができる。
第２実施例の動作を説明する。
第８図は第２実施例の３ビツト・セルにおける
ROSビツトを読取る動作を示すタイミング図で
ある。第９図は第２実施例の３・セルに対する
RAMビツトの読取り及び書込みを説明するタイ
ミング図である。
ROSビツトを読取る動作を示すタイミング図で
ある。第９図は第２実施例の３・セルに対する
RAMビツトの読取り及び書込みを説明するタイ
ミング図である。
第４図及び第８図を参照する。セル１１２にお
ける２つのROS FETデバイス１１２Ａ及び１１
２Ｂは、夫々列線CL２をあるいはその代りに列
線CL１を選択的に付勢する事によつて交互に読
取ることができる。
ける２つのROS FETデバイス１１２Ａ及び１１
２Ｂは、夫々列線CL２をあるいはその代りに列
線CL１を選択的に付勢する事によつて交互に読
取ることができる。
ROS FETデバイス１１２Ａについて読取動作
が行なわれる期間は時間Ｔ１ないしＴ５であつ
て、これは第８図のROS有効化期間で示される。
ROS有効化期間の前に、ビツト線BL２、列線CL
１及び列線CL２が全て＋５ボルトの電位に維持
され、ワード線WL ROS１は接地電位に維持さ
れる。時間T2において、ROS FET １１２Ａ
を読取りたいので、列線CL２の電位が接地電位
に減じられ、同時に、ワード線WL ROS１の電
位が＋５ボルトにされる。これによつて、ROS
FET １１２Ａのゲート及びソース間に５ボル
トの電位差が生じる。よつてROS FET １１２
Ａが導通し、正のビツト線BL２からROS FET
１１２Ａを通り列線CL２へ電流が流れる。こ
れは第８図のROS１１２Ａの電流を示す波形で
示される。感知増幅器１９８，２００及び２０２
が第４図の様にビツト線BL３，BL２，BL１へ
夫々接続されている。ビツト線BL２に接続され
た感知増幅器２００は、時間Ｔ２及びＴ３間のビ
ツト線BL２上の電位の減少を感知する。この様
にして、ROS FET １１２Ａに永久的に記憶さ
れた２進ビツト情報が読取られる。
が行なわれる期間は時間Ｔ１ないしＴ５であつ
て、これは第８図のROS有効化期間で示される。
ROS有効化期間の前に、ビツト線BL２、列線CL
１及び列線CL２が全て＋５ボルトの電位に維持
され、ワード線WL ROS１は接地電位に維持さ
れる。時間T2において、ROS FET １１２Ａ
を読取りたいので、列線CL２の電位が接地電位
に減じられ、同時に、ワード線WL ROS１の電
位が＋５ボルトにされる。これによつて、ROS
FET １１２Ａのゲート及びソース間に５ボル
トの電位差が生じる。よつてROS FET １１２
Ａが導通し、正のビツト線BL２からROS FET
１１２Ａを通り列線CL２へ電流が流れる。こ
れは第８図のROS１１２Ａの電流を示す波形で
示される。感知増幅器１９８，２００及び２０２
が第４図の様にビツト線BL３，BL２，BL１へ
夫々接続されている。ビツト線BL２に接続され
た感知増幅器２００は、時間Ｔ２及びＴ３間のビ
ツト線BL２上の電位の減少を感知する。この様
にして、ROS FET １１２Ａに永久的に記憶さ
れた２進ビツト情報が読取られる。
ROS FET １１２Ｂのゲート電極も、セル１
１２においてROS FET １１２Ａのゲート電極
と共通に接続されているが、ROS FETデバイス
１１２ＢはROS FET １１２Ａを通して導通さ
れる電流の量と比較すると、時間Ｔ２及びＴ３の
間の期間の開始点においては相当量の電流を流さ
ない。これは、ROS FET１１２Ｂのゲート−ソ
ース電位が極めて小さい（ゲート電位が５ボルト
で、FET １１２Ｂのソース電位がその期間の
開始時におよそ５ボルトであるビツト線BL２の
電位であるので）からである。第４図のアレイに
おけるFETデバイスの全てがエンハンスメント
形のＮチヤネルFETデバイスであるので、デバ
イスが導通しようとする前に少くとも１ボルトの
正のソース−ゲート電位差をデバイスに対して印
加しなければならない。即ちデバイス１１２Ｂを
導通させるには、FETデバイス１１２Ｂのゲー
ト電位を５ボルトに維持する間にビツト線BL２
の電位を４ボルトより低い電位に降下させねばな
らない。感知増幅器２００は約200ミリボルトよ
り小さいビツト線BL２上の電圧変化を感知する
ことができるので、ROS FET １１２Ａが導通
状態となつた状態が第２のデバイス１１２Ｂの導
通のずつと以前に感知される。
１２においてROS FET １１２Ａのゲート電極
と共通に接続されているが、ROS FETデバイス
１１２ＢはROS FET １１２Ａを通して導通さ
れる電流の量と比較すると、時間Ｔ２及びＴ３の
間の期間の開始点においては相当量の電流を流さ
ない。これは、ROS FET１１２Ｂのゲート−ソ
ース電位が極めて小さい（ゲート電位が５ボルト
で、FET １１２Ｂのソース電位がその期間の
開始時におよそ５ボルトであるビツト線BL２の
電位であるので）からである。第４図のアレイに
おけるFETデバイスの全てがエンハンスメント
形のＮチヤネルFETデバイスであるので、デバ
イスが導通しようとする前に少くとも１ボルトの
正のソース−ゲート電位差をデバイスに対して印
加しなければならない。即ちデバイス１１２Ｂを
導通させるには、FETデバイス１１２Ｂのゲー
ト電位を５ボルトに維持する間にビツト線BL２
の電位を４ボルトより低い電位に降下させねばな
らない。感知増幅器２００は約200ミリボルトよ
り小さいビツト線BL２上の電圧変化を感知する
ことができるので、ROS FET １１２Ａが導通
状態となつた状態が第２のデバイス１１２Ｂの導
通のずつと以前に感知される。
第２のROS FET １１２Ｂは、次の様に列線
CL１の電位を減じる事によつて、別個の読取サ
イクルにおいて選択的に読取る事ができる。第８
図のＴ７ないしＴ１１のROS有効化期間におい
て、Ｔ８において列線CL１の電位がその最初の
＋５ボルトの電位から大地電位までドロツプし、
ワード線WL ROS１の電位が大地電位から＋５
ボルトまで立ち上がる。ビツトBL２の電位は第
８図に示される様に時間Ｔ６においてすでに＋５
ボルトに回復しているので、ROS FET １１２
Ｂのゲート及びソース間の正の電位差がＴ８にお
いて生じる。期間Ｔ８ないしＴ９において、ビツ
ト線BL２の電位は降下してゆき、この電位の降
下が感知増幅器２００によつて感知され、よつて
ROS FET １１２Ａの場合について説明したの
と同様にROS FET １１２Ｂの導通状態が指示
される。
CL１の電位を減じる事によつて、別個の読取サ
イクルにおいて選択的に読取る事ができる。第８
図のＴ７ないしＴ１１のROS有効化期間におい
て、Ｔ８において列線CL１の電位がその最初の
＋５ボルトの電位から大地電位までドロツプし、
ワード線WL ROS１の電位が大地電位から＋５
ボルトまで立ち上がる。ビツトBL２の電位は第
８図に示される様に時間Ｔ６においてすでに＋５
ボルトに回復しているので、ROS FET １１２
Ｂのゲート及びソース間の正の電位差がＴ８にお
いて生じる。期間Ｔ８ないしＴ９において、ビツ
ト線BL２の電位は降下してゆき、この電位の降
下が感知増幅器２００によつて感知され、よつて
ROS FET １１２Ａの場合について説明したの
と同様にROS FET １１２Ｂの導通状態が指示
される。
セル１１２における第１のROS FET １１２
Ａもしくは第２のROS FET １１２Ｂが、夫々
列線CL２もしくはCL１のいずれかの電位を選択
的に減じることによつてその永久的に記憶された
２進値ビツトを、選択的に質問する事ができる事
が理解される。第４図に示されるセルのアレイに
おけるビツト線BL３，BL２及びBL１へ別個の
感知増幅器１９８，２００及び２０２が夫々接続
されるので、偶数番号の列線CL０，CL２……の
全てを共通に接続でき、ワード線WL ROS１が
正の電位に上昇された時に、対応するROS FET
１１Ａ，１１２Ａ及び１１３Ａを読取るため
に、それらの夫々の電圧が同時に変化れる。ま
た、全ての奇数番号の列線CL１，CL３等の全て
を共通に接続でき、それらの電圧はワード線WL
ROS１が正電位まで上昇される場合、個々のビ
ツト線BL１，BL２及びBL３へROS FET １
１１Ｂ，１１２Ｂ，１１３Ｂを読取るべく同時に
変化される。
Ａもしくは第２のROS FET １１２Ｂが、夫々
列線CL２もしくはCL１のいずれかの電位を選択
的に減じることによつてその永久的に記憶された
２進値ビツトを、選択的に質問する事ができる事
が理解される。第４図に示されるセルのアレイに
おけるビツト線BL３，BL２及びBL１へ別個の
感知増幅器１９８，２００及び２０２が夫々接続
されるので、偶数番号の列線CL０，CL２……の
全てを共通に接続でき、ワード線WL ROS１が
正の電位に上昇された時に、対応するROS FET
１１Ａ，１１２Ａ及び１１３Ａを読取るため
に、それらの夫々の電圧が同時に変化れる。ま
た、全ての奇数番号の列線CL１，CL３等の全て
を共通に接続でき、それらの電圧はワード線WL
ROS１が正電位まで上昇される場合、個々のビ
ツト線BL１，BL２及びBL３へROS FET １
１１Ｂ，１１２Ｂ，１１３Ｂを読取るべく同時に
変化される。
また、もしワード線WL ROS２が正電位に高
められ、偶数番号の列線CL０及びCL２が大地電
位に降下されると、ROS FET １２１Ａ，１２
２Ａ及び１２３Ａがこれらの夫々の対応するビツ
ト線BL１，BL２，BL３へ読出される。また、
ワード線WL ROS２が正電位にある間に、もし
も奇数番号の列線CL１及びCL３が大地電位まで
減じられるならば、ROS FET １２１Ｂ，１２
２Ｂ及び１２３Ｂが夫々ビツト線BL１，BL２及
びBL３へ読出される。
められ、偶数番号の列線CL０及びCL２が大地電
位に降下されると、ROS FET １２１Ａ，１２
２Ａ及び１２３Ａがこれらの夫々の対応するビツ
ト線BL１，BL２，BL３へ読出される。また、
ワード線WL ROS２が正電位にある間に、もし
も奇数番号の列線CL１及びCL３が大地電位まで
減じられるならば、ROS FET １２１Ｂ，１２
２Ｂ及び１２３Ｂが夫々ビツト線BL１，BL２及
びBL３へ読出される。
セル１１２におけるRAM FET １１２Ｄ及
びそれに接続された容量性電荷記憶デバイス１１
２Ｃの読取及び書込を第９図のタイミング図に関
連させて説明する。RAM FET １１２Ｄ及び
コンデンサ１１２Ｄは例えば米国特許第3387286
号明細書に示される様に単一デバイス・ダイナミ
ツククRAM記憶素子として働らく。RAMに２
進値１を書込みたい場合、或る単位量の電荷がビ
ツト線からRAM FETを通りそれに接続された
コンデンサへ送られ、そこに読取られるまで記憶
される。電荷の記憶は第６図の領域１４２の様な
Ｎ型ドープ基板電極と第６図の電極１４６の様な
上に横たわるシリコン・コンデンサ電極との間で
行なわれるので、コンデンサから或る量電荷のリ
ークが生じる。即ち、首尾よく読取る事ができる
様に記憶された電荷を相当大きな量に維持させる
べく、各RAMセルに対して周期的なリフレツシ
ユ・サイクルが適用される。RAMセルを読取る
には、FETデバイスを導通状態におくために
RAM FETデバイスのゲートを正電位とする。
よつてコンデンサに記憶された電荷はビツト線へ
送られ、ビツト線に接続された感知増幅器によつ
てその電荷が感知される。
びそれに接続された容量性電荷記憶デバイス１１
２Ｃの読取及び書込を第９図のタイミング図に関
連させて説明する。RAM FET １１２Ｄ及び
コンデンサ１１２Ｄは例えば米国特許第3387286
号明細書に示される様に単一デバイス・ダイナミ
ツククRAM記憶素子として働らく。RAMに２
進値１を書込みたい場合、或る単位量の電荷がビ
ツト線からRAM FETを通りそれに接続された
コンデンサへ送られ、そこに読取られるまで記憶
される。電荷の記憶は第６図の領域１４２の様な
Ｎ型ドープ基板電極と第６図の電極１４６の様な
上に横たわるシリコン・コンデンサ電極との間で
行なわれるので、コンデンサから或る量電荷のリ
ークが生じる。即ち、首尾よく読取る事ができる
様に記憶された電荷を相当大きな量に維持させる
べく、各RAMセルに対して周期的なリフレツシ
ユ・サイクルが適用される。RAMセルを読取る
には、FETデバイスを導通状態におくために
RAM FETデバイスのゲートを正電位とする。
よつてコンデンサに記憶された電荷はビツト線へ
送られ、ビツト線に接続された感知増幅器によつ
てその電荷が感知される。
第４図のセル１１２、RAM FET １１２Ｄ
及びそれに接続されたコンデンサ１１２Ｃ並びに
第９図のタイミング図を参照して、セル１１２の
RAM成分の動作を説明する。第９図において、
時間Ｔ１からＴ４までの書込有効化期間におい
て、セル１１２のRAMが書込まれる。セル１１
２内のRAMに書込むために、ビツト線BL２の
電位がＴ２において最初の大地電位から＋５ボル
トまで高められ、その高い電位の期間は時間Ｔ３
まで続く。ビツト線電位の立ち上がりと同期して
ワード線WL RAM１の電位は時間Ｔにおいて最
初の大地電位から＋５ボルトの電位まで立ち上が
り、この状態がＴ３まで続く。RAM FETデバ
イス１１２Ｄのゲート−ソース電位は正であるの
で、そのデバイスはＴ２及びＴ３の間において導
通状態にあり、よつてビツト線BL２からコンデ
ンサ１１２Ｃのプレート１４２へ電流が流れ、よ
つて第９図の時間Ｔ及びＴ３間のコンデンサ１１
２Ｃの電圧の波形によつて示される様にコンデン
サにおける電圧が立ち上がる。ワード線
WLRAM１の電位が大地電位まで戻された時間
Ｔ３の後では、RAM FET １１２Ｄはもはや
導通せず、コンデンサ１１２Ｃに記憶された電荷
が例えば２進値“１”の記憶された事を示す。
及びそれに接続されたコンデンサ１１２Ｃ並びに
第９図のタイミング図を参照して、セル１１２の
RAM成分の動作を説明する。第９図において、
時間Ｔ１からＴ４までの書込有効化期間におい
て、セル１１２のRAMが書込まれる。セル１１
２内のRAMに書込むために、ビツト線BL２の
電位がＴ２において最初の大地電位から＋５ボル
トまで高められ、その高い電位の期間は時間Ｔ３
まで続く。ビツト線電位の立ち上がりと同期して
ワード線WL RAM１の電位は時間Ｔにおいて最
初の大地電位から＋５ボルトの電位まで立ち上が
り、この状態がＴ３まで続く。RAM FETデバ
イス１１２Ｄのゲート−ソース電位は正であるの
で、そのデバイスはＴ２及びＴ３の間において導
通状態にあり、よつてビツト線BL２からコンデ
ンサ１１２Ｃのプレート１４２へ電流が流れ、よ
つて第９図の時間Ｔ及びＴ３間のコンデンサ１１
２Ｃの電圧の波形によつて示される様にコンデン
サにおける電圧が立ち上がる。ワード線
WLRAM１の電位が大地電位まで戻された時間
Ｔ３の後では、RAM FET １１２Ｄはもはや
導通せず、コンデンサ１１２Ｃに記憶された電荷
が例えば２進値“１”の記憶された事を示す。
コンデンサ１１２Ｃに記憶した情報の読取を説
明する。
明する。
読取有効化期間はＴ５からＴ９までである。時
間Ｔ６において、ワード線WL RAM１は前の大
地電位レベルから＋５ボルトまで立ち上がり、
RAM FET １１２Ｄのゲート−ソース電圧を
して正レベルにし、それを導通状態に置く。コン
デンサ１１２Ｃに記憶された電荷はRAM FET
１１２Ｄを通してビツト線BL２へ流され、よ
つてＴ６及びＴ８の間にビツト線上に正に向かう
パルスを生じる。ビツト線BL２上の正に向かう
電圧パルスは感知増幅器２００によつて感知さ
れ、よつてコンデンサ１１２Ｃに記憶された２進
情報の読取が達成される。
間Ｔ６において、ワード線WL RAM１は前の大
地電位レベルから＋５ボルトまで立ち上がり、
RAM FET １１２Ｄのゲート−ソース電圧を
して正レベルにし、それを導通状態に置く。コン
デンサ１１２Ｃに記憶された電荷はRAM FET
１１２Ｄを通してビツト線BL２へ流され、よ
つてＴ６及びＴ８の間にビツト線上に正に向かう
パルスを生じる。ビツト線BL２上の正に向かう
電圧パルスは感知増幅器２００によつて感知さ
れ、よつてコンデンサ１１２Ｃに記憶された２進
情報の読取が達成される。
RAM FET １１２Ｄの書込動作及び読取動
作の間、RAM FET １１２Ｄの読取と混同し
ない様に、電流がROS FET １１２Ａもしくは
ROS FET １１２Ｂを通してビツト線BL２へ
流されない事を保証するために、ROSワード線
WL ROS１を大地電位に維持する。更に、ビツ
ト線BL２に接続されたFETデバイスの導通を制
御する全ての他のROS及びRAMワード線は、
RAM FETデバイス１１２Ｄのみがビツト線BL
２へ読出される事を保証するために大地電位に維
持される。
作の間、RAM FET １１２Ｄの読取と混同し
ない様に、電流がROS FET １１２Ａもしくは
ROS FET １１２Ｂを通してビツト線BL２へ
流されない事を保証するために、ROSワード線
WL ROS１を大地電位に維持する。更に、ビツ
ト線BL２に接続されたFETデバイスの導通を制
御する全ての他のROS及びRAMワード線は、
RAM FETデバイス１１２Ｄのみがビツト線BL
２へ読出される事を保証するために大地電位に維
持される。
本発明の第２実施例の全体的なチツプ・アーキ
テクチユアを第１０図に示す。第５図のアレイが
プル・アツプ回路２０６及び感知増幅器２００
（夫々アレイ内の列線及びビツト線の対向する端
部へ接続されている）の間に接続されて示され
る。更にアレイ２０４はRAMワード線デコー
ダ／ドライバ及びこれらに関連したプル・ダウン
回路２０８とROSワード線デコーダ／ドライバ
及びこれらと関連したプル・ダウン回路２１０と
の間に接続されている。ビツト線デコーダ２１２
はアレイ２０４の種々の部分を選択的にアクセス
するために付勢されるべき個々のビツト線を選択
する。オフ・チツプ・ドライバ２１４は、感知増
幅器２００から受け取つた信号を外部の利用回路
へ出力する。
テクチユアを第１０図に示す。第５図のアレイが
プル・アツプ回路２０６及び感知増幅器２００
（夫々アレイ内の列線及びビツト線の対向する端
部へ接続されている）の間に接続されて示され
る。更にアレイ２０４はRAMワード線デコー
ダ／ドライバ及びこれらに関連したプル・ダウン
回路２０８とROSワード線デコーダ／ドライバ
及びこれらと関連したプル・ダウン回路２１０と
の間に接続されている。ビツト線デコーダ２１２
はアレイ２０４の種々の部分を選択的にアクセス
するために付勢されるべき個々のビツト線を選択
する。オフ・チツプ・ドライバ２１４は、感知増
幅器２００から受け取つた信号を外部の利用回路
へ出力する。
第３実施例（非対称読取２ビツトROS／RAMセ
ル） 第１１図は本発明の第３の実施例を示す図であ
る。組合わせたROS／RAMセル２２０は第１の
ROS FET２２２を有し、そのソース／ドレイン
路は列線２２４及びセル節点２２６に接続され、
選択的にプログラムしうるゲート２２８は第１の
ワード線２３０に接続されている。選択的プログ
ラム式のゲート２２８が第１の２進値状態にある
場合に、第１のワード線２３０上の信号に応答し
て列線２２４及びセル節点２２６間に電流が流さ
れる事によつてROSは第１の２進値ビツトを呈
する。第１のFET２２２は、選択的プログラム
式ゲート２２８が第２の２進値状態を有する場合
には列線２２４及びセル節点２２６間の電流を阻
止する。第１の２進値状態は例えばゲート絶縁体
として薄い二酸化シリコン層を用いる事によつて
第１のFET２２２に有効なゲートを設ける事に
よつて達成される。第1FET２２２の第２の２進
値状態は、ゲート絶縁体として厚い二酸化シリコ
ン層を設けゲート電極を無効化する事によつて与
えられる。
ル） 第１１図は本発明の第３の実施例を示す図であ
る。組合わせたROS／RAMセル２２０は第１の
ROS FET２２２を有し、そのソース／ドレイン
路は列線２２４及びセル節点２２６に接続され、
選択的にプログラムしうるゲート２２８は第１の
ワード線２３０に接続されている。選択的プログ
ラム式のゲート２２８が第１の２進値状態にある
場合に、第１のワード線２３０上の信号に応答し
て列線２２４及びセル節点２２６間に電流が流さ
れる事によつてROSは第１の２進値ビツトを呈
する。第１のFET２２２は、選択的プログラム
式ゲート２２８が第２の２進値状態を有する場合
には列線２２４及びセル節点２２６間の電流を阻
止する。第１の２進値状態は例えばゲート絶縁体
として薄い二酸化シリコン層を用いる事によつて
第１のFET２２２に有効なゲートを設ける事に
よつて達成される。第1FET２２２の第２の２進
値状態は、ゲート絶縁体として厚い二酸化シリコ
ン層を設けゲート電極を無効化する事によつて与
えられる。
結合型のセル２２０は更に２進値ビツトを表わ
す電荷をダイナミツクに記憶するための、セル節
点２２６及び定電位節点２３４の間に接続された
電荷記憶素子２３２を含んでいる。
す電荷をダイナミツクに記憶するための、セル節
点２２６及び定電位節点２３４の間に接続された
電荷記憶素子２３２を含んでいる。
結合型セル２２０は更に第２のRAM FETデ
バイス２３６を有している。そのソース／ドレイ
ン路がビツト感知線２３８及びセル節点２２６間
に接続されており、ゲート２４０が第２のワード
線２４２に接続されている。第２のFET２３６
は読取／書込RAMであつて、第２ワード線２４
２上の信号に応答してビツト感知線２３８及びセ
ル節点２２６に接続された電荷記憶素子２３２間
に電流を流す事によつて第２の２進値を呈せしめ
る。第１のFETデバイス２２２はビツト感知線
２３８から第２のFETデバイス２３６を通して
電荷記憶素子２３２へまず第１の段階において電
流を流す事によつて読取られる。これに続いて、
もしも第1FET２２２の選択的プログラム式ゲー
ト２２８が第１の２進値状態（その電極は有効状
態にある）を有するならば、第２の段階において
第１のFETデバイス２２２を通して列線２２４
へ電荷記憶素子２３２が選択的に放電される。次
に続いて、第２のワード線２４２にパルスを与え
て、電荷記憶素子２３２になお記憶されている電
荷を第2FET ２３６を介してビツト線２３８へ
送り、電荷記憶素子２３２が第1FETデバイス２
２２を通して放電されてしまつたかを感知する。
この第３の段階において電荷が検出されないなら
ば、第１のFETデバイス２２２のゲート２２８
はその第１の２進値状態にあつて、有効な状態に
ある。これに対して、第３の段階において第
2FETデバイス２３６にパルスが与えられる場合
に、もしも電荷記憶コンデンサ２３２になお電荷
が記憶されている事が感知されるならば、これは
第1FETデバイス２２２のゲート２２８がその第
２の２進値状態にあつて、有効な状態にない事を
示す。
バイス２３６を有している。そのソース／ドレイ
ン路がビツト感知線２３８及びセル節点２２６間
に接続されており、ゲート２４０が第２のワード
線２４２に接続されている。第２のFET２３６
は読取／書込RAMであつて、第２ワード線２４
２上の信号に応答してビツト感知線２３８及びセ
ル節点２２６に接続された電荷記憶素子２３２間
に電流を流す事によつて第２の２進値を呈せしめ
る。第１のFETデバイス２２２はビツト感知線
２３８から第２のFETデバイス２３６を通して
電荷記憶素子２３２へまず第１の段階において電
流を流す事によつて読取られる。これに続いて、
もしも第1FET２２２の選択的プログラム式ゲー
ト２２８が第１の２進値状態（その電極は有効状
態にある）を有するならば、第２の段階において
第１のFETデバイス２２２を通して列線２２４
へ電荷記憶素子２３２が選択的に放電される。次
に続いて、第２のワード線２４２にパルスを与え
て、電荷記憶素子２３２になお記憶されている電
荷を第2FET ２３６を介してビツト線２３８へ
送り、電荷記憶素子２３２が第1FETデバイス２
２２を通して放電されてしまつたかを感知する。
この第３の段階において電荷が検出されないなら
ば、第１のFETデバイス２２２のゲート２２８
はその第１の２進値状態にあつて、有効な状態に
ある。これに対して、第３の段階において第
2FETデバイス２３６にパルスが与えられる場合
に、もしも電荷記憶コンデンサ２３２になお電荷
が記憶されている事が感知されるならば、これは
第1FETデバイス２２２のゲート２２８がその第
２の２進値状態にあつて、有効な状態にない事を
示す。
この様にして、２３２は、結合型セル２２０に
おけるROSと読取／書込RAMの両方の動作に共
用される。
おけるROSと読取／書込RAMの両方の動作に共
用される。
第１１図の回路は更に、線２４９上の制御信号
に応答してビツト感知線をチヤージするためにビ
ツト感知線２３８に接続されたチヤージ回路２４
８を有す。感知増幅器２４６がビツト感知線２３
８に接続され、第２のFET２３６がセル節点２
２６からの電流を通過させたかどうかを感知す
る。チヤージ回路２４８は第2FET２３６を介し
て電荷記憶素子２３２へ電流を流しそこに１もし
くは０状態を書込む。感知増幅器２４６の動作段
階において、第２のワード線２４２上の信号に応
答して、電荷記憶素子２３２において記憶された
電荷の１もしくは０状態を感知する。この様にし
て読取／書込ランダム・アクセス・メモリの動作
が行なわれる。
に応答してビツト感知線をチヤージするためにビ
ツト感知線２３８に接続されたチヤージ回路２４
８を有す。感知増幅器２４６がビツト感知線２３
８に接続され、第２のFET２３６がセル節点２
２６からの電流を通過させたかどうかを感知す
る。チヤージ回路２４８は第2FET２３６を介し
て電荷記憶素子２３２へ電流を流しそこに１もし
くは０状態を書込む。感知増幅器２４６の動作段
階において、第２のワード線２４２上の信号に応
答して、電荷記憶素子２３２において記憶された
電荷の１もしくは０状態を感知する。この様にし
て読取／書込ランダム・アクセス・メモリの動作
が行なわれる。
集積メモリ・アレイに複数個の結合型セルを組
込む事が可能である。第１１図に示される様に、
結合型セル２２０の第１のFETデバイス２２２
に対応する第１のFETデバイス２２２′を有する
第２の結合型セル２２０′が用いられる。結合型
セル２０′はセル２２０の電荷記憶素子２３２に
対応する電荷記憶素子２３２′を有する。セル２
２０′はセル２２０の第２のFET２３６に対応す
る第２のFETデバイス２３６′を有する。セル２
２０′の動作はセル２２０の動作と同じである。
第１１図では合計６個の結合型セル２２０，２２
０′，２２０ａ，２２０a′，２２０ｂ及び２２０
b′が示され、各セルは各々のRAM FETデバイ
ス２３６，２３６′，２３６ａ，２３６a′，２３
６ｂ，２３６b′を有する。各セルは夫々電荷記憶
素子２３２，２３２′，２３２ａ，２３２a′，２
３２ｂ，２３２b′を有する。
込む事が可能である。第１１図に示される様に、
結合型セル２２０の第１のFETデバイス２２２
に対応する第１のFETデバイス２２２′を有する
第２の結合型セル２２０′が用いられる。結合型
セル２０′はセル２２０の電荷記憶素子２３２に
対応する電荷記憶素子２３２′を有する。セル２
２０′はセル２２０の第２のFET２３６に対応す
る第２のFETデバイス２３６′を有する。セル２
２０′の動作はセル２２０の動作と同じである。
第１１図では合計６個の結合型セル２２０，２２
０′，２２０ａ，２２０a′，２２０ｂ及び２２０
b′が示され、各セルは各々のRAM FETデバイ
ス２３６，２３６′，２３６ａ，２３６a′，２３
６ｂ，２３６b′を有する。各セルは夫々電荷記憶
素子２３２，２３２′，２３２ａ，２３２a′，２
３２ｂ，２３２b′を有する。
第１１図に示されたメモリ・アレイにおける複
数の結合型セル２２０，２２０′等の相互接続は
次の通りである。第１のワード線２３０は、セル
の全てにおいて第１のFETデバイス２２２，２
２２′等の全てのゲートに共通に接続されている。
列線２２４は例えば大地電位の様な一定の電位に
あつて、アレイにおける全てのセルの第1FETデ
バイス２２２，２２２′等のへ共通に接続される。
ビツト線２３８はアレイにおける全てのセルの第
２のFETデバイス２３６，２３６′等の各々のソ
ース／ドレインへ接続される。
数の結合型セル２２０，２２０′等の相互接続は
次の通りである。第１のワード線２３０は、セル
の全てにおいて第１のFETデバイス２２２，２
２２′等の全てのゲートに共通に接続されている。
列線２２４は例えば大地電位の様な一定の電位に
あつて、アレイにおける全てのセルの第1FETデ
バイス２２２，２２２′等のへ共通に接続される。
ビツト線２３８はアレイにおける全てのセルの第
２のFETデバイス２３６，２３６′等の各々のソ
ース／ドレインへ接続される。
第３の実施例の動作を説明する。
個々の第２ワード線２４２，２４２′等へパル
スを印加することによつて、ROSもしくはRAM
の動作の為に第１１図の特定のセルが選択され
る。もしも特定の選択されたセルによつてRAM
動作が実施されるべきであるとすると、チヤージ
回路２４８がビツト線２３８に電荷を与え、選択
された結合型セル２２０はその対応する第２ワー
ド線２４２にパルスが加えられて、その対応する
第2FETデバイス２３６をオン状態にし、よつて
ビツト線２３８上の電荷を容量記憶デバイス２３
２を充電することができる。その後、RAMデバ
イス２３６をアクセスする場合、対応する第２ワ
ード線２４２にパルスが加えられて、RAM２３
６の出力が感知増幅器２４６によつて感知され
る。
スを印加することによつて、ROSもしくはRAM
の動作の為に第１１図の特定のセルが選択され
る。もしも特定の選択されたセルによつてRAM
動作が実施されるべきであるとすると、チヤージ
回路２４８がビツト線２３８に電荷を与え、選択
された結合型セル２２０はその対応する第２ワー
ド線２４２にパルスが加えられて、その対応する
第2FETデバイス２３６をオン状態にし、よつて
ビツト線２３８上の電荷を容量記憶デバイス２３
２を充電することができる。その後、RAMデバ
イス２３６をアクセスする場合、対応する第２ワ
ード線２４２にパルスが加えられて、RAM２３
６の出力が感知増幅器２４６によつて感知され
る。
ROS読取動作のための第１１図の選択された
セルの動作は次の通りである。第１２図は有効な
ゲートを有するROSデバイス２２２の読取動作
に関する波形図である。第１３図は有効なゲート
を有しないROSデバイス２２２′の読取動作に関
する波形図である。時間Ｔ１において、チヤージ
回路は第１２図及び第１３図に示される様に共通
ビツト線２３８を充電する。
セルの動作は次の通りである。第１２図は有効な
ゲートを有するROSデバイス２２２の読取動作
に関する波形図である。第１３図は有効なゲート
を有しないROSデバイス２２２′の読取動作に関
する波形図である。時間Ｔ１において、チヤージ
回路は第１２図及び第１３図に示される様に共通
ビツト線２３８を充電する。
対応する結合型セル２２０の第２のワード線２
４２は時間Ｔ２ないしＴ３のパルスを印加され
る。よつて、コンデンサ２３２は対応する第２の
FETデバイス２３６によつて充電される。第２
段階において、アレイにおける全てのROS FET
デバイスに共通の第１のワード線２３０に対して
Ｔ４ないしＴ５にいたるパルスが与えられ、よつ
て有効なゲート２２８を有する全てのFET ROS
デバイス２２２，２２２′等が導通する。結合型
セル２２０の特定例において、特定のゲート２２
８が有効なものであつて、従つてコンデンサ２３
２に記憶された電荷は第１２図に示す様に時間Ｔ
４ないしＴ５において第１のFETデバイス２２
２を通して放電される。次に第３段階において、
第２のワード線２４２はＴ６ないしＴ７のパルス
を印加され、コンデンサ２３２は第２のFET２
３６を介して感知増幅器２４６に接続され、コン
デンサ２３２に残留電荷が残つているかどうかが
判定される。セル２２０の場合、第1FET２２２
のゲート２２８は有効なゲートであるので、電荷
記憶素子２３２には第１２図に示される様に残留
電荷は見出せないであろう。従つて、ROS FET
２２２に２進値１が永久的に記憶されたと考え
られるであろう。
４２は時間Ｔ２ないしＴ３のパルスを印加され
る。よつて、コンデンサ２３２は対応する第２の
FETデバイス２３６によつて充電される。第２
段階において、アレイにおける全てのROS FET
デバイスに共通の第１のワード線２３０に対して
Ｔ４ないしＴ５にいたるパルスが与えられ、よつ
て有効なゲート２２８を有する全てのFET ROS
デバイス２２２，２２２′等が導通する。結合型
セル２２０の特定例において、特定のゲート２２
８が有効なものであつて、従つてコンデンサ２３
２に記憶された電荷は第１２図に示す様に時間Ｔ
４ないしＴ５において第１のFETデバイス２２
２を通して放電される。次に第３段階において、
第２のワード線２４２はＴ６ないしＴ７のパルス
を印加され、コンデンサ２３２は第２のFET２
３６を介して感知増幅器２４６に接続され、コン
デンサ２３２に残留電荷が残つているかどうかが
判定される。セル２２０の場合、第1FET２２２
のゲート２２８は有効なゲートであるので、電荷
記憶素子２３２には第１２図に示される様に残留
電荷は見出せないであろう。従つて、ROS FET
２２２に２進値１が永久的に記憶されたと考え
られるであろう。
これは第1FETデバイス２２２′のゲート２２
８′が有効でない結合型セル２２０′の動作と対比
される。従つて、もしもROS読取動作がセル２
２０′について実施されるならば、時間Ｔ６及び
Ｔ２の間における電荷記憶コンデンサ２３２′上
の残留電荷の第３段階における質問によつて、第
１３図に示す様に電荷がなおもコンデンサ２３
２′に残されている事が示される。これは２進値
０がROSFETデバイス２２２′に永久的に記憶さ
れた事を示すものである。
８′が有効でない結合型セル２２０′の動作と対比
される。従つて、もしもROS読取動作がセル２
２０′について実施されるならば、時間Ｔ６及び
Ｔ２の間における電荷記憶コンデンサ２３２′上
の残留電荷の第３段階における質問によつて、第
１３図に示す様に電荷がなおもコンデンサ２３
２′に残されている事が示される。これは２進値
０がROSFETデバイス２２２′に永久的に記憶さ
れた事を示すものである。
第１１図の結合型セルROS／RAMの簡純され
た回路のトポロジー及び動作モードが高パツケー
ジ密度／単位機能を与える事を理解しうる。
た回路のトポロジー及び動作モードが高パツケー
ジ密度／単位機能を与える事を理解しうる。
ROSデバイスに２進値１もしくは０を永久的
にプログラムするために他の技術を用いうること
を理解されたい。例えば、ワード線に対する対応
するゲートの接続を単に断つ代りに、ROSデバ
イスはゲート電極に対するイオン注入あるいはエ
ツチング技法によつてゲート閾値電位を選択的に
変更する事によつて選択的にプログラムする事が
できる。更に、PROM，EEROMもしくは
EAROMなどとして知られる電気的にプログラ
ムしうるROMデバイスを以上において説明した
ROSデバイスの代りに用いる事ができる。
にプログラムするために他の技術を用いうること
を理解されたい。例えば、ワード線に対する対応
するゲートの接続を単に断つ代りに、ROSデバ
イスはゲート電極に対するイオン注入あるいはエ
ツチング技法によつてゲート閾値電位を選択的に
変更する事によつて選択的にプログラムする事が
できる。更に、PROM，EEROMもしくは
EAROMなどとして知られる電気的にプログラ
ムしうるROMデバイスを以上において説明した
ROSデバイスの代りに用いる事ができる。
結合されたROS及びRAM記憶セルに関する上
記の実施例はマイクロプロセツサのための制御記
憶装置において有利に用いることができる。マイ
クロプロセツサの制御記憶装置は典型として、最
も基本的な反復タイプのマイクロ命令を記憶する
ためのの読取専用メモリ部と、より高レベルのマ
イクロ命令を記憶するための読取／書込メモリ部
とを有する。上記の結合型ROS／RAM回路のコ
ンパクトな実施例は、制御記憶装置のための有利
な実施例を可能とするであろう。他の有利な応用
面としては、ROSの製品のRAM部へ技術的変更
を書込む事を挙げる事ができる。
記の実施例はマイクロプロセツサのための制御記
憶装置において有利に用いることができる。マイ
クロプロセツサの制御記憶装置は典型として、最
も基本的な反復タイプのマイクロ命令を記憶する
ためのの読取専用メモリ部と、より高レベルのマ
イクロ命令を記憶するための読取／書込メモリ部
とを有する。上記の結合型ROS／RAM回路のコ
ンパクトな実施例は、制御記憶装置のための有利
な実施例を可能とするであろう。他の有利な応用
面としては、ROSの製品のRAM部へ技術的変更
を書込む事を挙げる事ができる。
上記の結合型ROS及びRAM記憶セルによつて
例えばROS及びRAM成分の両方に共通の周辺回
路を用いて他の有利な利点が提供される。更に対
称的セル・トポロジーによつて、セルが大規模メ
モリ・アレイにおいて設計される場合により好ま
しい実装密度が実現される。
例えばROS及びRAM成分の両方に共通の周辺回
路を用いて他の有利な利点が提供される。更に対
称的セル・トポロジーによつて、セルが大規模メ
モリ・アレイにおいて設計される場合により好ま
しい実装密度が実現される。
第１図は第１実施例の図、第２図はタイミング
図、第３図は書込みのための波形図、第４図は第
２実施例の図、第５図は第２実施例の設計図、第
６図及び第７図は第５図に関連する断面図、第８
図及び第９図はタイミング図、第１０図はチツプ
構成の図、第１１図は第３実施例の図、第１２図
及び第１３図はタイミング図である。 ２…列線、４…ビツト感知線、６…ROSデコ
ーダ、８…ROS／RAM読取有効化線、１０…
ROS有効化線、１２…ANDゲート、１４…プリ
チヤージ回路、１８…ROS／RAM感知増幅器、
２０…インバータ、２２…ANDゲート、２３…
RAM読取有効化線、２４…RAMワード線有効
化回路、２６…RAM書込有効化線、３０…
RAMデコーダ、３２…RAM書込ドライバ。
図、第３図は書込みのための波形図、第４図は第
２実施例の図、第５図は第２実施例の設計図、第
６図及び第７図は第５図に関連する断面図、第８
図及び第９図はタイミング図、第１０図はチツプ
構成の図、第１１図は第３実施例の図、第１２図
及び第１３図はタイミング図である。 ２…列線、４…ビツト感知線、６…ROSデコ
ーダ、８…ROS／RAM読取有効化線、１０…
ROS有効化線、１２…ANDゲート、１４…プリ
チヤージ回路、１８…ROS／RAM感知増幅器、
２０…インバータ、２２…ANDゲート、２３…
RAM読取有効化線、２４…RAMワード線有効
化回路、２６…RAM書込有効化線、３０…
RAMデコーダ、３２…RAM書込ドライバ。
Claims (1)
- 【特許請求の範囲】 １ 下記の構成を有する集積回路。 (イ) ソース／ドレイン路が列線及びビツト感知線
の間に接続されており、その選択的プログラム
式ゲートが第１のワード線へ接続された第１の
FETデバイスであつて、上記選択的プログラ
ム式ゲートが第１の２進状態にある時には、上
記第１のワード線上の信号に応答して上記ビツ
ト感知線及び上記列線間に電流を導通させる事
によつて、また上記選択的プログラム式ゲート
が第２の２進値状態にある時には、上記ビツト
感知線及び上記列線間の電流を阻止する事によ
つて夫々一方の２進値ビツトを呈する様構成さ
れてなるもの。 (ロ) ソース／ドレイン路が上記ビツト感知線及び
電荷記憶素子の間に接続されており、ゲートが
第２のワード線に接続された第２のFETデバ
イスであつて、上記第２のワード線上の信号に
応答して上記ビツト感知線及び上記電荷記憶素
子間に電流を導通させる事によつて一方の２進
値ビツトを呈する様構成されてなるもの。 ２ 第１のFETデバイスがROSであり、第２の
FETデバイスが読取／書込RAMである特許請求
の範囲第１項記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/393,970 US4488265A (en) | 1982-06-30 | 1982-06-30 | Integrated dynamic RAM and ROS |
| US393970 | 1995-02-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598196A JPS598196A (ja) | 1984-01-17 |
| JPH026158B2 true JPH026158B2 (ja) | 1990-02-07 |
Family
ID=23557002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068501A Granted JPS598196A (ja) | 1982-06-30 | 1983-04-20 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4488265A (ja) |
| EP (1) | EP0099473B1 (ja) |
| JP (1) | JPS598196A (ja) |
| DE (1) | DE3381333D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4525810A (en) * | 1980-07-28 | 1985-06-25 | International Business Machines Corporation | Semiconductor memory capable of both read/write and read-only operation |
| US5056061A (en) * | 1989-12-20 | 1991-10-08 | N. A. Philips Corporation | Circuit for encoding identification information on circuit dice using fet capacitors |
| JPH0478097A (ja) * | 1990-07-13 | 1992-03-12 | Sony Corp | メモリ装置 |
| US5313605A (en) * | 1990-12-20 | 1994-05-17 | Intel Corporation | High bandwith output hierarchical memory store including a cache, fetch buffer and ROM |
| WO1992012518A1 (de) * | 1991-01-09 | 1992-07-23 | Siemens Aktiengesellschaft | Speicherzellenanordnung und verfahren zu deren betrieb |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
| US5574866A (en) * | 1993-04-05 | 1996-11-12 | Zenith Data Systems Corporation | Method and apparatus for providing a data write signal with a programmable duration |
| JP4616960B2 (ja) * | 2000-03-28 | 2011-01-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 外部ｒｏｍ端子を有する半導体装置 |
| US7295474B2 (en) * | 2005-06-30 | 2007-11-13 | Intel Corporation | Operating an information storage cell array |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3662351A (en) * | 1970-03-30 | 1972-05-09 | Ibm | Alterable-latent image monolithic memory |
| US3753242A (en) * | 1971-12-16 | 1973-08-14 | Honeywell Inf Systems | Memory overlay system |
| FR2256705A5 (ja) * | 1973-12-27 | 1975-07-25 | Cii | |
| US4004286A (en) * | 1975-01-17 | 1977-01-18 | National Semiconductor Corporation | Programmable random access memory (PRAM) integrated circuit memory device |
| US3983544A (en) * | 1975-08-25 | 1976-09-28 | International Business Machines Corporation | Split memory array sharing same sensing and bit decode circuitry |
| US4095281A (en) * | 1976-03-04 | 1978-06-13 | Rca Corporation | Random access-erasable read only memory cell |
| JPS608558B2 (ja) * | 1977-03-23 | 1985-03-04 | 日本電気株式会社 | 読出し専用記憶装置 |
| US4266283A (en) * | 1979-02-16 | 1981-05-05 | Intel Corporation | Electrically alterable read-mostly memory |
-
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