KR19980080540A

KR19980080540A - 퓨즈 배치의 융통성을 갖는 리던던시 반도체 메모리

Info

Publication number: KR19980080540A
Application number: KR1019980009902A
Authority: KR
Inventors: 페터 푀히뮐러
Original assignee: 로더리히네테부쉬; 지멘스악티엔게젤샤프트
Priority date: 1997-03-28
Filing date: 1998-03-23
Publication date: 1998-11-25
Also published as: DE69818127D1; TW393640B; EP0867810A2; CN1195173A; JPH10275494A; US5859801A; CN1129141C; KR100541509B1; EP0867810A3; JP4156067B2; EP0867810B1; DE69818127T2

Abstract

관련된 퓨즈 래치로부터 물리적으로 분기될 수 있는 다수의 퓨즈를 사용한 메인 메모리 셀 어레이와 리던던시 메모리 셀을 갖는 반도체 메모리가 개시된다. 물리적인 분리는 퓨즈로부터의 퓨즈 데이터를 래치로 직렬로 전송하기 위한, 직렬 전송 회로를 구현하므로써 가능하다. 결과적으로, 단지 작은 수의 와이어가 퓨즈를 퓨즈 래치에 접속시키기 위하여 요구되며, 메모리내에서의 융통성 있는 퓨즈 배치를 허용한다.

Description

퓨즈 배치의 융통성을 갖는 리던던시 반도체 메모리

본 발명은 반도체 메모리에 관한 것이며, 보다 구체적으로는 결함 메모리 셀 어드레스 데이터를 저장하기 위한 리던던시 메모리 셀 및 퓨즈를 구비한 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 반도체 메모리에 관한 것이다.

현재의 랜덤 액세스 메모리(RAM)의 밀도와 복잡성이 증가함에 따라, 메모리 셀 어레이 내에 결함이 없는 완벽한 RAM을 제조하는 것이 어렵게 되었다. 따라서, 이러한 장치의 수율이 증가시키기 위하여, 메모리 셀 어레이의 일부가 리던던시 메모리 부분으로 설계된다. 입력되는 어드레스가 메인 메모리중 결함이 있는 일부분에 해당하는 것이 결정될 때마다, 리던던시 메모리의 메모리 셀은 액세스된다. 온-칩(ON-CHIP)형 논리 회로는 결함이 있는 메인 메모리 어드레스를 저장하기 위하여 사용되고, 리던던시 메모리로의 데이터 기입 및 독출을 용이하게 한다. 이러한 논리 회로는 다수의 퓨즈 그룹을 포함하며, 퓨즈 그룹내의 각각의 퓨즈는 논리 상태를 나타내도록 개방 또는 단락된다. 따라서 각각의 퓨즈 그룹은 메인 메모리 내의 결합이 있는 셀 또는 셀 그룹의 어드레스에 해당하는 논리 워드를 형성한다.

도 1을 참조하여, 종래의 DRAM의 집적 회로(10)의 간략화된 블록도가 도시되었다. DRAM(10)은 M행(R₁-R_M) 곱하기 N열(C₁-C_N)을 형성하는 M×N 메모리 셀(15)을 갖는 DRAM 메모리 블록(12)을 포함한다. 도 1에 단지 하나의 메모리 블록(12) 및 관련 회로가 도시되었더라도, 대체적으로 단일 DRAM 칩상에는 제조된 많은 메모리 블록이 존재한다. 각각의 M×N 어레이 내에, K 개의 리던던시 열(C_N-J-C_N)(J=K-1)과 Z 개의 리던던시 열(R_M-Y-R_M)(Y=Z-1)이 리던던시 메모리로 설계된다. 행 디코더 논리 회로(13)는 병렬의 행 어드레스 입력 신호(RA)를 디코딩하여 행 어드레스에 해당하는 하나 이상의 행(R₁-R_M-Z)을 인에이블시킨다. 유사하게 하나 이상의 열(C₁-C_N)이 열 어드레스 입력(CA)에 응답하여 열 디코더 논리 회로(11)에 의해 인에이블된다. 데이터는 행 디코더(13) 및 열 디코더(11)에 의해 인이에블된 특정 메모리 셀 또는 셀들(15)에 기입 또는 셀로부터 독출된다. 데이터는 각각의 셀에 접속된 비트 라인(BL)을 통해, 기입/독출 신호(R/W)에 의해 제어되는 방향으로 흐른다.

열 및 행 퓨즈 뱅크(18,18')는 각각 복수개의 퓨즈 그룹을 포함하며, 각각의 퓨즈 그룹은 결함이 있는 열 또는 행에 해당하는 열 또는 행 어드레스를 저장한다. 각각의 퓨즈는 레이저로 용융 가능한 링크이며, 이산화실리콘과 같은 균일한 유전 층에 의해 커버링된다. DRAM 제조 이후, 어떠한 행 및/또는 열이 결합이 있는 셀을 포함하고 있는 지를 결정하기 위해 메모리 어레이에 대해 테스트가 수행된다. 이어 해당 어드레스는 전기적인 개방상태를 형성하기 위해 선택적인 퓨즈 링크의 레이저 파괴에 의해, 퓨즈 그룹에 기입되게 된다. 각각의 퓨즈 그룹은 행 또는 열 어드레스를 저장하기 위해 약 10개의 퓨즈를 포함한다.

DRAM 칩에 전원이 공급되면, 열 또는 행 퓨즈 뱅크내의 퓨즈 정보는 병렬 데이터로서 각각의 열 및 행 퓨즈 래치(16,16')에 기입된다. 상기 퓨즈 래치는 관련 열 및 행 퓨즈 디코더(14,14')에 의해 칩 동작이 수행되는 도중에 기입된다. 열 디코더 논리 회로(11)로 입력되는 열 어드레스(CA)는, 퓨즈 래치(16)에 저장된 것들과 어드레스를 비교하는 열 퓨즈 디코더(14)에 능동적으로 제공된다. 매칭되면, 열 디코더 논리 회로(11)는 어드레스에 해당하는 열 선택 라인(SCL_i)을 인에이블시키지 않는다. 대신에, 열 퓨즈 디코더(14)는 데이터 저장을 위한 리던던시 열을 활성화시키기 위해, 열 선택 라인(SCL_N-J-SCL_N) 중 특정한 하나를 인에이블 시킨다. 행 퓨즈 디코더(14')는 행 디코더 논리 회로(13)와 함께 임의의 리던던시 행 선택 라인(RSL_M-Y- RSL_M)을 인에이블 시키기 위해 유사한 형태로 동작한다.

도 2는 64M 칩과 같은 종래의 DRAM 칩의 실질적인 아키텍쳐를 도시한다. 4개의 16M 메모리 블록(12a-12d)이 영역(20)내에 배치되며, 상기 영역은 사이의 중심 영역내의 각 메모리 블록에 인접한 각각의 디코더/퓨즈 디코더(24a-24d)를 구비한다. 각각의 디코더/퓨즈 디코더(24a-24d, 이하 디코더(24a-24d))는 열 퓨즈 디코더(14)와 관련된 열 디코더 논리 회로(11) 및/또는 상술한 행 퓨즈 디코더(14')와 관련된 행 디코더 논리 회로(13)를 포함한다. 퓨즈 래치(26a-26d) 및 퓨즈 뱅크(28a-28d)는 개별적인 디코더(24a-24d)에 인접하여 위치한다. 대체적으로 DRAM은 수 천개의 퓨즈를 포함하며, 각각의 퓨즈는 관련 퓨즈 래치에 접속된다. 이와 같이, 퓨즈 뱅크는 필수 와이어링을 최소화하기 위하여, 퓨즈 래치와 퓨즈 디코딩 논리 회로의 근처에 배치된다. 타이밍 및 제어 논리 회로(31a,31b) 및 어드레스 버퍼(41)와 같은 나머지 회로들은 예를들어 메모리 블록과는 떨어진 영역(30a 및 30b)에 위치된다.

DRAM 칩에 종종 사용되는 패키징 기술의 타입은 리드프레임 온 칩(Leadframe On Chip : LOC) 기술로서 공지되었으며, 상기 기술에 있어서 리드 프레임은 LOC 테이프 수단을 사용하여 칩 표면에 본딩된다. 상기 리드 프레임은 칩의 내부 전기 부품으로 도전성 리드 또는 단자의 접속을 지지한다. 상기 LOC 테이프는 칩과 리드프레임 사이의 물리적 접속으로서 작용할 뿐만 아니라, 본딩 와이어가 리드의 팁에 접속될 때 소프트 버퍼로서 작용한다. 본딩은 테이프에 의해 지지된 리드 영역 상에서만 허용된다.

도 2에 도시된 바와 같이, LOC 테이프(32)는 DRAM(10)를 가로질러 뻗어 있으며, 두 개의 메모리 블록(12a,12b)을 오버레이한다. 전기적 콘택 패드(34)의 행이 레이아웃의 상부와 바닥의 중간 지점에 배치된다. 본딩 와이어(23)는 전기적으로 콘택 패드(34)를 리드(33)에 접속시킨다. 콘택 패드(34)로의 회로 접속은 어드레스 입력 라인, 즉 R/W 라인 등을 포함한다. LOC 테이프(32)의 배치는 신뢰성의 이유로 퓨즈 뱅크에 의해 제한된다. 상기 LOC 테이프는 습기를 유인하므로, 테이프가 상기 퓨즈에 매우 인접한 경우에 보호되지 않은 퓨즈 영역이 고려되어야 한다. 결과적으로 LOC 테이프(32)는 퓨즈 뱅크의 상부에서 뻗어 나가는 것을 방지하기 위하여 컷팅되어야 한다. 일반적인 테이프 설계 규칙은 적어도 1 밀리미터의 테이프 브레이크(tape break)를 요구한다. 전체 테이프 길이에 있어서의 이러한 축소는 리드 피치가 작아지게 하는 결과를 갖는다. 감소된 리드 피치는, 매우 많은 리드가 0.25㎛ 기술에 기초하여 설계된 64M DRAM와 같은 작은 다이 크기에 수용되어야 하는 메모리에 있어서, 문제가 된다. 예를 들어 10mm의 칩 길이를 사용한 경우, 1mm 테이프 브레이크는 약 10% 정도의 리드 피치를 감소시킨다.

LOC 테이프를 컷팅시키는 대신에, 퓨즈는 영역(30a,30b)과 같은 칩의 다른 영역으로 가설적으로 옮겨질 수 있다. 병렬의 퓨즈 절단식의 데이터 전송을 수행하기 위하여, 영역(30a,30b)중 하나 또는 칩상의 어느 곳으로 퓨즈를 옮기는 것은 상기 퓨즈를 퓨즈 래치에 접속시키기 위한 매우 많은 접속 와이어를 필요로 한다. 대안적으로, 퓨즈는 원칙적으로 퓨즈 래치 및 디코더 논리 회로와 함께 옮겨질 수 있으며; 그러나, 매우 값비싼 많은 수의 접속 와이어 또는 속도에 대한 대가를 또한 야기시킨다. 이에 따라 종래 기술의 아키텍쳐는 퓨즈를 관련 래치 및 디코더 논리 회로의 근처에 위치시키고, 퓨즈를 옮기는 것에 있어서는 단지 한정된 융통성(flexibility)이 존재한다.

따라서, 리드 피치에서의 관련된 축소와 함께 LOC 테이프의 컷팅 요구를 피하고, 지나치게 복잡한 와이어링 장치를 사용하지 않는 메모리 아키텍쳐에 대한 요구가 존재한다.

도 1은 종래 기술의 DRAM 셀 집적 회로의 블록도.

도 2는 종래 기술의 DRAM 레이아웃을 도시한 도면.

도 3은 본 발명에 따른 메모리 아키텍쳐를 도시한 도면.

도 4는 퓨즈 패치로의 퓨즈 데이터를 전송하기 위한 직렬 데이터 전송 회로를 개략적으로 도시한 도면.

도 5는 도 4의 회로에서 다양한 신호의 흐름을 도시한 타이밍도.

도 6은 저전력을 소모하여 퓨즈 래치 리프레시를 수행하기 위한 타이밍 신호를 도시한 도면.

*도면의 주요부분에 대한 부호의 설명*

10 : DRAM 11 : 열 디코더 논리 회로

12 : 메모리 블록 13 : 행 디코더 논리 회로

14, 14' : 열 및 행 퓨즈 디코더 15 : 메모리 셀

16, 16' : 열 및 행 퓨즈 래치 18, 18' : 열 및 행 퓨즈 뱅크

31a, 31b, 58a, 58b : 타이밍 및 제어 논리 회로

32 : LOC 테이프

100, 200 : 직렬 데이터 전송 회로

본 발명은 그들이 관련된 퓨즈 래치로부터 물리적으로 분리될 수 있는 다수의 퓨즈를 구비한 메인 메모리 셀 어레이와 리던던시 메모리 셀을 갖는 반도체 메모리에 관한 것이다. 물리적 분리는 퓨즈로부터의 퓨즈 데이터를 래치로 직렬로 전송하는 직렬의 전송 회로를 구체화시키므로써 가능하다. 결과적으로, 퓨즈를 퓨즈 래치에 접속시키기 위하여 단지 작은 개수의 와이어가 요구되며, 메모리 내에서의 융통성 있는 퓨즈 배치를 허용한다.

실증적인 실시예에 있어서, 퓨즈는 어드레스 정보를 저장하기 위한 퓨즈 그룹 내에 정렬되며, 각각의 퓨즈는 메인 메모리 셀 어레이 내의 적어도 하나의 결함 셀의 어드레스의 비트에 대응하는 개방 또는 단락 상태에 있게 된다. 퓨즈 래치는 메인 메모리 내의 결함 셀을 대신하여 리던던시 셀내에 데이터를 용이하게 저장하기 위해 반도체 메모리의 동작 도중에, 퓨즈로부터 수신된 어드레스 정보를 저장한다. 상기 직렬 전송 회로는 퓨즈로부터 상기 래치를 향하는 어드레스 정보의 적어도 일부를 직렬로 전송한다. 따라서, 작은 수의 버스 라인이 작은 수의 해당 퓨즈로부터 퓨즈 데이터를 순차적인 방식으로 동시에 전송하기 위해 사용될 수 있다. 바람직하게, 순차적인 퓨즈 데이터의 독출은 모든 퓨즈 데이터가 동시에 병렬로 전송되는 경우의 종래 기술에와 같이 매우 많은 전력 서지를 야기하지 않는다.

상기 직렬 전송 회로는 퓨즈 뱅크에 인접한 제 1 시프트 레지스터, 퓨즈 래치에 인접한 제 2 시프트 레지스터 및 해당 래치로의 퓨즈 데이터의 전송을 동기시키기 위한 각각의 시프트 레지시트와 결합된 타이밍 및 제어 논리 회로를 포함한다. 이러한 구성을 사용하여, 퓨즈 래치 리프레시가 저 전력 소모를 통해 수행될 수 있다. 이러한 시프트 레지스터는 이러한 목적을 위한 링 시프트레지스터로서 수정될 수 있다.

반도체 메모리는 LOC 패키징을 사용한 DRAM 일 수도 있다. 바람직하게, 퓨즈 뱅크가 메인 메모리 셀 어레이로부터 떨어져서 옮겨질 수 있기 때문에, LOC 테이프는 컷팅이 이루어지지 않고, 연속적으로 메모리를 가로질러 연장될 수 있다. 결과적으로, 리드 피치는 종래 기술의 설계보다 증가될 수 있다.

본 발명의 바람직한 실시예는 도면을 참조하여 설명될 것이며, 여러 도면들중 동일한 성분은 동일한 부호를 사용하여 표시하였다.

실시예

본 발명은 리던던시 메모리 셀을 구비한 메모리 장치에 관한 것이다. 본 발명은 메모리 어레이 내의 결함이 있는 메모리 셀의 어드레스를 저장하기 위하여 사용되는 퓨즈의 배치에 있어서의 증가된 융통성을 제공한다. 앞서 설명한 바와 같이, 이같은 증가된 융통성은 고밀도의 메모리 장치의 설계 및 제조를 용이하게 한다. 설명을 목적으로, 본 발명은 DRAM 칩에 대해 설명하도록 한다. 그러나, 본 발명은 더 넓은 응용을 갖는다. 단지 예를 든 방법으로서, 본 발명은, EDO-DRAM, SDRAM, RAMBUS-DRAM, SLDRAM, MDRAM 또는 SRAM 등과 같은 결함이 있는 메모리 셀의 어드레스를 저장하기 위해 퓨즈를 이용하거나 다른 비트 스토리지 엘리먼트를 이용하는 다른 메모리 장치에서의 응용도 포함한다.

도 3을 참조하여, 본 발명에 따른 반도체 메모리의 실질적인 아키텍쳐가 개략적으로 도시된다. 도시된 바와 같이, 메모리(50)는 예를 들어 DRAM이다. 메모리(50)는, 적어도 퓨즈 뱅크의 일부가 메모리 블록(12a-12d) 사이의 칩의 중앙의 영역로부터 옮겨진다는 점에서 전술한 메모리(10)보다 향상된 것이다. 퓨즈 뱅크(28a,28b)는 사용되지 않은 실리콘 영역일 수 있는 영역(30a)내의 부분 영역으로 옮겨질 수 있다. 결과적으로, LOC 테이프(32)는 연속적으로 칩을 가로지르는 연장하도록 허용되며, 이에 따라 리드 피치가 증가되는 것이 가능하게 된다. 리드(33)가 부호(34,34')와 같은 중심에 모여 있는 콘택 패드로의 와이어 본딩 접속을 위해, LOC 테이프의 중간의 일부에 접속되기 때문에, 리드 피치에서의 증가가 가능하다. 게다가, 메모리(50)는 퓨즈 뱅크와 그들의 개별적인 퓨즈 래치 사이에서의 직렬의 데이터 전송을 사용하며, 이에 따라 퓨즈와 퓨즈 래치 사이에서의 와이어링을 최소화한다.

도시된 실시예에 있어서, 하부 퓨즈 뱅크(28c,28d)는 각각 퓨즈 래치(26c,26d)에 인접한 이전의 그들의 위치를 유지한다. 선택적으로 이러한 퓨즈 뱅크는 또한 상기 퓨즈 래치들로부터 이격되어 옮겨질 수 있다. 일반적으로, 본 발명은 퓨즈 배치에 있어서 높은 유동성을 허용하므로, 칩상의 다른 회로의 레이아웃에 있어서의 융통성도 허용한다.

퓨즈 뱅크와 관련된 퓨즈 래치(26a,26b)로부터 퓨즈 뱅크(28a,28b)의 물리적인 분리는 직렬 데이터 전송 회로(Serial Data Transfer Circuit : SDTC,10)를 사용하므로써 달성된다. 일 실시예에 있어서, 상기 SDTC(10)는 병렬/직렬 컨버터(P/S 컨버터(52a,52b)), 직렬/병렬 컨버터(S/P 컨버터(54a,54b)) 및 관련 타이밍 및 제어 논리 회로(58)를 칩상에 포함한다. (여기에서 사용된 바와 같이, 병렬/직렬 변환의 의미는 데이터가 병렬 라인상에서 발생되어 감소된 수의 라인 상에서 직렬 데이터로서 전송된다는 것을 의미한다. 유사하게 병렬/직렬 변환은 하나 이상의 라인 상에서의 직렬의 데이터가 많은 수의 라인 상에서의 병렬 데이터로서 전송된다는 것을 의미한다.) 직렬/병렬 컨버터(54a,54b)는 퓨즈 뱅크에 의해 이전에 점유된 공간 내에서 개별적인 퓨즈 래치(26a,26b)에 인접하여 위치된다. 결함이 있는 메모리 셀 위치에 해당하는 어드레스는 퓨즈 뱅크에 저장되며, 각각의 퓨즈는 한 비트의 어드레스를 저장한다. 예를 들어, 퓨즈는 열 또는 행 어드레스를 저장하기 위한 약 10개의 퓨즈로 이루어진 퓨즈 그룹으로 배열될 수 있다. 칩에 전원을 인가하는 동안, 퓨즈 데이터는 병렬 라인상에서 병렬/직렬 컨버터(52a,52b)로 전송된다. 바람직하게, 이러한 전송은 아래에서 설명된 것과 같이 순차적으로 수행된다. n개의 버스 라인으로 이루어진 버스(59)는 각각의 P/S 컨버터를 개별적인 S/P컨버터와 접속시킨다. 버스(59)는 P/S 컨버터로부터의 데이터를 직렬로 S/P 컨버터로 전송한다. 이어 상기 S/P 컨버터는 저장을 위해, 병렬 라인 상의 데이터를 인접한 퓨즈 래치로 전송한다. 각각의 순차적인 전송은 n개의 퓨즈로부터의 정보를 포함한다. 이와 같이, 개수(n)가 감소할수록, 모든 퓨즈로부터 래치로의 정보를 전송하기 위하여 요구되는 전송의 개수가 증가한다. 예를 들어, n이 1과 같은 극단적이 경우, 각각의 직렬 전송은 단일 퓨즈로부터의 정보를 포함한다. 모든 퓨즈로부터 래치로의 정보를 저장하는 데 요구되는 전송 시간을 감소시키므로써, 많은 개수가 성능을 향상시킬지라도, 이것은 부가적인 와이어링 비용을 사용하여 달성된다. 따라서, 직렬 비트 라인(59)의 개수의 선택에 있어서, 속도대 와이어링의 복잡성의 균형이 존재한다.

이론적으로, n은 1≤n≤G로 선택될 수 있으며, 여기에서 G는 퓨즈 뱅크 내의 퓨즈의 개수와 동일하다. 그러나, 전송의 효율을 향상시키기 위하여, n은 G가 그것의 배수가 되도록 선택되어야 한다. 부가적으로, n의 상한은 G/2이어야 한다. 일실시예에 있어서, n은 1≤n≤G/2로 선택된다.

일반적으로, 퓨즈 데이터는 메인 칩의 전원인가 과정 동안에 전송된다. 전원인가 과정이 대체적으로 느리므로, n은 와이어링을 감소시키고 사용하는 칩 영역을 감소시키기 위하여 합리적으로 낮게 유지될 수 있다. 바람직하게 n은 4 내지 10개의 버스 라인의 범위내에서 선택된다. 일반적인 전원인가를 위해 소비되는 시간 동안에, 이러한 버스 라인의 수는 특정한 64M DRAM등의 수천 개의 퓨즈내에 저장된 어드레스 데이터를 직렬로 전송하기에 일반적으로 충분하다.

메모리(50)의 퓨즈와 퓨즈 래치 사이의 직렬 데이터 전송을 사용하는 다른 이점은, 퓨즈 독출 동작 동안에 전력 서지의 감소이다. 종래의 기술에 있어서, 퓨즈 데이터를 퓨즈 래치로 전송하기 위하여, 퓨즈 래치는 대체적으로 동시에 스위칭되므로, 전력 서지가 발생한다. 단지 작은 개수의 래치가 소정의 주어진 시간에 활성화되기 때문에, 상기 직렬 전송 기술은 이같은 전력 서지를 방지한다.

메모리(50)의 다른 특성은 도 1 및 도 2에 도시된 메모리(10)를 참조하여 서명한 것과 동일 또는 유사하다. 예를 들어 디코더(24a-24d)는 입력되는 어드레스를 해당 퓨즈 래치(26a-26d)에 저장된 어드레스와 비교한다. 상기 입력되는 어드레스와 결함이 있는 행 또는 열의 어드레스와 매칭될 때, 각각의 디코더(24a-24d)는 열 선택 라인 또는 행 선택 라인상에 적절한 전압을 인가하는 것을 통해, 관련 메모리 블록(12a-12d)내의 리던던시 행 또는 열(또는 그 내부의 행 또는 열의 일부)을 활성화시킨다.

도 4는 예증적인 SDTC(10)의 개략적인 블록도를 도시한다. 상기 SDTC는 퓨즈 뱅크(28)로부터의 퓨즈 데이터를 퓨즈 래치(26)로 직렬로 전송하도록 구현된다. 실증적으로, 퓨즈 뱅크는 G개의 퓨즈(F₁-F_G)로 이루어진다. 상기 퓨즈 래치 뱅크는 또한 퓨즈(F₁-F_G)에 대응하는 G개의 래치(L₁-L_G)로 이루어진다. 상기 SDTC는 퓨즈(F_i)로부터의 정보를 대응 래치(L_i)로 전송하며, 여기에서 i는 1부터 G까지에 속한다. n개의 버스 라인으로 이루어진 데이터 버스(59)는 n개의 퓨즈로부터 정보를 n개의 대응 래치로 직렬 전송하는 것을 가능케한다. 이와 같이, 모든 퓨즈 정보의 퓨즈 래치로의 완전한 전송은 G/n번의 전송을 요구한다.

시프트 레지스터(SR₁)와 스위치 세트(S₁-S_G)는 병렬/직렬 변환 기능을 수행하기 위해 함께 동작한다. 각각의 스위치(S_i)는 대응 퓨즈(F_i)에 결합되며, 여기에서 i는 1부터 G까지에 속한다. 예를 들어 상기 스위치는 FET이다. 타이밍 및 제어 논리 회로(Timing and Contrl Logic : TCL,(58a 및 58b)는 시프트 레지스터(SR₁,SR₂)를 개별적으로 제어한다. 도시된 바와 같이, 상기 TCL은 전원인가 신호(poweron)를 입력으로 수신하여, 신호(set_1), 리세트 신호(reset), 및 클록(CLK)을 발생시킨다. 예를 들어, 클록(CLK)은 시스템 클록에 연결될 수도 있으며, CLK를 발생시키는 개별적인 클록에 연결될 수도 있다. 실증적으로, TCL(58b)는 TCL(58a)로부터 CLK 신호를 수신하므로써, TCL(58a)과 동기될 수 있다. 시프트 레지스터(SR₁)는 TCL(58a)의 출력에 응답하여 퓨즈 정보의 래치로의 직렬 전송을 초기화시킨다.

시프트 레지스터는 예를 들어 모든 퓨즈 정보를 퓨즈 래치에 저장시키기 위하여 요구되는 전송의 개수에 해당하는 G/n 비트를 포함한다. 시프트 레지스터(SR₁) 각각의 비트는 n개의 스위치에 결합된다. 임의의 그룹내의 상기 스위치들은 시프트 레지스터(SR₁)의 다른 비트들에는 접속되지 않는다. 부가적으로 그룹내의 스위치들은 각각 그들의 퓨즈를 n개의 버스 라인중 유일한 하나에 접속시킨다. TCL이 퓨즈 뱅크로부터 퓨즈 래치 뱅크로의 퓨즈 정보에 대한 직렬 전송을 초기화시킬 때, 시프트 레지스터(SR₁)는 각 클록 사이클을 사용하여 유일한 그룹의 스위치를 활성화시켜, 관련 퓨즈로부터의 정보가 버스상으로 전송되도록 한다.

시프트 레지스터(SR₂)는 직렬/병렬 변환 기능을 수행하기 위하여, 래치 뱅크(26)와 함께 동작한다. 일실시예에 있어서, 시프트 레지스터(SR₂)는 시프트 레지스터(SR₁)와 동일한 것이다. 시프트 레지스터(SR₂)는 TCL(58b)의 출력에 응답한다. 도시된 바와 같이, 개별적인 TCL은 시프트 레지스터(SR₁, SR₂)를 제어하기 위하여 사용된다. 대안적으로, 공통 TCL은 두 개의 시프트 레지스터 모두를 제어하기 위하여 사용된다. 시프트 레지스터(SR₂)의 각 비트는 데이터 버스로부터의 정보를 저장하기 위해 n개의 래치 그룹을 활성화시킨다. 임의의 그룹 내의 래치는 시프트 레지스터(SR₂)의 다른 비트에 접속되지 않는다. 부가적으로, 그룹 내의 래치들은 n개의 버스 라인 중 유일한 하나로부터의 정보를 저장한다. TCL이 퓨즈 뱅크에서 퓨즈 래치로의 퓨즈 정보의 직렬 전송을 초기화 할 때, 시프트 레지스터(SR₂)는 각 클록 사이클을 사용하여 유일한 래치 그룹을 활성화시키며, 버스 상의 관련 퓨즈로부터의 정보가 래치에 저장되도록 한다.

시프트 레지스터의 한 비트는 레지스터 셀에 대응한다. 도시된 바와 같이, 시프트 레지스터(SR₁,SR₂)는 G/n개의 시프트 레지스터 셀((C₁-C_G/n) 및 (C₁'-C_G/n'))을 각각 포함한다. 일실시예에 있어서, (마지막 셀(C_G/n,C_G/n')을 제외하고) 각각의 시프트 레지스터(C₁,C'₁)는 두 개의 플립 플롭(FF_iA, FF_iB) 또는 (FF_iA', FF_iB')를 각각 포함한다. 셀의 A플립 플롭의 출력(X)은 시프트 레지스터의 비트들에 대응한다. 이와 같이, 출력(X)은 n개의 유일한 퓨즈의 그룹에 각각 접속된다. A 플립 플롭의 각각의 출력(X')은 대응 그룹의 n개의 래치 입력latch set에 접속된다. A,A',B,B' 플립플롭의 출력(X,X')은 다음의 상부 A,A',B,B' 플립플롭의 입력(I,I')에 각각 접속된다. 상술한 바와 같이, 시프트 레지스터는 시프트 라이트 레지스터(shift right register)이다. 즉, 각 클록 사이클을 사용하여, 그 내부에 저장된 데이터는 오른쪽으로 한 비트 시프트된다. 그러나, 다른 시프트 레지스터도 역시 사용 가능하다. 단지 예를 들어, 대응 래치로 각 퓨즈로부터의 정보가 전송되도록 SDTC가 구성되는 한 시프트 레프트 레지스터(shift left register) 또는 시프트 라이트 레지스터(shift right register) 및 시프트 레프트 레지스터의 조합이 사용될 수 있다. 도 4의 예에 있어서, n=4이다. 이와 같이, 한번에 4개 퓨즈의 데이터가 동시에 버스라인(59₁-59₄)을 통해 래치 뱅크(26)내의 4개의 대응 래치로 전송된다.

도 4의 회로에 관한 동작은 도 5의 타이밍도를 참조하여 설명된다. 동작에 있어서, 먼저 t=t₀인 시간에 메모리에 전원이 인가될 때, power on 펄스가 TCL(58)에 인가된다. 이에 응답하여, TCL은 논리 0의 출력을 갖도록 시프트 레지스터(SR₁,SR₂) 내의 모든 플립 플롭을 리세트 시키기 위하여 리세트 신호(reset)를 발생시킨다. 이어 시간(t₁)에서, TCL(58)내의 클록(63)은 데이터 시프트 기능을 수행하기 위한 시프트 레지스터(SR₁,SR₂)내 각각의 플립 플롭에 제공되는 클록 펄스를 발생시키는 것을 시작한다. 예를 들어 제 1 클록 펄스의 전연(leading edge)과의 동기에 있어서, 펄스(set_1)가 발생된다. 실증적으로 펄스(set_1)는 활성 상태의 하이(논리 1) 펄스이다. 활성 상태의 로우(논리 0) 펄스의 사용도 역시 유용하다. 실시예에 있어서, 펄스(set_1)의 폭은 클록 펄스의 폭보다 약간 길다. 펄스(set_1)의 길이는 상기 시프트 레지스터내에서 상기 세트(set)가 록킹될 정도로 클록 펄스보다 충분히 길다. 예를 들어 클록 펄스가 로우가 되기 전에 펄스(set_1)가 로우(비활성 상태)가 된다면, 시프트 레지스터 내의 세트 펄스는 상실된다. 다음 클럭 펄스에 앞서 펄스(set_1)는 비활성화된다. 펄스(set_1)가 가장 바깥쪽의 각 플립 플롭(FF_1A,FF_1A')의 양쪽 데이터 입력 포트(I_1A및 I_1A')에 인가된다. 부수적으로, 펄스(set_1)의 논리 1은 시간(t₁)에 출력(X_1A,X_1A')으로 전송된다. 제 1 클럭 펄스의 후연(trailing edge)(시간t₂)에서, 논리 1은 각 플립 플롭(FF_1B,FF_1B')의 출력 포트(X_1B,X_1B')로 인가된다. 이어 다음의 클록 펄스가 세트되기 전에 펄스(set_1)는 시간(t₃)에서 논리 0으로 떨어진 후, 나머지 데이터 시프트 동작 동안 논리 0을 유지한다.

플립 플롭(FF_1aA)의 출력 라인(X_1A)은 FET(S₁내지S_n(본 실시예에서는 S_n=S₄이다))의 게이트에 접속된다. 이와 같이, 펄스(set_1)의 논리 1이 시간(t₁)에서 출력(X_1A,X_1A')으로 전송될 때, FET(S₁-S₄)는 스위치 온된다. 반면에, 이전에 다른 플립 플롭(FF_2A,FF_G/4A')이 리세트되기 때문에, 다른 스위치(S₅-S_G)가 모두 오프되도록 그들의 출력은 모두 0이다. 따라서, 시간(t₁)과 다음 클록 펄스의 전연(시간(t₄)) 사이에서는 단지 퓨즈(F₁-F₄)의 퓨즈 데이터만이 버스 라인(58₁-59₄)으로 개별적으로 전송된다. 임의의 주어진 퓨즈(F_i)가 (변화되지 않고)그대로 있을 때, 모든 퓨즈가 단지 한 측에서 접지 전위에 접속되기 때문에, 논리 0이 관련 라인(59_i)에 전송된다. 퓨즈(F_i)가 용융되어 절단될 때, 하이 임피던스 상태가 버스 라인 상에 제공되며, 이것은 논리 하이의 표시로서, 관련 래치 회로(L_i)에 의해 검출된다. 예를 들어 버스 라인이 5 볼트(이러한 전압은 방전되지 않기 때문에)로 프리챠지되거나, 약한 블리더 회로가 칩 상에 사용된다면, 이러한 상태가 검출된다. 대안적으로 퓨즈는 전압 소오스와 접지에 접속된 버스 라인에 접속될 수 있다. 이러한 예로서, 용융되어 절단된 퓨즈는 논리 0이 전송되도록 하고, 변화되지 않은 퓨즈는 논리 1이 전송되도록 한다.

스위치(S₁-S₄)가 단락되는 시간 간격 동안, 즉 시간(t₁-t₄) 동안에, 출력 포트(X_1A')에서의 논리 하이가 래치(L₁-L₄)의 래치 세트 입력(set)에 제공된다. 래치 세트 입력에서의 논리 하이는 래치를 활성화시키며, 이에 의해 동시에 라인(59₁-59₄)상의 데이터가 래치(L₁-L₄)에 개별적으로 전송되는 것을 가능케 한다.

제 1 클록 펄스의 후연에서 플립 플롭(FF_1B,FF_1B')은 논리 하이의 펄스(set_1)를 다음단의 플립 플롭(FF_2A,FF_2A') 각각의 입력(I_2A,I_2A')에 직렬로 전송한다. 제 2 클록 펄스의 전연(시간t₄)에서, 입력(I_2A,I_2A')에서의 논리 하이는 출력(X_2A,X_2A')으로 전송되는 반면에, 입력(I_1A,I_1A')에 제공된 논리 하이는 출력(X_1A, X_1A')으로 전송된다. 이러한 것은 스위치(S₁-S₄)를 개방시키고, 래치(L₁-L₄)를 디스에이블 시키는 반면에, 스위치(S₅-S₈)를 단락시키고, (그들의 래치 세트 입력을 출력(X_2A,X_2A')에 접속된) 래치(L₅-L₈)를 인에이블시킨다. 이와 같이 시간(t₄)과 시간(t₆) 사이에 퓨즈(F₅-F₈)의 퓨즈 데이터만이 각각의 퓨즈 래치(L₅-L₈)로 전송된다.(시간(t₆)은 제3 클록 펄스의 전연에 해당한다.) 순차적인 퓨즈 독출 및 전송은 마지막 세트의 퓨즈(F_G-3내지 F_G)의 데이터가 해당 래치(L_G-3내지 L_G)로 전송될 때까지 계속된다. (도 4의 실시예에 있어서, 최하위 시프트 레지스터 셀(C_G/n)은 단지 하나의 플립 플롭(FF_(G/n)A)만을 포함한다는 것을 주지하라. 마지막 퓨즈 독출은 펄스(set_1)의 논리 하이가 마지막 플립 플롭의 출력(X_(G/n)A)으로 전송될 때, 발생한다.)

도 4에 도시된 바와 같이, 시프트 레지스터(SR₁및 SR₂)내의 각각의 플립 플롭(FF_i)은 입력(I_1A)과 같은 플립 플롭 데이터 입력 포트로서 자신의 입력을 가지는 삼상 버퍼 인버터(61)를 포함할 수도 있다. 클록 신호는 출력이 버퍼(61)의 인에이블 포트에 접속된 인버터(67)에 인가된다. A플립 플롭의 각 버퍼(61a)는 클록 펄스의 상승 에지 사에서 인에이블되는 반면에, B 플립 플롭의 각 버퍼(61b)는 클록 펄스의 하강 에지에서 인에이블된다. 다른 인버터(65)는 인버터(61)와 직렬이다. 인버터(65)의 출력은 플립 플롭의 출력(X_i)이 된다. 궤환 인버터(63)는 인버터(65)를 가로질러 접속된다. 리세트 신호(reset)가 FET 스위치(69)의 게이트에 인가된다. 리세트(reset)가 하이일 때. 출력(X_i)을 로우로 구동시키는 FET(69)가 온되므로, 플립플립이 리세트된다. 임의의 경우, 기술 분야의 당업자에게 공지된 시프트 레지스터 플립 플롭을 위한 다른 구성도 역시 대안적으로 사용될 수 있다.

바람직하게, 도 4의 회로 구성은 관련 퓨즈 래치 영역으로의 경로를 형성하기 위한 최소의 단지 n+1개의 와이어--즉 버스 라인(59)의 n개의 데이터 와이어와 동기를 위한 클록 와이어(61)를 요구한다. 이러한 구현은 매우 효율적이며, 단지 최소 영역으로서의 대가만을 요구한다. 이와 같이, 퓨즈 위치에 있어서의 높은 융통성이 존재한다. 게다가, 시프트 레지스터 레이 아웃은, 제 3 금속층내에서 데이터 버스와 리세트 신호가 레지스터 영역을 통해 경로 설정될 수 있도록, 두 개의 금속층을 사용하여 구현될 수 있다. n개의 버스 라인을 사용하여 과하지 않게 작은(예를들어, 4 내지 6의 범위내에서) 레이 아웃은 본질적으로 독출 데이터 버스(59)의 금속 피치에 의해 조절된다.

상술한 바와 같이, 많은 수의 퓨즈가 종래의 DRAM 설계에 관련되었다. 결과적으로, 모든 퓨즈를 병렬로 독출하는 이같은 메모리는 많은 양의 전력 서지를 야기시킨다. 그러나, 본 발명에 따라 퓨즈 데이터를 독출하는 것은 상대적으로 긴 시간 간격에 걸친 전력 소모에 기여하므로써, 많은 전력 서지를 피할 수 있다.

종래의 DRAM과 관련된 중요한 문제점은 퓨즈 데이터의 신뢰성이다. 전력인가의 검출은 매우 복잡하였으며, 검출은 내부 전원 공급이 매우 낮음에도 불구하고 우연히 발생될 수 있다. 이것은 퓨즈 디코더에 제공되는 무효의 퓨즈 데이터를 야기시킬 수 있다. 게다가, 칩 동작 동안에, 공급 전압 범프(변화)가 퓨즈 래치 데이터를 변화시킬 수 있다.

도 6을 참조하여, 직렬 데이터 전송 회로(200)가 상술한 퓨즈 데이터 신뢰성의 문제점을 완화시키도록 설계된다. 회로(200)는 도 4의 회로(100)를 수정한 것이다. 플립 플롭(FF_(G/n)B,FF_(G/n)B')를 마지막 시프트 레지스터(C_G/n,C_G/n')에 각각 첨가하고 출력(X_(G/n)B,X_(G/n)B')을 개별적인 제 1 플립 플롭의 입력 포트(I_1A,I_1A')로 궤환시키므로써, 시프트 레지스터(SR₁,SR₂)는 링 시프트 레지스터(SR₁,SR₂)로 수정될 수 있다. 펄스(set_1)의 논리 1이 마지막 출력(X_(G/n)B,X_(G/n)B')에 도달하면, 포트(I_1A,I_1A')로 궤환된 논리 1은 기본적으로 새로운 펄스(set_1)로서 동작하고, 퓨즈(F₁-F_G')의 데이터가 순차적으로 대응 래치(L₁-L_G')로 전송된다. 이에 따라, 클록 신호가 계속하여 생성되는 한, 퓨즈 래치는 링 시프트 레지스터를 사용하여 연속적으로 업데이트될 수 있다. 대안적으로, 클록 신호는 퓨즈 래치의 불연속적인 업데이트를 실현하기 위해, 선택적으로 중지될 수 있다.

논리 블록(58a',58b')내의 논리 회로의 간단한 수정에 의해, 각각의 행 어드레스 스트로브(Row Address Strobe : RAS)신호의 로우 사이클 동안, 클록 신호(CLK)를 활성화시키는 것이 가능하다. 이것은 도 7의 타이밍도에서 설명된다. 각각의 RAS 펄스의 하강 에지에서, 클록 신호가 일정한 개수의 펄스에 대해 활성화될 수 있다. 클록의 주파수는 각각의 RAS 로우 사이클 동안에 클록 펄스의 수를 변화시키기 위해 조정될 수 있다. 모든 퓨즈 래치를 리프레시시키는 데 요구되는 RAS 사이클과 대비하여 전력 소모를 자유롭게 교환할 수 있다. 예를 들어, 모든 퓨즈의 완전한 리프레시는 32개의 RAS 사이클 이후에 실현된다. 퓨즈 리프레시는 RAS에 달려 있으며-- 대안적으로 각각의 CAS 사이클에 달려있을 수 있으며, 또는 링 시프트 레지스터를 사용하여 상술한 바와 같이 시간에 대한 계속적인 처리가 될 수 있다는 것이 주지되어야 한다.

TCL의 수정 이외에, 칩 전원인가 이후에 미리 결정된 개수, 예를 들어 8개의 초기 RAS만의 리프레시(RAR Only Refresh : ROR) 사이클 동안 증가된 속도로 퓨즈 래치를 리프레시하는 것 또한 가능하다. 적합한 공급 전압(VCC) 범프 검출 회로(도시되지 않음)가 식별된 VCC 범프 이벤트를 가질 때, 퓨즈 래치는 대안적으로 리프레시되는 것이 가능하다.

상술한 설명이 많은 특성을 포함하는 반면에, 이러한 특성들은 본 발명의 범주의 한계로서 제한되지 않으며, 단지 바람직한 실시예의 설명을 위한 것이다. 예를 들어 퓨즈를 사용하는 반도체 메모리를 특히 참조하여 설명되었지만, 퓨즈와 등가물을 사용하는 메모리도 역시 본 발명으로 이익을 얻을 수 있다. 이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

본 발명은, 퓨즈로부터의 퓨즈 데이터를 래치로 직렬로 전송하는 직렬의 전송 회로를 구비하여, 관련 퓨즈 래치로부터 물리적으로 분리될 수 있는 다수의 퓨즈를 구비한 메인 메모리 셀 어레이와 리던던시 메모리 셀을 갖는 반도체 메모리 셀을 형성하므로써, 단지 작은 개수의 와이어가 퓨즈를 퓨즈 래치에 접속시키기 위하여 요구되므로 와이어의 개수가 감소되며, 퓨즈 배치의 융통성을 부여할 수 있다.

Claims

메인 메모리 셀 어레이와 리던던시 메모리 셀을 구비한 반도체 메모리에 있어서,

상기 메인 메모리 셀 어레이 내의 적어도 하나의 결함이 있는 셀의 어드레스의 비트에 대응하는 개방 또는 단락 상태에 있으며, 어드레스 정보를 저장하기 위한 다수의 퓨즈;

상기 메인 메모리 내의 결함이 있는 셀을 대신하여 상기 리던던시 셀내에 데이터를 용이하게 저장하기 위해, 상기 반도체 메모리의 동작 도중에 상기 퓨즈내에 저장된 어드레스 정보를 저장하기 위한 다수의 래치; 및

상기 퓨즈로부터 상기 래치로 상기 어드레스의 적어도 일부를 직렬로 전송할 수 있는 직렬 전송 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 반도체 메모리는 다이나믹 랜덤 액세스 메모리(DRAM)인 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 반도체 메모리는 리드프레임 온 칩(LOC) 패키징 기술을 사용하여 패키징되고, 추가로 연속적인 LOC 테이프가 상기 메모리를 가로질러 연장되는 것을 특징으로 하는 반도체 메모리.
제 3 항에 있어서, 적어도 제 1 및 제 2 메인 메모리 셀을 포함하며, 상기 퓨즈 래치는 상기 제 1 및 제 2 메모리 셀 어레이 사이에 배치되며, 상기 퓨즈는 상기 퓨즈 래치와 이격된 상기 반도체 메모리의 영역내에 배치되며, 상기 LOC 테이프는 상기 제 1 메모리 셀 어레이로부터 상기 퓨즈 래치를 가로질러 상기 제 2 메모리 셀 어레이까지 연장되는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 다수(n)의 버스 라인은 데이터를 상기 퓨즈와 상기 래치 사이에서 병렬로 전송하기 위하여 사용되며, 상기 n은 퓨즈의 개수보다 훨씬 작은 것을 특징으로 하는 반도체 메모리.
제 5 항에 있어서, 상기 n은 4 내지 10 사이의 범위에 속하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 직렬 전송 회로는 퓨즈 뱅크와 인접한 제 1 시프트레지스터, 상기 퓨즈 래치에 인접한 제 2 시프트 레지스터 및 상기 퓨즈로부터 대응 래치로 상기 어드레스 정보의 전송을 동기시키기 위해 각각의 시프트 레지스터에 결합된 타이밍 및 제어 논리 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
제 7 항에 있어서, 상기 퓨즈와 적어도 하나의 버스 라인 사이에 결합된 다수의 스위치를 더 포함하는데, 상기 스위치는 상기 버스 라인상으로 퓨즈 데이터를 직렬로 전송하기 위해 상기 제 1 시프트 레지스터에 의해 순차적으로 단락되며,

상기 다수의 래치는 상기 적어도 하나의 버스 라인에 결합되고, 상기 제 2 시프트 레지스터는 상기 적어도 하나의 버스 라인으로부터 상기 래치로 상기 퓨즈 데이터를 순차적으로 전송하기 위해 상기 래치의 래치 세트 입력을 순차적으로 활성화시키는 것을 특징으로 하는 반도체 메모리.
제 7 항에 있어서, 상기 제 1 및 제 2 시프트 레지스터는 링 시프트 레지스터이며, 이에 의해 용이하게 상기 퓨즈 래치를 순차적으로 리프레싱하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 퓨즈는 결함이 있는 셀을 갖는 상기 메인 메모리 셀 어레이의 열 어드레스를 저장하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 퓨즈는 결함이 있는 셀을 갖는 상기 메인 메모리 셀 어레이의 행 어드레스를 저장하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 메인 메모리 셀 어레이와 상기 리던던시 메모리 셀은 각각 공통 메모리 블록의 일부이며, 상기 리던던시 메모리 셀은 상기 메모리 블록의 특정 열 및 행으로 이루어지는 것을 특징으로 하는 반도체 메모리.
제 12 항에 있어서, 상기 퓨즈에 저장된 어드레스에 해당하는 어드레스가 입력될 때마다 상기 리던던시 메모리의 열 및 행을 인에이블시키기 위한 상기 퓨즈 래치와 상기 메모리 블록에 인접하여 배치된 퓨즈 디코더 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
각각 메인 메모리 셀 어레이와 리던던시 메모리 셀을 갖는 다수의 메모리 블록을 구비한 랜덤 액세스 메모리(RAM)에 있어서,

각각 상기 메모리 블록 중 하나와 관련되고 어드레스 정보를 저장하기 위한 각각 복수의 퓨즈를 구비하는 다수의 퓨즈 뱅크를 포함하는데, 상기 각각의 퓨즈는 상기 메인 메모리 셀 어레이 내의 적어도 하나의 결함이 있는 셀의 어드레스의 비트에 대응하는 단락 또는 오픈 상태에 있으며;

상기 메인 메모리 내의 결함이 있는 셀을 대신하여 상기 리던던시 메모리 셀내에 데이터를 용이하게 저장하기 위해 상기 램의 동작 도중에 상기 퓨즈 뱅크 중 하나에 저장된 어드레스 정보를 저장하기 위한 각각 다수의 퓨즈 래치를 구비한 다수의 퓨즈 래치 섹션;

상기 퓨즈 뱅크중 적어도 하나의 퓨즈에 근접한 적어도 하나의 제 1 시프트 레지스터;

상기 퓨즈 뱅크 중 하나의 뱅크의 퓨즈와 적어도 하나의 버스 라인 사이에 결합된 다수의 스위치를 포함하는데, 상기 스위치는 상기 퓨즈 데이터를 상기 버스 라인상으로 직렬로 전송하기 위해 상기 제 1 시프트 레지스터에 의해 순차적으로 단락되고, 상기 제 2 시프트 레지스터는 적어도 하나의 버스 라인으로부터 상기 래치로 상기 퓨즈 데이터를 순차적으로 전송하기 위해 상기 래치의 래치 세트 입력을 순차적으로 활성화시키며; 및

상기 시프트 레지스터들을 서로 동기시키고 퓨즈 데이터 전송 타이밍을 제어하기 위해 상기 제 1 및 제 2 시프트 레지스터 사이에 결합된 논리 회로를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리.
제 14 항에 있어서, 상기 랜덤 액세스 메모리는 다이나믹 랜덤 액세스 메모리(DRAM)인 것을 특징으로 하는 랜덤 액세스 메모리.
제 14 항에 있어서, 상기 적어도 하나의 버스 라인은 다수(n)의 버스 라인으로 이루어지며, 상기 n은 관련 퓨즈 뱅크내의 퓨즈의 개수보다 훨씬 작을 것을 특징으로 하는 랜덤 액세스 메모리.
메인 메모리 셀 어레이, 상기 메인 메모리의 결함이 있는 셀을 대신하여 데이터 저장을 위한 리던던시 메모리 셀, 결함이 있는 셀 또는 결함이 있는 셀을 갖는 셀의 그룹을 나타내는 어드레스 정보를 저장하기 위한 다수의 퓨즈 및 반도체 메모리의 동작 도중에 상기 퓨즈의 어드레스 정보를 저장하기 위한 다수의 퓨즈 래치를 구비한 반도체 메모리내에서, 상기 퓨즈로부터 상기 래치로 어드레스 정보를 전송하기 위한 방법에 있어서,

상기 다수의 퓨즈와 상기 다수의 래치 사이에 적어도 하나의 버스 라인을 제공하는 단계; 및

상기 퓨즈로부터 상기 래치로 상기 어드레스 정보의 적어도 일부를 상기 적어도 하나의 버스 라인을 통하여 직렬로 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
제 17 항에 있어서, 상기 적어도 하나의 버스 라인은 다수(n)의 버스 라인으로 이루어지며, 상기 n은 다수의 퓨즈보다 훨씬 작으며, 이에 따라 한번에 n개의 퓨즈 데이터가 상기 래치로 전송되는 것을 특징으로 하는 방법.
제 17 항에 있어서, 상기 퓨즈 래치를 순차적으로 리프레싱하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 19 항에 있어서, 상기 반도체 메모리는 다이나믹 랜덤 액세스 메모리이며, 상기 리프레싱은 RAS 신호 및 CAS 신호 중 하나와 동기되는 것을 특징으로 하는 방법.
제 19 항에 있어서, 상기 리프레싱은 특정 공급 전압 범프 이벤트의 식별에 기초하여 수행되는 것을 특징으로 하는 방법.
제 19 항에 있어서, 상기 반도체 메모리는 다이나믹 랜덤 액세스 메모리이고 상기 리프레싱은 미리 결정된 개수의 RAS만의 리프레시(ROR) 사이클과 관련된 시간 동안에 수행되는 것을 특징으로 하는 방법.