JP2917607B2 - 半導体装置用リードフレーム - Google Patents

半導体装置用リードフレーム

Info

Publication number
JP2917607B2
JP2917607B2 JP3255430A JP25543091A JP2917607B2 JP 2917607 B2 JP2917607 B2 JP 2917607B2 JP 3255430 A JP3255430 A JP 3255430A JP 25543091 A JP25543091 A JP 25543091A JP 2917607 B2 JP2917607 B2 JP 2917607B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor device
terminal
lead frame
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3255430A
Other languages
English (en)
Other versions
JPH0595069A (ja
Inventor
良彦 五味
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP3255430A priority Critical patent/JP2917607B2/ja
Publication of JPH0595069A publication Critical patent/JPH0595069A/ja
Priority to US08/361,010 priority patent/US5451812A/en
Application granted granted Critical
Publication of JP2917607B2 publication Critical patent/JP2917607B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置用リードフ
レームの製造技術に関し、特に半導体チップとリードの
ワイヤによる配線において、同種類の信号もしくは電源
用に使用されるワイヤが多数存在する構造を持つ半導体
装置に有効な技術に関する。
【０００２】
【従来の技術】従来の技術としては、図７に示すような
ものがある。図において３７は半導体装置用リードフレ
ームに半導体チップをダイパッドに固定しワイヤにより
配線した状態である。４０はダイパッドであり、半導体
チップ３８が載置されている。３９は前記半導体チップ
３８の電極（以下、パッドと記す）。４１はリードであ
る。４２は前記半導体チップと前記リードとを結ぶワイ
ヤ。
【０００３】
【発明が解決しようとする課題】本発明は、上述した従
来技術を用い、半導体装置を製造したところ、以下に示
すような問題があることを見いだした。
【０００４】すなわち、電源用に使用されるワイヤが多
数存在する半導体チップの場合、ワイヤの本数は電源用
に使用される半導体チップのパッド数と同数となり、当
然ワイヤに接続されるリードの本数も、電源用に使用さ
れる半導体チップのパッド数と同数となる。言い替える
と、電源用に使用されるワイヤが多数存在する半導体チ
ップを収めた半導体装置のリード数は、半導体チップの
全てのパッドのうちの使用パッド数により決定され、半
導体チップに使用される電源数（高電圧側と低電圧側の
２種）と信号の入出力数との和により決定できない。こ
のことはつまり、半導体装置の拡大を招き、それにより
コストアップをも招くことになる。
【０００５】本発明の目的は、電源用に使用されるワイ
ヤが多数存在する半導体チップの場合であっても、それ
を搭載する半導体装置のリード数を、半導体チップに使
用される電源数（高電圧側と低電圧側の２種）と信号の
入出力数との和から、必要最小限にできる半導体装置用
リードフレームの提供にある。また、電源に使用される
リードが少なくなることによって、半導体チップの信号
に使用できるリードが増加することにより、半導体チッ
プのパッドからリードへのワイヤ配線の引き回し自由度
を高めることができ、従来技術を用いた同じリード数の
半導体装置より多くの機能をもたせることも可能とする
半導体装置用リードフレームの提供にもある。
【０００６】
【課題を解決するための手段】本発明の半導体装置用リ
ードフレームは、半導体チップが載置されるべく載置部
と、前記載置部の周囲に放射状に形成され、前記半導体
チップの各々の電極と接続される複数のリードと、前記
載置部と前記リードとの間に位置し、前記リードとは別
体形成されたターミナルと、前記ターミナルを支持する
支持部と、を有することを特徴とする。このようにター
ミナルを用いることで、共通の電位となる電極に対して
それぞれ個別にリードを設ける必要がなく、共通のリー
ドにすることができる。従って、その減らせる分を他の
リードとして利用することができる。または、その分、
リード数を減らすことで、リード間ピッチを広げること
ができる。しかも、ターミナルは別体形成されているの
で、ターミナルを用途に応じて選択的に用いることがで
きる。また、上記構成に加えて、前記支持部には前記リ
ードが用いられ、支持部に用いられる前記リードは他の
前記リードよりも前記載置部側に延出されて設ければ、
ターミナルを設けるために改めて周辺に対して配慮をし
なくともよく、設置が極めて容易となる。また、前記リ
ードと前記ターミナルとを異なる材料に用いたり、また
は、前記ターミナルと前記支持部とを導電性の接着剤に
より接続することで選択的に設けることが可能となる。
また、前記支持部に前記リードが用いられた場合に、前
記支持部に用いるリードは、前記載置部の一辺に対応し
て形成されたリードの両端の位置に相当するリードを用
いてなることを特徴とする。このようにすれば、載置部
の一辺においてターミナルは最大長さが得られることと
なり、電極の位置に左右されることなく、ターミナル接
続が行えることとなる。また、前記ターミナルは複数に
分割形成され、前記ターミナル間は導電性物質からなる
連結部により電気的に接続されてなることを特徴とす
る。このようにすれば、例えば載置部の四辺にターミナ
ルを別々に形成し、必要に応じてそのターミナル間も電
気的に接続可能となる。
【０００７】
【作用】半導体チップの多数の電源パッドもしくは信号
等は、本発明により設けられた金属部分に目的に応じて
集中的に配線され、多数の電源パッドもしくは信号等は
必要最小限のリードに接続される。
【０００８】
【実施例】図１、図２、図３、図４、図５、図６は、本
発明の一実施例における半導体装置用リードフレームで
ある。
【０００９】図１において、１は半導体装置用リードフ
レームの全体の１/４を示しており、半導体チップをダ
イパッドに固定しワイヤにより配線した状態である。２
は半導体チップ。３は半導体チップ２の信号パッドであ
る。４は半導体チップ２の電源用パッドである。５は半
導体チップを載置するダイパッド。６はリード。７はワ
イヤ。８は本発明により設けられた部分（以下、ターミ
ナルと記す）である。図１においては、ターミナル部分
とリードとを一体成形とした。実施例に示されたターミ
ナル７の形状はこの限りではない。図示された半導体チ
ップの８個の信号用パッドより引き出されたワイヤは、
８本のリードに接続されているが、５個の電源用パッド
はターミナルへ接続され、実質上２本のリードに接続さ
れた形となる。つまり、１３個のパッドから１０本のリ
ードへ接続されるわけである。従来技術では、１３個の
パッドから１３本のリードへ接続されることとなる。
【００１０】図１ではターミナル部分とリード部とを一
体成形することにより、同一の材料で形成するより他は
ないが、図２及び図３、図４において、ターミナル部分
とリード部を別成形して組み合わせることにより、別々
の材料とすることが可能となる。
【００１１】図２において、９はターミナル部とリード
部との接合を示すものである。１０はターミナル部、１
１は導伝性の接着剤としたが、実施例の限りではない。
１２はリード部である。
【００１２】図３は、図２に示したターミナルを用いた
半導体装置用リードフレームである。図３において、１
３は半導体装置用リードフレームの全体の１／４を示し
ており、半導体チップをダイパッドに固定しワイヤによ
り配線した状態である。１４は半導体チップである。１
５は半導体チップ１４の信号用パッドを示す。１６は半
導体チップ１４の電源用パッドを示す。１７は半導体チ
ップ１４を載置するダイパッドを示す。１８はリードで
ある。１９はターミナルである。２０はターミナル１９
と接合されるリードであり、その形状は、半導体チップ
１４の信号用パッド１５と結ばれるリード１８よりも、
ダイパッド１７側に迫り出している。２１はワイヤであ
る。ターミナルと接合されるリードは、図３に示すよう
に端と端のリード８、すなわちダイパッド１７を半導体
装置用リードフレーム１３に支持するリードに隣接した
リードに限定する必要はなく、図４に示すように、必要
に応じた位置にリードとターミナルの接続部を設ける事
も出来る。図４において、２２は半導体装置用リードフ
レームである。２３は半導体チップが載置されるダイパ
ッドである。２４はリードである。２５はターミナルと
接合されるリードである。２６はターミナルである。図
４では、ターミナルをリードに接合した構造になってい
るが、ターミナルとリードとの一体形成でも可能であ
る。
【００１３】図５においては、ターミナルを１本のリー
ドだけで接合し、固定することも可能であることを示す
ものである。図５においても、ターミナルをリードに接
合した構造になっているが、ターミナルとリードとの一
体成形も可能である。図５において、２７は半導体装置
用リードフレームである。２８はダイパッドであり半導
体チップが載置される部分。２９はターミナル。３０は
ターミナル接合用リードである。３１は半導体チップの
信号用パッドと結ばれるリード。また、形状は実施例に
示された限りではない。
【００１４】図６において、一本で固定支持されたター
ミナル４つを板状のもので連結した状態を示すものであ
る。図において、３２は半導体装置用リードフレームで
ある。
【００１５】３３はダイパッドであり、半導体チップの
載置部である。３４はターミナルである。３５はターミ
ナルを固定支持する接合用リード。３６はターミナル３
４の連結部である。ターミナルの連結部を導伝性物質に
することによって、連結されたターミナル同士は電気的
に接続される。また、ターミナルの連結部を非導伝性物
質にすることにより、電気的に接続されない。このこと
によりターミナルの使い分けが可能となる。図６におけ
る実施例において、ターミナルを固定支持する接合用リ
ードの本数が４本となっているが、この限りではない。
ターミナルの形状、及び連結部の形状についても同様
に、この限りではない。
【００１６】
【発明の効果】以上述べたように、本発明によれば、半
導体チップのダイパッドと、半導体チップの電極と配線
するためのリードと、前記各部を固定するための枠から
なる全ての半導体装置用リードフレームにおいて、前記
ダイパッドと前記リードの先端との間に、前記ダイパッ
ドに載置される半導体チップと配線可能な幅を有し、少
なくとも一端が直接もしくは間接にリードに接続または
一体化している金属部分を少なくとも一本有することに
より、電源用に使用されるワイヤが多数存在する半導体
チップの場合であっても、それを搭載する半導体装置の
リード数を、半導体チップに使用される電源数（高電圧
側と低電圧側の２種）と信号の入出力数との和から、必
要最小限にできる。また、電源に使用されるリードが少
なくなることによって、半導体チップの信号に使用でき
るリードが増加することにより、半導体チップのパッド
からリードへのワイヤ配線の引き回し自由度を高めるこ
とができ、従来技術を用いた同じリード数の半導体装置
より多くの機能をもたせることも可能となるとゆう効果
を有する。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置用リードフ
レームの概略図。
【図２】本発明の他の実施例である半導体装置用リード
フレームの概略図。
【図３】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
【図４】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
【図５】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
【図６】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
【図７】従来技術を説明するための半導体装置用リード
フレームの概略図。
【符号の説明】
１、１３、２２、２７、３２、３７ 半導体装置用リ
ードフレーム ２、１４、３８ 半導体チップ ３、１５ 信号用パッド ４、１６ 電源用パッド ５、１７、２３、２８、３３、４０ ダイパッド ６、１２、１８、２４、３１、４１ リード ７、２１、４２ ワイヤ ８、１０、１９、２５、２９、３４ ターミナル ９ ターミナルとリ
ードの接合部 ２０、２６、３０、３５ ターミナル接合
用リード ３５ ターミナル連結
部 ３９ パッド

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体チップが載置される載置部と、 前記載置部の周囲に放射状に形成され、前記半導体チッ
    プの各々の電極と接続される複数のリードと、 前記載置部と前記リードとの間に位置し、前記リードと
    は別体形成されたターミナルと、 前記ターミナルを支持する支持部と、 を有することを特徴とする半導体装置用リードフレー
    ム。
  2. 【請求項２】請求項１記載の半導体装置用リードフレー
    ムであって、 前記支持部には前記リードが用いられ、支持部に用いら
    れる前記リードは他の前記リードよりも前記載置部側に
    延出されて設けられてなることを特徴とする半導体装置
    用リードフレーム。
  3. 【請求項３】請求項１記載の半導体装置用リードフレー
    ムであって、 前記リードと前記ターミナルとが異なる材料であること
    を特徴とする半導体装置用リードフレーム。
  4. 【請求項４】請求項１記載の半導体装置用リードフレー
    ムであって、 前記ターミナルと前記支持部とは導電性の接着剤により
    接続されてなることを特徴とする半導体装置用リードフ
    レーム。
  5. 【請求項５】請求項２記載の半導体装置用リードフレー
    ムであって、 前記支持部に用いるリードは、前記載置部の一辺に対応
    して形成されたリードの両端の位置に相当するリードを
    用いてなることを特徴とする半導体装置用リードフレー
    ム。
  6. 【請求項６】請求項１記載の半導体装置用リードフレー
    ムであって、 前記ターミナルは複数に分割形成され、前記ターミナル
    間は導電性物質からなる連結部により電気的に接続され
    てなることを特徴とする半導体装置用リードフレーム。
JP3255430A 1991-10-02 1991-10-02 半導体装置用リードフレーム Expired - Fee Related JP2917607B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3255430A JP2917607B2 (ja) 1991-10-02 1991-10-02 半導体装置用リードフレーム
US08/361,010 US5451812A (en) 1991-10-02 1994-12-21 Leadframe for semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3255430A JP2917607B2 (ja) 1991-10-02 1991-10-02 半導体装置用リードフレーム

Publications (2)

Publication Number Publication Date
JPH0595069A JPH0595069A (ja) 1993-04-16
JP2917607B2 true JP2917607B2 (ja) 1999-07-12

Family

ID=17278662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3255430A Expired - Fee Related JP2917607B2 (ja) 1991-10-02 1991-10-02 半導体装置用リードフレーム

Country Status (2)

Country Link
US (1) US5451812A (ja)
JP (1) JP2917607B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5902959A (en) * 1996-09-05 1999-05-11 International Rectifier Corporation Lead frame with waffled front and rear surfaces
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
JP2967752B2 (ja) * 1997-03-12 1999-10-25 三菱電機株式会社 リードフレーム先端配置設計方法
US5859801A (en) * 1997-03-28 1999-01-12 Siemens Aktiengesellschaft Flexible fuse placement in redundant semiconductor memory
JPH1166126A (ja) * 1997-08-20 1999-03-09 Mitsubishi Electric Corp リードフレーム先端配置設計方法
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
US6686651B1 (en) 2001-11-27 2004-02-03 Amkor Technology, Inc. Multi-layer leadframe structure
JP2005026520A (ja) * 2003-07-03 2005-01-27 Matsushita Electric Ind Co Ltd リードフレーム及びそれを用いた半導体装置
US7166905B1 (en) 2004-10-05 2007-01-23 Integrated Device Technology, Inc. Stacked paddle micro leadframe package
ITTO20150231A1 (it) 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698082A (en) * 1966-04-25 1972-10-17 Texas Instruments Inc Complex circuit array method
DE2419157C3 (de) * 1974-04-20 1979-06-28 W.C. Heraeus Gmbh, 6450 Hanau Metallischer Träger für Halbleiterbauelemente und Verfahren zu seiner Herstellung
US4092664A (en) * 1976-02-17 1978-05-30 Hughes Aircraft Company Carrier for mounting a semiconductor chip
JPS5662352A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Semiconductor integrated circuit device for acoustic amplification circuit
WO1985002060A1 (fr) * 1983-10-24 1985-05-09 Sintra-Alcatel, S.A. Procede de substitution d'un composant electronique connecte aux pistes conductrices d'un substrat porteur
JPH061801B2 (ja) * 1984-12-24 1994-01-05 株式会社日立製作所 リ−ドフレ−ム
JPH0666351B2 (ja) * 1987-09-04 1994-08-24 日本電気株式会社 半導体集積回路
US4979016A (en) * 1988-05-16 1990-12-18 Dallas Semiconductor Corporation Split lead package
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
US5115298A (en) * 1990-01-26 1992-05-19 Texas Instruments Incorporated Packaged integrated circuit with encapsulated electronic devices
US5196725A (en) * 1990-06-11 1993-03-23 Hitachi Cable Limited High pin count and multi-layer wiring lead frame
US5168368A (en) * 1991-05-09 1992-12-01 International Business Machines Corporation Lead frame-chip package with improved configuration
US5220195A (en) * 1991-12-19 1993-06-15 Motorola, Inc. Semiconductor device having a multilayer leadframe with full power and ground planes
JP2848151B2 (ja) * 1992-08-20 1999-01-20 トヨタ自動車株式会社 ディファレンシャル装置のバックラッシシム選択方法

Also Published As

Publication number Publication date
JPH0595069A (ja) 1993-04-16
US5451812A (en) 1995-09-19

Similar Documents

Publication Publication Date Title
JP2535651B2 (ja) 半導体装置
US5473514A (en) Semiconductor device having an interconnecting circuit board
JP3154579B2 (ja) 半導体素子搭載用のリードフレーム
JP2917607B2 (ja) 半導体装置用リードフレーム
US5907184A (en) Integrated circuit package electrical enhancement
JPH04307943A (ja) 半導体装置
EP0447922B1 (en) Resin seal type semiconductor device
KR910001950A (ko) 집적회로용 평형 캐패시턴스 리드 프레임 및 이의 제조 방법
JPH1117100A (ja) 半導体装置
JPH061801B2 (ja) リ−ドフレ−ム
EP1315203A3 (en) Semiconductor device with different bonding configurations
JPS629654A (ja) 集積回路装置実装パツケ−ジ
JPH04199563A (ja) 半導体集積回路用パッケージ
JPS62216240A (ja) 集積回路パツケ−ジ
JPS625649A (ja) 集積回路パツケ−ジ
JP2575904B2 (ja) 半導体装置
JPH06326235A (ja) 半導体装置
JPH0722577A (ja) 混成集積回路装置
KR200154809Y1 (ko) 표면탄성파 필터의 리드프레임
JPH0714657U (ja) 半導体装置
JPH02166743A (ja) 半導体集積回路装置
JPH0685149A (ja) 半導体装置
JPH0786483A (ja) Ｃｏｌ半導体装置用リードフレーム
JPH05283592A (ja) 半導体リードフレーム
JPH0239553A (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080423

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090423

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees