JPH0595069A - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
- Publication number
- JPH0595069A JPH0595069A JP3255430A JP25543091A JPH0595069A JP H0595069 A JPH0595069 A JP H0595069A JP 3255430 A JP3255430 A JP 3255430A JP 25543091 A JP25543091 A JP 25543091A JP H0595069 A JPH0595069 A JP H0595069A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor chip
- semiconductor device
- lead frame
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49558—Insulating layers on lead frames, e.g. bridging members
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
Abstract
(57)【要約】 (修正有)
【目的】半導体装置のリード数を、必要最小限にでき、
ワイヤ配線の引き回し自由度を高め、従来技術を用いた
同じリード数の半導体装置より多くの機能をもたせるこ
と。 【構成】ダイパッド5とリード6の先端との間に、ダイ
パッドに載置される半導体チップ2と配線可能な幅を有
し、少なくとも一端が直接もしくは間接にリード6に接
続または一体化している金属部分を少なくとも一本有す
る。
ワイヤ配線の引き回し自由度を高め、従来技術を用いた
同じリード数の半導体装置より多くの機能をもたせるこ
と。 【構成】ダイパッド5とリード6の先端との間に、ダイ
パッドに載置される半導体チップ2と配線可能な幅を有
し、少なくとも一端が直接もしくは間接にリード6に接
続または一体化している金属部分を少なくとも一本有す
る。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置用リードフ
レームの製造技術に関し、特に半導体チップとリードの
ワイヤによる配線において、同種類の信号もしくは電源
用に使用されるワイヤが多数存在する構造を持つ半導体
装置に有効な技術に関する。
レームの製造技術に関し、特に半導体チップとリードの
ワイヤによる配線において、同種類の信号もしくは電源
用に使用されるワイヤが多数存在する構造を持つ半導体
装置に有効な技術に関する。
【0002】
【従来の技術】従来の技術としては、図7に示すような
ものがある。図において37は半導体装置用リードフレ
ームに半導体チップをダイパッドに固定しワイヤにより
配線した状態である。40はダイパッドであり、半導体
チップ38が載置されている。39は前記半導体チップ
38の電極(以下、パッドと記す)。41はリードであ
る。42は前記半導体チップと前記リードとを結ぶワイ
ヤ。
ものがある。図において37は半導体装置用リードフレ
ームに半導体チップをダイパッドに固定しワイヤにより
配線した状態である。40はダイパッドであり、半導体
チップ38が載置されている。39は前記半導体チップ
38の電極(以下、パッドと記す)。41はリードであ
る。42は前記半導体チップと前記リードとを結ぶワイ
ヤ。
【0003】
【発明が解決しようとする課題】本発明は、上述した従
来技術を用い、半導体装置を製造したところ、以下に示
すような問題があることを見いだした。
来技術を用い、半導体装置を製造したところ、以下に示
すような問題があることを見いだした。
【0004】すなわち、電源用に使用されるワイヤが多
数存在する半導体チップの場合、ワイヤの本数は電源用
に使用される半導体チップのパッド数と同数となり、当
然ワイヤに接続されるリードの本数も、電源用に使用さ
れる半導体チップのパッド数と同数となる。言い替える
と、電源用に使用されるワイヤが多数存在する半導体チ
ップを収めた半導体装置のリード数は、半導体チップの
全てのパッドのうちの使用パッド数により決定され、半
導体チップに使用される電源数(高電圧側と低電圧側の
2種)と信号の入出力数との和により決定できない。こ
のことはつまり、半導体装置の拡大を招き、それにより
コストアップをも招くことになる。
数存在する半導体チップの場合、ワイヤの本数は電源用
に使用される半導体チップのパッド数と同数となり、当
然ワイヤに接続されるリードの本数も、電源用に使用さ
れる半導体チップのパッド数と同数となる。言い替える
と、電源用に使用されるワイヤが多数存在する半導体チ
ップを収めた半導体装置のリード数は、半導体チップの
全てのパッドのうちの使用パッド数により決定され、半
導体チップに使用される電源数(高電圧側と低電圧側の
2種)と信号の入出力数との和により決定できない。こ
のことはつまり、半導体装置の拡大を招き、それにより
コストアップをも招くことになる。
【0005】本発明の目的は、電源用に使用されるワイ
ヤが多数存在する半導体チップの場合であっても、それ
を搭載する半導体装置のリード数を、半導体チップに使
用される電源数(高電圧側と低電圧側の2種)と信号の
入出力数との和から、必要最小限にできる半導体装置用
リードフレームの提供にある。また、電源に使用される
リードが少なくなることによって、半導体チップの信号
に使用できるリードが増加することにより、半導体チッ
プのパッドからリードへのワイヤ配線の引き回し自由度
を高めることができ、従来技術を用いた同じリード数の
半導体装置より多くの機能をもたせることも可能とする
半導体装置用リードフレームの提供にもある。
ヤが多数存在する半導体チップの場合であっても、それ
を搭載する半導体装置のリード数を、半導体チップに使
用される電源数(高電圧側と低電圧側の2種)と信号の
入出力数との和から、必要最小限にできる半導体装置用
リードフレームの提供にある。また、電源に使用される
リードが少なくなることによって、半導体チップの信号
に使用できるリードが増加することにより、半導体チッ
プのパッドからリードへのワイヤ配線の引き回し自由度
を高めることができ、従来技術を用いた同じリード数の
半導体装置より多くの機能をもたせることも可能とする
半導体装置用リードフレームの提供にもある。
【0006】
【課題を解決するための手段】本発明の半導体装置用リ
ードフレームは、半導体チップの載置部(以下、ダイパ
ッドと記す)と、半導体チップの電極と配線するための
リードと、前記各部を固定するための枠からなる全ての
半導体装置用リードフレームにおいて、前記ダイパッド
と前記リードの先端との間に、前記ダイパッドに載置さ
れる半導体チップと配線可能な幅を有し、少なくとも一
端が直接もしくは間接にリードに接続または一体化して
いる金属部分を少なくとも一本有することを特徴とす
る。
ードフレームは、半導体チップの載置部(以下、ダイパ
ッドと記す)と、半導体チップの電極と配線するための
リードと、前記各部を固定するための枠からなる全ての
半導体装置用リードフレームにおいて、前記ダイパッド
と前記リードの先端との間に、前記ダイパッドに載置さ
れる半導体チップと配線可能な幅を有し、少なくとも一
端が直接もしくは間接にリードに接続または一体化して
いる金属部分を少なくとも一本有することを特徴とす
る。
【0007】
【作用】半導体チップの多数の電源パッドもしくは信号
等は、本発明により設けられた金属部分に目的に応じて
集中的に配線され、多数の電源パッドもしくは信号等は
必要最小限のリードに接続される。
等は、本発明により設けられた金属部分に目的に応じて
集中的に配線され、多数の電源パッドもしくは信号等は
必要最小限のリードに接続される。
【0008】
【実施例】図1、図2、図3、図4、図5、図6は、本
発明の一実施例における半導体装置用リードフレームで
ある。
発明の一実施例における半導体装置用リードフレームで
ある。
【0009】図1において、1は半導体装置用リードフ
レームの全体の1/4を示しており、半導体チップをダ
イパッドに固定しワイヤにより配線した状態である。2
は半導体チップ。3は半導体チップ2の信号パッドであ
る。4は半導体チップ2の電源用パッドである。5は半
導体チップを載置するダイパッド。6はリード。7はワ
イヤ。8は本発明により設けられた部分(以下、ターミ
ナルと記す)である。図1においては、ターミナル部分
とリードとを一体成形とした。実施例に示されたターミ
ナル7の形状はこの限りではない。図示された半導体チ
ップの8個の信号用パッドより引き出されたワイヤは、
8本のリードに接続されているが、5個の電源用パッド
はターミナルへ接続され、実質上2本のリードに接続さ
れた形となる。つまり、13個のパッドから10本のリ
ードへ接続されるわけである。従来技術では、13個の
パッドから13本のリードへ接続されることとなる。
レームの全体の1/4を示しており、半導体チップをダ
イパッドに固定しワイヤにより配線した状態である。2
は半導体チップ。3は半導体チップ2の信号パッドであ
る。4は半導体チップ2の電源用パッドである。5は半
導体チップを載置するダイパッド。6はリード。7はワ
イヤ。8は本発明により設けられた部分(以下、ターミ
ナルと記す)である。図1においては、ターミナル部分
とリードとを一体成形とした。実施例に示されたターミ
ナル7の形状はこの限りではない。図示された半導体チ
ップの8個の信号用パッドより引き出されたワイヤは、
8本のリードに接続されているが、5個の電源用パッド
はターミナルへ接続され、実質上2本のリードに接続さ
れた形となる。つまり、13個のパッドから10本のリ
ードへ接続されるわけである。従来技術では、13個の
パッドから13本のリードへ接続されることとなる。
【0010】図1ではターミナル部分とリード部とを一
体成形することにより、同一の材料で形成するより他は
ないが、図2及び図3、図4において、ターミナル部分
とリード部を別成形して組み合わせることにより、別々
の材料とすることが可能となる。
体成形することにより、同一の材料で形成するより他は
ないが、図2及び図3、図4において、ターミナル部分
とリード部を別成形して組み合わせることにより、別々
の材料とすることが可能となる。
【0011】図2において、9はターミナル部とリード
部との接合を示すものである。10はターミナル部、1
1は導伝性の接着剤としたが、実施例の限りではない。
12はリード部である。
部との接合を示すものである。10はターミナル部、1
1は導伝性の接着剤としたが、実施例の限りではない。
12はリード部である。
【0012】図3は、図2に示したターミナルを用いた
半導体装置用リードフレームである。図3において、1
3は、半導体装置用リードフレームの全体の1/4を示
しており、半導体チップをダイパッドに固定しワイヤに
より配線した状態である。14は半導体チップ。15は
半導体チップ14の信号用パッドを示す。16は半導体
チップ14の電源用パッドを示す。17は半導体チップ
14を載置するダイパッド。18はリードである。19
はターミナル。20はターミナル19と接合されるリー
ドであり、その形状は、半導体チップ14の信号用パッ
ド15と結ばれるリード18よりも、ダイパッド17側
に迫り出している。21はワイヤである。 図3に示す
ように、ターミナルと接合されるリードは端と端のリー
ドだけではなく、図4に示すように、必要に応じた位置
にリードとターミナルの接続部を設けることもできる。
図4において、22は半導体装置用リードフレームであ
る。23は半導体チップが載置されるダイパッド。24
はリード。25はターミナルである。26はターミナル
と接合されるリード。図4では、ターミナルをリードに
接合した構造になっているが、ターミナルとリードとの
一体成形でも可能である。
半導体装置用リードフレームである。図3において、1
3は、半導体装置用リードフレームの全体の1/4を示
しており、半導体チップをダイパッドに固定しワイヤに
より配線した状態である。14は半導体チップ。15は
半導体チップ14の信号用パッドを示す。16は半導体
チップ14の電源用パッドを示す。17は半導体チップ
14を載置するダイパッド。18はリードである。19
はターミナル。20はターミナル19と接合されるリー
ドであり、その形状は、半導体チップ14の信号用パッ
ド15と結ばれるリード18よりも、ダイパッド17側
に迫り出している。21はワイヤである。 図3に示す
ように、ターミナルと接合されるリードは端と端のリー
ドだけではなく、図4に示すように、必要に応じた位置
にリードとターミナルの接続部を設けることもできる。
図4において、22は半導体装置用リードフレームであ
る。23は半導体チップが載置されるダイパッド。24
はリード。25はターミナルである。26はターミナル
と接合されるリード。図4では、ターミナルをリードに
接合した構造になっているが、ターミナルとリードとの
一体成形でも可能である。
【0013】図5においては、ターミナルを1本のリー
ドだけで接合し、固定することも可能であることを示す
ものである。図5においても、ターミナルをリードに接
合した構造になっているが、ターミナルとリードとの一
体成形も可能である。図5において、27は半導体装置
用リードフレームである。28はダイパッドであり半導
体チップが載置される部分。29はターミナル。30は
ターミナル接合用リードである。31は半導体チップの
信号用パッドと結ばれるリード。また、形状は実施例に
示された限りではない。
ドだけで接合し、固定することも可能であることを示す
ものである。図5においても、ターミナルをリードに接
合した構造になっているが、ターミナルとリードとの一
体成形も可能である。図5において、27は半導体装置
用リードフレームである。28はダイパッドであり半導
体チップが載置される部分。29はターミナル。30は
ターミナル接合用リードである。31は半導体チップの
信号用パッドと結ばれるリード。また、形状は実施例に
示された限りではない。
【0014】図6において、一本で固定支持されたター
ミナル4つを板状のもので連結した状態を示すものであ
る。図において、32は半導体装置用リードフレームで
ある。
ミナル4つを板状のもので連結した状態を示すものであ
る。図において、32は半導体装置用リードフレームで
ある。
【0015】33はダイパッドであり、半導体チップの
載置部である。34はターミナルである。35はターミ
ナルを固定支持する接合用リード。36はターミナル3
4の連結部である。ターミナルの連結部を導伝性物質に
することによって、連結されたターミナル同士は電気的
に接続される。また、ターミナルの連結部を非導伝性物
質にすることにより、電気的に接続されない。このこと
によりターミナルの使い分けが可能となる。図6におけ
る実施例において、ターミナルを固定支持する接合用リ
ードの本数が4本となっているが、この限りではない。
ターミナルの形状、及び連結部の形状についても同様
に、この限りではない。
載置部である。34はターミナルである。35はターミ
ナルを固定支持する接合用リード。36はターミナル3
4の連結部である。ターミナルの連結部を導伝性物質に
することによって、連結されたターミナル同士は電気的
に接続される。また、ターミナルの連結部を非導伝性物
質にすることにより、電気的に接続されない。このこと
によりターミナルの使い分けが可能となる。図6におけ
る実施例において、ターミナルを固定支持する接合用リ
ードの本数が4本となっているが、この限りではない。
ターミナルの形状、及び連結部の形状についても同様
に、この限りではない。
【0016】
【発明の効果】以上述べたように、本発明によれば、半
導体チップのダイパッドと、半導体チップの電極と配線
するためのリードと、前記各部を固定するための枠から
なる全ての半導体装置用リードフレームにおいて、前記
ダイパッドと前記リードの先端との間に、前記ダイパッ
ドに載置される半導体チップと配線可能な幅を有し、少
なくとも一端が直接もしくは間接にリードに接続または
一体化している金属部分を少なくとも一本有することに
より、電源用に使用されるワイヤが多数存在する半導体
チップの場合であっても、それを搭載する半導体装置の
リード数を、半導体チップに使用される電源数(高電圧
側と低電圧側の2種)と信号の入出力数との和から、必
要最小限にできる。また、電源に使用されるリードが少
なくなることによって、半導体チップの信号に使用でき
るリードが増加することにより、半導体チップのパッド
からリードへのワイヤ配線の引き回し自由度を高めるこ
とができ、従来技術を用いた同じリード数の半導体装置
より多くの機能をもたせることも可能となるとゆう効果
を有する。
導体チップのダイパッドと、半導体チップの電極と配線
するためのリードと、前記各部を固定するための枠から
なる全ての半導体装置用リードフレームにおいて、前記
ダイパッドと前記リードの先端との間に、前記ダイパッ
ドに載置される半導体チップと配線可能な幅を有し、少
なくとも一端が直接もしくは間接にリードに接続または
一体化している金属部分を少なくとも一本有することに
より、電源用に使用されるワイヤが多数存在する半導体
チップの場合であっても、それを搭載する半導体装置の
リード数を、半導体チップに使用される電源数(高電圧
側と低電圧側の2種)と信号の入出力数との和から、必
要最小限にできる。また、電源に使用されるリードが少
なくなることによって、半導体チップの信号に使用でき
るリードが増加することにより、半導体チップのパッド
からリードへのワイヤ配線の引き回し自由度を高めるこ
とができ、従来技術を用いた同じリード数の半導体装置
より多くの機能をもたせることも可能となるとゆう効果
を有する。
【図1】本発明の一実施例である半導体装置用リードフ
レームの概略図。
レームの概略図。
【図2】本発明の他の実施例である半導体装置用リード
フレームの概略図。
フレームの概略図。
【図3】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
ードフレームの概略図。
【図4】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
ードフレームの概略図。
【図5】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
ードフレームの概略図。
【図6】本発明の更に他の実施例である半導体装置用リ
ードフレームの概略図。
ードフレームの概略図。
【図7】従来技術を説明するための半導体装置用リード
フレームの概略図。
フレームの概略図。
1、13、22、27、32、37 半導体装置用リ
ードフレーム 2、14、38 半導体チップ 3、15 信号用パッド 4、16 電源用パッド 5、17、23、28、33、40 ダイパッド 6、12、18、24、31、41 リード 7、21、42 ワイヤ 8、10、19、25、29、34 ターミナル 9 ターミナルとリ
ードの接合部 20、26、30、35 ターミナル接合
用リード 35 ターミナル連結
部 39 パッド
ードフレーム 2、14、38 半導体チップ 3、15 信号用パッド 4、16 電源用パッド 5、17、23、28、33、40 ダイパッド 6、12、18、24、31、41 リード 7、21、42 ワイヤ 8、10、19、25、29、34 ターミナル 9 ターミナルとリ
ードの接合部 20、26、30、35 ターミナル接合
用リード 35 ターミナル連結
部 39 パッド
Claims (1)
- 【請求項1】半導体チップの載置部(以下、ダイパッド
と記す)と、半導体チップの電極と配線するためのリー
ドと、前記各部を固定するための枠からなる全ての半導
体装置用リードフレームにおいて、前記ダイパッドと前
記リードの先端との間に、前記ダイパッドに載置される
半導体チップと配線可能な幅を有し、少なくとも一端が
直接もしくは間接にリードに接続または一体化している
金属部分を少なくとも一本有することを特徴とする半導
体装置用リードフレーム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3255430A JP2917607B2 (ja) | 1991-10-02 | 1991-10-02 | 半導体装置用リードフレーム |
US08/361,010 US5451812A (en) | 1991-10-02 | 1994-12-21 | Leadframe for semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3255430A JP2917607B2 (ja) | 1991-10-02 | 1991-10-02 | 半導体装置用リードフレーム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0595069A true JPH0595069A (ja) | 1993-04-16 |
JP2917607B2 JP2917607B2 (ja) | 1999-07-12 |
Family
ID=17278662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3255430A Expired - Fee Related JP2917607B2 (ja) | 1991-10-02 | 1991-10-02 | 半導体装置用リードフレーム |
Country Status (2)
Country | Link |
---|---|
US (1) | US5451812A (ja) |
JP (1) | JP2917607B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005026520A (ja) * | 2003-07-03 | 2005-01-27 | Matsushita Electric Ind Co Ltd | リードフレーム及びそれを用いた半導体装置 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5902959A (en) * | 1996-09-05 | 1999-05-11 | International Rectifier Corporation | Lead frame with waffled front and rear surfaces |
US5939775A (en) * | 1996-11-05 | 1999-08-17 | Gcb Technologies, Llc | Leadframe structure and process for packaging intergrated circuits |
JP2967752B2 (ja) * | 1997-03-12 | 1999-10-25 | 三菱電機株式会社 | リードフレーム先端配置設計方法 |
US5859801A (en) * | 1997-03-28 | 1999-01-12 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
JPH1166126A (ja) * | 1997-08-20 | 1999-03-09 | Mitsubishi Electric Corp | リードフレーム先端配置設計方法 |
US6258629B1 (en) * | 1999-08-09 | 2001-07-10 | Amkor Technology, Inc. | Electronic device package and leadframe and method for making the package |
US6686651B1 (en) | 2001-11-27 | 2004-02-03 | Amkor Technology, Inc. | Multi-layer leadframe structure |
US7166905B1 (en) | 2004-10-05 | 2007-01-23 | Integrated Device Technology, Inc. | Stacked paddle micro leadframe package |
ITTO20150231A1 (it) | 2015-04-24 | 2016-10-24 | St Microelectronics Srl | Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3698082A (en) * | 1966-04-25 | 1972-10-17 | Texas Instruments Inc | Complex circuit array method |
DE2419157C3 (de) * | 1974-04-20 | 1979-06-28 | W.C. Heraeus Gmbh, 6450 Hanau | Metallischer Träger für Halbleiterbauelemente und Verfahren zu seiner Herstellung |
US4092664A (en) * | 1976-02-17 | 1978-05-30 | Hughes Aircraft Company | Carrier for mounting a semiconductor chip |
JPS5662352A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor integrated circuit device for acoustic amplification circuit |
WO1985002060A1 (fr) * | 1983-10-24 | 1985-05-09 | Sintra-Alcatel, S.A. | Procede de substitution d'un composant electronique connecte aux pistes conductrices d'un substrat porteur |
JPH061801B2 (ja) * | 1984-12-24 | 1994-01-05 | 株式会社日立製作所 | リ−ドフレ−ム |
JPH0666351B2 (ja) * | 1987-09-04 | 1994-08-24 | 日本電気株式会社 | 半導体集積回路 |
US4979016A (en) * | 1988-05-16 | 1990-12-18 | Dallas Semiconductor Corporation | Split lead package |
US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
US5115298A (en) * | 1990-01-26 | 1992-05-19 | Texas Instruments Incorporated | Packaged integrated circuit with encapsulated electronic devices |
US5196725A (en) * | 1990-06-11 | 1993-03-23 | Hitachi Cable Limited | High pin count and multi-layer wiring lead frame |
US5168368A (en) * | 1991-05-09 | 1992-12-01 | International Business Machines Corporation | Lead frame-chip package with improved configuration |
US5220195A (en) * | 1991-12-19 | 1993-06-15 | Motorola, Inc. | Semiconductor device having a multilayer leadframe with full power and ground planes |
JP2848151B2 (ja) * | 1992-08-20 | 1999-01-20 | トヨタ自動車株式会社 | ディファレンシャル装置のバックラッシシム選択方法 |
-
1991
- 1991-10-02 JP JP3255430A patent/JP2917607B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-21 US US08/361,010 patent/US5451812A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005026520A (ja) * | 2003-07-03 | 2005-01-27 | Matsushita Electric Ind Co Ltd | リードフレーム及びそれを用いた半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US5451812A (en) | 1995-09-19 |
JP2917607B2 (ja) | 1999-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2535651B2 (ja) | 半導体装置 | |
US7245004B2 (en) | Semiconductor device | |
JPH03227541A (ja) | 半導体装置 | |
JP3154579B2 (ja) | 半導体素子搭載用のリードフレーム | |
JP2568748B2 (ja) | 半導体装置 | |
JPH0595069A (ja) | 半導体装置用リードフレーム | |
JP2828056B2 (ja) | 半導体装置及びその製造方法 | |
JPH098192A (ja) | 接続ピンを有するパワー半導体モジュール | |
JPH03263334A (ja) | 樹脂封止型半導体装置 | |
JP2007180077A (ja) | 半導体装置 | |
JPH061801B2 (ja) | リ−ドフレ−ム | |
US5869884A (en) | Semiconductor device having lead terminal on only one side of a package | |
JPH01205456A (ja) | Lsi用多ピンケース | |
JPH08250620A (ja) | 半導体装置 | |
JP2004031432A (ja) | 半導体装置 | |
JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
JPH03230556A (ja) | 半導体装置用リードフレーム | |
JPS625649A (ja) | 集積回路パツケ−ジ | |
JPS5823469A (ja) | 複合パワ−トランジスタ | |
JPH06326235A (ja) | 半導体装置 | |
JP2501382B2 (ja) | 半導体装置の組立方法 | |
JPH0513658A (ja) | 半導体装置用リードフレーム | |
JPH0722577A (ja) | 混成集積回路装置 | |
JP2587722Y2 (ja) | 半導体装置 | |
JPH04167551A (ja) | 表面実装型icパッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |