KR19990037241A - 반도체 기억장치 - Google Patents

Abstract

반도체 기억장치에 관한 것으로서, 대기억 용량화, 고속화 및 회로의 고집적화를 실현하기 위해서, 반도체칩을 2분할하도록 중앙부분에 나열해서 전극을 마련하고, 전극중 어드레스신호가 공급되는 것에 인접해서 어드레스버퍼를 마련하고, 칩중앙부분을 사이에 두고 적어도 2개로 분할해서 메모리어레이를 구성하고, 반도체칩의 전극이 형성되어 이루어지는 중앙부분과 반대측으로 된 반도체칩의 주변측에 어드레스디코더를 마련하고, 칩의 중앙부분에서 어드레스디코더가 마련된 부분에 이르는 중간부분에는 어드레스신호의 해독을 실행하는 프리디코더를 배치하는 구성으로 하였다.

이렇게 하는 것에 의해서,배선의 혼잡을 회피하면서 신호전달경로를 단축할 수 있어 고속화를 도모할 수가 있다.

Description

반도체 기억장치

본 발명은 반도체 기억장치에 관한 것으로서, 예를 들면 LOC(리드 온 칩; Lead On Chip)기술의 외부리이드단자를 사용한 다이나믹형 RAM(랜덤 액세스 메모리)과 같은 대기억 용량화를 도모한 것에 이용해서 유효한 기술에 관한 것이다.

LOC구성의 반도체 메모리에 있어서의 주변회로의 배치방법으로서는 칩의 긴쪽방향의 중앙부분을 따라 본딩패드를 배열시키고, 이러한 본딩패드를 통해 입력되는 어드레스신호 등의 입력신호에 대응해서 어드레스버퍼, 어드레스디코더 등을 배치한다는 것이 일반적이다. 이와 같은 반도체 메모리의 예로서는 일본국 특허공개공보 평성5-343634호에 기재된 것이 있다.

기억용량의 증대화에 따라 반도체칩도 대형화하고, 그곳에서의 신호전달경로가 동작속도에 큰 영향을 미치게 되는 경향을 나타내고 있다. 상기 종래의 반도체메모리에서는 오로지 본딩패드를 거쳐서 입력된 입력신호에 주목한 신호전달경로에밖에 배려가 되어 있지 않아 기억정보의 리드 또는 라이트에 있어서의 어드레스선택동작 및 선택된 메모리셀과 외부단자 사이에서의 신호의 흐름 전체에서 보았을 때에는 상기와 같이 본딩패드를 거쳐 입력된 입력신호에 주목한 입력부분의 신호전달경로의 최단화(最短化)가 반드시 메모리의 고속화로는 이어지지 않는다는 것을 본원 발명자들은 발견하였다. 특히, 반도체칩의 대형화에 따라 결함구제회로는 필수로 되고, 불량어드레스의 검출 및 그 검출결과에 따른 예비회로의 전환 등을 고려하면 종래의 주변회로의 배치방법에서는 신호의 우회(routing)경로가 길어져 버린다는 문제가 발생한다는 것이 본원 발명자의 검토에 의해서 명확하게 되었다.

또, 어드레스 선택동작에 있어서 어드레스신호는 2진의 무게(weight)를 갖고 있고 그것을 프리디코드하면 입력신호에 대해서 프리디코드 출력신호의 수는 필연적으로 많아지며, 상기와 같이 어드레스버퍼에 인접시켜 프리디코드회로를 마련하면 다수의 배선이 반도체칩의 중앙부분에 집중해 버리기 때문에 집적도가 악화되어 버린다는 문제도 발생한다.

본 발명의 목적은 대기억 용량화와 고속화에 적합한 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은 회로의 고집적화를 실현한 반도체 기억장치를 제공하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.

도 1은 본 발명에 관한 다이나믹형 RAM의 1실시예를 도시한 개략적인 레이아웃도,

도 2는 본 발명에 관한 다이나믹형 RAM의 동작을 설명하기 위한 개략적인 레이아웃도,

도 3은 도 1의 서브어레이에 있어서의 상보비트선을 선택하기 위한 Y계의 어드레스버퍼, 프리디코더 및 디코더를 설명하기 위한 개략회로도,

도 4는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 개략적인 레이아웃도,

도 5는 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로의 1실시예를 도시한 개략적인 레이아웃도,

도 6은 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로를 형성하는 웰영역의 1실시예를 도시한 개략적인 레이아웃도,

도 7은 본 발명에 관한 다이나믹형 RAM의 센스앰프부와 그 주변회로의 1실시예를 도시한 주요부 회로도,

도 8은 본 발명에 관한 다이나믹형 RAM의 다른 1실시예를 도시한 개략적인 레이아웃도,

도 9는 본 발명에 관한 다이나믹형 RAM의 1실시예를 도시한 전체블럭도,

도 10은 본 발명에 관한 다이나믹형 RAM의 1실시예를 도시한 개략적인 레이아웃도.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 외부리이드단자와 접속될 반도체칩을 2분할하도록 중앙부분에 나열해서 전극을 마련하고, 상기 전극중 어드레스신호가 공급되는 것에 인접해서 어드레스버퍼를 마련하고, 상기 여러개로 이루어지는 전극이 형성되는 칩중앙부분을 사이에 두고 적어도 2개로 분할하고 여러개의 워드선과 여러개의 비트선의 교점에 여러개의 메모리셀을 매트릭스배열하여 메모리어레이를 구성하고, 반도체칩의 전극이 형성되어 이루어지는 중앙부분과는 반대측으로 된 반도체칩의 주변측에 상기 워드선 또는 비트선을 선택하는 어드레스디코더를 마련하고, 상기 중앙부분에서 상기 어드레스디코더가 마련된 부분에 이르는 중간부분에 상기 어드레스신호의 해독을 실행하는 프리디코더를 배치한다.

도 1에는 본 발명에 관한 다이나믹형 RAM의 1실시예의 개략적인 레이아웃도가 도시되어 있다. 동일 도면에 있어서는 다이나믹형 RAM을 구성하는 각 회로블럭중 본 발명에 관련된 부분을 파악할 수 있도록 간략화해서 도시하고 있으며, 그것이 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판상에 있어서 형성된다.

이 실시예에서는 특히 제한되지 않지만, 메모리어레이는 전체로서 8개로 분할된다. 반도체칩의 긴쪽방향을 따른 상하에 4개, 좌우에 2개씩의 메모리어레이가 분할되어 마련되고, 상기 칩의 긴쪽방향을 따른 중앙부분에 어드레스 입력회로, 데이타 입출력회로 및 본딩패드열로 이루어지는 입출력 인터페이스회로(PERIPHERAL) 등이 마련된다. 상기 메모리어레이의 상기 중앙측에는 메인앰프MA가 배치된다.

상술한 바와 같이 반도체칩의 긴쪽방향을 따른 상하에 2개씩의 4개와 좌우에 2개씩으로 분할되어 합계 8개로 이루어지는 각 메모리어레이에 있어서, 긴쪽방향에 대해 좌우방향의 중간부에 X계 프리디코더회로ROWPDC 및 구제회로ROWRED, Y계 프리디코더회로COLPDC 및 구제회로COLRED가 배치된다. 상기 메모리어레이의 상기 중간부분을 따라서 메인워드 드라이버영역MWD가 형성되고, 각각의 메모리어레이에 대응해서 상측 및 하측으로 연장하도록 마련된 메인워드선을 각각이 구동하게 된다.

상기 메모리어레이에 있어서, 상기 칩중앙부분과는 반대측의 칩주변측에 Y디코더YDC가 마련된다. 즉, 이 실시예에 있어서는 상기 중앙측에 배치된 메인앰프MA와 주변측에 배치된 Y디코더YDC에 의해 상기 8분할되어 이루어지는 각 메모리어레이가 사이에 위치하도록 배치된다.

상기 메모리어레이는 후술하는 바와 같이 여러개의 서브어레이로 분할된다. 이러한 서브어레이는 그것을 사이에 두도록 배치된 센스앰프영역 및 서브워드 드라이버영역으로 둘러싸여 형성된다. 상기 센스앰프 영역과 상기 서브워드 드라이버영역의 교차부는 교차영역으로 된다. 상기 센스앰프영역에 마련되는 센스앰프는 공유(shared)센스방식에 의해 구성되고, 메모리셀 어레이의 양끝에 배치되는 센스앰프를 제외하고 센스앰프를 중심으로 해서 좌우에 상보비트선이 마련되고, 좌우 어느 한쪽의 메모리셀어레이의 상보비트선에 선택적으로 접속된다.

상술한 바와 같이, 반도체칩의 긴쪽방향을 따라서 4개씩으로 분할된 메모리어레이는 2개씩 조로 되어 배치된다. 이와 같이 2개씩 조로 되어 배치된 2개의 메모리어레이는 그의 중간부분에 X계 프리디코더회로ROWPDC 및 구제회로ROWRED, Y계 프리디코더회로COLPDC 및 구제회로COLRED가 배치된다. 즉, 상기 X계 프리디코더회로ROWPDC 및 구제회로ROWRED, Y계 프리디코더회로COLPDC 및 구제회로COLRED를 중심으로 해서 메모리어레이가 상하에 배치된다. 상기 메인워드 드라이버MWD는 상기 1개의 메모리어레이를 관통하도록 칩의 긴쪽방향으로 연장되는 메인워드선의 선택신호를 형성한다. 또, 상기 메인워드 드라이버MWD에 서브워드 선택용의 드라이버도 마련되고, 후술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드선택선의 선택신호를 형성한다.

1개의 서브어레이는 도시하지 않지만 512개의 서브워드선 및 그것과 직교하는 512쌍으로 이루어지는 상보비트선(또는 데이타선)에 의해 구성된다. 또한, 불량워드선 또는 불량비트선의 구제를 위해 예비 워드선 및 예비 상보비트선에 마련되는 것이다. 상기 1개의 메모리어레이에 있어서 상기 서브어레이가 워드선의 배열방향으로 16개 마련되므로 전체로서의 상기 서브워드선은 약8K분 마련되고, 비트선의 배열방향으로 8개 마련되므로 상보비트선은 전체로서 약4K분 마련된다. 이와 같은 메모리어레이가 전체 8개 마련되므로, 전체로서는 8×8K×4K=256M비트와 같은 대기억 용량을 갖게 된다. 이것에 의해, 상보비트선 그 자체의 길이가 상기 16개의 서브어레이에 대응해서 1/16의 길이로 분할된다. 서브워드선은 상기 8개의 서브어레이에 대응해서 1/8의 길이로 분할된다.

상기 1개의 메모리어레이의 분할된 서브어레이마다 서브워드드라이버(서브워드선 구동회로)가 마련된다. 서브워드드라이버는 상기와 같이 메인워드선에 대해 1/8의 길이로 분할되고, 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는 메인워드선의 수를 저감하기 위해서 바꿔말하면 메인워드선의 배선피치를 조밀하지 않게(와이드피치(wide pitch)로) 하기 위해서, 특히 제한되지 않지만 1개의 메인워드선에 대해 상보비트선 방향으로 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이, 메인워드선 방향으로는 8개로 분할되고 상보비트선 방향에 대해서는 4개씩이 할당된 서브워드선중에서 1개의 서브워드선을 선택하기 위해, 메인워드드라이버MWD에는 도시하지 않은 서브워드 선택드라이버가 배치된다. 이 서브워드 선택드라이버는 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드 선택선중에서 1개를 선택하는 선택신호를 형성한다.

도 2에는 본 발명에 관한 다이나믹형 RAM의 동작을 설명하기 위한 개략적인 레이아웃도가 도시되어 있다. 동일 도면에는 도 1과 같은 레이아웃을 채용한 경우에 있어서, 칩의 하측에 마련된 어드레스버퍼로부터의 신호에 의해 칩의 상측의 메모리어레이의 리드를 실행하는 경우의 신호의 흐름을 화살표로 나타내고 있다.

Y어드레스가 입력되면, 어드레스버퍼를 통해 상기 메모리어레이의 중간부에 마련된 구제회로COLRED 및 프리디코더COLPDC를 거쳐서 칩의 주변측에 배치된 Y디코더YDC로 전달되고, 여기에서 Y선택신호가 형성된다. 상기 Y선택신호에 의해 1개의 서브어레이의 상보비트선이 선택되고, 그것과 반대측의 칩중앙부측의 메인앰프MA로 전달되어 증폭되고, 도시하지 않은 출력회로를 통해서 출력된다.

이 구성은 언뜻 보면 신호가 칩 주위를 우회해서 전송되어 리드신호가 출력될 때 까지의 시간이 길어지는 것처럼 판단된다. 그러나, 구제회로에는 어드레스신호를 그대로 입력할 필요가 있으므로, 구제회로를 칩중앙의 어느 부분에 배치하면 불량어드레스인지 아닌지의 판정결과를 대기하고나서 프리디코더의 출력시간이 결정된다. 즉, 프리디코더와 구제회로가 떨어져 있으면, 그곳에서의 신호지연이 실제의 Y선택동작을 지연시키는 원인으로 된다. 구제회로는 1개의 회로블럭으로서 집합적으로(collectively) 배치되므로, 가령 도 2에 있어서 상측의 메모리어레이 근방에 프리디코더와 구제회로가 배치되어 있으면 상기 메모리어레이에서는 신호지연이 그다지 문제로 되지 않는다.

그러나, 상기 어드레스버퍼에 인접해서 배치되는 메모리어레이에서는 어드레스신호가 그것과는 반대측의 칩 끝부의 구제회로와 프리디코더로 공급되고 여기에서 불량어드레스로의 액세스인지 아닌지를 판정하며 그 판정결과가 상기와는 반대의 루트로 되돌아 와 Y선택동작이 실행되어 버린다. 상기와 같이, 여러개의 메모리어레이가 있는 경우에는 선택동작에 가장 많이 시간이 소요되는 메모리어레이의 선택동작에 맞게 메모리사이클이 결정되기 때문에, 상기와 같은 최악의 경우(worst case)에 있어서의 신호지연에 의해 메모리액세스시간이 결정되는 것이다.

또, 메모리어레이에서의 리드를 위한 신호전달경로를 보면, Y디코더가 칩의 중앙부분에 존재하는 종래의 레이아웃방법에서는 그것과는 반대측의 칩 주변부의 서브어레이의 상보비트선으로부터의 리드를 실행할 때에는 상기 Y선택신호가 상기 메모리어레이를 횡단하는데 필요한 시간과 상기 칩 주변부의 서브어레이의 상보비트선으로부터의 리드신호가 입력선을 통해 상기 Y선택신호와는 역방향으로 마찬가지로 메모리어레이를 횡단해서 메인앰프로 전달되는데 필요한 시간이 가산되게 된다. 즉, 최악의 경우에는 상기 메모리어레이를 1왕복하는 신호의 흐름으로 되기 때문에 지연된다.

이것에 대해서, 본원 발명에서는 메모리어레이를 사이에 두고 메인앰프MA와 Y디코더YDC가 양측에 배치되기 때문에, 서브어레이의 상보비트선을 선택하기 위한 신호전달경로와 선택된 상보비트선에서 입출력선을 통해 메인앰프MA의 입력에 이르는 신호전달경로의 합은 어떠한 상보비트선을 선택하더라도 메모리어레이를 횡단할 뿐인 신호전달경로로 되어 상기와 같이 1왕복하기는 하지만 절반으로 단축시킬 수 있는 것이다. 이것에 의해, 메모리액세스의 고속화가 가능하게 되는 것이다.

도 3에는 상기 서브어레이에 있어서의 상보비트선을 선택하기 위한 Y계의 어드레스버퍼, 프리디코더 및 디코더를 설명하기 위한 개략적인 회로도가 도시되어 있다. 어드레스신호는 CA0∼CA8과 같이 9비트로 구성된다. 즉, 9개의 전극에서 공급된 어드레스신호는 9개의 어드레스버퍼에 입력되고, 여기에서 외부로부터 입력된 어드레스신호와 정상(正相), 역상(逆相)으로 이루어지는 내부상보 어드레스신호로서 출력된다. 이것에 의해, 어드레스버퍼의 출력에서 프리디코더회로의 입력에 이르는 신호수는 18개로 이루어진다.

프리디코더회로는 특히 제한되지 않지만, 3입력의 논리게이트회로로 구성되어 상기 9비트의 어드레스신호를 3조로 분할하고, 각각에 있어서 8가지의 프리디코드신호 CF0-0∼CF0-7, CF1-0∼CF1-7 및 CF2-0∼CF2-7의 24가지의 프리디코드 출력신호를 형성한다. 디코더는 3입력의 논리게이트회로로 구성되고, 상기 3조의 프리디코드신호의 출력신호를 조합해서 512가지의 Y선택신호를 형성한다. 이 때문에, 프리디코더회로에서 디코더회로에 이르는 신호선은 상기 정상신호와 역상신호를 합해 48개나 되는 다수의 신호선이 필요하게 되는 것이다.

상기와 같이 Y디코더YDC에 가까운 위치에 프리디코더COLPDC 및 구제회로COLRED를 배치하는 구성에서는 신호배선이 차지하는 점유면적을 작게 할 수가 있다. 상기 어드레스버퍼ADDBUP에서 프리디코더회로에는 상기와 같이 18개의 비교적 적은 수의 신호선이 배치되고, 또 프리디코더PDC와 구제회로RED가 집합적으로 근접 배치되어 있다. 그리고, 상기 48개나 되는 프리디코더출력을 전달하는 신호선은 프리디코더PDEC와 디코더YDC를 근접 배치시키는 것에 의해 짧은 거리로 할 수 있음과 동시에, 그것과 교차하는 배선이 없으므로 배선레이아웃이 용이하게 된다.

즉, 상기 칩 중앙부분에 어드레스버퍼, 프리디코더 및 구제회로를 마련한 구성에서는 어드레스버퍼에서 구제회로와 프리디코더회로를 향해 연장하는 어드레스신호선과 프리디코더회로에서 디코더회로, 구제회로에서 디코더회로로 연장하는 각종 배선이 혼재하여, 배선이 큰 점유면적을 차지하게 된다.

동기DRAM에서는 버스트모드를 위한 컬럼어드레스신호가 어드레스카운터에 의해 형성된다. 즉, 상기한 것 이외에 어드레스버퍼는 어드레스카운터에 초기값을 입력하고, 그것을 기준으로 해서 버스트모드에서는 어드레스카운터의 인크리먼트(+1)동작에 의해서 어드레스를 증가시켜(step up) 버스트리드 또는 버스트라이트 동작이 실행된다. 이 때문에, 동기DRAM에서는 더욱더 배선이 혼재하게 되어 그곳에서의 점유면적이 증대하게 됨과 동시에 배선의 둘러침(배치)에 의해서 동작속도를 지연시켜 버린다.

이 실시예에서는 상기와 같은 동기DRAM에 있어서도 어드레스카운터는 어드레스버퍼에 인접해서 배치시키고, 그곳으로부터 상기와 같은 적은 배선에 의해 상기 프리디코더회로에 접속되어 구제회로로 연장하고 이러한 각 회로를 통해서 Y디코더에 이르기 때문에, 상기와 같은 메모리어레이에서의 Y선택동작과 데이타의 입출력동작이 합리적으로 조합되어 액세스경로(access path)를 단축할 수가 있다. 본원 발명자의 시산(試算)에 의하면, 본원과 같은 구성을 취하는 것에 의해서 칩중앙부에 어드레스버퍼, 어드레스카운터, 프리디코더, 구제회로 및 Y디코더를 배치한 경우에 비해 컬럼액세스시간을 약1㎱나 단축시킬 수 있는 것이다.

도 4에는 본 발명에 관한 다이나믹형 RAM을 더욱 상세하게 설명하기 위한 개략적인 레이아웃도가 도시되어 있다. 동일도면에는 메모리칩 전체의 개략적인 레이아웃과 8분할된 1개의 메모리어레이의 레이아웃이 도시되어 있다. 동일도면은 도 1의 실시예를 다른 관점에서 도시한 것이다. 즉, 도 1과 마찬가지로 메모리칩은 긴쪽방향(워드선방향)을 따른 상하에 4개, 좌우에 2개씩의 메모리어레이(ARRAY)가 8분할되고, 그의 긴쪽방향에 있어서의 중앙부분에는 여러개로 이루어지는 본딩패드 및 입출력회로 등의 주변회로(BONDING PAD & PERIPHERAL CIRCUIT)가 마련된다.

상기 8개의 메모리어레이는 상기와 같이 각각이 약32M비트의 기억용량을 갖도록 되는 것이고, 그중의 1개가 확대해서 도시되어 있는 바와 같이 워드선방향으로 8분할되고 비트선방향으로 16분할된 서브어레이가 마련된다. 상기 서브어레이의 비트선방향의 양측에는 상기 비트선방향에 대해 센스앰프(SENSE AMPLIFIER)가 배치된다. 상기 서브어레이의 워드선방향의 양측에는 서브워드드라이버(SUB-WORD DRIVER)가 배치된다.

상기 1개의 메모리어레이에는 전체 8192개의 워드선과 4096쌍의 상보비트선이 마련된다. 이것에 의해, 전체 약32M비트의 기억용량을 갖게 된다. 상기와 같이 8192개의 워드선이 16개의 서브어레이로 분할해서 배치되므로, 1개의 서브어레이에는 512개의 워드선(서브워드선)이 마련된다. 또, 상기와 같이 4096쌍의 상보비트선이 8개의 서브어레이로 분할해서 배치되므로, 1개의 서브어레이에는 512쌍의 상보비트선이 마련된다.

메모리어레이의 메인워드선에 대응해서 메인워드드라이버MWD가 마련된다. 즉, 동일도면에 도시된 메모리어레이의 좌측에는 어레이컨트롤(ARRAY CONTROL)회로 및 메인워드드라이버(MAIN WORD DRIVER)가 마련된다. 상기 어레이컨트롤회로에는 제1 서브워드선택선을 구동하는 드라이버가 마련된다. 상기 메모리어레이에는 상기 8분할된 서브어레이를 관통하도록 연장되는 메인워드선이 배치된다. 상기 메인워드드라이버는 상기 메인워드선을 구동한다. 상기 메인워드선과 마찬가지로 제1 서브워드선택선도 상기 8분할된 서브어레이를 관통하도록 연장된다. 상기 어레이의 하부(칩주변측)에는 Y디코더(Y DECODER) 및 Y선택선 드라이버(YS DRIVER)가 마련된다.

도 5에는 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로의 1실시예의 개략적인 레이아웃도가 도시되어 있다. 동일도면에는 도 4에 도시된 메모리어레이중의 사선을 그은 위치에 배치된 4개의 서브어레이SBARY가 대표로서 예시적으로 도시되어 있다. 동일도면에 있어서는 서브어레이SBARY가 형성되는 영역에는 사선을 긋는 것에 의해서, 그 주변에 마련된 서브워드드라이버영역, 센스앰프영역 및 교차영역(CROSS AREA)을 구별하는 것이다.

서브어레이SBARY는 워드선의 연장방향을 수평방향으로 하면, 서브워드SWL이 512개 배치되고, 상보비트선쌍은 512쌍으로 구성된다. 그 때문에, 상기 512개의 서브워드선SWL에 대응한 512개의 서브워드드라이버SWD는 이러한 서브어레이의 좌우에 256개씩으로 분할해서 배치된다. 상기 512쌍의 상보비트선BL에 대응해서 마련되는 512개의 센스앰프SA는 상기와 같은 공유센스앰프방식으로 되고, 이러한 서브어레이의 상하에는 256개씩으로 분할해서 배치된다.

상기 서브어레이SBARY에는 512개의 정규 서브워드선SWL에 부가해서 도시하지 않지만 예비워드선도 마련된다. 그 때문에, 상기 512개의 서브워드선SWL과 상기 예비워드선에 대응한 서브워드드라이버SWD가 이러한 서브어레이의 좌우에 분할해서 배치된다. 상기와 같이 우측 하부의 서브어레이가 512쌍의 상보비트선BL로 이루어지고,상기와 마찬가지로 256개의 센스앰프가 상하에 배치된다. 상기 우측의 상하에 배치되는 서브어레이SBARY에 형성되는 256쌍의 상보비트선은 그 사이에 위치된 센스앰프SA에 대해서 공유스위치MOSFET를 거쳐서 공통으로 접속된다. 상기와 마찬가지로 도시하지는 않지만 예비 비트선도 마련되고, 그것에 대응한 센스앰프도 상하로 분할되어 마련된다.

메인워드선MWL은 그의 1개가 대표로서 예시적으로 도시되어 있는 바와 같이 연장된다. 또, 컬럼선택선YS는 그의 1개가 대표로서 예시적으로 도시되는 바와 같이 동일도면의 종방향으로 연장된다. 상기 메인워드선MWL과 평행하게 서브워드선SWL이 배치되고, 상기 컬럼선택선YS와 평행하게 상보비트선BL(도시하지 않음)이 배치되는 것이다. 상기 4개로 이루어지는 서브어레이에 대해서 8개의 서브워드선택선FX0B∼FX7B가 메인워드선MWL과 마찬가지로 4조(8개)의 서브어레이를 관통하도록 연장된다. 그리고, 서브워드선택선FX0B∼FX3B로 이루어지는 4개와 FX4B∼FX7B로 이루어지는 4개가 상하의 서브어레이상에 분할해서 연장되도록 한다. 이와 같이, 2개의 서브어레이에 대해서 1조의 서브워드선택선FX0B∼FX7B를 할당하고 또한 그들을 서브어레이상을 연장하도록 하는 이유는 메모리칩 사이즈의 소형화를 도모하기 위해서이다.

즉, 각 서브어레이에 대해서 상기 8개의 서브워드선택선FX0B∼FX7B를 할당하고 또 그것을 센스앰프영역상의 배선채널에 형성한 경우, 도 4의 메모리어레이와 같이 16개나 되는 서브어레이가 상하의 메모리어레이에 있어서 합계 32개나 배치되기 때문에, 8×32=256개나 되는 배선채널이 필요하게 되는 것이다. 이것에 대해서, 상기 실시예에서는 배선 그 자체가 2개의 서브어레이에 대해서 상기 8개의 서브워드선택선FX0B∼FX7B를 할당하고 또 그것을 서브어레이상을 관통하도록 배치시키는 것에 의해서 특별한 배선채널을 마련하지 않고 형성할 수가 있다.

원래, 서브어레이상에는 8개의 서브워드선에 대해서 1개의 메인워드선이 마련되는 것이고, 그 8개중의 1개의 서브워드선을 선택하기 위해서 서브워드선택선이 필요하게 되는 것이다. 메모리셀의 피치에 맞게 형성되는 서브워드선의 8개분에 1개의 비율로 메인워드선이 형성되는 것이기 때문에, 메인워드선의 배선피치는 조밀하지 않게(와이드피치로) 되어 있다. 따라서, 메인워드선과 동일한 배선층을 이용해서 상기 서브워드선택선을 메인워드선 사이에 형성하는 것은 비교적 용이하게 실행할 수 있는 것이다.

상기 메인워드선MWL과 평행하게 연장되는 것을 제1 서브워드선택선FX0B로 하면, 좌측상부의 교차영역에 마련되고 상기 제1 서브워드선택선FX0B로부터의 선택신호를 받는 서브워드선택선 구동회로 FXD를 거쳐 상기 상하에 배열되는 서브워드드라이버에 선택신호를 공급하는 제2 서브워드선FX0이 마련된다. 상기 제1 서브워드선택선FX0B는 상기 메인워드선MWL 및 서브워드선SWL과 평행하게 연장되고, 그 반면 상기 제2 서브워드선택선은 그것과 직교하는 컬럼선택선YS 및 상보비트선BL과 평행하게 연장된다. 상기 8개의 제1 서브워드선택선FX0B∼FX7B에 대해서 상기 제2 서브워드선택선FX0∼FX7은 우수FX0, FX2, FX4, FX6과 기수FX1, FX3,FX5, FX7로 분할되어 서브어레이SBARY의 좌우에 마련된 서브워드드라이버SWD에 분할해서 배치된다.

상기 서브워드선택선 구동회로FXD는 동일도면에 있어서 ■로 도시한 바와 같이, 1개의 교차영역 상하에 2개씩 분배해서 배치된다. 즉, 상기와 같이 좌측상부의 교차영역에서는 하측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX0B에 대응되고, 좌측 중간부의 교차영역에 마련된 2개의 서브워드선택선 구동회로FXD가 제1 서브워드선택선FX2B와 FX4B에 대응되고, 좌측 하부의 교차영역에서는 상측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX6B에 대응된다.

중앙 상부의 교차영역에서는 하측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX1B에 대응되고, 중앙 중간부의 교차영역에 마련된 2개의 서브워드선택선 구동회로FXD가 제1 서브워드선택선 FX3B와 FX5B에 대응되고, 중앙 하부의 교차영역에 있어서는 상측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX7B에 대응된다. 그리고, 우측 상부의 교차영역에서는 하측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선 FX0B에 대응되고, 우측 중간부의 교차영역에 마련된 2개의 서브워드선택선 구동회로FXD가 제1 서브워드선택선FX2B와 FX4B에 대응되고, 우측 하부의 교차영역에서는 상측에 배치된 서브워드선택선 구동회로가 상기 제1 서브워드선택선FX6B에 대응된다. 이와 같이, 메모리어레이의 끝부에 마련된 서브워드드라이버는 그의 우측에는 서브어레이가 존재하지 않기 때문에, 좌측만의 서브워드선 SWL을 구동한다.

이 실시예와 같이 서브어레이상의 메인워드선의 피치 사이에 서브워드선택선을 배치하는 구성에서는 특별한 배선채널을 필요없게 할 수 있으므로, 1개의 서브어레이에 8개의 서브워드선택선을 배치하도록 해도 메모리칩이 커지는 일은 없다. 그러나, 상기와 같은 서브워드선택선 구동회로FXD를 형성하기 때문에 영역이 증대하여 고집적화를 방해하게 된다. 즉, 상기 교차영역에는 동일도면에 있어서 점선으로 도시한 바와 같은 메인입출력선MIO나 서브입출력선LIO에 대응해서 마련되는 스위치회로IOSW나 센스앰프를 구동하는 파워MOSFET, 공유스위치MOSFET를 구동하기 위한 구동회로, 프리차지MOSFET를 구동하는 구동회로 등의 주변회로가 형성되므로, 면적적인 여유가 없기 때문이다.

서브워드 드라이버에 있어서는 상기 제2 서브워드선택선FX0∼FX6 등에는 그것과 평행하게 제1 서브워드선택선FX0B∼FX6B에 대응한 선택신호를 통과시키는 배선이 마련되지만 그 부하가 후술하는 바와 같이 작으므로, 상기 제2 서브워드선택선FX0∼FX6과 같이 특별한 드라이버FXD를 마련하지 않고도 상기 제1 서브워드선택선FX0B∼FX6B와 직접 접속되는 배선에 의해서 구성된다. 단, 그 배선층은 상기 제2 서브워드선택선FX0∼FX6과 동일한 것이 사용된다.

상기 교차영역중 우수에 대응한 제2 서브워드선택선FX0∼FX6의 연장방향A에 배치된 것에는 ○속에 P를 기재해서 나타낸 바와 같이 센스앰프에 대해서 정전압화된 내부전압VDL을 공급하는 N채널형의 파워MOSFET, ○속에 O를 기재해서 나타낸 바와 같이 센스앰프에 대해 후술하는 바와 같은 오버드라이버용 클램프전압VDDCLP를 공급하는 P채널형 파워MOSFET 및 ○속에 N을 기재해서 나타낸 바와 같이 센스앰프에 대해 회로의 접지전위VSS를 공급하기 위한 N채널형 파워MOSFET가 마련된다.

상기 교차영역중 기수에 대응한 제2 서브워드선택선FX0∼FX6의 연장방향B에 배치된 것에는 ○속에 B를 기재해서 나타낸 바와 같이 비트선의 프리차지 및 등화(이퀄라이즈)용 MOSFET를 오프상태로 하는 N채널형 구동MOSFET, ○속에 N을 기재해서 나타낸 바와 같이 센스앰프에 대해 회로의 접지전위VSS를 공급하기 위한 N채널형 파워MOSFET가 마련된다. 이 N채널형 파워MOSFET는 센스앰프열의 양측에서 센스앰프를 구성하는 N채널형 MOSFET의 증폭MOSFET의 소스에 접지전위를 공급하는 것이다. 즉, 센스앰프영역에 마련되는 128개 또는 130개의 센스앰프에 대해서는 상기 A측의 교차영역에 마련된 N채널형 파워MOPSFET와 상기 B측의 교차영역에 마련된 N채널형 파워MOSFET의 양쪽에 의해 접지전위가 공급된다.

상기와 같이 서브워드선 구동회로SWD는 그것을 중심으로 해서 양측의 서브어레이의 서브워드선을 선택한다. 이것에 대해서, 상기 선택된 2개의 서브어레이의 서브워드선에 대응해서 2개의 센스앰프가 활성화된다. 즉, 서브워드선을 선택상태로 하면, 어드레스선택MOSFET가 온상태로 되고, 기억캐패시터의 전하가 비트선전하와 합성되어 버리므로, 센스앰프를 활성화시켜 원래의 전하상태로 복원시킨다는 리라이트(REWRITING)동작을 실행할 필요가 있기 때문이다. 이 때문에, 상기 끝부의 서브어레이에 대응한 것을 제외하고는 상기 P, O 및 N으로 도시된 파워MOSFET는 그것을 사이에 두고 양측의 센스앰프를 활성화시키는데 사용된다. 이것에 대해서, 메모리어레이의 끝부에 형성된 서브어레이의 우측에 마련된 서브워드선 구동회로SWD에서는 상기 서브어레이의 서브워드선밖에 선택하지 않기 때문에, 상기 P, O 및 N으로 도시된 파워MOSFET는 상기 서브어레이에 대응한 센스앰프만을 활성화시키는 것이다.

상기 센스앰프는 공유센스방식으로 되고, 그것을 사이에 두고 양측에 배치되는 서브어레이중 상기 서브워드선이 비선택된 측의 상보비트선에 대응한 공유스위치MOSFET가 오프상태로 되어 분리(컷오프)되는 것에 의해, 상기 선택된 서브워드선에 대응한 상보비트선의 리드신호를 증폭하고 메모리셀의 기억캐패시터를 원래의 전하상태로 복원하는 리라이트동작을 실행한다.

도 6에는 본 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로를 형성하는 웰영역의 1실시예의 개략적인 레이아웃도가 도시되어 있다. 동일도면에는 도 4에 도시된 메모리어레이중의 점선으로 둘러싸인 바와 같이, 상기 사선을 그은 위치에 배치된 4개의 서브어레이SBARY를 포함한 8개가 대표로서 예시적으로 도시되어 있다.

동일도면에 있어서 흰색 부분은 P형 기판(PSUB)를 나타내고 있다. 이 P형 기판PSUB에는 회로의 접지전위VSS가 인가된다. 상기 P형 기판PSUB에는 사선으로 나타낸 바와 같이 2종류의 N형 웰영역NWELL(VDL)과 NWELL(VDDCLP)가 형성된다. 즉, 센스앰프SA를 구성하는 P채널형 증폭MOSFET가 형성되는 N형 웰영역과 상기 A열의 교차영역에 배치되는 상기 파워스위치MOSFET가 형성되는 N형 웰영역은 승압전압VPP를 이용해서 형성된 클램프전압VDDCLP가 공급된다.

상기 B열의 교차영역에는 서브입출력선LIO에 대응해서 마련되는 스위치회로IOSW를 구성하는 P채널형 MOSFET나 메인입출력선에 마련되는 프리차지용과 등화용의 P채널형 MOSFET가 형성되는 N형 웰영역이 형성되고, 강압해서 형성된 내부전압VDL이 공급된다.

서브어레이와 서브워드선 구동회로SWD가 형성되는 전체에는 깊은 깊이로 형성된 N형 웰영역DWELL이 형성된다. 이 깊은 깊이의 N형 웰영역에는 워드선의 선택레벨에 대응된 승압전압VPP가 공급된다. 이 깊은 깊이의 N형 웰영역DWELL에는 상기 서브워드선 구동회로SWD를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역NWELL이 형성되고, 상기 깊은 깊이의 N형 웰영역DWELL과 마찬가지로 승압전압VPP가 인가된다.

상기 깊은 깊이의 N형 웰영역DWELL에는 메모리셀을 구성하는 N채널형 어드레스 선택MOSFET 및 서브워드 구동회로SWD의 N채널형 MOSFET를 형성하기 위한 P형 웰영역PWELL이 형성된다. 이들 P형 웰영역PWELL에는 부(負)의 전압으로 된 기판백바이어스전압VBB가 공급된다.

도 4에 도시된 8분할된 어레이중 1개의 어레이에서 보면, 상기 깊은 깊이의 N형 웰영역DWELL은 워드선방향에 대응해서 나열된 8개의 서브어레이를 1개의 단위로 전체 16개가 비트선방향으로 나열해서 형성된다. 그리고, 어레이상을 연장하는 메인워드선의 양끝에 배치된 서브워드드라이버에 대응된 교차영역이 상기 A열로 되고, 상기와 마찬가지로 B열과 같이 교대로 배치된다. 그 때문에, 끝부를 제외하고는 상기 A열과 그의 양측에 배치되는 2개의 센스앰프의 P채널형 MOSFET를 형성하기 위한 N형 웰영역NWELL(VDDCLP)가 공통화해서 마련된다.

도 7에는 본 발명에 관한 다이나믹형 RAM의 센스앰프부와 그 주변회로의 1실시예의 주요부 회로도가 도시되어 있다. 동일도면에 있어서는 2개의 서브어레이 사이에 끼여 배치된 센스앰프와 그것에 관련된 회로가 예시적으로 도시되어 있다. 또, 각 소자가 형성되는 웰영역이 점선으로 도시되고, 그것에 인가되는 바이어스전압도 함께 도시되어 있다.

다이나믹형 메모리셀은 상기 1개의 서브어레이에 마련된 서브워드선SWL과 상보비트선BL,/BL중의 한쪽의 BL 사이에 마련된 1개가 대표로서 예시적으로 도시되어 있다. 다이나믹형 메모리셀은 어드레스선택MOSFET Qm과 기억캐패시터Cs로 구성된다. 어드레스선택MOSFET Qm의 게이트는 서브워드선SWL에 접속되고, 이 MOSFET Qm의 드레인이 비트선BL에 접속되고, 소스에 기억캐패시터 Cs가 접속된다. 기억캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전압이 인가된다. 상기 서브워드선SWL의 선택레벨은 상기 비트선의 하이레벨에 대해서 상기 어드레스선택MOSFET Qm의 임계값전압 분만큼 높아진 고전압VPP로 된다.

후술하는 센스앰프를 내부강압전압VDL에서 동작시키도록 한 경우, 센스앰프에 의해 증폭되어 비트선에 인가되는 하이레벨은 상기 내부전압VDL에 대응한 레벨로 된다. 따라서, 상기 워드선의 선택레벨에 대응한 고전압VPP는 VDL+Vth로 된다. 센스앰프의 좌측에 마련된 서브어레이의 1쌍의 상보비트선BL과 /BL는 동일도면에 도시한 바와 같이 평행하게 배치되고, 비트선의 용량균형 등을 취하기 위해 필요에 따라서 적절히 교차된다. 이러한 상보비트선BL과 /BL는 공유스위치MOSFET Q1과 Q2에 의해 센스앰프의 단위회로의 입출력노드와 접속된다.

센스앰프의 단위회로는 게이트와 드레인이 교차 접속되어 래치형태로 된 N채널형 증폭MOSFET Q5, Q6 및 P채널형 증폭MOSFET Q7, Q8로 구성된다. N채널 MOSFET Q5와 Q6의 소스는 공통소스선CSN에 접속된다. P채널형 MOSFET Q7과 Q8의 소스는 공통소스선CSP에 접속된다. 상기 공통소스선CSN과 CSP에는 각각 파워스위치MOSFET가 마련된다. 특히 제한되지 않지만, N채널형 증폭MOSFET Q5와 Q6의 소스가 접속된 공통소스선CSN에는 상기 A와 B측의 교차영역에 마련된 N채널형 파워스위치MOSFET Q12와 Q13에 의해 접지전위에 대응한 동작전압이 인가된다.

특히 제한되지 않지만, 상기 P채널형 증폭MOSFET Q7과 Q8의 소스가 접속된 공통소스선CSP에는 상기 A측의 교차영역에 마련된 오버드라이브용의 P채널형 파워MOSFET Q15와 상기 내부전압VDL을 공급하는 N채널형 파워MOSFET Q16이 마련된다. 상기 오버드라이브용 전압은 승압전압VPP가 게이트에 공급된 N채널형 MOSFET Q14에 의해 형성된 클램프전압VDDCLP가 사용된다. 이 MOSFET Q14의 드레인에는 외부단자에서 공급된 전원전압VDD가 공급되고, 상기 MOSFET Q14를 소스폴로워 출력회로로서 동작시키고, 상기 승압전압VPP를 기준으로 해서 MOSFET Q14의 임계값전압분만큼 저하한 클램프전압VDDCLP를 형성한다.

특히 제한되지 않지만, 상기 승압전압VPP는 차지펌프회로의 동작을 기준전압을 이용하여 제어하는 것에 의해 3. 8V와 같은 안정화된 고전압으로 된다. 그리고, 상기 MOSFET Q14의 임계값전압은 메모리셀의 어드레스선택MOSFET Qm에 비해 낮은 저임계값 전압으로 형성되어 있고, 상기 클램프전압VDDCLP를 약2. 9V와 같은 안정화된 정전압으로 한다. MOSFET Q26은 누설전류경로를 형성하는 MOSFET이고, 약1㎂정도의 미소한 전류밖에 흐르지 않는다. 이것에 의해, 장기간에 걸쳐서 대기상태(비동작상태)로 되었을 때나 전원전압VDD의 범프(bumping)에 의해 상기 VDDCLP가 과도하게 상승하는 것(과상승)을 방지하고, 이러한 과상승시의 전압VDDCLP가 인가되는 증폭MOSFET Q7, Q8의 백바이어스효과에 의한 동작지연을 방지한다.

이 실시예에서는 상기와 같은 클램프전압VDDCLP에 의해 센스앰프의 오버드라이브전압을 형성하는 것인 점에 주목하고, 그 전압을 공급하는 P채널형 파워MOSFET Q15와 센스앰프의 P채널형 증폭MOSFET Q7, Q8을 동일도면에서 점선으로 도시한 바와 같은 동일한 N형 웰영역NWELL에 형성함과 동시에, 그 바이어스전압으로서 상기 클램프전압VDDCLP를 공급하는 것이다. 그리고, 센스앰프의 P채널형 증폭MOSFET Q7과 Q8의 공통소스선CSP에 본래의 동작전압VDL을 인가하는 파워MOSFET Q16은 N채널형으로서 상기 오버드라이브용 MOSFET Q14와 전기적으로 분리해서 형성한다.

상기 N채널형 파워MOSFET Q15의 게이트에 공급되는 센스앰프 활성화신호SAP2는 상기 P채널형 MOSFET Q15의 게이트에 공급되는 오버드라이브용 활성화신호 /SAP1와는 역상의 신호로되고, 특히 제한되지 않지만 그의 하이레벨이 전원전압VDD에 대응된 신호로 된다. 즉, 상기와 같이 VDDCLP는 약 +2. 9V정도이고, 전원전압VDD의 허용최소전압VDDmin은 약 3. 0V이므로, 상기 P채널형 MOSFET Q15를 오프상태로 할 수 있음과 동시에 상기 N채널형 MOSFET Q16으로서 저임계값 전압의 것을 사용하는 것에 의해 소스측에서 내부전압VDL에 대응한 전압을 출력시킬 수가 있다.

상기 센스앰프의 단위회로의 입출력노드에는 상보비트선을 단락시키는 등화MOSFET Q11과 상보비트선에 하프(half)프리차지전압을 공급하는 스위치MOSFET Q9, Q10으로 이루어지는 프리차지회로가 마련된다. 이들 MOSFET Q9∼Q11의 게이트에는 공통으로 프리차지신호BLEQ가 공급된다. 이 프리차지신호BLEQ를 형성하는 드라이버회로는 상기 B측의 교차영역에 N채널형 MOSFET Q18을 마련해서 그의 하강을 고속으로 한다. 즉, 메모리액세스의 개시에 의해 워드선을 선택하기 위한 타이밍을 빠르게 하기 위해서, 각 교차영역에 마련된 N채널형 MOSFET Q18을 온상태로 하고 상기 프리차지회로를 구성하는 MOSFET Q9∼Q11을 고속으로 오프상태로 전환하도록 하는 것이다.

이것에 대해서, 프리차지동작을 개시시키는 신호를 형성하는 P채널형 MOSFET Q17은 상기와 같이 교차영역에 마련되는 것이 아니라, Y디코더 및 Y선택선 드라이버부(YS DRIVER)에 마련하도록 한다. 즉, 메모리액세스의 종료에 의해 프리차지동작이 개시되기는 하지만 그 동작에는 시간적인 여유가 있으므로, 신호BLEQ의 상승을 고속으로 하는 것이 필요하지 않기 때문이다. 그 결과, A측 교차영역에 마련되는 P채널형 MOSFET는 상기 오버드라이브용 파워MOSFET Q15만으로 되고, B측의 교차영역에 마련되는 P채널형 MOSFET는 다음에 설명하는 입출력선의 스위치회로IOSW를 구성하는 MOSFET Q24, Q25 및 공통 입력선MIO를 내부전압VDL로 프리차지시키는 프리차지회로를 구성하는 MOSFET로 할 수가 있다. 그리고, 이들 N형 웰영역에는 상기 VDDCLP 및 VDL과 같은 바이어스전압이 인가되므로, 1종류의 N형 웰영역으로 되고 기생사이리스터소자(parasitic thyristor element)가 형성되지 않는다.

센스앰프의 단위회로는 공용스위치MOSFET Q3과 Q4를 거쳐서 우측의 서브어레이의 동일한 상보비트선BL, /BL에 접속된다. 스위치MOSFET Q12와 Q13은 컬럼스위치회로를 구성하는 것으로서, 선택신호YS를 받고 상기 센스앰프의 단위회로의 입출력노드를 서브공통 입출력선LIO에 접속시킨다. 예를 들면, 좌측의 서브어레이의 서브워드선SWL이 선택되었을 때에는 센스앰프의 우측 공유스위치MOSFET Q3과 Q4가 오프상태로 된다. 이것에 의해, 센스앰프의 입출력노드는 상기 좌측의 상보비트선BL, /BL에 접속되고, 선택된 서브워드선SWL에 접속된 메모리셀의 미소신호를 증폭하고, 상기 컬럼스위치회로를 통해 서브공통 입출력선LIO로 전달한다. 상기 서브공통 입출력선은 B측의 교차영역에 마련된 N채널형 MOSFET Q19와 Q20 및 상기 P채널형 MOSFET Q24와 Q25로 이루어지는 스위치회로IOSW를 거쳐서 메인앰프의 입력단자에 접속되는 입출력선MIO에 접속된다.

서브워드선 구동회로SWD는 그 중의 1개가 대표로서 예시적으로 도시되어 있는 바와 같이, 상기 깊은 깊이의 N형 웰영역DWELL(VPP)에 형성된 P채널형 MOSFET Q21과 이러한 DWELL내에 형성되는 P형 웰영역PWELL(VBB)에 형성된 N채널형 MOSFET Q22 및 Q23을 이용해서 구성된다. 인버터회로N1은 특히 제한되지 않지만, 상기 도 3에 도시한 바와 같은 서브워드선택선 구동회로FXD를 구성하는 것이고, 상기와 같이 교차영역에 마련되는 것이다. 서브어레이의 어드레스선택MOSFET Qm도 상기 DWELL내에 형성되는 P형 웰영역PWELL(VBB)에 형성되는 것이다.

도 8에는 본 발명에 관한 다이나믹형 RAM의 다른 1실시예의 개략적인 레이아웃도가 도시되어 있다. 이 실시예에 있어서 메모리어레이는 전체로서 4개로 분할된다. 반도체칩의 긴쪽방향을 따른 상하에 2개, 좌우에 2개씩의 메모리어레이가 분할되어 마련되고, 상기와 마찬가지로 상기 칩의 긴쪽방향을 따른 중앙부분에 어드레스 입력회로, 데이타 입출력회로 및 본딩패드열로 이루어지는 입출력 인터페이스회로(PERIPHRAL)등이 마련된다. 상기 메모리어레이의 상기 중앙측에는 메인앰프MA가 배치된다.

상술한 바와 같이 반도체칩의 긴쪽방향을 따른 상하에 2개, 좌우에 2개씩으로 분할되어 합계 4개로 이루어지는 각 메모리어레이에 있어서, 긴쪽방향에 대해 좌우방향의 중간부에 X계 프리디코더회로ROWPDC 및 구제회로ROWRED, Y계 프리디코더회로COLPDC 및 구제회로COLRED가 집합적으로 배치된다. 즉, 상기 4개의 메모리어레이에 각각 대응해서 상기 X계 프리디코더회로ROWPDC 및 구제회로ROWRED, Y계 프리디코더회로COLPDC 및 구제회로COLRED가 상기 좌우 2개씩 마련된 메모리어레이에 대응해서 2조씩 분할해서 마련된다.

상기 메모리어레이의 상기 중간부분을 따라 상기와 마찬가지로 메인워드드라이버영역MWD가 형성되고, 각각의 메모리어레이에 대응해서 하측, 상측으로 연장하도록 마련된 메인워드선을 각각이 구동하게 된다. 이 구성에서는 상기와 마찬가지인 서브어레이를 사용한 경우에는 16개의 서브어레이를 관통하도록 메인워드선이 연장된다. 그리고, 상기 메모리어레이에 있어서 상기 칩중앙부분과는 반대측의 칩주변측에 Y디코더YDC가 마련된다. 즉, 이 실시예에 있어서도 상기 중앙측에 배치된 메인앰프MA와 주변측에 배치된 Y디코더YDC에 의해 상기 4분할되어 이루어지는 각 메모리어레이가 각각 사이에 위치하도록 배치되는 것이다.

도 9에는 본 발명에 관한 다이나믹형 RAM의 1실시예의 전체블럭도가 도시되어 있다. 제어입력신호는 로우어드레스 스트로브신호/RAS, 컬럼어드레스 스트로브신호/CAS,라이트인에이블신호/WE 및 출력인에이블신호/OE로 된다. 여기에서, /는 로우레벨이 액티브레벨을 나타내는 논리기호의 오버바(over bar)에 대응하고 있다. X어드레스신호와 Y어드레스신호는 공통의 어드레스단자Add에서 로우어드레스 스트로브신호/RAS 및 컬럼어드레스 스트로브신호/CAS와 동기해서 시계열적으로 입력된다.

어드레스버퍼를 통해서 입력된 X어드레스신호와 Y어드레스신호는 래치회로에 각각 페치(receve)된다. 래치회로에 페치된 X어드레스신호는 상기와 같은 프리디코더에 의해 공급되고, 그의 출력신호가 X디코더로 공급되어 워드선WL의 선택신호가 형성된다. 워드선의 선택동작에 의해 메모리어레이의 상보비트선에는 상기와 같은 리드신호가 나타나고, 센스앰프에 의해 증폭동작이 실행된다. 래치회로에 페치된 Y어드레스신호는 상기와 같은 프리디코더로 공급되고, 그의 출력신호가 Y디코더로 공급되어 비트선DL의 선택신호가 형성된다. X구제회로 및 Y구제회로는 불량어드레스의 기억동작 및 기억된 불량어드레스와 상기 페치된 어드레스신호를 비교하고, 일치하면 예비 워드선 또는 비트선의 선택을 X디코더 및 Y디코더에 지시함과 동시에 정규워드선 또는 정규비트선의 선택동작을 금지시킨다.

센스앰프에 의해 증폭된 기억정보는 도시하지 않은 컬럼스위치회로에 의해서 선택되고, 공통입출력선에 접속되어 메인앰프로 전달된다. 이 메인앰프는 특히 제한되지 않지만, 라이트회로도 겸한 앰프로 된다. 즉, 리드동작시에는 Y스위치회로를 통해서 리드된 리드신호를 증폭하여 출력버퍼를 통해 외부단자I/O에서 출력시킨다. 라이트동작시에는 외부단자I/O에서 입력된 라이트신호가 입력버퍼를 거쳐서 페치되고, 메인앰프를 거쳐서 공통입출력선 및 선택비트선으로 전달되고, 선택비트선에서는 상기 센스앰프의 증폭동작에 의해 라이트신호가 전달되어 메모리셀의 캐패시터에 그것에 대응한 전하가 유지된다.

클럭발생회로(메인컨트롤회로)는 상기 신호/RAS와 /CAS에 대응해서 입력된 어드레스신호의 페치제어타이밍신호나 센스앰프의 동작타이밍신호 등과 같이 메모리셀의 선택동작에 필요한 각종 타이밍신호를 발생시킨다. 내부전원 발생회로는 전원단자에서 공급된 Vcc와 Vss와 같은 동작전압을 받고, 상기 플레이트전압, Vcc/2와 같은 프리차지전압, 내부승압전압VCH, 내부강압전압VDL, 기판백바이어스전압VBB와 같은 각종 내부전압을 발생시킨다. 리프레시카운터는 리프레시모드로 되었을 때에 리프레시용 어드레스신호를 생성해서 X계의 선택동작에 사용한다.

도 10은 본 발명에 관한 다이나믹형 RAM의 동작을 설명하기 위한 개략적인 레이아웃도이다. 어드레스패드Add. PAD, 어드레스버퍼, 데이타패드DQ PAD, 출력버퍼 및 메인앰프MA가 칩중앙부를 통과하는 제1 영역에 배치되고, 칩의 주변부에 마련된 제2 영역에 Y디코더가 배치된다. 메모리어레이는 제1 영역과 제2 영역 사이에 위치한 어레이영역에 배치된다. Y용장회로와 Y프리디코더는 어드레스버퍼에서 Y디코더에 이르는 신호경로중에 배치된다. 도 10에 있어서 제1 영역은 칩의 짧은변의 중앙을 횡단하는 선을 따라 마련되고, 제2 영역은 칩의 양쪽 긴변을 따라 마련된다. Y용장회로와 Y프리디코더는 칩의 긴변을 횡단하는 선을 따라 연장하는 제3 영역에 배치된다. 제3 영역에는 메인워드선 구동회로MWD도 배치된다.

어드레스패드Add.PAD에 입력된 Y어드레스는 어드레스버퍼를 거쳐 상기 제3 영역에 마련된 Y용장회로로 공급된다. 이 Y용장회로에서는 상기 Y어드레스가 불량어드레스인지 아닌지의 판정이 실행되고, 그 판정결과를 대기해서 Y프리디코더 및 Y디코더YDC가 동작한다. Y디코더YDC에 의해 형성된 Y선택신호에 의해서 상보비트선이 선택되고, 리드된 신호가 메인앰프에 의해 증폭뒨 후 출력버퍼를 거쳐 출력패드DQ PAD에서 출력된다.

용장회로내의 불량어드레스 판정회로는 퓨즈소자를 포함하는 경우가 많고, 이들 퓨즈소자는 회로동작을 테스트한 후의 최종공정에서 필요에 따라 판단되므로, 반도체기판의 최상층부에 형성된다. 따라서, 용장회로의 상층부에 다른 회로의 배선층을 형성하는 것은 곤란하다. 그 때문에, 배선층이 밀집하는 영역에 용장회로를 배치하는 것은 바람직하지 않다. 본 실시예에서는 비교적 배선층이 밀집하는 제2 영역을 피해서 제3 영역에 용장회로를 형성하고 있으므로, 제2 영역을 유효하게 활용할 수가 있다. 또, 용장회로에서 Y디코더YDC에 이르는 신호경로중에 신호지연을 일으키는 2교점 신호선(folded signal line)이 없으므로, 용장회로가 판정결과를 출력한 후 Y디코더YDC의 동작까지의 지연을 매우 단축할 수가 있다. 따라서, 고속동작이 가능하게 된다.

상기 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,

[1] 외부리이드단자와 접속될 반도체칩을 2분할하도록 중앙부분에 나열해서 전극을 마련하고, 상기 전극중 어드레스신호가 공급되는 것에 인접해서 어드레스버퍼를 마련하고, 상기 여러개로 이루어지는 전극이 형성되는 칩중앙부분을 사이에 두고 적어도 2개로 분할해서 여러개의 워드선과 여러개의 비트선의 교점에 여러개의 메모리셀을 매트릭스 배치하여 메모리어레이를 구성하고, 반도체칩의 전극이 형성되어 이루어지는 중앙부분과 반대측으로 된 반도체칩의 주변측에 상기 워드선 또는 비트선을 선택하는 어드레스디코더를 마련하고, 상기 중앙부분에서 상기 어드레스디코더가 마련된 부분에 이르는 중간부분에 상기 어드레스신호의 해독을 실행하는 프리디코더를 배치하는 것에 의해서, 배선의 혼잡을 회피하면서 신호전달경로를 단축할 수 있어 고속화를 도모할 수 있다는 효과가 얻어진다.

[2] 상기 메모리어레이에는 결함구제용의 예비 워드선 및 예비 비트선을 마련하고 상기 프리디코더가 배치되는 부분에 근접해서 불량어드레스의 검출과 예비 워드선 또는 비트선을 선택하는 구제회로를 배치시키는 것에 의해서, 결함구제를 실행하는 경우에 있어서도 배선의 혼잡을 회피하면서 신호전달경로를 단축할 수 있어 고속화를 도모할 수 있다는 효과가 얻어진다.

[3] 상기 반도체칩의 주변측에 비트선의 선택신호를 형성하는 어드레스디코더를 마련하고 상기 반도체칩의 중앙부분에는 상기 메모리셀에서 리드한 신호를 증폭하는 메인앰프 및 상기 메모리셀에 공급되는 라이트신호를 형성하는 라이트앰프를 마련하며 상기 프리디코더가 배치되는 중간부분을 따라 메모리어레이에 인접해서 워드선의 선택신호를 형성하는 어드레스디코더를 마련하는 것에 의해서, 배선의 혼잡을 회피하면서 Y선택동작부터 데이타의 입출력이 실행되는데 필요한 시간을 단축할 수 있다는 효과가 얻어진다.

[4] 상기 메모리어레이는 상기 중앙부분에서 2개로 분할되고 그것과 직각방향으로 4개로 분할되며 서로 인접하는 2개씩의 메모리어레이의 중간부분에 상기 프리디코더를 배치시키는 것에 의해서, 대기억용량화를 도모하면서 배선의 혼잡을 회피해서 신호전달경로를 단축할 수 있다는 효과가 얻어진다.

[5] 상기 비트선은 2교점방식(folded bit line type)으로 된 1쌍의 상보비트선으로 이루어지고 이러한 상보비트선의 한쪽과 상기 워드선의 교점에 다이나믹형 메모리셀이 배치되어 메모리어레이를 구성하고 상기 상보비트선과 워드선은 여러개로 분할되어 구성된 여러개의 서브어레이에 각각 할당해서 배치되고, 상기 서브어레이로서는 상기 여러개로 이루어지는 서브워드선 배열의 양끝측에 서브워드선 구동회로를 할당 분할해서 배치하고 상기 여러개로 이루어지는 상보비트선 배열의 양끝측에 센스앰프를 할당 분할해서 배치하고, 상기 1개의 서브어레이는 상기 여러개의 서브워드선 구동회로열과 상기 여러개의 센스앰프열에 의해 둘러싸이도록 형성하고, 상기 상보비트선에 대응되고 그것과 직각방향으로 메인워드선을 마련함과 동시에 상기 1개의 메인워드선에 대해 여러개의 서브워드선을 할당하고, 상기 1개의 메인워드선과 여러개의 서브워드선중의 1개를 선택하는 선택신호가 전달되는 서브워드선택선에 의해 1개의 서브워드선을 구성하는 것에 의해서, 대기억용량화를 실현할 수 있다는 효과가 얻어진다.

[6] 상기 센스앰프는 공유센스방식으로 되고 그것을 중심으로 해서 인접하는 서브어레이의 비트선에 대응하여 마련하고 상기 서브워드선 구동회로는 그것을 중심으로 해서 인접하는 서브어레이의 서브워드선을 선택하는 것에 의해서, 서브워드선 및 비트선의 피치에 맞게 상기 센스앰프 서브워드선 구동회로를 효율좋게 레이아웃 배치시킬 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 서브어레이의 구성 또는 반도체칩에 탑재되는 여러개의 메모리어레이의 배치는 그의 기억용량 등에 따라서 각종 실시예를 취할 수 있다. 또, 서브워드 드라이버의 구성은 각종 실시예를 취할 수가 있다. 입출력 인터페이스의 부분은 클럭신호에 따라서 리드/라이트동작이 실행되는 동기 다이나믹형 RAM으로 해도 좋다. 1개의 메인워드선에 할당되는 서브워드선의 수는 상기와 같이 4개 이외에 8개 등 각종 실시예를 취할 수 있다. 메모리셀은 다이나믹형 메모리셀 이외에 스태틱형 메모리셀 또는 불휘발성 메모리셀이어도 좋다. 본 발명은 반도체 기억장치로서 널리 이용할 수가 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 외부리이드단자와 접속될 반도체칩을 2분할하도록 중앙부분에 나열해서 전극을 마련하고, 상기 전극중 어드레스신호가 공급되는 것에 인접하여 어드레스버퍼를 마련하고, 상기 여러개로 이루어지는 전극이 형성되는 칩 중앙부분을 사이에 두고 적어도 2개로 분할하고 여러개의 워드선과 여러개의 비트선의 교점에 여러개의 메모리셀을 매트릭스 배치하여 메모리어레이를 구성하고, 반도체칩의 전극이 형성되어 이루어지는 중앙부분과 반대측으로 된 반도체칩의 주변측에 상기 워드선 또는 비트선을 선택하는 어드레스디코더를 마련하고, 상기 중앙부분에서 상기 어드레스디코더가 마련된 부분에 이르는 중간부분에 상기 어드레스신호의 해독을 실행하는 프리디코더를 배치하는 것에 의해서, 배선의 혼잡을 회피하면서 신호전달경로를 단축할 수 있어 고속화를 도모할 수가 있다.

Claims (13)

1. 반도체칩을 2분할하도록 중앙부분에 나열해서 마련된 여러개의 전극,

   어드레스신호가 공급되는 상기 전극에 근접해서 마련되어 이루어지는 어드레스버퍼,

   상기 여러개로 이루어지는 전극이 형성되는 상기 칩 중앙부분을 사이에 두고 적어도 2개로 분할되어 이루어지고 여러개의 워드선과 여러개의 비트선의 교점에 여러개의 메모리셀이 매트릭스 배치되어 이루어지는 메모리어레이,

   상기 전극이 형성되어 이루어지는 중앙부분과 반대측으로 된 반도체칩의 주변부에 마련되어 이루어지고 상기 워드선 또는 비트선을 선택하는 어드레스디코더 및

   상기 중앙부분에서 상기 어드레스디코더가 마련된 칩 주변부분에 이르는 중간부분에 상기 어드레스신호의 해독을 실행하는 프리디코더를 배치해서 이루어지는 반도체 기억장치.
2. 제1항에 있어서,

   상기 메모리어레이에는 결함구제용의 예비 워드선 및 예비 비트선을 포함하고,

   상기 프리디코더가 배치되는 부분에 근접해서 불량어드레스의 검출과 예비 워드선 또는 예비 비트선을 선택하는 구제회로가 배치되는 것인 반도체 기억장치.
3. 제2항에 있어서,

   상기 어드레스디코더는 비트선의 선택신호를 형성하는 Y어드레스디코더이고,

   상기 반도체칩의 중앙부분에는 상기 메모리셀에서 리드한 신호를 증폭하는 메인앰프 및 상기 메모리셀에 공급되는 라이트신호를 형성하는 라이트앰프가 마련되고,

   상기 프리디코더가 배치되는 중간부분을 따라 메모리어레이에 인접해서 워드선의 선택신호를 형성하는 X어드레스디코더가 마련되는 것인 반도체 기억장치.
4. 제3항에 있어서,

   상기 메모리어레이는 상기 중앙부분에서 2개의 군으로 분할되고, 또 각 군은 2개의 메모리에레이로 분할되고, 각 군의 서로 인접하는 2개의 메모리어레이의 중간부분에는 상기 프리디코더가 배치되는 것인 반도체 기억장치.
5. 제4항에 있어서,

   상기 비트선은 2교점방식으로 된 1쌍의 상보비트선으로 이루어지고, 이 상보비트선의 한쪽과 상기 워드선의 교점에 다이나믹형 메모리셀이 배치되어 메모리어레이가 구성되는 것이고,

   상기 상보비트선과 워드선은 여러개로 분할되어 구성된 여러개의 서브어레이에 각각 할당되어 배치되고,

   상기 서브어레이는

   상기 여러개로 이루어지는 서브워드선 배열의 양끝측에 서브워드선 구동회로가 할당 분할되어 배치되고,

   상기 여러개로 이루어지는 상보비트선 배열의 양끝측에 센스앰프가 할당 분할되어 배치되고,

   상기 1개의 서브어레이는 상기 여러개의 서브워드선 구동회로열과 상기 여러개의 센스앰프열에 의해 둘러싸이도록 형성되는 것이고,

   상기 상보비트선에 대응되고 그것과 직각방향으로 메인워드선이 마련됨과 동시에 상기 1개의 메인워드선에 대해 여러개의 서브워드선이 할당되고, 상기 1개의 메인워드선과 여러개의 서브워드선중의 1개를 선택하는 선택신호가 전달되는 서브워드선택선에 의해서 1개의 서브워드선이 선택되는 것인 반도체 기억장치.
6. 제5항에 있어서,

   상기 센스앰프는 공유센스방식으로 되고 그것을 중심으로 해서 인접하는 서브어레이의 비트선에 대응해서 마련되는 것이고,

   상기 서브워드선 구동회로는 그것을 중심으로 해서 인접하는 서브어레이의 서브워드선을 선택하는 것인 반도체 기억장치.
7. 4각형의 영역내에 형성된 반도체 기억장치로서,

   상기 반도체 기억장치의 제1 변을 횡단하는 선을 따라 연장하는 제1 영역, 상기 제1 변의 인접변인 제2 변에 인접해서 연장하는 제2 영역 및 상기 제2 변을 횡단하는 선을 따라 연장하는 제3 영역을 구비하고,

   상기 제1 영역내에 어드레스패드 및 어드레스버퍼가 마련되고,

   상기 제2 영역내에 어드레스디코더가 마련되고,

   상기 제3 영역내에 불량어드레스 판정회로가 마련되고,

   상기 제1 영역, 제2 영역 및 제3 영역과 접하도록 메모리어레이영역이 마련되는 반도체 기억장치.
8. 제7항에 있어서,

   상기 어드레스버퍼는 Y어드레스신호를 상기 어드레스패드를 거쳐 수신하고,

   상기 불량어드레스 판정회로는 상기 어드레스버퍼에서 수신한 Y어드레스신호가 불량어드레스인지 아닌지를 판정하고,

   상기 불량어드레스 판정회로의 판정결과에 따라서 상기 어드레스디코더가 동작하는 반도체 기억장치.
9. 제8항에 있어서,

   상기 메모리어레이영역내에 여러개의 워드선, 여러개의 비트선, 여러개의 메모리셀 및 여러개의 센스앰프가 마련되고,

   상기 제1 영역내에 메인앰프를 포함하고,

   상기 어드레스디코더에 의해서 비트선 선택신호가 형성되고,

   선택된 비트선에서 얻어진 신호가 상기 메인앰프에 의해 증폭되는 반도체 기억장치.
10. 제9항에 있어서,

    상기 어드레스디코더에 접속된 프리디코더가 상기 제3 영역에 마련되는 반도체 기억장치.
11. 4각형의 영역내에 형성된 반도체 기억장치로서,

    상기 반도체 기억장치의 제1 변을 횡단하는 선을 따라 연장하는 제1 영역, 상기 제1 변의 인접변인 제2 변에 인접해서 연장하는 제2 영역 및 상기 제2 변을 횡단하는 선을 따라 연장하는 제3 영역을 구비하고,

    상기 제1 영역내에 어드레스패드 및 어드레스버퍼가 마련되고,

    상기 제2 영역내에 어드레스디코더가 마련되고,

    상기 제3 영역내에 프리디코더가 마련되고,

    상기 제1 영역, 제2 영역 및 제3 영역과 접하도록 메모리어레이영역이 마련되는 반도체 기억장치.
12. 제11항에 있어서,

    상기 어드레스버퍼는 Y어드레스신호를 상기 어드레스패드를 거쳐서 수신하고,

    상기 프리디코더는 상기 어드레스버퍼에서 수신한 Y어드레스신호를 프리디코드하고,

    상기 프리디코더의 출력신호를 수신해서 상기 어드레스디코더가 동작하는 반도체 기억장치.
13. 제12항에 있어서,

    상기 메모리어레이 영역내에 여러개의 워드선, 여러개의 비트선, 여러개의 메모리셀 및 여러개의 센스앰프가 마련되고,

    상기 제1 영역내에 메인앰프를 포함하고,

    상기 어드레스디코더에 의해서 비트선 선택신호가 형성되고,

    선택된 비트선에서 얻어진 신호가 상기 메인앰프에 의해 증폭되는 반도체 기억장치.