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VERWEIS AUF VERWANDTE PATENTE
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Dieses
Patent ist mit dem gleichzeitig eingereichten
US-Patent Eingangsnummer 08/381,112 mit
dem Titel "METHOD
AND APPARATUS FOR SWITCHING, MULTICASTING, MULTIPLEXING AND DEMULTIPLEXING
AN ATM CELL" von
Mahesh N. Ganmukhi und Brian L. Jordan mit dem Patentanwalts-Geschäftszeichen FORE-10
verwandt.
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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft eine Speichervorrichtung und insbesondere eine
Halbleiter-Speichervorrichtung, die
auf der gleichen integrierten Schaltung einen Mechanismus zum Lesen
und Schreiben einer vollständigen ATM-Zelle
in die Speicheranordnung in einem Lese- oder Schreibzyklus aufweist.
Die Erfindung betrifft auch die Halbleiter-Speichervorrichtung,
die mehrere Ports aufweist, d. h. mehrere Eingabe- und Ausgabewege,
die auf die Eingabe und Ausgabe von ATM-Zellen abgestimmt sind.
Die Erfindung betrifft auch einen ATM-Switch, einen ATM-Zellraten-Multiplexer
und einen ATM-Zellraten-Demultiplexer.
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HINTERGRUND DER ERFINDUNG
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Die
bei ATM verwendete Einheit der Übertragung
ist eine Zelle. Eine ATM-Zelle enthält 53 Byte oder 424 Bit Information.
Diese Zellen werden bei einer der Standardübertragungsraten übertragen,
d. h. die Zellen können
bei OC-1 (51,84 Megabit/Sekunde) oder OC-3 (155,52 Megabit/Sekunde)
oder OC-12 (622,08 Megabit/Sekunde) oder OC-24 (1,244 Gigabit/Sekunde)
oder OC-48 (2.488 Gigabit/Sekunde) usw. übertragen werden. Für ATM-Netzkomponenten
sind besonders hohe Speicherkapazitäten und Speichervorrichtungen
mit hoher Übertragungsgeschwindigkeit
(für die
Eingabe und Ausgabe) ganz besonders erwünscht. Verglichen mit den meisten
anderen Halbleiter-Speichervorrichtungen bietet das DRAM, Dynamic
Random Access Memory, geringere Kosten je Bit Speicherkapazität und mehr
Speicher in der gleichen Flächeneinheit.
Aus diesem Grund stellen DRAMs eine sehr gute Wahl dar, wenn große Datenmengen
gespeichert werden müssen.
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Es
ist mit einigen Nachteilen verbunden, wenn man ein DRAM in herkömmlicher
Weise zum Speichern von ATM-Zellen verwendet. Man kann die im Handel
erhältlichen
DRAMs zum Speichern der ATM-Zellen einsetzen. Diese DRAMs bieten
jedoch eine geringe Anzahl von Dateneingabe- bzw. Datenausgabestiften,
z. B. 1, 4, 8, 16 oder 18 Bit. Wünscht
man, eine Zellenspeichervorrichtung zu konstruieren, die zu einem
Zeitpunkt eine vollständige
ATM-Zelle übertragen
kann, so muss man sehr viele derartige DRAM-Chips verwenden. Verwendet man beispielsweise
ein DRAM mit 8 Datenbit Breite, so muss man mindestens 53 DRAM-Chips
parallel einsetzen.
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Die
Geschwindigkeiten, mit denen DRAMs arbeiten, d. h. die externen
Daten lesen bzw. schreiben, sind relativ gering. Beispielsweise
besitzen einige der im Handel erhältlichen DRAM-Chips Speicherzykluszeiten
von 90, 100, 120, 130 Nanosekunden usw. Beabsichtigt man, ein derartiges
DRAM zum Speichern (Schreiben) oder Lesen einer ATM-Zelle zu verwenden,
und zwar mit 8 Bit je Zeiteinheit, so dauert es mindestens 53 Schreibzyklen,
um die gesamte Zelle zu speichern oder zu lesen.
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Derzeit
sind keine DRAM-Speichervorrichtungen im Handel erhältlich,
die eine gesamte ATM-Zelle in einem Speicherzyklus aus der äußeren Welt
in eine Zeile der Speicheranordnung schreiben oder daraus lesen können.
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EP-A-0,569,173 lehrt
einen Hochgeschwindigkeits-Paketswitch
201, der ein Paket
simultan von 14 seriellen Eingabeverbindungen
203 empfängt und
es gleichzeitig an 14 serielle Ausgabeverbindungen
221 liefert. Die
Pakete bewegt sich in den Eingabeverbindungen
203 und den
Ausgabeverbindungen
221 als serielle Folge von Einzelbits.
Dies wird durch die Bezeichnung "1" der Verbindungen
dargestellt. Da Pakete gleichzeitig verarbeitet werden, gibt es
folglich einen Eingabeabschnitt
202 des Paketswitchs
201,
der jeder Eingabeverbindung
203 zugeordnet ist, und einen
Ausgabeabschnitt
210, der jeder Ausgabeverbindungen
221 zugeordnet
ist. Die Eingabeabschnitte
202 sind über einen Broadcastbus
207 mit
den Ausgabeabschnitten
210 gekoppelt. Der Broadcastbus
207 befördert die
von jedem Eingabeabschnitt
203 empfangenen Pakete zu allen
Ausgabeabschnitten
210. Der Ausgabeabschnitt
210,
der der Ausgabeverbindung
221 zugeordnet ist, akzeptiert nur
Pakete, die ihre Bestimmungen über
die Ausgabeverbindung
221 erreichen. Diese Wechselwirkung
zwischen dem Broadcastbus
217 und dem Ausgabeabschnitt
210 ermöglicht es
somit dem Switch
211, Pakete wie von den Paketbestimmungen
109 gefordert
zu vermitteln.
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EP-A-0,594,347 lehrt,
dass die höchste
Arbeitsgeschwindigkeit in einem statischen Random Access Memory
erzielt wird, indem man sowohl den Lese- als auch den Schreibvorgang
in einem einzigen Speicherzyklus vornimmt. Beim Lesen der abgehenden
Daten aus den Zellen des Random Access Memories werden eingehende
Daten unmittelbar in diesen Zellen gespeichert. Nach dem Lesen der
Daten aus den Speicherzellen wird ein Latchsignal erzeugt, das das
Zwischenspeichern der gelesenen Daten für die Ausgabe auf einen Datenbus
anstößt. Das
gleiche Latchsignal, das zum Zwischenspeichern der gelesenen Daten
verwendet wird, initiiert das Schreiben der neuen Daten in die Speicherzellen.
Der Gebrauch eines einzigen Latchsignals in dieser Weise stellt
sicher, dass die neuen Daten nicht in die Speicherzellen geschrieben
werden, bevor die vorhandenen Daten aus den Zellen gelesen sind.
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Die
Erfindung bietet die Fähigkeit,
eine gesamte ATM-Zelle in einem Speicherzyklus aus einem DRAM zu
lesen bzw. in ein DRAM zu schreiben. Sie stellt daher eine Lösung für das Hochgeschwindigkeits-Zellenspeichern
und die Hochgeschwindigkeits-Eingabe und Ausgabe von ATM-Zellen
aus dem bzw. in das ATM-Netz außerhalb
der integrierten Schaltung bereit.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Gemäß einem
ersten Aspekt der Erfindung wird eine Vorrichtung zum Manipulieren
von ATM-Zellen nach Anspruch 1 bereitgestellt.
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Gemäß einem
zweiten Aspekt der Erfindung wird ein Verfahren zum Manipulieren
einer ATM-Zelle bereitgestellt, gekennzeichnet durch die Schritte:
Liefern
einer ATM-Zelle an eine Speicheranordnung durch das Ausrichten der
ATM-Zelle mit einem Bus, der mit einer Speicheranordnung verbunden
ist;
Liefern von Adressinformation zum Kennzeichnen einer Zeile
in der Speicheranordnung, in die die ATM-Zelle zu schreiben ist;
Schreiben
der ATM-Zelle in die Zeile der Speicheranordnung in einem Speichertaktzyklus;
Lesen
der ATM-Zelle aus der Speicheranordnung in einem Taktzyklus; und
Liefern
von Adressinformation zum Kennzeichnen der Zeile in der Speicheranordnung,
von der die ATM-Zelle zu lesen ist.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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In
den beiliegenden Zeichnungen sind die bevorzugte Ausführungsform
der Erfindung sowie bevorzugte Verfahren zum Umsetzen der Erfindung
erläutert.
Es zeigt:
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1 eine
Blockdiagrammdarstellung einer Vorrichtung zum Manipulieren von
ATM-Zellen der Erfindung;
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2 eine
Blockdiagrammdarstellung der CVUs, des W-Busses, der CDUs und der
Statusmaschine der Erfindung;
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3 eine
Blockdiagrammdarstellung einer Zellenvektorisierungseinheit;
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4 eine
Blockdiagrammdarstellung einer Zellenentvektorisierungseinheit;
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5a eine
Blockdiagrammdarstellung eines Zeilendatenwählers für eine Speicherunteranordnung und
eine I/O-Logik;
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5b eine
Blockdiagrammdarstellung eines Teils des Zeilendatenwählers für die Speicherunteranordnung;
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6 eine
Blockdiagrammdarstellung einer CVU, die mit Speicherunteranordnungen
verbunden ist; und
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7 eine
Blockdiagrammdarstellung von CVUs und CDUs verbunden mit Speicherunteranordnungen,
und zwar über
Zweifachverschränkung
und stückweises
Lesen und Schreiben.
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BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Es
wird nun Bezug auf die Zeichnungen genommen. Gleiche Bezugszeichen
beziehen sich in den Abbildungen auf ähnliche oder identische Teile. 1 der
Zeichnungen zeigt eine Vorrichtung 10 zum Manipulieren
von ATM-Zellen, beispielsweise zum Puffern und Vermitteln. Die Vorrichtung 10 umfasst
eine Speicheranordnung 12, in die eine vollständige ATM-Zelle
in einem Schreibzyklus geschrieben werden kann bzw. aus der eine
vollständige
Zelle in einem Lesezyklus gelesen werden kann. Die Vorrichtung 10 umfasst
auch einen Mechanismus 14 zum Lesen der vollständigen ATM-Zelle
aus der Speicheranordnung 12 bzw. zum Schreiben der vollständigen Zelle
in diese.
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Die
Speicheranordnung 12 besteht bevorzugt aus N Speicher-Unteranordnungen 16,
wobei N eine natürliche
Zahl ist N ≥ 1
gilt. Jede Speicher-Unteranordnung 16 weist Zeilen 18 und
Spalten 20 von Speicherzellen 22 auf, wobei genügend Speicherzellen
22 zum Speichern aller Bits einer ATM-Zelle vorhanden sind. Mindestens
eine Zeile 18 oder Spalte 20 kann genügend Speicherzellen 22 für das Speichern
aller Bits einer ATM-Zelle aufweisen. Bevorzugt ist jede Zeile 18 RW
Bit breit, wobei RW größer oder
gleich der Anzahl der Bits einer ATM-Zelle ist. Bevorzugt ist jede
Spalte 20 CW Bit breit, wobei gilt CW ≥ 1. Bevorzugt gilt 384 Bit ≤ RW ≤ 512 Bit.
Bevorzugt ist die Speicheranordnung 12 ein 4 Megabit DRAM,
das N = 16 Speicher-Unteranordnungen 16 und CW = RW = 512
Bit aufweist. Obwohl eine ATM-Zelle 424 Bit enthält, können die zusätzlichen
88 Bit für
anwendungsspezifische Daten genutzt werden.
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Der
Lese- oder Schreibmechanismus 14 enthält bevorzugt einen Zeilenlese-
oder Schreibmechanismus 24 zum Lesen der ATM-Zelle aus
einer Zeile 18 der Speicheranordnung 12 bzw. zum
Schreiben der ATM-Zelle in diese. Der Lese- oder Schreibmechanismus 14 kann
auch einen Mechanismus 26 enthalten, der der Speicheranordnung 12 ATM-Zellen
liefert. Der Liefermechanismus 26 steht mit dem Zeilenlese-
oder Schreibmechanismus 24 in Verbindung. Der Liefermechanismus 26 enthält bevorzugt
einen W-Bus 32,
auf dem sich ATM-Zellen zur Speicheranordnung 12 bewegen.
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Zusätzlich kann
der Zeilenlese- oder Schreibmechanismus 24 einen Zeilendecodermechanismus 28 enthalten,
der eine Zeile 18 der Speicheranordnung 12 decodiert
und auswählt.
Der Zeilenlese- oder Schreibmechanismus 24 kann einen Mechanismus 30 zum
Wählen
einer Speicher-Unteranordnung 16 in Verbindung mit der
Speicheranordnung 12 und dem Zeilendecodermechanismus 28 enthalten.
Der Auswahlmechanismus 30 enthält bevorzugt einen Speicherunteranordnungs-Zeilendatenauswähler 44,
der aus einer Speicher-Unteranordnung 16 liest oder darauf
schreibt. Der W-Bus 32 ist mit dem Auswahlmechanismus 30 verbunden.
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Der
Speicherunteranordnungs-Zeilendatenauswähler 44 besteht bevorzugt
aus N Durchgangsgate-Schaltanordnungen 61. Jede Durchgangsgate-Schaltanordnung 61 ist
mit einer zugeordneten Speicher-Unteranordnung 16 der N
Speicher-Unteranordnungen 16 verbunden. Jede Durchgangsgate-Schaltanordnung 61 ist über die
I/O-Logik 63 mit dem W-Bus 32 und mit dem Unteranordnungs-Adressdecoder 45 verbunden. Der
Unteranordnungs-Adressdecodermechanismus 45 aktiviert die
Durchgangsgate-Schaltanordnung 61, die mit der Speicher-Unteranordnung 16 verbunden
ist, in die die ATM-Zelle zu schreiben bzw. von der die ATM-Zelle
zu lesen ist. Bevorzugt besteht jede Durchgangsgate-Schaltanordnung 61 aus
RW Durchgangsgateschaltern 62. Jeder Durchgangsgateschalter 62 ist
mit einer zugeordneten Spalte 20 der zugehörigen Speicher-Unteranordnung 16 und
mit dem Unteranordnungs-Adressdecodermechanismus 45 verbunden.
Der Unteranordnungs-Adressdecodermechanismus 45 ersetzt
einen Spaltendecoder in einem herkömmlichen DRAM. Man beachte,
dass in 5a aus Gründen der Vereinfachung nur
eine Richtung der Bitleitung BL dargestellt ist.
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Der
Lese- oder Schreibmechanismus 14 kann einen Mechanismus 34 zum
Liefern von ATM-Zellen von einem ATM-Netz an den W-Bus 32 enthalten.
Der Liefermechanismus 34 ist an den W-Bus 32 angeschlossen.
Der Liefermechanismus 34 enthält bevorzugt einen ersten Mechanismus 40 zum
Ausrichten der ATM-Zelle derart, dass sie für das Schreiben in die Speicheranordnung 12 korrekt
angeordnet ist, wenn sie an den W-Bus 32 geliefert wird. Der
erste Mechanismus 40 ist an den W-Bus 32 angeschlossen.
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Der
erste Mechanismus 40 enthält bevorzugt eine Anzahl Zellenvektorisierungseinheiten 46,
die Bits einer Zelle vom ATM-Netz 36 empfangen und sie
so ausrichten, dass sie parallel an den W-Bus 32 geliefert werden
können.
Die Zellenvektorisierungseinheiten 46 sind an den W-Bus 32 angeschlossen.
Der erste Mechanismus 40 enthält bevorzugt auch eine W-Statusmaschine 48,
die mit den Zellenvektorisierungseinheiten 46 verbunden
ist, damit sie kontrolliert, welche Zellenvektorisierungseinheit 46 ihre
Zelle an den W-Bus 32 liefert, siehe 2.
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Zusätzlich enthält der Lese-
oder Schreibmechanismus einen Mechanismus 38 zum Übertragen
von ATM-Zellen vom W-Bus 32 an ein ATM-Netz 36.
Der Übertragungsmechanismus 38 ist
mit dem W-Bus 32 verbunden. Der Übertragungsmechanismus 38 enthält bevorzugt
einen zweiten Mechanismus 42, der die ATM-Zelle so ausrichtet,
dass sie nach dem Lesen aus der Speicheranordnung 12 korrekt
geordnet ist und vom W-Bus 32 auf das ATM-Netz 36 übertragen
wird. Der zweite Mechanismus 42 ist an den W-Bus 32 angeschlossen.
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Der
zweite Mechanismus 42 enthält bevorzugt eine Anzahl Zellenentvektorisierungseinheiten 50,
die Bits einer Zelle vom W-Bus 32 parallel empfangen und
sie so ausrichten, dass man sie im ATM-Zellenformat an das ATM-Netz 36 liefern
kann. (Zur Klarstellung sei angegeben, dass das ATM-Netz 36 so
definiert ist, dass es sich um ATM-Netz außerhalb des Chips handelt,
falls sich die Vorrichtung 10 auf einem Chip befindet.)
Die Zellenentvektorisierungseinheiten 50 sind mit dem W-Bus 32 und
der Statusmaschine 48 verbunden. Die Statusmaschine 48 kontrolliert,
welche Zellenentvektorisierungseinheiten 50 eine Zelle
vom W-Bus 32 empfangen.
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Jede
Zellenvektorisierungseinheit 46 besteht aus mindestens
einer Schicht 54 einer Anzahl in Reihe geschalteter Register 56,
die die Bits einer ATM-Zelle empfangen, siehe 3.
Jede Zellenvektorisierungseinheit 46 besteht auch aus einer
Zellenvektorisierungs-Statusmaschine 58, die mit den Registern 56 und
der Statusmaschine 48 verbunden ist. Die Zellenvektorisierungs-Statusmaschine 58 kontrolliert,
welche Bits der ATM-Zelle
an welches Register 56 gehen; sie stellt fest, ob alle
Bits einer ATM-Zelle in den Registern 56 gespeichert sind;
und sie treibt die Bits der ATM-Zelle in den Registern 56 auf
den W-Bus 32, falls ihr die Statusmaschine 48 dies
befiehlt.
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Bevorzugt
besteht jede Zellenentvektorisierungseinheit 50 aus mindestens
einer Schicht 55 einer Anzahl in Reihe geschalteter Register 56,
die die Bits einer ATM-Zelle vom W-Bus 32 empfangen, siehe 4. Die
Zellenentvektorisierungseinheit 50 umfasst auch eine Zellenentvektorisierungs-Statusmaschine 60,
die mit den Registern 56 und der Statusmaschine 48 verbunden
ist. Die Zellenentvektorisierungs-Statusmaschine 60 kontrolliert,
welche Bits der ATM-Zelle an welches Register 56 gehen;
sie stellt fest, ob alle Bits einer ATM-Zelle in den Registern 56 gespeichert
sind; und sie treibt die Bits der ATM-Zelle in den Registern 56 zum
ATM-Netz 36.
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Der
W-Bus 32 besteht bevorzugt aus RW Busleitungen 33.
Jede Busleitung 33 ist mit einer zugehörigen I/O-Logik 63 in
jeder Durchgangsgate-Schaltanordnung 61 verbunden. Jedes
Register 56 der einen Schicht 54 der Zellenvektorisierungseinheit 46 und
der Zellenentvektorisierungseinheit 50 ist ein 8-Bit-Register,
das 8 Registerzellen 57 aufweist, siehe 6.
Jede Registerzelle 57 hält
ein Bit. Jede Registerzelle 57 ist mit einer zugehörigen Busleitung 33 des
W-Busses 32 verbunden.
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Bei
Betrieb der Erfindung wird eine ATM-Zelle von einem ATM-Netz 36 von
einer CVU 46a empfangen, siehe 1. Die ATM-Zelle
auf dem Netz 36 wird von einem zugeordneten physikalischen
ATM-Schichtteil (nicht dargestellt) an die CVU 46a gerichtet.
Die CVU-Statusmaschine 58 ist mit dem ATM-Netz 36 verbunden und
arbeitet abhängig
vom Schnittstellentiming des ATM-Netzes 36. Dieses Timing
wird der CVU-Statusmaschine 58 über ein RCLK-Signal bezeichnet,
das die CVU-Statusmaschine 58 empfängt. Das RCLK-Signal wird von der
Schnittstelle zur physikalischen ATM-Schicht erzeugt. Die Komponenten
der Vorrichtung 10, beispielsweise die CVU-Statusmaschine 58 und
die Register 56 in der CVU 46 arbeiten abhängig vom
Timing des ATM-Netzes 36. Bevorzugt arbeiten sie abhängig von
der steigenden Flanke des RCLK-Signals.
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Von
der CVU-Statusmaschine 58 wird ein RSOC-Signal empfangen,
und zwar in Verbindung mit dem ersten Byte der Zelle, das von einem
ersten Register 56a der CVU 46a empfangen wird.
Das RSOC-Signal ist das Signal "Receive
Start Of Cell",
das der CVU-Statusmaschine 58 mitteilt, dass das erste
Byte der Zelle an der CVU 46a angekommen ist. Das RSOC-Signal
ist zu dem Zeitpunkt aktiv, zu dem das erste Byte der Zellendaten
auf einem RDAT-Signal empfangen wird. Das RSOC-Signal ist nicht
aktiv, während
die weiteren Bytes der Zelle von der CVU 46a angenommen
werden. Es wird ignoriert, falls das RWENB-Signal inaktiv ist.
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Das
RDAT-Signal, d. h. das Signal "Receive
Data", das zu den
ATM-Zellendaten gehört,
die vom ATM-Netz 36 ankommen, ist ein Signal, das die Daten
befördert,
die in die CVU 46a geschrieben werden. Das RDAT-Signal
wird an der ansteigenden Flanke des RCLK-Signals abgetastet, falls
das RWENB-Signal aktiv und das RCA-Signal wahr ist. Jedes Register 56 und
die CVU-Statusmaschine 58 der CVU 46 empfangen
das RCLK-Signal für
Timingzwecke. In diesem Zusammenhang sei darauf hingewiesen, dass
ATM-Zellendaten sowohl den Kopfeintrag als auch die Nutzdaten bedeuten;
es kann sich aber auch nur um die Nutzdaten handeln.
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Während die
CVU 46 die ATM-Zelle empfängt wird das RWENB-Signal auch
von der CVU-Statusmaschine 58 empfangen. Das RWENB-Signal
ist das Signal "Receive
Write ENaBle"; es
ist im Low-Zustand aktiv. Das RWENB-Signal dient dazu, anzuzeigen,
bei welchen ansteigenden Flanken des RCLK-Signals die CVU 46a ein
weiteres Byte Daten auf dem RDAT-Signal annehmen soll. Das RWENB-Signal
gibt also an, dass ein Bit einer Zeile von der CVU 46 zu
empfangen ist. Damit das Bit empfangen wird, muss nicht nur das RWENB-Signal
im Low-Zustand aktiv sein, wodurch angezeigt wird, dass Bits in
der CVU 46a zu speichern sind, sondern auch ein RCA-Signal,
das an die externe Vorrichtung gesendet wird, die die ATM-Zelle
und das RSOC-Signal ausgibt, und das RDAT-Signal, das RWENB-Signal und das RCLK-Signal
müssen
eine Anzeige vom RCA-Signal der CVU-Statusmaschine 58 erhalten,
dass die CVU Zellendaten annimmt. Das RCA-Signal ist das Signal "Receive Cell Available". Ist das RCA-Signal
high oder aktiv, so nimmt die CVU 46 ein weiteres Byte
Zellendaten an. Es ist low bzw. inaktiv, falls das Schreiben eines
weiteren Bytes Daten die Daten einer vorherigen Zelle überschreiben
würde,
die noch nicht in die Speicheranordnung 12 geschrieben
sind. Alle diese Signale arbeiten abhängig vom Taktzyklus. Damit
wird jedes Byte Daten eigens geprüft, ob es in die CVU 46 eingegeben
werden soll oder nicht. Somit liefert das RCLK-Signal das Timing
für die
CVU 46, das RSOC-Signal kennzeichnet das erste Byte einer
ATM-Zelle, das ankommt (dies ist nützlich für Ausrichtungs- und Timingzwecke,
da die CVU, wenn ein Teil einer ATM-Zelle verloren geht, anhand
des RSOC-Signals feststellen kann, wann mit einer neuen ATM-Zelle
begonnen werden soll), das RWENB-Signal gibt der CVU 46 an,
dass Bytes einer Zelle für
das Senden bereit sind, und das RCA-Signal gibt an, dass die CVU
46 zum Empfang einer Zelle bereit ist. Das RDAT-Signal stellt die
eigentlichen Daten der ATM-Zelle dar.
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Die
CVU 46a besitzt ein erstes Register 56a, das ein
8-Bit-Register ist, siehe 3. Das erste
Register 56a empfängt
die ersten 8 Bit der Zelle. Das erste Register 56a kommuniziert
mit der CVU-Statusmaschine 58. Die CVU-Statusmaschine 58 steuert
die Arbeit der ersten CVU 46a über die Signale, beispielsweise
das RCA-Signal.
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Hat
das erste Register 56a 8 Bit von der ATM-Zelle empfangen,
so weist die CVU-Statusmaschine 58 an,
dass die 8 Bit im ersten Register 56a ausgegeben und an
ein zweites Register 56b übertragen werden. Gleichzeitig
zeichnet die CVU-Statusmaschine 58 diesen Vorgang durch
das Erhöhen
eines internen Zählers auf,
der angibt, dass die ersten 8 Bit der ATM-Zelle in das zweite Register 56b übertragen
sind.
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Nach
dem Übertragen
der ersten 8 Bit der ATM-Zelle aus dem ersten Register 56a in
das zweite Register 56b werden die folgenden 8 Bit der
ATM-Zelle vom ersten Register 56a empfangen. Nun gibt die CVU-Statusmaschine 58 die
zweiten 8 Bit der ATM-Zelle aus und überträgt sie an das dritte Register 56c. Gleichzeitig
zeichnet die CVU-Statusmaschine 58 diesen
Vorgang durch das Erhöhen
des internen Zählers auf,
der angibt, dass die folgenden 8 Bit der ATM-Zelle in das dritte
Register 56c übertragen
sind. Dieser Vorgang wird solange wiederholt, bis alle Register 56 in
der zweiten Schicht 54b in der ersten CVU 46a gefüllt sind.
Nach dem Füllen
der Register 56 in der zweiten Schicht 54b mit
Bits der ATM-Zelle werden im nächsten Taktzyklus
alle verbleibenden Bits in allen Registern 56 der zweiten
Schicht 54b gleichzeitig in die zugeordneten Register 56 in
der ersten Schicht 54a der Register übertragen. Die verbleibenden
Bits der ATM-Zelle werden wie oben beschrieben in die restlichen
Register 56 der ersten Schicht 54a geschrieben.
Befinden sich die Bits der gesamten ATM-Zelle in den Registern 56 der
ersten Schicht 54a, so kann die CVU 46a mit dem
Empfang einer neuen ATM-Zelle fortfahren, indem sie deren Bits in
den Registern 56 der zweiten Schicht 54b speichert.
Solange die Register 56 der ersten Schicht 54a ihre
Bits ausgegeben haben bevor die Register in der zweiten Schicht 54b gefüllt sind,
kann die CVU 46a wie beschrieben im Wesentlichen kontinuierlich
arbeiten.
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Der
externe Controller 110 liefert Adresseingaben für einen
Adresspuffer 112. Der Adresspuffer 112 ist mit
jeder CVU 46 und jeder CDU 50 verbunden. Hat jede
CVU 46 ihre Register 56 mit den Bits einer ATM-Zelle aus
dem Netz 36 gefüllt,
so empfängt
ein Adressregister 114 und die CVU-Statusmaschine 58 in
der jeweiligen CVU 46 die Adressinformation aus dem Adresspuffer 112.
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Empfängt die
CVU-Statusmaschine 58 die Befehle von der W-Statusmaschine 48,
die Bits der ATM-Zelle aus den Registern 56 freizugeben,
so laufen die Bits nicht nur zu den jeweiligen Busleitungen 33, sondern
das Adressregister gibt seine Bits auf den Adressbus 122,
der mit dem Zeilenadresspuffer 70 und dem Speicherunteranordnungs-Zeilendatenauswähler 44 verbunden
ist. Die auf dem Adressbus 122 laufende Adressinformation
gibt an, wo in der Speicheranordnung 12 die Bits der ATM-Zelle
zu speichern sind. Die Adressinformation weist dazu drei Abschnitte
auf. Sie umfasst eine Zeilenadresse, eine Unteranordnungsadresse
und eine Portnummer. Geht man von einem DRAM mit 4 Mbit und 16 Unteranordnungen
aus, so sieht die Adresse wie folgt aus: eine Zeilenadresse mit
9 Bit, eine Unteranordnungsadresse mit 4 Bit und eine Portnummer
mit 3 Bit.
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Jede
CVU
46 und CDU
50 ist fest mit einer Portnummer
codiert. Diese Codierungen lauten wie folgt:
| 000 | CVU0 |
| 001 | CVU1 |
| 010 | CVU2 |
| 011 | CVU3 |
| 100 | CDU0 |
| 101 | CDU1 |
| 110 | CDU2 |
| 111 | CDU3 |
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Zusammen
mit der Adressinformation liefert der externe Controller 110 ein
Adressimpulssignal 133. Zusätzlich ist ein Chipauswahleingang 132 vorhanden.
Das Chipauswahlsignal steuert zusammen mit dem Adressimpulssignal 133 den
gezielten Betrieb der CVUs oder CDUs. Der externe Controller 110 sendet
die Adressinformation und das Chipauswahlsignal sowie anschließend das
Adressimpulssignal. Alle CVUs oder CDUs vergleichen ihre eigene
Portnummer mit der Nummer in der Adressinformation. Stimmen die
beiden Portnummern überein,
so wird die Adresse durch den Adressimpuls in das lokale Adressregister 114 geschrieben,
falls das Chipauswahlsignal 132 aktiv ist. Stimmen die
Portnummern überein
und ist das Chipauswahlsignal 132 nicht aktiv, so werden
die momentan empfangenen Daten in der ATM-Zelle zurückgewiesen,
und die CVU oder CDU beginnt mit dem Verarbeiten der folgenden ATM-Zelle.
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Eine
CVU 46 setzt das Zelle_fertig-Signal nur dann, wenn die
gesamte ATM-Zelle in der ersten Zeile 54a der Register 56 aufgebaut
ist und die Adresse im Adressregister 114 verfügbar ist.
Das Zelle_fertig-Signal gibt der W-Statusmaschine 48 an,
dass die ATM-Zellendaten und die Adresse verfügbar sind. Eine CDU 50 setzt
ein Bereit_für_die_Zelle-Signal,
wenn die Adresse im Adressregister 114 verfügbar ist.
Das Bereit_für_die_Zelle-Signal
gibt der W-Statusmaschine 48 an, dass die ATM-Zellendaten
vom Adressort benötigt
werden.
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Ist
die erste Schicht 54 der Register 56 mit allen
Bits aus der ATM-Zelle gefüllt,
und hat das Adressregister 114 in der CVU 46 die
Adresse des Orts empfangen, an der die ATM-Zelle in der Speicheranordnung 12 abzulegen
ist, so informiert die CVU-Statusmaschine 58 die W-Statusmaschine 48,
dass die in der ersten CVU 46a gespeicherte ATM-Zelle für die Übertragung
an die Speicheranordnung 12 bereit ist. Die CVU-Status maschine 58 weiß, dass
die CVU 46a mit allen Bits der ATM-Zelle gefüllt ist,
da sie die Bits mitgezählt
hat, die das erste Register 56a durchlaufen haben, und
sie weiß,
wieviele Bits sich in einer ATM-Zelle befinden. Die CVU-Statusmaschine 58 weiß ebenso,
dass die korrekte Adresse empfangen ist.
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Hat
die CVU 46 eine vollständige
ATM-Zelle in den Registern 56 der ersten Schicht 54a abgelegt,
so sendet die CVU-Statusmaschine 58 ein Zelle_fertig-Signal
an den Synchronisierer 120. Der Synchronisierer 120 synchronisiert
das Zelle_fertig-Signal aus dem RCLK-Bereich in den WCLK-Bereich.
Das WCLK-Signal ist ein Timingsignal aus dem externen Controller 110 und
wird von diesem gesteuert. Der Synchronisierer ist erforderlich,
damit die verschiedenen Signale, die zwischen der W-Statusmaschine 48 und
der CVU-Statusmaschine 58 übertragen werden, die mit unterschiedlichen
Taktfrequenzen arbeiten, gegenseitig verstanden werden. Nach dem
Empfang des Zelle_fertig-Signals
von der CVU-Statusmaschine 58 sendet der Synchronisierer 120 ein
synchronisiertes Zelle_fertig-Signal an die W-Statusmaschine 48.
Empfängt
die W-Statusmaschine 48 das synchronisierte Zelle_fertig-Signal
vom Synchronisierer 120, das sie davon informiert, dass
die CVU 46a bereit ist, ihre Zelle auf den W-Bus 32 zu
geben, so stellt die W-Statusmaschine 48 fest,
ob der geeignete Zeitpunkt zum Übertragen
der ATM-Zelle von der CVU 46a auf den W-Bus 32 gekommen
ist. Hält
es die W-Statusmaschine 48 für geeignet, die ATM-Zelle von
der CVU 46a auf den W-Bus 32 zu übertragen,
so sendet die W-Statusmaschine 48 ein Zelle_aus_der_Warteschlange_entfernen-Signal
an den Synchronisierer 120. Der Synchronisierer 120 nimmt
das Zelle_aus_der_Warteschlange_entfernen-Signal von der W-Statusmaschine 48 und
synchronisiert es mit RCLK. Der Synchronisierer 120 sendet
nun ein synchronisiertes Zelle_aus_der_Warteschlange_entfernen-Signal
an die CVU-Statusmaschine 58, das die CVU-Statusmaschine
davon in Kenntnis setzt, dass die Bits aus der ersten Schicht 54 der
Register 56 verwendet sind, und dass die erste Schicht 54 der
Register 56 nun für
den Empfang von Daten aus der nächsten
ATM-Zelle bereit ist.
-
Die
CVU-Statusmaschine 58 empfängt auch ein T-Zähler-Signal,
das im Wesentlichen die Länge
einer Zelle kennzeichnet, die sie gerade empfängt, ein Modussignal aus dem
Modusregister 126, das angibt, wie die CVU 46,
die der CVU-Statusmaschine 58 zugeordnet ist, zu arbeiten
hat, und ein Rücksetzsignal,
das die CVU-Statusmaschine 58 zurücksetzt und initialisiert.
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Trifft
eine weitere ATM-Zelle an der ersten CVU 46a ein, bevor
die erste ATM-Zelle,
die in der ersten Schicht 54 der Register 56 gespeichert
ist, für
die Übertragung
an die Speicheranordnung 12 auf den W-Bus 32 gelegt
ist, so ist wie beschrieben eine zweite Schicht 54b von
Registern vorhanden, die durch die erste Schicht 54a der
Register 56 vom W-Bus 32 getrennt ist. Durch das
Vorhandensein der zweiten Schicht 54b der Register 56 wird
verhindert, dass ATM-Zellen verloren gehen, die an der CVU 46a ankommen,
weil für
eine derartige Zelle kein Speicherplatz vorhanden ist. Diese zweite
Schicht 54b der Register 56 sowie jegliche zusätzliche
Schicht 54, die erforderlich sein kann, damit die CVU 46 nicht überläuft, ist
durch die folgende Beziehung gegeben: Tt ×((n – 1) + refresh) × b)wobei
b die Anzahl der Bits ist, die in jeder RCLK-Taktperiode an der
CVU 46 ankommen, T die Schreib/Lesezyklus-Taktperiode des
DRAM, t die Periode des Schnittstellentakts RCLK, N die Anzahl der
CVUs und CDUs und refresh die benötigte Auffrischzeit bezogen
auf T, üblicherweise
1. Die obige Zahl wird als sekundäre Speicherregisterzahl bezeichnet.
In der obigen Formel wird angenommen, dass die Auffrischzyklen gleichmäßig über die
Auffrischzeit verteilt sind. Wird eine Burst-Auffrischung vorgenommen,
so wird die sekundäre
Speicherregisterzahl zu groß.
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Bei
der Ankunft von Zellen an den verschiedenen CVUs 46 wird
das Füllen
der CVU 46 wie oben beschrieben wiederholt. Während die
CVUs 46 Adressen und Zellen empfangen und diese ausgerichtet
und für die Übertragung
auf den W-Bus 32 vorbereitet werden, damit sie schließlich an
die Speicheranordnung 12 geliefert werden, informieren
die CVUs fortlaufend die W-Statusmaschine 48 über ihren
Status. Die W-Statusmaschine 48 organisiert den Zeitpunkt,
zu dem die Zellen, die für
die Übertragung
auf den W-Bus 32 bereit sind, tatsächlich übertragen werden, indem sie
eine Tri-State-Freigabe kontrolliert, damit keine Rivalität oder Beschädigung der
Zellen auftritt. Die W-Statusmaschine 48 verwaltet die
CVUs und CDUs, die sich um die Zellenübertragung auf dem W-Bus bewerben,
mit einem Verwaltungsschema, beispielsweise einem einfachen zyklischen
Zuteilungsschema. Hält
die W-Statusmaschine 48 den Zeitpunkt zum Übertragen
einer Zelle von einer CVU 46 an die Speicheranordnung 12 für gekommen,
so gibt die W-Statusmaschine 48 die Tri-State-Puffer für Adresse
und Daten frei und erzeugt auch auf RAS und CAS bezogenen Taktsignale.
Die W-Statusmaschine bewirkt, dass die CVU 46 ihre Zelle
derart auf den W-Bus 32 legt, dass vom ATM-Netz 36 an
den CVUs 46 ankommende Zellen immer einen Platz vorfinden,
an dem sie in einer CVU 46 gespeichert werden, denn es kann
sein, dass eine Zelle von einer CVU 46 auf den W-Bus 32 übertragen
wird, wenn eine andere Zelle aus dem ATM-Netz 36 an einer
CVU 46 ankommt.
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Nach
ihrer Übertragung
zum W-Bus 32 bewegt sich die ATM-Zelle auf dem W-Bus 32 zur
I/O-Logik und anschließend
zum Speicherunteranordnungs-Zeilendatenauswähler 44. Der Speicherunteranordnungs-Zeilendatenauswähler 44,
siehe 5a, besteht aus 16 Durchgangsgate-Schaltanordnungen 61,
von denen jede 512 (RW) Durchgangsgateschalter 62 aufweist.
Jeder Durchgangsgateschalter 62 ist mit einer Bitleitung
einer Unteranordnung 16 verbunden. Die Speicheranordnung 12 ist
ein DRAM, beispielsweise ein Toshiba TC524162 DRAM mit einer Größe von 4
Megabit (16 × 512 × 512 Bit).
Bei der Ankunft der ATM-Zelle am Anordnungs-Datenauswähler 44 bewegt
sich jedes Bit im Wesentlichen parallel mit den anderen Bits der
Zelle über
den W-Bus 32, bis jedes Bit zu einem zugeordneten Durchgangsgateschalter 62 läuft. Das
erste Bit der ATM-Zelle geht zum ersten Durchgangsgateschalter 62a,
das zweite Bit der ATM-Zelle geht zum zweiten Durchgangsgateschalter 62a usw.
für alle
Bits der ATM-Zelle.
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Der
Zeilendecodermechanismus
28 besteht aus einem Zeilenadressdecoder
68,
der die Zeilenadresse decodiert und daher eine Zeile
18 in
jeder Unteranordnung
16 wählt, und zwar zum Speichern
der Zelle in einer Speicherzelle
22 in der gewünschten
Zeile
18. Es ist auch ein Zeilenadresspuffer vorhanden,
der die interessierende Zeilenadresse treibt sowie ein Auffrischungszähler
72,
ein Auffrischungscontroller
73, der mit dem Auffrischungszähler
72 und
der W-Statusmaschine
48 verbunden ist, und ein Auffrischungs-Zeitgeber
75, der
mit dem WCLK-Signal getaktet wird und mit der W-Statusmaschine
48 verbunden
ist, damit die Speicherzellen
22 aufgefrischt werden. Die
Arbeitsweise des Zeilenadressdecoders
68, des Zeilenadresspuffers
70, des
Auffrischungszählers
72,
des Auffrischungscontrollers
73 und des Auffrischungs-Zeitgebers
75 sind
bekannt. Eine Beschreibung des Zeilendecoders findet man im
US-Patent 5,305,280 , das
durch Bezugnahme eingeschlossen ist, und im Datenbuch "Dynamic RAMs and
Memory Modules" von
Motorola, Inc., 1994, das durch Bezugnahme eingeschlossen ist. Im
Wesentlichen erfolgt die Auswahl und Decodierung einer Zeile
18 wie
in einem herkömmlichen
DRAM.
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Der
Unteranordnungs-Decoder 45 empfängt die Unteranordnungsadresse
und decodiert die Unteranordnungsadresse. Die Information vom Unteranordnungs-Adressdecoder
wird an den Speicherunteranordnungs-Datenauswähler 44 weitergeleitet.
Die Signale vom Unteranordnungs-Adressdecoder 45 werden
im Wesentlichen an jeden Durchgangsgateschalter 62 angeschlossen,
damit jeder gewünschte
Durchgangsgateschalter 62 ein Freigabesignal erhält und das
Bit von der I/O-Logik durch den Durchgangsgateschalter 62 zu den
Bitleitungen einer zugeordneten Unteranordnung 16 laufen
kann, in der das Bit schließlich
in einer Speicherzelle 22 abgelegt wird. Somit führt die
I/O-Logik ihr jeweiliges Bit zu einem zugehörigen Durchgangsgateschalter 62 für jede Unteranordnung 16.
Die Unteranordnung 16 und insbesondere die Speicherzelle 22 in
der Unteranordnung 16, in der das Bit schließlich abgelegt
wird, wird dadurch bestimmt, welcher Durchgangsgateschalter 62 von
welcher Durchgangsgate-Schaltanordnung 61 ein Freigabesignal
vom Unteranordnungs-Adressdecoder 45 erhält, damit
das Bit durch den Durchgangsgateschalter 62 übertragen
werden kann, indem es an die Bitleitungen einer Speicher-Unteranordnung 16 geliefert
wird. Nach dem Durchgang des Bits durch den Durchgangsgateschalter 62 läuft es zu
einem Leseverstärker 74,
der einer Unteranordnung 16 zugeordnet ist, und schließlich zur
Speicherzelle 22, in der es in bekannter Weise abzulegen
ist. Im Wesentlichen wird der Spaltendecodiervorgang in einem herkömmlichen
DRAM durch den Speicherunteranordnungs-Zeilendatenauswähler 44 ersetzt.
Anstelle einer Spaltenadresse wie in einem herkömmlichen DRAM wird eine Unteranordnungsadresse
bereitgestellt. Dieser Vorgang erfolgt für jedes Bit der ATM-Zelle;
damit wird die vollständige
Zelle in der Speicheranordnung 22 auf einer gegebenen Zeile 18 gespeichert.
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Treffen
die Bits der ATM-Zelle am Speicherunteranordnungs-Zeilendatenauswähler 44 ein,
so geht jedes Bit zu seiner jeweiligen I/O-Logik und zu jeder Durchgangsgate-Schaltanordnung 61 und
insbesondere zu einem zugeordneten Durchgangsgateschalter 62 darin.
Der Unteranordnungs-Adressdecoder 45 hat nur die gewünschte Durchgangsgate-Schaltanordnung 61 der
Durchgangsgate-Schaltanordnungen 61 aktiviert, die an die
zugehörige
Unteranordnung 16 angeschlossen sind, in die die Bits letztlich
geschrieben werden. Sind alle Bits der ATM-Zelle in eine einzige
Unteranordnung 16 zu schreiben, so wird keine der anderen
Durchgangsgate-Schaltanordnungen 61 von dem Unteranordnungs-Adressdecoder 45 aktiviert,
so dass kein Bit in eine falsche Speicherzelle 22 in der
Speicheranordnung 12 geschrieben wird.
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Alle
Spalten des Speicherunteranordnungs-Zeilendatenauswählers 44,
die einer Speicher-Unteranordnung 16 zugewiesen sind, weisen
ein einziges gemeinsames Steuersignal auf, beispielsweise a, b,
c, ... usw., das beim Empfang die Daten freigibt, die dieser Speicher-Unteranordnung 16 zugeordnet
sind und über die
Durchgangsgate-Schaltanordnung 61 auf den I/O-Bus zu legen
sind. Auf diese Weise aktiviert ein einziges Steuersignal den gesamten
Abschnitt des Speicherunteranordnungs-Zeilendatenauswählers 44,
der den Anschluss an die zugewiesene Speicher-Unteranordnung 16 herstellt,
siehe 5a, so dass die ATM-Zelle in
die Speicher-Unteranordnung 16 geschrieben werden kann. 5b zeigt
eine Skizze einer einzelnen Durchgangsgate-Schaltanordnung 61 des
Unteranordnungs-Datenauswählers 44 verbunden
mit einer Speicher-Unteranordnung 16 der Speicheranordnung 12.
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Integrierte
Speicherschaltungen enthalten allgemein ein zweidimensionales Feld
von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Eine
gemeinsame Architektur dient dazu, alle Zellen in einer Zeile mit
einer gemeinsamen Zeilenleitung zu verbinden, die häufig als "Wortleitung" bezeichnet wird,
und alle Zellen in einer Spalte mit einer gemeinsamen Spaltenleitung,
die häufig
als "Bitleitung" oder "Ziffernleitung" bezeichnet wird.
In dieser Architektur liefert die Zeilenleitung ein Signal, das
Zellen für
den Empfang oder die Ausgabe eines Datensignals freigibt, und die
Spaltenleitung liefert die Eingabe- oder Ausgabeleitung, auf der
das Signal übertragen
wird. Eine einzelne Zelle wird über
einen Zeilendecoder adressiert, der eine zu adressierende Zeile auswählt, und
einen Spaltendecoder, der eine zu adressierende Spalte auswählt. Dadurch
wird eine ganz bestimmte Zelle am Ort der entsprechenden Zeile und
Spalte gewählt.
Auf die Zelle wird zugegriffen, indem man ein Freigabesignal auf
die Zeilenleitung in der zur Zelle gehörenden Zeile legt und ein Signal
auf der zur Zelle gehörenden
Spaltenleitung liest oder schreibt.
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Hinsichtlich
des Leseverstärkers 74 sind
integrierte Speicherschaltungen ebenfalls generell binäre Logikschaltungen,
in denen Information in Form von Spannungen gespeichert und übertragen
wird, die komplementäre
Logikwerte darstellen und wahlweise als "wahr und falsch", "logisch
1 und logisch 0" oder "logisch high und
logisch low" bezeichnet
werden. In der Regel kann eine Spannung von 5 Volt den Status logisch
1 darstellen und eine Spannung von 0 Volt den Status logisch 0.
Aufgrund der Einschränkungen
durch Widerstände,
Kapazitäten
usw. liegen die einzelnen Spannungen, die von den einzelnen Zellen
auf die Spaltenleitungen ausgegeben oder von dort in die Zellen
eingegeben werden, normalerweise bei gewissen Zwischenspannungen.
Daher werden den Spaltenleitungen integrierter Speicherschaltungen
Hilfsschaltungen zugefügt, die
die hohen Spannungswerte auf die volle Spannung für logisch
1 ziehen oder an diesen Wert, beispielsweise 5 Volt, und die die
niederen Spannungswerte so nahe wie möglich auf die Spannung für logisch
0 ziehen, beispielsweise 0 Volt. Diese Hilfsschaltungen werden in
der Regel als Leseverstärker
bezeichnet. Siehe hierzu Seite 143 bis 161 von "Circuits, Interconnections, and Packaging
for VLSI" von H.
B. Bakoglu, Addison-Wesley Publishing Company, Inc., 1990; und die
application note 53 in Memory Products Data Book Volume 1 of 2 (Document
No. 60105-1-V1) von NEC Electronics, Inc. 1993, die beide durch
Bezugnahme aufgenommen sind.
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Bei
einem Lesevorgang folgen die Bits einer ATM-Zelle in einer Zeile 18 im
Wesentlichen dem umgekehrten Vorgang für das Schreiben oder Speichern.
Beim Lesevorgang werden die Bits in einer Zeile 18, d.
h. 512 Bit Daten, aus jeder der 16 Unteranordnungen 16 gemultiplext,
und es wird nur eine der 16 Zeilen 18 gewählt und
an den W-Bus 32 gelegt.
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Sind
alle Bits einer Zelle aus der Speicheranordnung 12 gelesen,
so werden sie zurück
an den W-Bus 32 geliefert, auf dem sie zur Zellenentvektorisierungseinheit 50 (CDU)
laufen. Die CDU 50, zu der sie gehen, wird von der W-Statusmaschine 48 vorgeschrieben,
die mit jeder CDU 50 verbunden ist. Empfängt die
CDU 50 die Zelle, so wird die Zelle in 8 Bit unterteilt
und in den Registern 56 in der CDU 50 angeordnet.
Die Register im Register 56 sind zu 8-Bit-Registern gruppiert.
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Empfängt die
CDU 50 eine Adresse vom externen Controller 110,
damit Daten von einem bestimmten Ort gelesen werden, so ist sie
bereit, die ATM-Zelle zu empfangen. Ist eine CDU 50 bereit
für den
Empfang einer Zelle, so sendet die CDU-Statusmaschine 60 ein
Bereit für
eine Zelle-Signal an den Synchronisierer 120. Der Synchronisierer 120 empfängt auch
ein TCLK-Signal, das das Timing der Schnittstelle des ATM-Netzes 36 kennzeichnet,
das die Grundlage für
das Timing der CDU-Statusmaschine 60 darstellt. Der Synchronisierer 120 nimmt
das Bereit_für_eine_Zelle-Signal
und das TCLK-Signal und erzeugt ein synchronisiertes Bereit_für_eine_Zelle-Signal,
das mit WCLK synchronisiert ist und an die W-Statusmaschine 48 gesendet wird.
Der Synchronisierer empfängt
auch ein WCLK-Signal, das von dem WCLK-Signal erzeugt wird, das
das Timing des W-Busses 32 und
der W-Statusmaschine 48 kennzeichnet. Wie oben erklärt synchronisiert
der Synchronisierer 120 Signale zwischen den beiden unterschiedlichen
Taktbereichen, so dass die CDU-Statusmaschine 60 und die
W-Statusmaschine 48 die Signale verstehen können, die
sie aneinander senden.
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Hat
die W-Statusmaschine 48 das synchronisierte Bereit_für_eine_Zelle-Signal
vom Synchronisierer 120 der CDU 60 empfangen,
und erkennt die W-Statusmaschine 48 dies anhand des Verwaltungsschemas, so
veranlasst sie, dass die Adressinformation aus dem Adressregister 114 der
CDU 60 an den Zeilendatenauswähler 44 und den Zeilendecoder 68 geliefert
wird. Wie oben erklärt
bewirken der Zeilendatenauswähler 44 und
der Zeilendecoder 68, dass die Bits der ATM-Zelle, die
an die CDU 60 übertragen
werden soll, aus der Speicher-Unteranordnung 16 gelesen
werden, in der die Zelle gespeichert ist. Das Übertragen der Bits der ATM-Zelle
aus der Speicher-Unteranordnung 16 ist die entgegengesetzte
Prozedur zur Prozedur, die für
eine oben beschriebene Schreib operation erfolgt. Das Adressregister 114 hat
vorab die Adressinformation vom externen Controller 110 empfangen.
Die Adressinformation läuft über den
Adressbus 122 zum Adressregister 114 und zum Speicherunteranordnungs-Zeilendatenauswähler 44 und
zum Zeilendecoder 68 und Zeilenadresspuffer 70.
Das Adressregister 114 und die CDU-Statusmaschine 60 empfangen
beide die Adressinformation.
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Werden
die Bits der ATM-Zelle aus der Speicher-Unteranordnung 16 gelesen,
so werden sie zu den jeweiligen Busleitungen 33 des W-Busses 32 übertragen
und gelangen zur CDU 60. Während sich die Bits der ATM-Zelle
auf dem W-Bus 32 bewegen sendet die W-Statusmaschine 48 ein
Zelle_ist_geschrieben-Signal an den Synchronisierer 120.
Der Synchronisierer 120 erzeugt ein synchronisiertes Zelle_ist_geschrieben-Signal, das
auf das TCLK-Timing der Schnittstelle des ATM-Netzes 36 ausgerichtet
ist. Nach dem Konvertieren auf dieses Timing versteht die CDU-Statusmaschine 60 das
synchronisierte Zelle_ist_geschrieben-Signal, wenn sie ein Signal
empfängt.
Gleichzeitig wird das synchronisierte Zelle_ist_geschrieben-Signal
auch an die jeweiligen Register 56 in der ersten Schicht 54 der
Register 56 und die CDU 60 geliefert. Das Zelle_ist_geschrieben-Signal
dient zum Aktivieren dieser Register 56 in der ersten Schicht 54a,
wodurch die Bits auf dem W-Bus 32 alle in die entsprechenden
Registerzellen 57 der Register 56 gelesen werden.
Da jede Registerzelle 57 mit einer eigenen Busleitung 33 des
W-Busses verbunden ist, werden alle Bits der ATM-Zelle gleichzeitig
in die entsprechenden Registerzellen 57 geschrieben.
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Hat
die CDU-Statusmaschine 60 die Bits aus den Registern 56 der
ersten Schicht 54a bis zu dem Punkt gewählt, ab dem die verbleibenden
Bits in den Registern 56 der ersten Schicht 54a den
Registern 56 der zweiten Schicht 54b zugeordnet
sind, so übertragen
alle verbleibenden Bits und alle verbleibenden Register 56 der
ersten Schicht 54a im gleichen Taktzyklus auf die zugeordneten
Register 56 und die zweite Schicht 54a. Auf diese
Weise wird die gesamte erste Schicht 54a der Register 56 frei
für den
Empfang der folgenden ATM-Zelle. Gleichzeitig fährt das Auswahlsignal von der
CDU-Statusmaschine 60 weiter damit fort, die verbleibenden
Bits in der Reihenfolge der ATM-Zelle zu empfangen, nun liest jedoch
das Auswahlsignal die Bytes aus der zweiten Schicht 54b der
Register 56. Nach dem Übertragen
der verbleibenden Bits der Zelle in der ersten Schicht 54a der
Register 56 in die zweite Schicht 54b der Register 56,
sendet die CDU-Statusmaschine 60 das
Bereit für_eine_Zelle-Signal
an den Synchronisierer 120, damit der Vorgang erneut beginnt,
vorausgesetzt sie hat eine neue Leseadresse erhalten. Die Länge der
ersten Schicht 54a der Register 56 minus der zweiten
Schicht 54b der Register 56 kann man durch die
oben angegebene Formel berechnen.
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Sind
alle Bits der ATM-Zelle in den Registern 56 der ersten
Schicht 54a abgelegt, so beginnt die CDU-Statusmaschine 60 beim
ersten Byte der Zelle im Register 56, das an einen 64 zu
1 Mal 8 Multiplexer 123 angeschlossen ist. Die CDU-Statusmaschine 60 sendet
ein Auswahlsignal, das den Multiplexer veranlasst, das erste Byte
der ATM-Zelle zu lesen, und legt es zum Bilden des TDAT-Signals
in ein Register 129. Das Register 129 empfängt auch
das TCLK-Signal und ein Freigabesignal, das das Register 129 nur
dann freigibt, wenn das TRENB-Signal aktiv und das TCA-Signal aktiv
ist. Jeder Taktzyklus des TCLK-Signals veranlasst die CDU-Statusmaschine 60,
das Auswahlsignal für
das nächste
Byte in der ATM-Zelle zu erzeugen, vorausgesetzt dass TRENB und
TCA aktiv sind. Das folgende Byte durchläuft den Multiplexer 123 zum
Register 129. Da dies für
jedes Byte in jedem Taktzyklus geschieht, kann man die Bewegung
eines jeden Bytes kontrollieren. Von den oben genannten Signalen
wird das TCLK-Signal von der externen Vorrichtung geliefert. Alle weiteren
Signale in der CDU sind synchronisiert zur steigenden Flanke dieses
TCLK-Signals. Das TRENB-Signal ist das Signal "Transmit Read ENaBle", das anzeigt, dass die externe Vorrichtung
empfängt
und für
die Annahme des ATM-Zellen-Bytes bereit ist. Das Signal "Transmit Read Enable" bzw. das TRENB-Signal
ist im Low-Zustand aktiv. Es dient dazu, anzuzeigen, bei welchen
steigenden Flanken des TCLK-Signals die CDU 60 ein weiteres
Byte Daten auf dem TDAT-Signal ausgeben soll. Wird das TRENB-Signal vom TCLK-Signal low
erkannt, so ist ein weiteres Byte Daten bei der folgenden steigenden
Flanke des TCLK-Signals verfügbar. Bei
den größtmöglichen Übertragungsgeschwindigkeiten
ist das TRENB-Signal für
die gesamte Dauer einer Zellenübertragung
low, und ein neues Byte Daten ist bei jeder steigenden Flanke des
TCLK-Signals verfügbar. Das
TRENB-Signal wird ignoriert, falls das TCA-Signal low ist. Das TCA-Signal
wird von der CDU-Statusmaschine 60 erzeugt und gibt an,
dass eine Zelle für
die Übertragung
durch die CDU 60 verfügbar
ist. Es gibt auch ein TSOC-Signal, das die CDU-Statusmaschine 60 aussendet.
Das TSOC-Signal bezeichnet den Übertragungsbeginn
einer Zelle durch die CDU 60. Das TSOC-Signal ist zu dem
Zeitpunkt high, zu dem das erste Byte einer Zelle auf dem TDAT-Signal
verfügbar
ist. Dies ist für
Timingzwecke nützlich,
falls ein Fehler bei der Übertragung
einer Zelle auftritt, und die externe Vorrichtung weiß, wann
die Übertragung
einer neuen Zelle beginnt. Das TDAT-Signal wird von der CDU 60 erzeugt.
Das TDAT-Signal enthält
die Daten, die übertragen
werden, und weist die Bits der ATM-Zelle auf. Die Daten werden in
das Register 129 geschrieben und bei der steigenden Flanke
des TCLK-Signals abgetastet, falls das TRENB-Signal aktiv ist (und
das TCA-Signal high ist).
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In
einer Ausführungsform
ist jede Registerzelle 57 eines Registers 56 einer
ersten Schicht 54a mit einer zugehörigen Busleitung 33 verbunden,
siehe 6. Sind 512 Busleitungen 33 vorhanden,
nämliche
eine Busleitung für
jedes Bit der ATM-Zelle, so gibt es eine eigene Busleitung 33 für jede Registerzelle 57 eines jeden
Registers 56 der ersten Schicht 54a einer CVU 46.
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In
einer Ausführungsform
kann man eine Speicherbankverschränkung verwenden. Speicherbankverschränkungen
sind Fachleuten bekannt und werden häufig eingesetzt. Bei der Zweifachverschränkung wird die
Speicheranordnung 12 in zwei Bänke unterteilt. Jede Bank enthält entweder
16 halbe (256 Zeilen Mal 512 Spalten) Speicherunteranordnungen oder
8 (512 Zeilen Mal 512 Spalten) Speicherunteranordnungen. Die erste
Hälfte
an ATM-Zellen (24 Byte) von CVUs wird in eine Speicherbank geschrieben,
und die zweite Hälfte
an ATM-Zellen (24 Byte) von CVUs wird in eine andere Speicherbank
geschrieben. Dies erfolgt in einer Weise, dass die beiden Speicherzyklen
einander überlappen
ohne mit den Daten auf dem W-Bus 32 in Konflikt zu geraten.
Diese Art der Zweifachspeicherverschränkung hat einen Vorteil darin,
dass sie erlaubt, die Breite des W-Busses 32 zu halbieren (256
Bit). Wird eine Vierfachverschränkung
entworfen, so kann die Breite des W-Busses 32 zweifach
verringert werden (128 Bit). Die Speicherbankverschränkung hat
auch den Vorteil, dass sie die Speichervorladezeit verbirgt.
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Eine
andere Art der Speicherverschränkung
kann man dafür
entwerfen, die Bandbreite des W-Busses 32 zu erhöhen. In
diesem Fall wird für
eine Zweifachverschränkung
die Speicheranordnung 12 in zwei Bänke unterteilt, wobei jede
Bank aus 8 (512 Zeilen Mal 512 Spalten) Speicherunteranordnungen 16 besteht.
Die Breite des W-Busses 32 wird nicht verringert, sondern
die Bandbreite des W-Busses wird auf das Doppelte der ursprünglichen
Bandbreite erhöht.
In diesem Fall werden vollständige
ATM-Zellen in die abwechselnden Bänke geschrieben bzw. daraus
gelesen.
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Bei
allen obigen Arten der Verschränkung
von Speicherbänken
wird die W-Statusmaschine 48 zusätzlich belastet.
Die W-Statusmaschine 48 muss getrennte RAS-, CAS- usw.
Taktsignale an jede Speicherbank liefern, und sie muss auch getrennte
Adressleitungen für
den Zeilendecoder 68 und den Unteranordnungs-Adressdecoder 45 bereitstellen.
Die W-Statusmaschine 48 muss die Datenausgabe für jede Bank
und auch die CVUs in einer Weise steuern, dass keine Datenkonflikte
auf dem W-Bus 32 auftreten. Man kann die Speicherbankverschränkung auf
viele andere Weisen entwerfen. Einige Beispiel dafür findet
man in der unten angegebenen Quelle.
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Wird
eine Verschränkung
verwendet, so kann man eine Registerzelle 57 an eine Busleitung 33 anschließen, an
die mindestens eine oder mehrere zusätzliche Registerzellen 57 angeschlossen
sind. Verwendet man eine Zweifachverschränkung, so können zwei Registerzellen 57 an
jede Busleitung 33 angeschlossen werden, wobei nur 256
Busleitungen 33 anstelle von 512 Busleitungen vorhanden
sind, siehe 7. Verwendet man eine Vierfachverschränkung, so
können
vier Registerzellen 57 an jede Busleitung 33 angeschlossen werden,
und es sind 128 Busleitungen 33 vorhanden. Wird eine Verschränkung verwendet,
so steuert die Statusmaschine 48 die jeweilige CVU-Statusmaschine
so, dass nur gewisse Register 56 ihre Bits der ATM-Zelle zu
einem passenden Zeitpunkt ausgeben dürfen, so dass nach wie vor
alle Bits der ATM-Zelle an die Speicheranordnung 12 geliefert
werden. Sie werden jedoch zeitlich versetzt und nicht alle gleichzeitig
auf die Busleitungen 33 des W-Busses 32 freigegeben.
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Tritt
eine Verschränkung
auf, so können
nach wie vor alle Bits durch eine Durchgangsgate-Schaltanordnung 61 geschrieben
werden, die einer Speicher-Unteranordnung 16 zugewiesen
ist. Da im Fall der Verschränkung
weniger Busleitungen vorhanden sein können, sind auch entsprechend
weniger I/O-Logiken und Durchgangsgateschalter 62 in jeder
Durchgangsgate-Schaltanordnung 61 vorhanden. Dies hat seinen
Grund darin, dass zu jeder gegebenen Zeit weniger Signale eintreffen,
die die Durchgangsgateschalter 62 verarbeiten müssen. Abhängig von
der Art der Verschränkung
befinden sich die gleiche Anzahl I/O-Logiken und Durchgangsgateschalter 62 in
jeder Durchgangsgate-Schaltanordnung 61 wie Busleitungen 33 im
W-Bus 32.
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Beim
Lesevorgang wird der beschriebene Ablauf für die Bits der ATM-Zelle im
Wesentlichen umgekehrt, damit sie letztlich die Registerzellen 57 der
Register 56 einer CDU 50 erreichen. Eine Beschreibung
von DRAM-Verschränkungen
findet man in:
EDN, 30. März
1989, Seiten 155 bis 166;
EDN, 13. April 1989, Seiten 157 bis
164;
EDN, 27. April 1989, Seiten 183 bis 188;
EDN, 11.
Mai 1989, Seiten 179 bis 186;
die alle durch Bezugnahme eingeschlossen
sind.
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Man
kann die Vorrichtung 10 auch als Switch, Zellratenmultiplexer
oder Zellratendemultiplexer einsetzen. Der Modus, in dem die Vorrichtung 10 arbeitet,
wird von dem Modusregister 126 bestimmt. Das Modusregister 126 ist
mit der W-Statusmaschine 48, den CVUs 46 und den
CDUs 50 verbunden, damit sie die Übertragung der Zellen gemäß dem im
Modusregister 126 bezeichneten Modus ausführen können. Das
Modusregister 126 kann steuern, ob die CVUs 46 einzeln,
alle gemeinsam oder in verschiedenen Gruppierungen arbeiten. In ähnlicher
Weise steuert das Modusregister 126 auch die CDUs 50,
damit sie einzeln, alle gemeinsam oder in Gruppierungen arbeiten.
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Das
Modusregister 126 empfängt
Information von einem externen Stift bzw. externen Stiften. Diese Information
wird über
den Modus-Impuls-Signalstift 134 in das Modusregister 126 geschrieben.
Die Information wird in das Modusregister 126 geladen,
bevor die Vorrichtung 10 zu arbeiten beginnt, d. h. zur
Zeit der Initialisierung. Während
des Betriebs der Vorrichtung 10 wird das Modusregister 126 nicht
verändert.
-
Abhängig von
der Codierung kann das Modusregister
126 insbesondere angeben,
wie der Zusammenhang zwischen den CVUs und den CDUs strukturiert
ist. Für
CVUs legt das Modusregister die folgenden Codierungen fest.
| 000 | Alle
vier CVUs arbeiten für
sich allein. |
| 001 | CVU0,
CVU1 sind zu einer Gruppe zusammengefasst. CVU2, CVU3 arbeiten für sich allein. |
| 010 | CVU2,
CVU3 sind zu einer Gruppe zusammengefasst. CVU0, CVU1 arbeiten für sich allein. |
| 011 | CVU0,
CVU1 sind zu einer Gruppe zusammengefasst. CVU2, CVU3 sind zu einer
Gruppe zusammengefasst. |
| 100 | Alle
CVUs sind zu einer Gruppe zusammengefasst. |
-
In ähnlicher
Weise legt das Modusregister für
CDUs die folgenden Codierungen fest.
| 000 | Alle
vier CDUs arbeiten für
sich allein. |
| 001 | CDU0,
CDU1 sind zu einer Gruppe zusammengefasst. CDU2, CDU3 arbeiten für sich allein. |
| 010 | CDU2,
CDU3 sind zu einer Gruppe zusammengefasst. CDU0, CDU1 arbeiten für sich allein. |
| 011 | CDU0,
CDU1 sind zu einer Gruppe zusammengefasst. CDU2, CDU3 sind zu einer
Gruppe zusammengefasst. |
| 100 | Alle
CDUs sind zu einer Gruppe zusammengefasst. |
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Zusammen
mit Betriebsmodus-Information enthält das Modusregister 126 T-Zähler-Information
für jede
CVU 46. Die T-Zähler-Information
ist 5 Bit breit und zeigt der CVU 46 die Länge der
ATM-Zellendaten und jeglicher zusätzlicher Daten an, die in Form
von Bytes gespeichert werden müssen.
Der T-Zähler
kann wie folgt decodiert werden:
00000 48 Bytes
00001
49 Bytes
00010 50 Bytes
00011 51 Bytes
00100 52 Bytes
00101
53 Bytes
00110 54 Bytes
00111 55 Bytes
01000 56 Bytes
01001
57 Bytes
01010 58 Bytes
01011 59 Bytes
01100 60 Bytes
01101
61 Bytes
01110 62 Bytes
01111 63 Bytes
10000 64 Bytes
-
Damit
enthält
das Modusregister für
die CVUs 23 Bit Information. 3 Bit geben den Arbeitsmodus an, und
5 Bit den T-Zähler
für jede
CVU.
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Zusammen
mit der Betriebsmodus-Information enthält das Modusregister 126 T-Zähler-Information für jede CDU 50.
Die T-Zähler-Information
ist 5 Bit breit und zeigt der CDU 50 die Länge der
ATM-Zellendaten und jeglicher zusätzlicher Daten an, die in Form
von Bytes vom W-Bus empfangen werden. Der T-Zähler kann wie folgt codiert
werden:
00000 48 Bytes
00001 49 Bytes
00010 50 Bytes
00011
51 Bytes
00100 52 Bytes
00101 53 Bytes
00110 54 Bytes
00111
55 Bytes
01000 56 Bytes
01001 57 Bytes
01010 58 Bytes
01011
59 Bytes
01100 60 Bytes
01101 61 Bytes
01110 62 Bytes
01111
63 Bytes
10000 64 Bytes
-
Damit
enthält
das Modusregister für
die CDUs 23 Bit Information. 3 Bit geben den Arbeitsmodus an, und
5 Bit den T-Zähler
für jede
CDU 50. Somit enthält
das Modusregister 126 in dieser Ausführungsform 46 Bit Information.
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Das
Modusregister 126 kann die Vorrichtung 10 veranlassen,
als Switch, Zellratenmultiplexer oder Zellratendemultiplexer zu
arbeiten. Es folgen einige Beispiele für den Betrieb in den verschiedenen
Modi.
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In
einem Beispiel für
den Betrieb als 4×4-Switch,
CVU-Modus 000 und CDU-Modus
000, empfängt
die Vorrichtung 10 ATM-Zellen auf vier Eingängen bei
einer Eingaberate von 155 Megabit (OC-3), speichert die ATM-Zellen
in der Speicheranordnung 12 und liest anschließend die
ATM-Zellen auf dem W-Bus 32 gemäß den Anforderungen der CDUs.
Daraufhin sendet die CDU 50 die ATM-Zellen an den entsprechenden
Ausgabeport.
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In
einem Beispiel für
den Betrieb als Zellratenmultiplexer, CVU-Modus 000 und CDU-Modus 100, nimmt
die Vorrichtung 10 ATM-Zellen auf vier Eingängen bei
einer Eingaberate von 155 Megabit (OC-3) auf und gibt ATM-Zellen
bei einer Rate von 622 Megabit (OC-12) aus. In diesem Fall empfängt jede
CVU 46 eine vollständige
ATM-Zelle und schreibt sie in die Speicheranordnung 12.
Wird die Zelle von der CDU 50 empfangen, so wird 1/4 der
Zelle in der folgenden Weise in jede CDU 50 geschrieben:
Byte
1 wird in die erste Schicht des Ausgaberegisters 0 der CDU0 geschrieben.
Byte
2 wird in die erste Schicht des Ausgaberegisters 1 der CDU1 geschrieben.
Byte
3 wird in die erste Schicht des Ausgaberegisters 2 der CDU2 geschrieben.
Byte
4 wird in die erste Schicht des Ausgaberegisters 3 der CDU3 geschrieben.
Byte
5 wird in die erste Schicht des Ausgaberegisters 4 der CDU0 geschrieben.
Byte
6 wird in die erste Schicht des Ausgaberegisters 5 der CDU1 geschrieben.
Byte
7 wird in die erste Schicht des Ausgaberegisters 6 der CDU2 geschrieben.
Byte
8 wird in die erste Schicht des Ausgaberegisters 7 der CDU3 geschrieben,
usw.
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In
diesem Fall gibt die CDU ATM-Zellen bei 622 Megabit (OC-12) auf
einem 4 Byte breiten Pfad aus.
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In
einem Beispiel für
den Betrieb als Zellratendemultiplexer, CVU-Modus 001 und CDU-Modus
000, nimmt die Vorrichtung 10 ATM-Zellen bei einer Eingaberate
von 622 Megabit (OC-12) auf und gibt ATM-Zellen bei einer Rate von
155 Megabit (OC-3) über
4 Ausgänge
aus. In diesem Fall empfängt
jede CVU 46 1/4 einer ATM-Zelle wie unten dargestellt:
Byte
1 wird in die erste Schicht des Eingaberegisters 0 der CDU0 geschrieben.
Byte
2 wird in die erste Schicht des Eingaberegisters 1 der CDU1 geschrieben.
Byte
3 wird in die erste Schicht des Eingaberegisters 2 der CDU2 geschrieben.
Byte
4 wird in die erste Schicht des Eingaberegisters 3 der CDU3 geschrieben.
Byte
5 wird in die erste Schicht des Eingaberegisters 4 der CDU0 geschrieben.
Byte
6 wird in die erste Schicht des Eingaberegisters 5 der CDU1 geschrieben.
Byte
7 wird in die erste Schicht des Eingaberegisters 6 der CDU2 geschrieben.
Byte
8 wird in die erste Schicht des Eingaberegisters 7 der CDU3 geschrieben,
usw.
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Die
W-Statusmaschine 48 ermöglicht
den Tri-State-Betrieb zusammen mit Bytes von allen CVUs 46, so
dass eine gültige
ATM-Zelle auf dem W-Bus 32 aufgebaut wird. Die W-Statusmaschine 48 schreibt
die Zelle in die Speicheranordnung 12. Jede CDU 50 empfängt eine
vollständig
ATM-Zelle und gibt sie bei einer Rate von 155 Megabit (OC-3) aus.
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Wie
man der Moduscodierung entnehmen kann, ist ein gemischter Betrieb
als Switch, Zellratenmultiplexer und Zellratendemultiplexer möglich.
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Im
obigen Beispiel arbeitet jede CVU 46 und CDU 50 als
Schnittstelle über
ein im Handel erhältliches Teil
als physikalische ATM-Schicht (nicht dargestellt), beispielsweise
das Teil Nummer PM5346, das von PMC Sierra hergestellt wird. Dieses
Teil ist üblicherweise
als Sunilite bekannt. Sunilite ist ein Teil der physikalischen Schicht
bei 155 Megabit (OC-3).
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In
dieser Hinsicht kann die Vorrichtung 10 auch in einem Multicastmodus
arbeiten, in dem das Modusregister 126 veranlasst, dass
jede CDU 50 einzeln arbeitet, jedoch eine Kopie einer ATM-Zelle
erhält,
die an einer CVU 46 empfangen und anschließend in
der Speicher-Unteranordnung 16 abgelegt wird. Nach dem Speichern
in der Speicher-Unteranordnung 16 wird
die Zelle so oft wie nötig
in getrennte CDUs kopiert, die jeweils einer unterschiedlichen Verbindungsfähigkeit
zugeordnet sind.
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Die
Erfindung betrifft ein Verfahren zum Vermitteln einer ATM-Zelle.
Das Verfahren umfasst die Schritte des Empfangens der ATM-Zelle
an einem ersten Eingabeport eines Switchs vom ATM-Netz. Es kann
ein Schritt folgen, in dem die ATM-Zelle in einem Taktzyklus in
einer Speicheranordnung 12 des Switchs abgelegt wird. Nun
folgt der Schritt des Lesens der ATM-Zelle in der Speicheranordnung 12 in
einem Taktzyklus. Daraufhin folgt der Schritt des Übertragens
der ATM-Zelle aus der Speicheranordnung 12 an einen ersten
Ausgabeport des Switchs. Nun erfolgt der Schritt des Übertragens
der ATM-Zelle vom ersten Ausgabeport an das ATM-Netz 36.
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Der
Switch kann bevorzugt die beschriebene Vorrichtung 10 sein.
Der erste Eingabeport kann wie beschrieben aus einer oder mehreren
CVUs bestehen. Der Speicherschritt kann wie beschrieben der Schritt
des Bereitstellens der ATM-Zelle auf dem W-Bus 32 und des
Bereitstellens der Zelle für
die Speicheranordnung 12 sein. Der Leseschritt kann wie
beschrieben der Schritt des Gewinnens der Bits der ATM-Zelle mit
der Adressinformation aus einer CDU sein. Der Schritt des Übertragens
der ATM-Zelle von der Speicheranordnung 12 an einen ersten
Ausgabeport kann wie beschrieben der Schritt des Übertragens
der Bits der ATM-Zelle auf dem W-Bus 32 zu den Registern 56 der
CDU 50 oder der CDUs 50 sein. Der erste Ausgabeport
kann abhängig
von der Anwendung aus einer oder mehreren CDUs 50 bestehen.
Der Schritt des Übertragens
der ATM-Zelle an das ATM-Netz 36 kann wie beschrieben der
Schritt der bitweisen Übertragung
aus den Registern 56 einer CDU oder mehrerer CDUs 50 durch
das Register 129 sein.
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Wird
mit dem Modusregister 126 ein Multicastmodus gewählt, so
tritt nach dem Übertragungsschritt der
Schritt des erneuten Lesens der ATM-Zelle in der Speicheranordnung 12 in
einem Taktzyklus auf. Es folgt der Schritt des Übertragens der ATM-Zelle aus
der Speicheranordnung 12 zum ersten Ausgabeport des Switchs.
Nun folgt der Schritt des Übertragens
der ATM-Zelle vom ersten Ausgabeport zum ATM-Netz 36. Auf diese
Weise kann man die ATM-Zelle so oft wie gewünscht kopieren und über die
gleiche CDU oder verschiedene CDUs 50 an unterschiedliche
Orte aussenden, um das Multicasting zu erreichen.
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Wird
mit dem Modusregister 126 ein Multiplexmodus für die Vorrichtung 10 gewählt, so
kann der Empfangsschritt den Schritt des Empfangens von J Abschnitten
der ATM-Zelle an J zugehörigen
CVUs 46 enthalten. Die J CVUs 46 bilden den ersten
Eingabeport. Der Schritt des Überfragens
der ATM-Zelle kann die Schritte des Übertragens von K Abschnitten
der ATM-Zelle an K zugehörige
CDUs 50 umfassen. In diesem Fall gilt J ≥ 1 ≤ K, und J
und K sind natürliche
Zahlen. Die K Abschnitte der ATM-Zelle bilden die ATM-Zelle. Die
K CDUs 50 bestimmen den ersten Ausgabeport. Somit treffen
die ATM-Zellen an
J CVUs ein und werden über
K CDUs übertragen,
wobei gilt K) J.
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Wird
die Vorrichtung 10 als Demultiplexer verwendet, so umfasst
der Empfang der ATM-Zelle am ersten Eingabeport die Schritte des
Empfangens von P Abschnitten der ATM-Zelle an P zugehörigen CVUs 46. Dabei
gilt P ≥ 2
und P ist eine natürliche
Zahl. Die P Abschnitte der ATM-Zelle bilden die ATM-Zelle. Die P CVUs 46 bestimmen
den ersten Eingabeport. Der Übertragungsschritt
umfasst den Schritt des Übertragens von
Q Abschnitten der ATM-Zelle an Q CDUs 50. Dabei gilt Q ≥ 1 ≤ P, und Q
ist ebenfalls eine natürliche
Zahl. Q Abschnitte der ATM-Zelle bilden die ATM-Zelle, und Q CDUs 50 bestimmen
den ersten Ausgabeport. Damit treffen P Abschnitte der ATM-Zelle
zum Demultiplexen an P CDUs 50 ein. Die P Abschnitte werden
nachfolgend über
Q CDUs 60 in Q zugehörigen
Abschnitten aus der Vorrichtung 10 hinaus befördert, wobei
gilt P > Q.
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Die
Erfindung betrifft einen Switch für eine ATM-Zelle. Der Switch
umfasst I Eingabeports, die ATM-Zellen von einem ATM-Netz 36 empfangen,
wobei I ≥ 1
gilt und I eine natürliche
Zahl ist. Der Switch umfasst auch eine Speicheranordnung 12,
die mit den Eingabeports verbunden ist und dem Speichern einer ATM-Zelle
dient, die von einem der I Eingabeports in einem Taktzyklus empfangen
wird. Der Switch umfasst auch O Ausgabeports, die mit der Speicheranordnung 12 verbunden
sind, wobei O ≥ 1
gilt und O eine natürliche
Zahl ist. Einer der O Ausgabeports überträgt eine ATM-Zelle, die von
der Speicheranordnung 12 empfangen wird, an das ATM-Netz 36.
Zusätzlich
umfasst der Switch einen mit der Speicheranordnung 12 verbundenen
Controller sowie I Eingabeports und O Ausgabeports zum Steuern des
Speichervorgangs einer ATM-Zelle von einem der Eingabeports in der
Speicheranordnung in einem Taktzyklus.
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Der
Switch kann die oben beschriebene Vorrichtung 10 sein.
Die I Eingabeports können
die CVUs in verschiedenen Kombinationen wie beschrieben sein. Die
O Ausga beports können
die CDUs 50 in verschiedenen Kombinationen wie beschrieben
sein. Der Controller kann aus einem externen Controller 110 wie
beschrieben und einem internen Controller bestehen. Der interne
Controller kann beispielsweise die W-Statusmaschine 48 enthalten,
und ebenfalls beispielsweise das Modusregister 126. Abhängig von
der Konfiguration kann der interne Controller auch die Lese- oder
Schreibmechanismen wie beschrieben enthalten, beispielsweise einen
Zeilendecodermechanismus und einen Mechanismus zum Wählen einer
Speicherunteranordnung.
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Wird
der Switch für
den Multicastbetrieb eingesetzt, so bewirkt der Controller, dass
die ATM-Zelle mindestens zwei Mal kopiert und an einen der Ausgabeports übertragen
wird. Bevorzugt besteht einer der Ausgabeports aus Q CDUs 50,
wobei gilt Q ≥ 1
und Q eine natürliche
Zahl ist. Auf diese Weise wird die ATM-Zelle mindestens zwei Mal
kopiert und im Multicastmodus über
die gleiche CDU 50 oder mehrere CDUs 50 ausgegeben,
damit ein Multicastbetrieb erfolgt.
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Der
Switch kann einfach so arbeiten, dass er eine ATM-Zelle, die an
einem Eingabeport empfangen wird, durch die Speicheranordnung bewegt
oder überträgt und durch
eine gewünschte
CDU hinaus zu einem Ausgabeport, damit die Zelle weiter zu ihrem
gewünschten
Ziel bewegt wird.
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Wird
der Switch als Demultiplexer verwendet, so besteht bevorzugt einer
der Eingabeports aus P CVUs 46, die P zugehörige Abschnitte
der ATM-Zelle empfangen. Dabei gilt P ≥ 2 und P ist eine natürliche Zahl.
Die P Abschnitte bilden die ATM-Zelle. Zusätzlich umfasst einer der O
Ausgabeports Q CDUs 50, wobei 1 ≤ Q ≤ P gilt. Der Controller bewirkt,
dass die P Abschnitte der ATM-Zelle in einem Taktzyklus in der Speicheranordnung 12 abgelegt
werden, anschließend
die Zelle in einem Taktzyklus aus dem Speicher 12 in Q
Abschnitte gelesen wird und die Q Abschnitte der ATM-Zelle an Q
zugeordnete CDUs 50 übertragen
werden. Auf diese Weise werden die P Abschnitte der ATM-Zelle aus
den Q CDUs heraus übertragen,
wobei gilt P > Q.
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Wird
der Switch als Multiplexer verwendet, so besteht einer der Eingabeports
aus J CVUs 46, die J zugehörige Abschnitte der ATM-Zelle
empfangen. Dabei gilt J ≥ 1
und J ist eine natürliche
Zahl. Die J Abschnitte bilden die ATM-Zelle. Bevorzugt besteht einer
der O Ausgabeports aus K CDUs 50. Dabei gilt J ≥ 1 ≤ K. Der Controller
bewirkt, dass die P Abschnitte der ATM-Zelle in einem Taktzyklus
in der Speicheranordnung 12 abgelegt werden, anschließend die
Zelle in einem Taktzyklus aus dem Speicher 12 in K Abschnitte
gelesen wird und die K Abschnitte der ATM-Zelle an K zugeordnete
CDUs 50 übertragen werden.
Auf diese Weise werden die J Abschnitte der ATM-Zelle aus dem Switch
als K Abschnitte heraus übertragen,
wobei gilt J < K,
und ein Multiplexen erzielt wird.
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Die
Erfindung ist zum Zweck der Erläuterung
anhand der obigen Ausführungsformen
ausführlich
beschrieben. Selbstverständlich
dienen diese Einzelheiten nur diesem Zweck, und man kann Abwandlungen
an der Erfindung vornehmen, ohne den Bereich der Erfindung zu verlassen,
der in den folgenden Ansprüchen
beschrieben ist.