JP3598335B2 - Ａｔｍセルを操作する方法及び装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ素子に関し、具体的には、１読出しまたは書込み周期のうちに、メモリアレイの中へＡＴＭ（非同期転送モード）セル全体を読出し及び書込みする機構を、同じ集積回路素子上に有する半導体メモリ素子に関する。また、本発明は、ＡＴＭセルの入力及び出力に連動する多重ポート、すなわち、多重入力及び出力パスを有する半導体メモリ素子に関する。また、本発明は、ＡＴＭ切替装置（ＡＴＭ ｓｗｉｔｃｈ）、ＡＴＭセルレート多重化装置（ＡＴＭ ｃｅｌｌ ｒａｔｅ ｍｕｌｔｉｐｌｅｘｅｒ）及びＡＴＭセルレート逆多重化装置（ＡＴＭ ｃｅｌｌ ｒａｔｅ ｄｅｍｕｌｔｉｐｌｅｘｅｒ）に関する。
【０００２】
【発明が解決しようとする課題】
ＡＴＭにて使用される伝送単位はセルである。１ＡＴＭセルは、５３バイトすなわち４２４ビットの情報からなる。該セルは、標準伝送速度の中の１つで転送される。例えば、該セルは、ＯＣ−１（５１．８４メガビット／秒）またはＯＣ−３（１５５．５２メガビット／秒）またはＯＣ−１２（６２２．０８メガビット／秒）またはＯＣ−２４（１．２４４ギガビット／秒）またはＯＣ−４８（２．４８８ギガビット／秒）等で転送され得る。超大記憶容量と、高速（入力及び出力）転送記憶素子は、ＡＴＭネットワークを構成する上で極めて望ましい。ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、他の大部分の半導体メモリ素子に比べて、１ビット記憶容量当りのコストが低く、且つ、単位面積当りのメモリが多い。このため、大量のデータを記憶する必要があるところで、ＤＲＡＭを選択することは賢明である。
【０００３】
ＡＴＭセルを記憶するために、従来の方法でＤＲＡＭを使用することの欠点がいくつか存在する。市販のＤＲＡＭを使用して、ＡＴＭセルを記憶できるが、該ＤＲＡＭは、データ入出力ピンの数が、例えば１、４、８、１６または１８ビットと少ない。それゆえ、もしＡＴＭセル全体を一度に転送することができるセル記憶素子を構築したければ、多数の該ＤＲＡＭチップを使用しなければならない。例えば、８データビット幅のＤＲＡＭを使用すれば、５３個以上のＤＲＡＭチップを並列に使用しなければならない。
【０００４】
ＤＲＡＭが動作する速度、すなわち、外部データを読み書きする速度は、比較的遅い。例えば、市販のＤＲＡＭチップの幾つかは、メモリ周期時間が、９０、１００、１２０、１３０ナノ秒等である。もし、該ＤＲＡＭの１つを使用して、ＡＴＭセルを、一度に８ビットずつ記憶（書込み）または読出しすると決めれば、セル全体を記憶または読出しするために、５３回以上の書込み周期を必要とするだろう。
【０００５】
現在、ＡＴＭセル全体を、外部世界からメモリアレイの行に、１メモリ周期のうちに読出しまたは書込みできるＤＲＡＭメモリ素子は、市販されていない。
【０００６】
本発明は、ＡＴＭセル全体を、ＤＲＡＭの中へ、１メモリ周期のうちに読出しまたは書込みする能力を提供し、それゆえ、大容量のセル記憶のためと、集積回路素子外部のＡＴＭネットワークとのＡＴＭセルの高速入力及び出力のためとの解決手段を提供する。
【０００７】
【課題を解決する為の手段】本発明は、ＡＴＭセルの、例えばバッファリング及び切替のような操作を、望ましくは集積回路素子上で行う装置に関する。該装置は、メモリアレイを具え、該アレイにてＡＴＭセル全体を読出しまたは書込みできる。また、該装置は、ＡＴＭセルを、メモリアレイから読出し、或いは、該アレイの中に書込みする機構を具える。ＡＴＭセルは、集積回路素子の外部から読出され、或いは、メモリアレイの中へ書込まれるのが望ましい。
【０００８】
本発明は、ＡＴＭセルを切替える方法に関する。該方法は、ＡＴＭセルを、ＡＴＭネットワークから切替装置の第１入力ポートで受信する工程を含む。次に切替装置のメモリアレイにおいてＡＴＭセルを記憶する工程が存在し得る。次に、メモリアレイ中のＡＴＭセルを読出す工程が存在する。次に、ＡＴＭセルを、メモリアレイから切替装置の第１出力ポートへ転送する工程が存在する。次に、ＡＴＭセルを、第１出力ポートからＡＴＭネットワークへ伝送する工程が存在する。
【０００９】
本発明は、ＡＴＭセルのための切替装置に関する。該切替装置は、Ｉ個の入力ポートを具え、該ポートがＡＴＭネットワークからＡＴＭセルを受信する。ここで、Ｉ≧１、且つＩは整数である。また、切替装置は、Ｉ個の入力ポートのうちの１つにて受信したＡＴＭセルを記憶するために、Ｉ個の入力ポートと接続されるメモリアレイを具える。また、切替装置は、メモリアレイと接続されるＯ個の出力ポートを具え、ここで、Ｏ≧１、且つＯは整数である。Ｏ個の出力ポートのうちの１つは、メモリアレイから受信されるＡＴＭセルを、ＡＴＭネットワークへ伝送する。さらに、切替装置は、コントローラを具え、該コントローラは、入力ポートのうちの１つからメモリアレイの中へＡＴＭセルを記憶することを制御するために、メモリアレイ、Ｉ個の入力ポート及びＯ個の出力ポートと接続される。
【００１０】
前記切替装置は、通常の切替え、同報通信、逆多重化または多重化するために使用され得る。
【００１１】
【発明の実施の形態】
図を参照すると、ＡＴＭセルを、例えばバッファリング及び切替えするように、操作する装置（１０）が示される。ここで、図中の同じ参照数字は、幾つかの図を通じて、特に図１に対して、同様または一致した部分を示す。該装置（１０）は、１読出しまたは書込み周期のうちに、ＡＴＭセル全体を読出しまたは書込みできるメモリアレイ（１２）を具える。また、装置（１０）は、ＡＴＭセル全体を、メモリアレイ（１２）から読出し或いは該アレイ（１２）の中へ書込みする機構（１４）を具える。
【００１２】
メモリアレイ（１２）は、Ｎ個のメモリサブアレイ（１６）からなるのが望ましく、ここで、Ｎ≧１、且つ、Ｎは整数である。各メモリサブアレイ（１６）は、メモリセル（２２）の行（１８）及び列（２０）を有し、ＡＴＭセルの全ビットを記憶するのに十分なメモリセル（２２）が存在する。少なくとも、１つの行（１８）または列（２０）は、ＡＴＭセルの全ビットを記憶するのに十分なメモリセル（２２）を有することができる。各行（１８）は、ＲＷビット幅であり、ＡＴＭセルのビット数以上であるのが望ましい。各列（２０）は、ＣＷビット幅であるのが望ましく、ここで、ＣＷ≧１である。３８４ビット≦ＲＷ≦５１２ビット、であるのが望ましい。メモリアレイ（１２）は、Ｎ＝１６個のメモリサブアレイ（１６）を有し、且つ、ＣＷ＝ＲＷ＝５１２ビットである４メガビットＤＲＡＭであるのが望ましい。たとえＡＴＭセルが４２４ビットからなるとしても、追加の８８ビットは、アプリケーション独自のデータに使用され得る。
【００１３】
読出し書込み機構（１４）は、メモリアレイ（１２）の行（１８）に、ＡＴＭセルを読出しまたは書込みする行読出し書込み機構（２４）を含むのが望ましい。また、読出し書込み機構（１４）は、メモリアレイ（１２）へセルを提供する機構（２６）を含むことができる。該提供機構（２６）は、該行読出し書込み機構（２４）と通信している。提供機構（２６）はＷバス（３２）を含むのが望ましく、ＡＴＭセルは、該Ｗバス（３２）に沿ってメモリアレイ（１２）へ伝わる。
【００１４】
さらに、行読出し書込み機構（２４）は、復号してメモリアレイ（１２）の行（１８）を選択する行デコーダ機構（２８）を含むことができる。行読出し書込み機構（２４）は、メモリアレイ（１２）及び行デコーダ機構（２８）と通信してメモリサブアレイ（１６）を選択する機構（３０）を含むことができる。該選択機構（３０）は、メモリサブアレイ（１６）を読出しまたは書込みするメモリサブアレイ行データセレクタ（４４）を含むのが望ましい。Ｗバス（３２）は、選択機構（３０）と接続される。
【００１５】
メモリサブアレイ行データセレクタ（４４）は、Ｎ個の通過ゲートスイッチアレイ（６１）からなるのが望ましい。各通過ゲートスイッチアレイ（６１）は、Ｎ個のメモリサブアレイ（１６）の中の対応するメモリサブアレイ（１６）と接続される。また、各通過ゲートスイッチアレイ（６１）は、Ｉ／Ｏロジック（６３）経由でＷバス（３２）と接続され、サブアレイアドレスデコーダ（４５）と接続される。サブアレイアドレスデコーダ機構（４５）は、ＡＴＭセルを書込みまたは読出しすべきメモリサブアレイ（１６）と接続した通過ゲートスイッチアレイ（６１）を活動化する。各通過ゲートスイッチアレイ（６１）は、ＲＷ個の通過ゲートスイッチ（６２）からなるのが望ましい。各通過ゲートスイッチ（６２）は、対応するメモリサブアレイ（１６）の中の対応する列（２０）と接続され、サブアレイアドレスデコーダ機構（４５）と接続される。サブアレイアドレスデコーダ機構（４５）は、通常のＤＲＡＭにおける列デコーダを代用する。図５において、ビットラインＢＬの唯一のセンスが、簡単のために示されるということに注意。
【００１６】
読出し書込み機構（１４）は、ＡＴＭネットワークからＷバス（３２）へＡＴＭセルを引渡す機構（３４）を含むことができる。該引渡し機構（３４）は、Ｗバス（３２）と接続される。引渡し機構（３４）は、ＡＴＭセルが、Ｗバス（３２）へ引渡されるときに、適切に順序付けられて、メモリアレイ（１２）の中へ書込まれるように配列される第１機構（４０）を含むのが望ましい。第１機構（４０）は、Ｗバス（３２）と接続される。
【００１７】
第１機構（４０）は、複数のセルベクトル化ユニット（４６）を含むのが望ましく、該ユニット（４６）は、ＡＴＭネットワーク（３６）からセルのビットを受信し、該ビットをＷバス（３２）へ平行に引渡すことができるように、ビットを配列する。セルベクトル化ユニット（４６）は、Ｗバス（３２）と接続される。また、第１機構（４０）は、Ｗ−ステートマシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）（４８）を含むのが望ましく、該マシン（４８）は、図２に示されるように、セルベクトル化ユニット（４６）と接続されて、どのセルベクトル化ユニット（４６）が、該ユニット（４６）のセルをＷバス（３２）へ引渡すかを制御する。
【００１８】
さらに、読出し書込み機構は、Ｗバス（３２）からＡＴＭネットワーク（３６）へＡＴＭセルを転送する機構（３８）を含む。該転送機構（３８）は、Ｗバス（３２）と接続される。転送機構（３８）は、ＡＴＭセルが、メモリアレイ（１２）から読出されてから適切に順序付けられ、Ｗバス（３２）からＡＴＭネットワーク（３６）へ転送されるように配列される第２機構（４２）を含むのが望ましい。第２機構（４２）は、Ｗバス（３２）と接続される。
【００１９】
第２機構（４２）は、複数のセル逆ベクトル化（ｄｅｖｅｃｔｏｒｉｚｉｎｇ）ユニット（５０）を含み、該ユニット（５０）により、セルのビットは、Ｗバス（３２）から平行に受信され、ＡＴＭセル形式でＡＴＭネットワーク（３６）へ引渡され得るように配列されるのが望ましい。（理解しやすくするため、装置（１０）がチップ上に存在するとき、ＡＴＭネットワーク（３６）は、チップの外部のＡＴＭネットワークであると規定される。）セル逆ベクトル化ユニット（５０）は、Ｗバス（３２）及び前記ステートマシン（４８）と接続される。ステートマシン（４８）は、どのセル逆ベクトル化ユニット（５０）が、Ｗバス（３２）からセルを受信するかを制御する。
【００２０】
各セルベクトル化ユニット（４６）は、図３に示されるように、連続する複数のレジスタ（５６）からなる少なくとも１つのレイヤ（５４）を具え、該レジスタ（５６）は、ＡＴＭセルのビットを受信する。また、各セルベクトル化ユニット（４６）は、セルベクトル化ステートマシン（５８）を具え、該マシン（５８）は、レジスタ（５６）及びステートマシン（４８）と接続される。セルベクトル化ステートマシン（５８）は、ＡＴＭセルの中のどのビットがどのレジスタ（５６）へ運ばれるのかを制御し、ＡＴＭセルの中の全ビットがレジスタ（５６）に記憶される時期を決定し、且つステートマシン（４８）の命令で、レジスタ（５６）におけるＡＴＭセルのビットをＷバス（３２）へ駆動する。
【００２１】
各セル逆ベクトル化ユニット（５０）は、図４に示されるように、連続する複数のレジスタ（５６）からなる少なくとも１つのレイヤ（５５）を具え、該レジスタ（５６）は、Ｗバス（３２）からＡＴＭセルのビットを受信するのが望ましい。また、セル逆ベクトル化ユニット（５０）は、セル逆ベクトル化ステートマシン（６０）を具え、該マシン（６０）は、レジスタ（５６）及びステートマシン（４８）と接続される。セル逆ベクトル化ステートマシン（６０）は、ＡＴＭセルの中のどのビットがどのレジスタ（５６）へ運ばれるのかを制御し、ＡＴＭセルの中の全ビットがレジスタ（５６）に記憶される時期を決定し、且つレジスタ（５６）におけるＡＴＭセルのビットをＡＴＭネットワーク（３６）へ駆動する。
【００２２】
Ｗバス（３２）は、ＲＷ個のバスライン（３３）からなるのが望ましい。各バスライン（３３）は、各通過ゲートスイッチアレイ（６１）における対応するＩ／Ｏロジック（６３）と接続される。セルベクトル化ユニット（４６）及びセル逆ベクトル化ユニット（５０）の１レイヤ（５５）の各レジスタ（５６）は、図７に示されるように、８個のレジスタセル（５７）を有する８ビットレジスタである。各レジスタセル（５７）は、１ビットを保持する。各レジスタセル（５７）は、Ｗバス（３２）の対応するバスライン（３３）と接続される。
【００２３】
本発明の動作において、ＡＴＭネットワーク（３６）からのＡＴＭセルは、図１に示されるように、ＣＶＵ（セルベクトル化ユニット）（４６ａ）により受信される。該ネットワーク（３６）上のＡＴＭセルは、対応するＡＴＭ物理レイヤ部（図示せず）からＣＶＵ（４６ａ）へ指示される。ＣＶＵステートマシン（５８）は、ＡＴＭネットワーク（３６）と接続され、ＡＴＭネットワーク（３６）のインターフェースタイミングに基づいて動作する。前記タイミングは、ＣＶＵステートマシン（５８）が受信するＲＣＬＫ信号によって、ＣＶＵステートマシン（５８）へ知らされる。ＲＣＬＫ信号は、ＡＴＭ物理レイヤ・インターフェースから生成される。例えば、ＣＶＵ（４６）におけるＣＶＵステートマシン（５８）及びレジスタ（５６）のような、装置（１０）の構成要素は、ＡＴＭネットワーク（３６）のタイミングに基づいて動作する。該構成要素は、ＲＣＬＫ信号の立上がりエッジ（ｅｄｇｅ）に基づいて動作するのが望ましい。
【００２４】
ＣＶＵ（４６ａ）の第１レジスタ（５６ａ）がセルの第１バイトを受信していることと関連して、ＣＶＵステートマシン（５８）が受信するのは、ＲＳＯＣ信号である。ＲＳＯＣ信号は、セルの受信開始（ｒｅｃｅｉｖｅ ｓｔａｒｔ ｏｆ ｃｅｌｌ）信号であり、セルの第１バイトがＣＶＵ（４６ａ）に到着したことを、ＣＶＵステートマシン（５８）へ知らせる。ＲＳＯＣ信号は、ＲＤＡＴ信号上のセルデータの第１バイトを受信する同じ時刻でアクティヴ状態である。ＲＳＯＣ信号は、ＣＶＵ（４６ａ）が該セルの他のバイトを受信する間、非アクティヴ状態である。該信号は、ＲＷＥＮＢ信号が非アクティヴ状態のときに、無視される。
【００２５】
ＲＤＡＴ信号、すなわちＡＴＭネットワーク（３６）から到着しているＡＴＭセルデータと一致する受信データ（ｒｅｃｅｉｖｅ ｄａｔａ）信号は、ＣＶＵ（４６ａ）の中へ書込まれるデータを運ぶ信号である。ＲＷＥＮＢ信号がアクティヴ状態であり、且つＲＣＡ信号が真であるときに、ＲＤＡＴ信号は、ＲＣＬＫ信号の立上がりエッジに基づいてサンプリングされる。ＣＶＵ（４６）の各レジスタ（５６）及びＣＶＵステートマシン（５８）は、タイミングをとるためにＲＣＬＫ信号を受信する。この状況において注目されるべきことは、ＡＴＭセルデータが、正にペイロード（ｐａｙｌｏａｄ）であり得るけれども、ペイロードだけでなくヘッダ（ｈｅａｄｅｒ）をも意味することである。
【００２６】
ＣＶＵ（４６）がＡＴＭセルを受信している間、ＲＷＥＮＢ信号もまた、ＣＶＵステートマシン（５８）によって受信される。ＲＷＥＮＢ信号は、受信書込みイネーブル（ｒｅｃｅｉｖｅ ｗｒｉｔｅ ｅｎａｂｌｅ）であり、ローであるときにアクティヴ状態である。ＲＷＥＮＢ信号は、ＲＣＬＫ信号のどの立上がりエッジで、ＣＶＵ（４６ａ）が、ＲＤＡＴ信号上のデータの次のバイトを受付けるべきかを示すために使用される。その結果、ＲＷＥＮＢ信号は、ＣＶＵ（４６）が受信すべきセルのビットが存在することを示す。ビットを受信するためには、ＲＷＥＮＢ信号は、アクティヴ・ロー状態である必要があるだけでなく、外部デバイスへ送信されるＲＣＡ信号は、ＣＶＵがセルデータを受付けているというＣＶＵステートマシン（５８）の中のＲＣＡ信号からの指示を有さねばならない。ここで、ＲＷＥＮＢ信号がアクティヴ・ローであるということは、ＣＶＵ（４６ａ）に記憶されるべきビットが存在することを意味し、該外部デバイスは、ＡＴＭセルと、ＲＳＯＣ信号、ＲＤＡＴ信号、ＲＷＥＮＢ信号及びＲＣＬＫ信号とを送信している。ＲＣＡは、受信セル使用可能（ｒｅｃｅｉｖｅ ｃｅｌｌ ａｖａｉｌａｂｌｅ）信号である。ＲＣＡ信号が、ハイすなわちアクティヴ状態であるとき、セルデータの次のバイトがＣＶＵ（４６）により受け付けられるだろう。データの他のバイトを書込むことにより、メモリアレイ（１２）へ未だ書込まれていない、前のセルのデータが上書きされるであろうときには、ＲＣＡ信号は、ローすなわち非アクティヴ状態である。これらの信号全ては、１クロック周期を基準として動作し、その結果、データの各バイトは、ＣＶＵ（４６）へ入力されるべきか否かに関して、特定の制御下にある。その結果、ＲＣＬＫ信号は、ＣＶＵ（４６）のためのタイミングを提供し、ＲＳＯＣ信号は、到着するＡＴＭセルの第１バイトを識別し（これは、配列とタイミングの目的でも役に立つ。というのは、もしＡＴＭセルのある部分が失われれば、ＣＶＵは、ＲＳＯＣ信号により新たなＡＴＭセルと共に再開すべき時期を知り得るからである。）、ＲＷＥＮＢ信号は、送信される準備ができているセルのバイトが存在するということをＣＶＵ（４６）に知らせ、且つＲＣＡ信号は、ＣＶＵ（４６）がセルの受信を受入れることを指示する。ＲＤＡＴ信号は、実質的にＡＴＭセルのデータである。
【００２７】
図３に示されるように、ＣＶＵ（４６ａ）は、８ビットレジスタである第１レジスタ（５６ａ）を有する。第１レジスタ（５６ａ）は、セルの最初の８ビットを受信する。第１レジスタ（５６ａ）は、ＣＶＵステートマシン（５８）と通信している。ＣＶＵステートマシン（５８）は、例えばＲＣＡ信号のような信号によって第１ＣＶＵ（４６ａ）の動作を制御する。
【００２８】
第１レジスタ（５６ａ）がＡＴＭセルから８ビットを受信したとき、ＣＶＵステートマシン（５８）は、第１レジスタ（５６ａ）内の８ビットが、リリースされ、第２レジスタ（５６ｂ）へ転送されるように指示する。同時に、ＣＶＵステートマシン（５８）は、内部カウンタを増加することにより、ＡＴＭセルの最初の８ビットは、第２レジスタ（５６ｂ）へ転送されたという事実を記録する。
【００２９】
ＡＴＭセルの最初の８ビットが、第１レジスタ（５６ａ）から第２レジスタ（５６ｂ）へ転送完了してから、ＡＴＭセルの次の８ビットが、第１レジスタ（５６ａ）により受信される。次にＣＶＵステートマシン（５８）は、ＡＴＭセルの２番目の８ビットをリリースし、該ビットを第３レジスタ（５６ｃ）へ転送する。同時に、ＣＶＵステートマシン（５８）は、内部カウンタを増加することにより、ＡＴＭセルの次の８ビットが第３レジスタ（５６ｃ）へ転送されたという事実を記録する。この動作は、第１ＣＶＵ（４６ａ）内の第２レイヤ（５４ｂ）における全てのレジスタ（５６）が一杯になるまで繰り返される。第２レイヤ（５４ｂ）におけるレジスタ（５６）が、ＡＴＭセルのビットで一杯になってから、その次のクロック周期のうちに、第２レイヤ（５４ｂ）の全レジスタ（５６）における全ての残存ビットは、第１レイヤ（５４ａ）のレジスタにおける対応するレジスタ（５６）へ同時に転送される。ＡＴＭセルの残りのビットは、上述のように、第１レイヤ（５４ａ）の残りのレジスタ（５６）の中へ書き込まれる。このように、ＡＴＭセル全体のビットが第１レイヤ（５４ａ）のレジスタ（５６）に存在するとき、ＣＶＵ（４６ａ）は、第２レイヤ（５４ｂ）のレジスタ（５６）内に、新たなＡＴＭセルのビットを記憶することにより、該セルを受信し続けることができる。第２レイヤ（５４ｂ）内のレジスタ（５６）が一杯になる前に、第１レイヤ（５４ａ）のレジスタ（５６）が該レジスタ（５６）のビットをリリースしてしまう限り、ＣＶＵ（４６ａ）は、上述のように、実質的に連続動作することができる。
【００３０】
外部コントローラ（１１０）は、アドレスバッファ（１１２）へアドレスを入力する。アドレスバッファ（１１２）は、各ＣＶＵ（４６）及び各ＣＤＵ（セル逆ベクトル化ユニット）（５０）と接続される。各ＣＶＵ（４６）が、そのレジスタ（５６）をネットワーク（３６）からのＡＴＭセルのビットで一杯にしてやると、それぞれのＣＶＵ（４６）におけるアドレスレジスタ（１１４）及びＣＶＵステートマシン（５８）は、アドレスバッファ（１１２）からアドレス情報を受信する。
【００３１】
ＣＶＵステートマシン（５８）が、レジスタ（５６）からＡＴＭセルのビットをリリースする命令を、Ｗ−ステートマシン（４８）から受信するとき、該ビットは、それぞれのバスライン（３３）へ進むだけでなく、アドレスレジスタは、行アドレスバッファ（７０）及びメモリサブアレイ行データセレクタ（４４）と接続されるアドレスバス（１２２）へ、該レジスタのビットをリリースする。アドレスバス（１２２）上を移動するアドレス情報は、メモリアレイ（１２）内の何処にＡＴＭセルのビットが記憶されるべきかを知らせる。アドレス情報は、３つの部分からなる。それは、行アドレス、サブアレイアドレス及びポートナンバーである。１６個のサブアレイをもつ４メガビットのＤＲＡＭを仮定すると、アドレスは、以下のようになるだろう：行アドレスが９ビットで、サブアレイアドレスが４ビットで、ポートナンバーが３ビットである。
【００３２】
各ＣＶＵ（４６）及びＣＤＵ（５０）は、ハードがポートナンバーで符号化される。これらの符号化は、以下のようになる。
０００ ＣＶＵ０
００１ ＣＶＵ１
０１０ ＣＶＵ２
０１１ ＣＶＵ３
１００ ＣＤＵ０
１０１ ＣＤＵ１
１１０ ＣＤＵ２
１１１ ＣＤＵ３
【００３３】
前記アドレス情報と共に、外部コントローラ（１１０）は、アドレスストローブ信号（１３３）を提供する。さらに、チップ選択入力（１３２）が存在する。該チップ選択信号は、アドレスストローブ信号（１３３）と共に、ＣＶＵまたはＣＤＵを選択する動作を制御する。外部コントローラ（１１０）は、アドレス情報及びチップ選択信号を送信し、次にアドレスストローブ信号を送信する。全てのＣＶＵまたは全てのＣＤＵは、アドレス情報におけるポートナンバーと自身のもつポートナンバーを比較する。もし、２つのポートナンバーが一致し、チップ選択信号（１３２）がアクティヴ状態であるならば、アドレスは、アドレスストローブによりローカルアドレスレジスタ（１１４）の中へ書込まれる。もし、ポートナンバーが一致するが、チップ選択（１３２）がアクティヴ状態でなければ、現在受信したＡＴＭセルのデータは、受入れが拒否され、ＣＶＵまたはＣＤＵは、次のＡＴＭセルを処理し始める。
【００３４】
ＡＴＭセル全体がレジスタ（５６）の第１行（５４ａ）に配備され、且つ、アドレスがアドレスレジスタ（１１４）において使用可能であるときにのみ、ＣＶＵ（４６）は、セル・レディ信号（ｃｅｌｌ＿ｒｅａｄｙ ｓｉｇｎａｌ）を発する。セル・レディ信号は、ＡＴＭセルデータ及びアドレスが使用可能であることを、Ｗ−ステートマシン（４８）へ示す。ＣＤＵ（５０）は、アドレスがアドレスレジスタ（１１４）において使用可能であるときに、レディ・フォー・セル信号（ｒｅａｄｙ＿ｆｏｒ＿ｃｅｌｌ ｓｉｇｎａｌ）を発する。レディ・フォー・セル信号は、該アドレス位置からＡＴＭセルデータを要求することを、Ｗ−ステートマシン（４８）へ示す。
【００３５】
第１レイヤ（５４）のレジスタ（５６）がＡＴＭセルからの全ビットで一杯であり、且つ、ＣＶＵ（４６）におけるアドレスレジスタ（１１４）が、ＡＴＭセルがメモリアレイ（１２）にて記憶され得る位置のアドレスを受信したとき、ＣＶＵステートマシン（５８）は、第１ＣＶＵ（４６ａ）に記憶されたＡＴＭセルがメモリアレイ（１２）へ転送可能であることをＷ−ステートマシン（４８）に知らせる。ＣＶＵステートマシン（５８）は、該ＣＶＵ（４６ａ）がＡＴＭセルの全ビットで一杯であることを知っている。というのは、ＣＶＵステートマシン（５８）は、第１レジスタ（５６ａ）を通過したビット数を数え続けていて、且つ、幾つのビットがＡＴＭセルに存在するかを知っているからである。同様に、ＣＶＵステートマシン（５８）は、適当なアドレスが受信されることを知っている。
【００３６】
ＣＶＵ（４６）が第１レイヤ（５４ａ）のレジスタ（５６）にＡＴＭセル全体を記憶したとき、ＣＶＵステートマシン（５８）は、セル・レディ信号を同期装置（１２０）へ送信する。同期装置（１２０）は、ＲＣＬＫ定義域からＷＣＬＫ定義域へ、セル・レディ信号を同期させる。ＷＣＬＫ信号は、外部コントローラ（１１０）からのタイミング信号で、該外部コントローラ（１１０）によって制御される。同期装置は、異なるクロック周波数で動作するＷ−ステートマシン（４８）とＣＶＵステートマシン（５８）の間に渡される多くの信号を、互いに理解し得るのに必要である。同期装置（１２０）がＣＶＵステートマシン（５８）からセル・レディ信号を受信してから、該装置（１２０）は、同期したセル・レディ信号をＷ−ステートマシン（４８）へ送信する。Ｗ−ステートマシン（４８）が、ＣＶＵ（４６ａ）がＷバス（３２）へセルをリリース可能であることを知らせる同期（ｓｙｎｃ）セル・レディ信号を、同期装置（１２０）から受信すると、Ｗ−ステートマシン（４８）は、ＣＶＵ（４６ａ）からＷバス（３２）へＡＴＭセルを転送するのに適当な時期かどうかを判別する。Ｗ−ステートマシン（４８）は、ＣＶＵ（４６ａ）からＷバス（３２）へＡＴＭセルを転送することが適当であると考えると、同期装置（１２０）へデキュー・セル信号（ｄｅｑｕｅｕｅ ｃｅｌｌ ｓｉｇｎａｌ）を送信する。同期装置（１２０）は、Ｗ−ステートマシン（４８）からデキュー・セル信号を受取って、該信号をＲＣＬＫと同期させる。次に、同期装置（１２０）は、ＣＶＵステートマシン（５８）へ同期デキュー・セル信号を送信して、以下のことをＣＶＵステートマシンに知らせる。すなわち、第１レイヤ（５４）のレジスタ（５６）からのビットが使用されていて、第１レイヤ（５４）のレジスタ（５６）が、今や、次のＡＴＭセルからのデータを受信可能であることである。
【００３７】
また、ＣＶＵステートマシン（５８）は、受信予定のセルの長さを本質的に識別するＴ−カウント信号と、該ＣＶＵステートマシン（５８）に対応するＣＶＵ（４６）が如何に動作すべきかを識別するモードレジスタ（１２６）からのモード信号と、ＣＶＵステートマシン（５８）をクリアして初期化するリセット信号とを受信する。
【００３８】
上述のように、第１レイヤ（５４）のレジスタ（５６）に記憶された最初のＡＴＭセルを、メモリアレイ（１２）へ転送するために、Ｗバス（３２）へリリースしてしまう前に、別のＡＴＭセルが第１ＣＶＵ（４６ａ）に到着する場合には、第１レイヤ（５４ａ）のレジスタ（５６）によってＷバス（３２）とは引離されている第２レイヤ（５４ｂ）のレジスタが存在する。第２レイヤ（５４ｂ）のレジスタ（５６）を存在させることによって、ＣＶＵ（４６ａ）へ来るＡＴＭセルが、記憶されるべきセルの場所がないために失われることを防止する。前記第２レイヤ（５４ｂ）のレジスタ（５６）は、ＣＶＵ（４６）をオーバーフローさせないために要求される任意の追加レイヤ（５４）と同様に、以下の式によって与えられる。
Ｔ／ｔ×（（ｎ−１）＋ ｒｅｆｒｅｓｈ ）×ｂ）
ここで、ｂは各ＲＣＬＫクロック周期内にＣＶＵ（４６）に到着するビット数、Ｔ＝ＤＲＡＭの読出し／書込み周期のクロック期間、ｔ＝インターフェースクロック、すなわちＲＣＬＫの期間、Ｎ＝ＣＶＵ及びＣＤＵの個数、及び、ｒｅｆｒｅｓｈ＝Ｔの期間に必要とされるリフレッシュ回数；略１である。上述の数は、２次記憶レジスタの数として参照される。上式において、リフレッシュ周期は、前記リフレッシュ回数にわたって平等に分配されると仮定している。もし急激なリフレッシュが行なわれれば、前記２次記憶レジスタの数は、非常に多くなり過ぎる。
【００３９】
セルが個々のＣＶＵ（４６）に到着すると、上述のように、ＣＶＵ（４６）を一杯にすることが繰り返される。ＣＶＵ（４６）が、アドレス及びセルを受信し、該セルを、整列して、最終的にメモリアレイ（１２）へ転送するために、Ｗバス（３２）へ転送する準備が整ったとき、ＣＶＵ（４６）は、ＣＶＵ（４６）の状態についてＷ−ステートマシン（４８）へ連続して知らせる。Ｗ−ステートマシン（４８）は、Ｗバス（３２）へ転送される準備が整ったセルが、セルの競合または崩壊がないように、トライステート（ｔｒｉ−ｓｔａｔｅ）・イネーブルを制御することによって、実際に転送される時期を計画し続ける。Ｗ−ステートマシン（４８）は、調停スキーム、例えば簡単なラウンド・ロビン・スキーム（ｒｏｕｎｄ ｒｏｂｉｎ ｓｃｈｅｍｅ）によって、セルの転送に関してＷバス上で競合しているＣＶＵとＣＤＵの間を調停する。Ｗ−ステートマシン（４８）が、ＣＶＵ（４６）からメモリアレイ（１２）へセルを転送する時期を決定するとき、Ｗ−ステートマシン（４８）は、アドレス及びデータのトライステート・バッファをイネーブルにし、また、ＲＡＳ、ＣＡＳ関連クロック信号を生成する。Ｗ−ステートマシンによって、ＣＶＵ（４６）は、ＡＴＭネットワーク（３６）からＣＶＵ（４６）に到着するセルが、常にＣＶＵ（４６）において記憶される場所を有するように、Ｗバス（３２）へセルをリリースできる。なぜなら、あるセルがＡＴＭネットワーク（３６）からＣＶＵ（４６）に到着するとき、ＣＶＵ（４６）からＷバス（３２）へ転送される別のセルが存在し得るからである。
【００４０】
ＡＴＭセルがＷバス（３２）へ転送されてから、該ＡＴＭセルは、Ｗバス（３２）に沿ってＩ／Ｏロジックへ進み、次にメモリサブアレイ行データセレクタ（４４）へと進む。図５に示されるように、メモリサブアレイ行データセレクタ（４４）は、１６個の通過ゲートスイッチアレイ（６１）を具え、各アレイ（６１）は、５１２（ＲＷ）個の通過ゲートスイッチ（６２）を有する。各通過ゲートスイッチ（６２）は、サブアレイ（１６）のビット線と接続される。メモリアレイ（１２）は、例えば東芝ＴＣ５２４１６２ＤＲＡＭのような、サイズが４メガビット（１６×５１２×５１２ ビット）であるＤＲＡＭである。ＡＴＭセルが該アレイデータセレクタ（４４）に到着するとき、各ビットは、対応する通過ゲートスイッチ（６２）へ進むまで、必然的に、Ｗバス（３２）に沿って、セルの他のビットと平行に進んでいる。その結果、ＡＴＭセルの１番目のビットは、１番目の通過ゲートスイッチ（６２ａ）へ進み、ＡＴＭセルの２番目のビットは、２番目の通過ゲートスイッチ（６２ａ）へ進み、以下、ＡＴＭセルの全ビットに関して同様である。
【００４１】
行デコーダ機構（２８）は、行アドレスデコーダ（６８）を具え、該デコーダ（６８）は、行アドレスを復号し、それゆえ、所望の行（１８）におけるメモリセル（２２）に前記セルを記憶するために、各サブアレイ（１６）における行（１８）を選択する。また、関心のある行アドレスを駆動する行アドレスバッファが存在し、且つ、リフレッシュカウンタ（７２）と、リフレッシュカウンタ（７２）及びＷ−ステートマシン（４８）と接続されるリフレッシュコントローラ（７３）と、ＷＣＬＫ信号によって刻時され、Ｗ−ステートマシン（４８）と接続されるリフレッシュタイマ（７５）とが存在して、メモリセル（２２）に対するリフレッシュを提供する。行アドレスデコーダ（６８）、行アドレスバッファ（７０）、リフレッシュカウンタ（７２）、リフレッシュコントローラ（７３）、及びリフレッシュタイマ（７５）の動作は、公知である。行デコーダの記述に関しては米国特許第５，３０５，２８０号を参照、且つ、１９９４年モトローラ社による「ダイナミックＲＡＭ及びメモリモジュール」データブックを参照。これらの引用をもって本願に記載加入される。必然的に、行（１８）の選択及び復号は、従来のＤＲＡＭにおいてと同様に実行される。
【００４２】
サブアレイデコーダ（４５）は、サブアレイアドレスを受信して復号する。サブアレイアドレスデコーダからの情報は、メモリサブアレイ行データセレクタ（４４）へ連絡する。サブアレイアドレスデコーダ（４５）からの信号は、各通過ゲートスイッチ（６２）へ必然的に連絡して、イネーブル・オン信号（ａｎ ｅｎａｂｌｅ ｏｎ ｓｉｇｎａｌ）を各所望の通過ゲートスイッチ（６２）上へ配置して、Ｉ／Ｏロジックからのビットが、対応するサブアレイ（１６）のビット線へ、通過ゲートスイッチ（６２）を通過することを許可して、該サブアレイ（１６）において、該ビットは、最終的にメモリセル（２２）に記憶される。その結果、Ｉ／Ｏロジックは、各サブアレイ（１６）に関して、対応する通過ゲートスイッチ（６２）へ、セルのそれぞれのビットを通過させる。ビットが最終的に記憶されるサブアレイ（１６）、具体的には、サブアレイ（１６）におけるメモリセル（２２）は、どの通過ゲートスイッチアレイ（６１）のどの通過ゲートスイッチ（６２）が、サブアレイアドレスデコーダ（４５）からイネーブル・オン信号を受信して、それにより、ビットが、メモリサブアレイ（１６）のビット線へ提供されることによって、通過ゲートスイッチ（６２）を通じて転送できるかによって決定される。ビットは、通過ゲートスイッチ（６２）を通過すると、サブアレイ（１６）に対応するセンス増幅器（７４）へ進み、最終的に、公知の如く記憶され得るメモリセル（２２）へ進む。必然的に、従来のＤＲＡＭにおける列の復号動作は、メモリサブアレイ行データセレクタ（４４）により置き換えられる。従来のＤＲＡＭにあるような列アドレスの代りに、サブアレイアドレスが提供される。この動作は、ＡＴＭセルのビット毎に対してなされ、その結果セル全体は、所定の行（１８）に沿ってメモリセル（２２）に記憶される。
【００４３】
ＡＴＭセルのビットがメモリサブアレイ行データセレクタ（４４）に到着するとき、各ビットは、それぞれのＩ／Ｏロジックに進み、各通過ゲートスイッチアレイ（６１）へ進み、具体的には、該アレイ（６１）における対応する通過ゲートスイッチ（６２）へ進む。サブアレイアドレスデコーダ（４５）は、ビットが最終的に書込まれる、対応するサブアレイ（１６）と接続される通過ゲートスイッチアレイ（６１）の中の所望の１つのみを、活動化している。もしＡＴＭセルの全ビットが、単一のサブアレイ（１６）内へ書込まれ得れば、他のどの通過ゲートアレイ（６１）も、サブアレイアドレスデコーダ（４５）によって活動化されなく、その結果、どのビットもメモリアレイ（１２）の中の誤ったメモリセル（２２）に書込まれない。
【００４４】
メモリサブアレイ（１６）に対応するメモリサブアレイ行データセレクタ（４４）の全ての列は、例えばａ、ｂ、ｃ等のような単一の共通制御信号を有し、該信号が受信されると、該信号によって、該メモリサブアレイ（１６）に対応するデータが、Ｉ／Ｏバス上から通過ゲートアレイ（６１）を通じて提供され得る。このように、単一の制御信号は、図５に示されるように、対応するメモリサブアレイ（１６）と接続するメモリサブアレイ行データセレクタ（４４）の一部全体を活動化し、その結果、ＡＴＭセルは、メモリサブアレイ（１６）の中へ書き込まれ得る。図６は、メモリアレイ（１２）の中の一メモリサブアレイ（１６）と接続される、サブアレイデータセレクタ（４４）の中の一通過ゲートスイッチアレイ（６１）の概要図を示している。
【００４５】
集積回路メモリは、通常、行及び列に配列された、記憶セルの２次元アレイを具える。共通のアーキテクチャーは、しばしば「ワードライン」と呼ばれる共通の行ラインへ、行内の全記憶セルを連絡させ、しばしば「ビットライン」または「ディジットライン」と呼ばれる共通の列ラインへ、列内の全記憶セルを連絡させることである。前記アーキテクチャーにおいて、該行ラインは、記憶セルがデータ信号を受信または出力することを可能にする信号を提供し、該列ラインは、該データ信号を転送する入力または出力ラインを提供する。個々の記憶セルは、アドレス指定されるべき行を選択する行デコーダと、アドレス指定されるべき列を選択する列デコーダとによりアドレス指定され、それにより、ある特定の記憶セルを、対応する行及び列の位置に選択する。該記憶セルは、セルに関連する行における行ラインにイネーブル信号を加え、セルに関連する列ライン上の信号を読出しまたは書込みすることによってアクセスされる。
【００４６】
また、センス増幅器（７４）に関して、集積回路メモリは、通常、２値論理回路であり、該回路において、情報は、「真と偽」、「論理的１と論理的０」、または「論理的高と論理的低」と交互に呼ばれる相補形論理値を示す電圧として、記憶され、転送される。典型的には、５ボルトの電圧が論理的１の状態を示し、一方、ゼロボルトの電圧が論理的０の状態を示す。レジスタンス、キャパシタンス等の制約のために、個々のセルによる列ライン上へのそれぞれの入力または出力電圧は、通常、ある中間の電圧である。その結果、サブ回路は、集積回路メモリの列ラインと連繋して、高い電圧値を、例えば５ボルトのように、十分な論理的１の電圧へ、または可能な限りそれに近い電圧へ引き上げ、低い電圧を、例えば０ボルトのように、論理的０の電圧に可能な限り近い電圧へ引き下げる。これらのサブ回路は、普通、センス増幅器と呼ばれる。「ＶＬＳＩのための回路、相互接続、及び実装」の１４３乃至１６１頁、Ｈ．Ｂ．ベイコグリュ（Ｂａｋｏｇｌｕ）、アディソン−ウェスリー出版社（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ， Ｉｎｃ．）、１９９０年；及びメモリ製品データブック全２巻中第１巻（文書 Ｎｏ． ６０１０５−１−Ｖ１）のアプリケーション・ノート５３、ＮＥＣエレクトロニクス社、１９９３年を参照。両方の引用をもって記載加入される。
【００４７】
読出し動作において、行（１８）内のＡＴＭセルのビットは、必然的に、書込みすなわち記憶するプロセスの逆のプロセスに従う。読出し動作において、１６個の各メモリサブアレイ（１６）からの１つの行（１８）におけるビット、すなわち、５１２ビットのデータは多重化され、１６個の行（１８）の中の唯１つが、選択され、Ｗバス（３２）へ提供される。
【００４８】
ＡＴＭセルの全ビットは、メモリアレイ（１２）から読み出されてから、Ｗバス（３２）へ提供され、そこからセル逆ベクトル化ユニット（ＣＤＵ）（５０）へ進む。該ビットが進むＣＤＵ（５０）は、各ＣＤＵ（５０）と接続されるＷ−ステートマシン（４８）によって命令される。ＣＤＵ（５０）が該セルを受信するとき、セルは、８ビットに区分けされ、ＣＤＵ（５０）内のレジスタ（５６）へ配置される。レジスタ（５６）におけるレジスタは、８ビットレジスタとしてグループ分けされる。
【００４９】
ＣＤＵ（５０）は、ある特定の位置からデータを読出すためのアドレスを、外部コントローラ（１１０）から受信するとき、ＡＴＭセルを受信する準備が整う。ＣＤＵ（５０）がセルを受信する準備が整うとき、ＣＤＵステートマシン（６０）は、同期装置（１２０）へレディ・フォー・セル信号を送信する。また、同期装置（１２０）は、ＡＴＭネットワーク（３６）インターフェースのタイミングを識別するＴＣＬＫ信号を受信し、該信号は、ＣＤＵステートマシン（６０）のタイミングに関する基礎である。同期装置（１２０）は、レディ・フォー・セル信号及びＴＣＬＫ信号を受け取って、ＷＣＬＫと同期した同期レディ・フォー・セル信号を生成し、該信号をＷ−ステートマシン（４８）へ送信する。また、同期装置は、Ｗバス（３２）及びＷ−ステートマシン（４８）のタイミングを識別するＷＣＬＫ信号によって生成されるＷＣＬＫ信号を受信する。上述したように、同期装置（１２０）は、２つの異なるクロックドメイン間の信号を同期させて、その結果、ＣＤＵステートマシン（６０）及びＷ−ステートマシン（４８）は、互いに送信する信号を理解できる。
【００５０】
Ｗ−ステートマシン（４８）が、ＣＤＵ（５０）の同期装置（１２０）から同期レディ・フォー・セル信号を受信してから、調停スキームにより決定すると、該Ｗ−ステートマシン（４８）により、ＣＤＵ（５０）のアドレスレジスタ（１１４）からのアドレス情報は、行データセレクタ（４４）及び行デコーダ（６８）へ提供される。上記で説明したように、行データセレクタ（４４）及び行デコーダ（６８）により、ＣＤＵ（５０）への転送を要望されるＡＴＭセルのビットは、該セルが記憶されるメモリサブアレイ（１６）の外へ読み出される。メモリサブアレイ（１６）からＡＴＭセルのビットを転送することは、上述のような書込み動作のために発生する手順と反対である。アドレスレジスタ（１１４）は、前もって、外部コントローラ（１１０）からアドレス情報を受信している。アドレス情報は、アドレスレジスタ（１１４）へ進み、アドレスバス（１２２）経由でメモリサブアレイ行データセレクタ（４４）と行デコーダ（６８）及び行アドレスバッファ（７０）へ進む。アドレスレジスタ（１１４）及びＣＤＵステートマシン（６０）は、両方ともアドレス情報を受信する。
【００５１】
ＡＴＭセルのビットは、メモリサブアレイ（１６）から読み出されると、Ｗバス（３２）のそれぞれのバスライン（３３）へ転送され、ＣＤＵ（５０）へ進む。ＡＴＭセルのビットがＷバス（３２）上を進んでいる同じ時期に、Ｗ−ステートマシン（４８）は、同期装置（１２０）へ、セル・イズ・リトゥン信号（ｃｅｌｌ＿ｉｓ＿ｗｒｉｔｔｅｎ ｓｉｇｎａｌ）を送信している。同期装置（１２０）は、同期セル・イズ・リトゥン信号を生成し、該信号は、ＡＴＭネットワーク（３６）インターフェースのＴＣＬＫタイミングに対応している。前記タイミングへ変換されることによって、同期セル・イズ・リトゥン信号は、ＣＤＵステートマシン（６０）によって、信号を受信する時期を理解される。また、同時に、セル・イズ・リトゥン信号は、ＣＤＵ（５０）の中の第１レイヤ（５５）のレジスタ（５６）におけるそれぞれのレジスタ（５６）へ提供される。該セル・イズ・リトゥン信号は、第１レイヤ（５５ａ）における前記レジスタ（５６）を活動化するように作用し、その結果、Ｗバス（３２）上のビットは、全て、レジスタ（５６）の中のそれぞれのレジスタセル（５７）内へ読み出される。各レジスタセル（５７）が、Ｗバスの唯一のバスライン（３３）と接続されることから、ＡＴＭセルの全ビットは、同時に、それぞれのレジスタセル（５７）へ書き込まれる。
【００５２】
ＣＤＵステートマシン（６０）が、第１レイヤ（５５ａ）の中のレジスタ（５６）から、第１レイヤ（５５ａ）の中のレジスタ（５６）内に残っているビットが第２レイヤ（５５ｂ）のレジスタ（５６）に対応する地点まで、ビットを選択した後に、残っているビット全てと、第１レイヤ（５５ａ）の残っているレジスタ（５６）の全ては、同じクロック周期のうちに、対応するレジスタ（５６）と、第２レイヤ（５５ｂ）へ転送する。このように、第１レイヤ（５５ａ）のレジスタ（５６）全体が、次のＡＴＭセルを受信するために、クリアになる。同時に、ＣＤＵステートマシン（６０）からの選択信号は、ＡＴＭセルのオーダにおける残っているバイトをまだ受信し続けるが、今や選択信号は第２レイヤ（５５ｂ）のレジスタ（５６）から該バイトを読み出している。第１レイヤ（５５ａ）のレジスタ（５６）におけるセルの残っているビットが、第２レイヤ（５５ｂ）のレジスタ（５６）へ転送されてから、ＣＤＵステートマシン（６０）は、もし新たな読出しアドレスを受信していれば、同期装置（１２０）へレディ・フォー・セル信号を送信して、該プロセスを再開する。第１レイヤ（５５ａ）のレジスタ（５６）から第２レイヤ（５５ｂ）のレジスタ（５６）を引いた長さは、始めの方で言及した公式によって計算され得る。
【００５３】
ＡＴＭセルの全ビットが第１レイヤ（５５ａ）のレジスタ（５６）に記憶されてから、ＣＤＵステートマシン（６０）は、６４／１×８（６４ ｔｏ １ ｂｙ ８）マクス（ｍｕｘ）（１２３）と接続したレジスタ（５６）におけるセルの第１バイトで開始する。ＣＤＵステートマシン（６０）は、選択信号を送信し、該信号により、マクスがＡＴＭセルの第１バイトを読み出し、該バイトがレジスタ（１２９）へ通されて、ＴＤＡＴ信号を形成する。また、レジスタ（１２９）は、ＴＣＬＫ信号及びイネーブル信号を受信し、該イネーブル信号は、ＴＲＥＮＢ信号がアクティヴであり、且つＴＣＡ信号がアクティヴであるときにのみ、レジスタ（１２９）を使用可能にする。ＴＣＬＫ信号の各クロック周期により、ＣＤＵステートマシン（６０）は、もしＴＲＥＮＢ及びＴＣＡがアクティヴならば、ＡＴＭセルにおける次のバイトのための選択信号を生成する。次のバイトは、マクス（１２３）を通過して、レジスタ（１２９）へ達する。このことは、各バイトに関して各クロック周期で生じることから、各バイトは、移動中に制御されることができる。前述の信号に関して、ＴＣＬＫ信号は、外部デバイスから供給され、ＣＤＵにおける他の全ての信号は、該ＴＣＬＫ信号の立上がりエッジに同期している。ＴＲＥＮＢ信号は、伝送読出しイネーブル信号（ｔｒａｎｓｍｉｔ ｒｅａｄ ｅｎａｂｌｅ ｓｉｇｎａｌ）であり、外部デバイスが受信可能状態で、ＡＴＭセルのバイトを受信する準備が整っていることを示す。伝送読出しイネーブル、すなわちＴＲＥＮＢ信号は、ローであるときにアクティヴ状態である。該信号は、ＴＣＬＫ信号のどの立上がりエッジで、ＣＤＵ（６０）が、ＴＤＡＴ信号上へ次のバイトのデータを発するべきかを示すために使用される。ＴＲＥＮＢ信号が、ＴＣＬＫ信号によってローにサンプリングされるとき、次のバイトのデータは、ＴＣＬＫ信号の次の立上がりエッジで使用可能であるだろう。転送速度が最大であれば、ＴＲＥＮＢ信号は、セルの全転送期間でローであり、新たなバイトのデータは、ＴＣＬＫ信号の立上がりエッジ毎に、使用可能であるだろう。ＴＣＡ信号がローであるとき、ＴＲＥＮＢ信号は無視される。ＴＣＡ信号は、ＣＤＵステートマシン（６０）によって生成され、ＣＤＵ（６０）によって伝送するために使用可能なセルが存在することを知らせる。また、ＣＤＵステートマシン（６０）によって送信されるＴＳＯＣ信号が存在する。ＴＳＯＣ信号は、ＣＤＵ（６０）によるセルの伝送開始（ｔｒａｎｓｍｉｔ ｓｔａｒｔ ｏｆ ｃｅｌｌ）を示す。ＴＳＯＣ信号は、セルの第１バイトがＴＤＡＴ信号上で使用可能である同じ時期でハイである。ＴＳＯＣ信号は、セルを伝送する際にエラーが存在する場合に、タイミングを取るために役立ち、外部デバイスは、新たなセルが伝送され始めている時期を知る。ＴＤＡＴ信号は、ＣＤＵ（５０）によって生成される。ＴＤＡＴ信号は、伝送され且つＡＴＭセルビットを有するデータである。該データは、レジスタ（１２９）へ書き込まれ、ＴＲＥＮＢ信号がアクティヴ状態で（、且つＴＣＡ信号がハイで）あるときに、ＴＣＬＫ信号の立上がりエッジでサンプリングされる。
【００５４】
ある実施形態では、第１レイヤ（５４ａ）のレジスタ（５６）の中の各レジスタセル（５７）は、図７に示されるように、対応するバスライン（３３）と接続される。もし５１２本のバスライン（３３）が存在すれば、ＣＶＵ（４６）の第１レイヤ（５４ａ）の各レジスタ（５６）の中の各レジスタセル（５７）に関して、唯一のバスライン（３３）が存在する。
【００５５】
ある実施形態では、メモリバンクインターリービング（ｍｅｍｏｒｙ ｂａｎｋ ｉｎｔｅｒｌｅａｖｉｎｇ）を使用できる。メモリバンクインターリービングは、当該分野の専門家によって、よく理解され、しばしば使用される。２重インターリービングにおいて、メモリアレイ（１２）は、２つのバンクに分かれて、それぞれが、１６個のハーフ（２５６行×５１２列）メモリサブアレイ、または、８個の（５１２行×５１２列）メモリサブアレイの何れかを具える。ＣＶＵからのＡＴＭセルの前半部分（２４バイト）は、一方のメモリバンク内へ書き込まれ、ＣＶＵからのＡＴＭセルの後半部分（２４バイト）は、他方のメモリバンク内へ書き込まれる。このことは、データがＷバス（３２）上で衝突することなく、２つのメモリ周期が互いに重複するようになされる。斯種の２重メモリインターリービングは、Ｗバス（３２）の幅を半分（２５６ビット）に減らすことができるという利点がある。もし４重インターリービングで設計されれば、Ｗバス（３２）の幅は、２重（１２８ビット）に減らされることができる。また、メモリバンクインターリービングは、メモリプリチャージ時間（ｍｅｍｏｒｙ ｐｒｅｃｈａｒｇｅ ｔｉｍｅ）を隠蔽するという利点がある。
【００５６】
別のメモリインターリービングは、Ｗバス（３２）のバンド幅を増やすよう設計され得る。この場合、２重インターリービングを仮定すると、メモリアレイ（１２）は、２つのバンクに分かれて、それぞれが８個の（５１２行×５１２列）メモリサブアレイ（１６）を具える。Ｗバス（３２）の幅は減らされないで、Ｗバスのバンド幅は、元のバンド幅の２倍にまで増やされる。この場合、完全なＡＴＭセルが、交互のバンクで読み出し又は書き込みされる。
【００５７】
インターリービングメモリバンクの上記全ての場合において、さらなる負担を、Ｗ−ステートマシン（４８）にかける。Ｗ−ステートマシン（４８）は、別々のＲＡＳ、ＣＡＳ、等のクロック信号を各メモリバンクへ提供しなければならないし、また、行デコーダ（６８）及びサブアレイアドレスデコーダ（４５）へ、別々のアドレス線を提供しなければならない。Ｗ−ステートマシン（４８）は、データの衝突がＷバス（３２）上で生じないように、各バンク及びＣＶＵの出力データを制御しなければならない。メモリバンクインターリービングを設計する他の多くの方法が存在する。これらの幾つかは、上述を参考にして、見出されることができる。
【００５８】
もしインターリービングが利用されれば、レジスタセル（５７）は、バスライン（３３）と接続され、該バスライン（３３）へ少なくとも１つまたはそれ以上の追加レジスタセル（５７）が接続されるのが望ましい。もし２重インターリービングが利用されれば、２個のレジスタセル（５７）が各バスライン（３３）と接続されて、図８に示されるように、バスライン（３３）を５１２個の代わりに２５６個のみにし得る。もし４重インターリービングが使用されれば、４個のレジスタセル（５７）が各バスライン（３３）と接続されて、バスライン（３３）を１２８個にし得る。インターリービングが使用されると、ステートマシン（４８）は、それぞれのＣＶＵステートマシーンを制御して、あるレジスタ（５６）が適当な時点でＡＴＭセルのビットをリリースすることのみを許可し、その結果、ＡＴＭセルの全ビットは、メモリアレイ（１２）へ今までどおり提供されるが、Ｗバス（３２）のバスライン（３３）へ、全て同時の代りに、時間中にリリースされる。
【００５９】
もしインターリービングが生じれば、全ビットは、あるメモリサブアレイ（１６）に対応する通過ゲートスイッチアレイ（６１）を通じて、今までどおり書き込まれることができる。インターリーブする場合には、バスラインをより少なくできるから、対応するＩ／Ｏロジックと、各通過ゲートスイッチアレイ（６１）における通過ゲートスイッチ（６２）も、より少ない。これは、通過ゲートスイッチ（６２）によって処理される必要がある信号が、任意の所定時期に入ってくる数が少ないからである。インターリービング方式により、Ｉ／Ｏロジックと、各通過ゲートスイッチアレイ（６１）における通過ゲートスイッチ（６２）との数は、Ｗバス（３２）におけるバスライン（３３）の数と同じであるだろう。
【００６０】
読出し動作において、上述のプロセスは、本質的に、ＡＴＭセルのビットに関して逆転されて、最終的に、ＣＤＵ（５０）のレジスタ（５６）の中のレジスタセル（５７）に到達する。ＤＲＡＭインターリービングについての議論は、以下において見出され得る：
ＥＤＮ、１９８９年３月３０日、１５５頁乃至１６６頁；
ＥＤＮ、１９８９年４月１３日、１５７頁乃至１６４頁；
ＥＤＮ、１９８９年４月２７日、１８３頁乃至１８８頁；
ＥＤＮ、１９８９年５月１１日、１７９頁乃至１８６頁；これら全ての引用をもって記載加入される。
【００６１】
また、装置（１０）は、切替装置、セルレート多重化装置またはセルレート逆多重化装置として使用され得る。装置（１０）が使用されるモードは、モードレジスタ（１２６）によって決定される。モードレジスタ（１２６）は、Ｗ−ステートマシン（４８）、ＣＶＵ（４６）及びＣＤＵ（５０）へ接続されることにより、それらが、モードレジスタ（１２６）によって示されるモードに従って、セルの転送を実行できる。モードレジスタ（１２６）は、ＣＶＵ（４６）が、個々に動作するか、同時に動作するか、または、様々なグループに分かれて動作するかの何れかに制御できる。同様に、モードレジスタ（１２６）は、ＣＤＵ（５０）を制御することにより、ＣＤＵ（５０）が、個々に、同時に、または、グループに分かれて動作できる。
【００６２】
モードレジスタ（１２６）は、１本または複数本の外部ピンからモード情報を受信する。この情報は、モードストローブ（１３４）信号ピンによってモードレジスタ（１２６）内へ書き込まれる。モードレジスタ（１２６）は、装置（１０）の動作が始まる前に、例えば初期化時点で、該情報をロードされる。モードレジスタ（１２６）は、装置の動作中には変化しない。
【００６３】
さらに、コーディングに依存するが、モードレジスタ（１２６）は、ＣＶＵ及びＣＤＵ間の関係を構築する方法を具体的に指示するだろう。ＣＶＵに関して、モードレジスタは、以下の符号化を指定する。
０００ ４個のＣＶＵ全てが個々に動作する。
００１ ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ２とＣＶＵ３は個々に動作する。
０１０ ＣＶＵ２とＣＶＵ３がグループとなる。ＣＶＵ０とＣＶＵ１は個々に動作する。
０１１ ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ２とＣＶＵ３がグループとなる。
１００ 全てのＣＶＵがグループとなる。
【００６４】
同様に、ＣＤＵに関して、モードレジスタは、以下の符号化を指定する。
０００ ４個のＣＤＵ全てが個々に動作する。
００１ ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ２とＣＤＵ３は個々に動作する。
０１０ ＣＤＵ２とＣＤＵ３がグループとなる。ＣＤＵ０とＣＤＵ１は個々に動作する。
０１１ ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ２とＣＤＵ３がグループとなる。
１００ 全てのＣＤＵがグループとなる。
【００６５】
動作情報のモードと共に、モードレジスタ（１２６）は、各ＣＶＵ（４６）に関してＴ−カウント情報を含む。Ｔ−カウント情報は、５ビット幅であり、ＡＴＭセルのデータ長及び記憶される必要がある任意の追加データ長を、バイト単位でＣＶＵ（４６）へ指示する。Ｔ−カウントは、以下の復号化を有し得る：
０００００ ４８バイト
００００１ ４９バイト
０００１０ ５０バイト
０００１１ ５１バイト
００１００ ５２バイト
００１０１ ５３バイト
００１１０ ５４バイト
００１１１ ５５バイト
０１０００ ５６バイト
０１００１ ５７バイト
０１０１０ ５８バイト
０１０１１ ５９バイト
０１１００ ６０バイト
０１１０１ ６１バイト
０１１１０ ６２バイト
０１１１１ ６３バイト
１００００ ６４バイト
【００６６】
その結果、ＣＶＵに関して、モードレジスタは、２３ビットの情報を含む；すなわち、動作のモードを指定する３ビットと、各ＣＶＵに関するＴ−カウントの５ビットである。
【００６７】
動作情報のモードと共に、モードレジスタは、各ＣＤＵ（５０）に関してＴ−カウント情報を含む。Ｔ−カウント情報は、５ビット幅であり、ＡＴＭセルのデータ長と、Ｗバスから受信されるであろう任意の追加データ長とを、バイト単位でＣＤＵ（５０）へ指示する。Ｔ−カウントは、以下の復号化を有し得る：
０００００ ４８バイト
００００１ ４９バイト
０００１０ ５０バイト
０００１１ ５１バイト
００１００ ５２バイト
００１０１ ５３バイト
００１１０ ５４バイト
００１１１ ５５バイト
０１０００ ５６バイト
０１００１ ５７バイト
０１０１０ ５８バイト
０１０１１ ５９バイト
０１１００ ６０バイト
０１１０１ ６１バイト
０１１１０ ６２バイト
０１１１１ ６３バイト
１００００ ６４バイト
【００６８】
その結果、ＣＤＵに関して、モードレジスタは、２３ビットの情報を含む。すなわち、動作のモードを指定する３ビットと、各ＣＤＵ（５０）に関するＴ−カウントの５ビットである。それゆえ、本実施形態において、モードレジスタ（１２６）は、４６ビットの情報を含む。
【００６９】
モードレジスタ（１２６）により、装置（１０）は、切替装置、セルレート多重化装置またはセルレート逆多重化装置として動作する。以下は、様々なモードにおける動作実施例である。
【００７０】
４×４の切替装置の動作、すなわち、ＣＶＵモード０００及びＣＤＵモード０００の一実施例において、装置（１０）は、１５５メガビット（ＯＣ−３）の入力レートで、４個の入力上にＡＴＭセルを受信し、メモリアレイ（１２）内へＡＴＭセルを記憶し、それから、ＣＤＵによって要求されたときに、Ｗバス（３２）上にＡＴＭセルを読み出す。次に、ＣＤＵ（５０）は、対応する出力ポート上にＡＴＭセルを送信する。
【００７１】
セルレート多重化装置の動作、すなわち、ＣＶＵモード０００及びＣＤＵモード１００の一実施例において、装置（１０）は、１５５メガビット（ＯＣ−３）の入力レートで、４個の入力上にＡＴＭセルを受け取り、６２２メガビット（ＯＣ−１２）のレートで、ＡＴＭセルを出力する。この場合、各ＣＶＵ（４６）は、完全なＡＴＭセルを受信し、メモリアレイ（１２）内へ書き込む。ＣＤＵ（５０）が該セルを受信するとき、以下のように、各ＣＤＵ（５０）へセルの１／４が書き込まれる。
バイト１は、ＣＤＵ０の第１レイヤの出力レジスタ０内へ書き込まれる。
バイト２は、ＣＤＵ１の第１レイヤの出力レジスタ１内へ書き込まれる。
バイト３は、ＣＤＵ２の第１レイヤの出力レジスタ２内へ書き込まれる。
バイト４は、ＣＤＵ３の第１レイヤの出力レジスタ３内へ書き込まれる。
バイト５は、ＣＤＵ０の第１レイヤの出力レジスタ４内へ書き込まれる。
バイト６は、ＣＤＵ１の第１レイヤの出力レジスタ５内へ書き込まれる。
バイト７は、ＣＤＵ２の第１レイヤの出力レジスタ６内へ書き込まれる。
バイト８は、ＣＤＵ３の第１レイヤの出力レジスタ７内へ書き込まれる。
以下同様である。
【００７２】
この場合、ＣＤＵは、６２２メガビット（ＯＣ−１２）で４バイト幅のパス上に、ＡＴＭセルを出力する。
【００７３】
セルレート逆多重化装置の動作、すなわち、ＣＶＵモード００１及びＣＤＵモード０００の一実施例において、装置（１０）は、６２２メガビット（ＯＣ−１２）の入力レートで、ＡＴＭセルを受け取り、１５５メガビット（ＯＣ−３）のレートで、４個の出力上へＡＴＭセルを出力する。この場合、各ＣＶＵ（４６）は、以下に示されるように、ＡＴＭセルの１／４を受信する。
バイト１は、ＣＶＵ０の第１レイヤの入力レジスタ０内へ書き込まれる。
バイト２は、ＣＶＵ１の第１レイヤの入力レジスタ１内へ書き込まれる。
バイト３は、ＣＶＵ２の第１レイヤの入力レジスタ２内へ書き込まれる。
バイト４は、ＣＶＵ３の第１レイヤの入力レジスタ３内へ書き込まれる。
バイト５は、ＣＶＵ０の第１レイヤの入力レジスタ４内へ書き込まれる。
バイト６は、ＣＶＵ１の第１レイヤの入力レジスタ５内へ書き込まれる。
バイト７は、ＣＶＵ２の第１レイヤの入力レジスタ６内へ書き込まれる。
バイト８は、ＣＶＵ３の第１レイヤの入力レジスタ７内へ書き込まれる。
以下同様である。
【００７４】
Ｗ−ステートマシン（４８）は、正しいＡＴＭセルがＷバス（３２）上に構成されるように、全ＣＶＵ（４６）からのバイトに関連したトライステート・イネーブルを使用可能にする。Ｗ−ステートマシン（４８）は、該セルをメモリアレイ（１２）内へ書き込む。各ＣＤＵ（５０）は、完全なＡＴＭセルを受信し、１５５メガビット（ＯＣ−３）レートで出力する。
【００７５】
モードの符号化によって理解され得るように、切替装置、セルレート多重化装置及びセルレート逆多重化装置としての混合した動作が可能である。
【００７６】
上記実施例において、各ＣＶＵ（４６）及びＣＤＵ（５０）は、例えば、ＰＭＣシエラ（Ｓｉｅｒｒａ）により製造されたパーツナンバーＰＭ５３４６のような、市販のＡＴＭ物理レイヤ部（図示せず）とインターフェースをとる。このパーツは、サニライト（Ｓｕｎｉｌｉｔｅ）として広く知られている。サニライトは、１５５メガビット（ＯＣ−３）の物理レイヤ部である。
【００７７】
また、これに関連して、装置（１０）は、同報通信モードに動作できる。該モードにおいて、モードレジスタ（１２６）により、各ＣＤＵ（５０）は、個々に動作するが、ＣＶＵ（４６）で受信されてから、メモリサブアレイ（１６）に記憶されるＡＴＭセルのコピーを受信する。ＡＴＭセルは、メモリサブアレイ（１６）に記憶されてから、様々に連結してそれぞれが関連づけられる個々のＣＤＵに必要とされるのと同じ回数分、コピーされる。
【００７８】
本発明は、ＡＴＭセルを切替える方法に関する。該方法は、切替装置の第１入力ポートで、ＡＴＭネットワークからＡＴＭセルを受信する工程を具える。次に、該切替装置のメモリアレイ（１２）において、１クロック周期のうちにＡＴＭセルを記憶する工程が存在し得る。次に、メモリアレイ（１２）内のＡＴＭセルを１クロック周期のうちに読出す工程が存在する。次に、メモリアレイ（１２）から切替装置の第１出力ポートへＡＴＭセルを転送する工程が存在する。次に、第１出力ポートからＡＴＭネットワーク（３６）へＡＴＭセルを伝送する工程が存在する。
【００７９】
切替装置は、上述の装置（１０）であるのが望ましい。第１入力ポートは、上述のように１つ以上のＣＶＵを具え得る。記憶工程は、上述のように、ＡＴＭセルを、Ｗバス（３２）上へ提供し、且つメモリアレイ（１２）へ提供する工程であり得る。読出し工程は、上述のように、ＣＤＵからのアドレス情報を用いて、ＡＴＭセルのビットを得る工程であり得る。ＡＴＭセルをメモリアレイ（１２）から第１出力ポートへ転送する工程は、上述のように、Ｗバス（３２）上のＡＴＭセルのビットを、ＣＤＵ（５０）のレジスタ（５６）へ転送する工程であり得る。第１出力ポートは、その応用に依存して、１つ以上のＣＤＵ（５０）を具え得る。ＡＴＭセルをＡＴＭネットワーク（３６）へ伝送する工程は、上述のように、ＣＤＵ（５０）のレジスタ（５６）から外部へ、レジスタ（１２９）を介してビット毎に伝送する工程であり得る。
【００８０】
もし、同報通信モードが、モードレジスタ（１２６）によって選択されれば、該転送する工程の後に、メモリアレイ（１２）内のＡＴＭセルを、１クロック周期のうちに再度読出す工程が存在する。次に、メモリアレイ（１２）から切替装置の第１出力ポートへ、ＡＴＭセルを転送する工程が存在する。次に、第１出力ポートからＡＴＭネットワーク（３６）へ、ＡＴＭセルを伝送する工程が存在する。このように、ＡＴＭセルは、所望される回数コピーされ、同じまたは異なるＣＤＵ（５０）から様々な場所へ送信されて、同報通信を達成できる。
【００８１】
もし、モードレジスタ（１２６）が、装置（１０）に関して多重化モードを選択すれば、受信工程は、ＡＴＭセルのＪ個の部分を、Ｊ個の対応するＣＶＵ（４６）で受信する工程を含み得る。Ｊ個のＣＶＵ（４６）が集まって、第１入力ポート全体を構成する。ＡＴＭセルを転送する工程は、ＡＴＭセルのＫ個の部分を、対応するＫ個のＣＤＵ（５０）へ転送する工程を含み得る。この場合、Ｊ≧１≦Ｋ、且つ、Ｊ及びＫは整数である。ＡＴＭセルのＫ個の部分が集まって、ＡＴＭセル全体を構成する。Ｋ個のＣＤＵ（５０）は、第１出力ポートを規定する。その結果、ＡＴＭセルは、Ｊ個のＣＶＵに到着し、且つＫ個のＣＤＵを介して伝送される。ここで、Ｋ＞Ｊである。
【００８２】
装置（１０）が逆多重化装置として使用されるとき、ＡＴＭセルを第１入力ポートで受信する工程は、ＡＴＭセルのＰ個の部分を、対応するＰ個のＣＶＵ（４６）で受信する工程を含む。ここで、Ｐ≧２、且つＰは整数である。ＡＴＭセルのＰ個の部分が集まって、ＡＴＭセル全体を構成する。Ｐ個のＣＶＵ（４６）は、第１入力ポートを規定する。次に、転送する工程は、ＡＴＭセルのＱ個の部分を、Ｑ個のＣＤＵ（５０）へ転送する工程を含む。ここで、Ｑ≧１≦Ｐ、且つ、Ｑもまた整数である。ＡＴＭセルのＱ個の部分が集まって、ＡＴＭセル全体を構成し、Ｑ個のＣＤＵ（５０）が集まって、第１出力ポート全体を構成する。その結果、逆多重化に関して、ＡＴＭセルのＰ個の部分が、Ｐ個のＣＶＵ（４６）に到着する。その後、該Ｐ個の部分は、装置（１０）から外部へ、Ｑ個のＣＤＵ（５０）を介して、Ｑ個の対応する部分に分れて伝送される。ここで、Ｐ＞Ｑである。
【００８３】
本発明は、ＡＴＭセルのための切替装置に関する。該切替装置は、Ｉ個の入力ポートを具え、該入力ポートは、ＡＴＭネットワーク（３６）からＡＴＭセルを受信する。ここで、Ｉ≧１、且つＩは整数である。また、切替装置は、Ｉ個の入力ポートの中の１つによって受信されたＡＴＭセルを、１クロック周期のうちに記憶するために、Ｉ個の入力ポートと接続したメモリアレイ（１２）を具える。また、切替装置は、メモリアレイ（１２）と接続したＯ個の出力ポートを具える。ここで、Ｏ≧１、且つ、Ｏは整数である。Ｏ個の出力ポートの中の１つは、メモリアレイ（１２）から受信されるＡＴＭセルを、ＡＴＭネットワーク（３６）へ伝送する。さらに、切替装置は、入力ポートの中の１つからメモリアレイ内へ、１クロック周期のうちにＡＴＭセルを記憶することを制御するために、メモリアレイ（１２）、Ｉ個の入力ポート及びＯ個の出力ポートと接続したコントローラを具える。
【００８４】
切替装置は、上述のような装置（１０）であり得る。Ｉ個の入力ポートは、上述のように、多数の結合を有するＣＶＵであり得る。Ｏ個の出力ポートは、上述のように、多数の結合を有するＣＤＵ（５０）であり得る。コントローラは、上述のような外部コントローラ（１１０）と、内部コントローラとを具え得る。内部コントローラは、例えばＷ−ステートマシン（４８）と、例えばモードレジスタ（１２６）も含み得る。また、機器構成に依存するが、内部コントローラは、上述のように、例えば行デコーダ機構及びメモリサブアレイを選択する機構のような、読出しまたは書込み機構を含み得る。
【００８５】
もし切替装置が同報通信のために使用されれば、コントローラにより、ＡＴＭセルは、２回以上コピーされ、出力ポートの中の１つへ伝送される。出力ポートの中の１つは、Ｑ個のＣＤＵ（５０）を具えるのが望ましく、ここで、Ｑ≧１、且つ、Ｑは整数である。このように、ＡＴＭセルは、２回以上コピーされ、同じＣＤＵ（５０）または数個のＣＤＵ（５０）を介して同報通信されて、同報通信を達成する。
【００８６】
切替装置が動作して、入力ポートで受信した１ＡＴＭセルを、メモリアレイ及び所望のＣＤＵの出力ポートを介して容易に移動すなわち転送することにより、該セルを所望の宛先へ移動できる。
【００８７】
もし切替装置が逆多重化装置として使用されれば、入力ポートの中の１つは、Ｐ個のＣＶＵ（４６）を具え、該ＣＶＵ（４６）が、ＡＴＭセルの対応するＰ個の部分を受信するのが望ましい。ここで、Ｐ≧２、且つＰは整数であり、Ｐ個の部分が集まって、ＡＴＭセル全体を構成する。さらに、０出力ポートの中の１つは、Ｑ個のＣＤＵ（５０）を具え、ここで、１≦Ｑ≦Ｐである。コントローラにより、ＡＴＭセルのＰ個の部分が、１クロック周期のうちにメモリアレイ（１２）に記憶され、次に、１クロック周期のうちにメモリアレイ（１２）からＱ個の部分へ読み出され、そしてＡＴＭセルのＱ個の部分が、対応するＱ個のＣＤＵ（５０）へ転送される。このように、ＡＴＭセルのＰ個の部分は、Ｑ個のＣＤＵから外へ伝送され、ここでＰ＞Ｑである。
【００８８】
もし切替装置が多重化装置として使用されれば、入力ポートの中の１つは、Ｊ個のＣＶＵ（４６）を具え、該ＣＶＵ（４６）は、ＡＴＭセルの対応するＪ個の部分を受信する。ここで、Ｊ≧１、且つＪは整数であり、Ｊ個の部分が集まって、ＡＴＭセル全体を構成する。Ｏ個の出力ポートの中の１つは、Ｋ個のＣＤＵ（５０）を具えるのが望ましい。ここで、Ｊ≧１≦Ｋである。コントローラにより、ＡＴＭセルのＰ個の部分が１クロック周期のうちにメモリアレイ（１２）に記憶され、次に、１クロック周期のうちにメモリアレイ（１２）からＫ個の部分へ読み出され、そして、ＡＴＭセルのＫ個の部分が、対応するＫ個のＣＤＵ（５０）へ転送される。このように、ＡＴＭセルのＪ個の部分は、Ｋ個の部分として切替装置の外部へ伝送され、多重化が得られる。ここで、Ｊ＜Ｋである。
【００８９】
【発明の効果】
上記のように、ＡＴＭネットワークから受信されるＡＴＭセルのビットをパラレルに配列して、従来利用されているＤＲＡＭ（実施例では、４メガビット）におけるメモリアレイの行に、ＡＴＭセル全体を１メモリ周期のうちに書込みできる。また、該行からＡＴＭセル全体を１メモリ周期のうちに読出して、ＡＴＭネットワークへ、ＡＴＭセルのビットをシリアルに伝送することができる。従って、転送レートが高いＡＴＭセルを、従来利用されているＤＲＡＭの動作速度で操作できる。
さらに、装置が複数の入力ポートまたは出力ポートを具えることにより、該装置は、逆多重化装置、多重化装置または切替装置として使用され得る。さらに、メモリアレイ内のＡＴＭセルを、複数の出力ポートへコピーする機能を有することにより、同報通信装置としても使用され得る。
【００９０】
本発明は、例示の目的のために上記実施形態にて詳細に記載されたが、その細部は、単に前記例示目的のためであり、特許請求の範囲に記載されるようなもの以外にも、本発明の精神及び範囲から離れることなく、当該分野の専門家により、変形を成し得ると、理解されるべきである。
【図面の簡単な説明】
【図１】本発明のＡＴＭセルを操作する装置のブロック図である。
【図２】本発明のＣＶＵ、Ｗバス、ＣＤＵ及びステートマシーンのブロック図である。
【図３】セルベクトル化ユニットのブロック図である。
【図４】セル逆ベクトル化ユニットのブロック図である。
【図５】メモリサブアレイ行データセレクタ及びＩ／Ｏロジックのブロック図である。
【図６】メモリサブアレイ行データセレクタの要部ブロック図である。
【図７】メモリサブアレイへ接続されるＣＶＵのブロック図である。
【図８】２重インタリービング並びにそれぞれの部分に関しての（ｐｉｅｃｅｗｉｓｅ）読出し及び書込みを介して、メモリサブアレイと接続されるＣＶＵ及びＣＤＵのブロック図である。
【符号の説明】
（１０） 装置
（１２） メモリアレイ
（１４） 読出し書込み機構
（４６） セルベクトル化ユニット（ＣＶＵ）
（４８） Ｗ−ステートマシン
（５０） セル逆ベクトル化ユニット（ＣＤＵ）
（１１０） 外部コントローラ

Claims (32)

1. ＡＴＭセル全体を読出しまたは書込みできるメモリアレイと、ＡＴＭセル全体をメモリアレイから読出し、或いは、メモリアレイ内へ書込む機構とを具える、ＡＴＭセルを操作する装置であって、
   メモリアレイは、Ｎ個のメモリサブアレイ（Ｎ≧１、且つＮは整数である。）を具え、各メモリサブアレイは、メモリセルの行及び列を有し、ＡＴＭセルの全ビットを記憶するのに十分なメモリセルが存在し、
   読出し書込み機構は、メモリアレイの行にＡＴＭセルを読出しまたは書込むと共に、メモリアレイと通信して、メモリサブアレイを選択する機構を有する行読出し書込み機構と、前記行読出し書込み機構と通信すると共に、選択する機構と接続するＷバスを有する、ＡＴＭセルをメモリアレイへ提供する機構と、Ｗバスと接続され、ＡＴＭネットワークからＷバスへＡＴＭセルを引渡す機構とを含み、
   前記Ｗバスに沿って、ＡＴＭセルはメモリアレイへ進み、
   引渡す機構は、ＡＴＭセルがＷバスへ引渡されるときに、適当に順序づけられて、メモリアレイ内へ書込まれるように、ＡＴＭセルを整列すると共に、Ｗバスと連絡している第１機構を含み、
   第１機構は、ＡＴＭセルのビットを、ＡＴＭネットワークから受信して整列し、その結果、該ビットをＷバスへ並列に引渡しできると共に、Ｗバスと接続された複数のセルベクトル化ユニットを含む、ＡＴＭセルを操作する装置。
2. １つ以上の行または列は、ＡＴＭセルの全ビットを記憶するのに十分なメモリセルを有する、請求項１に記載の装置。
3. 各行のビット幅は、ＲＷであり、ＡＴＭセルのビット数よりも大きいかまたは等しい、請求項２に記載の装置。
4. 各列のビット幅は、ＣＷ（ＣＷ≧１）である、請求項３に記載の装置。
5. 行読出し書込み機構は、復号してメモリアレイの行を選択する行デコーダ機構を含み、前記行デコーダ機構は、前記メモリアレイと通信している、請求項４に記載の装置。
6. メモリサブアレイを選択する機構は、行デコーダ機構と通信する請求項５に記載の装置。
7. 読出し書込み機構は、ＷバスからＡＴＭネットワークへ、ＡＴＭセルを転送する機構を含み、前記転送する機構はＷバスと接続される、請求項６に記載の装置。
8. 転送する機構は、ＡＴＭセルが、メモリアレイから読み出されてから、適当に順序づけられて、ＷバスからＡＴＭネットワークへ転送されるように、ＡＴＭセルを整列する第２機構を含み、前記第２機構は、Ｗバスと接続される、請求項７に記載の装置。
9. サブアレイを選択する機構は、メモリサブアレイを読出しまたは書込むメモリサブアレイ行データセレクタを含む、請求項８に記載の装置。
10. メモリサブアレイ行データセレクタは、Ｎ個の通過ゲートスイッチアレイを具え、各通過ゲートスイッチアレイは、Ｎ個のメモリサブアレイの中の対応するメモリサブアレイと、Ｗバスと、サブアレイアドレスデコーダ機構とへ接続され、前記サブアレイアドレスデコーダ機構は、ＡＴＭセルを書込みまたは読出すべきメモリサブアレイと接続される通過ゲートスイッチアレイを活動化する、請求項９に記載の装置。
11. 各通過ゲートスイッチアレイは、ＲＷ個のゲートスイッチを具え、各通過ゲートスイッチは、対応するメモリサブアレイの対応する列と、サブアレイアドレスデコーダ機構とに接続される、請求項１０に記載の装置。
12. Ｗ−ステートマシンは、セルベクトル化ユニットと接続されて、どのセルベクトル化ユニットが、該ＡＴＭセルをＷバスへ引渡すかを制御する、請求項１１に記載の装置。
13. 第２機構は、ＡＴＭセルのビットを、Ｗバスから並列に受信して整列し、その結果、該ビットをＡＴＭネットワークへ引渡しできる複数のセル逆ベクトル化ユニットを含み、前記セル逆ベクトル化ユニットは、Ｗバス及びＷ−ステートマシンと接続され、前記ステートマシンは、どのセル逆ベクトル化ユニットが、ＷバスからＡＴＭセルを受信するかを制御する、請求項１２に記載の装置。
14. 各セルベクトル化ユニットは、ＡＴＭセルのビットを受信する複数の連続するレジスタの１つ以上のレイヤと、該レジスタ及びＷ−ステートマシンと接続されるセルベクトル化ステートマシンとを具え、前記セルベクトル化ステートマシンは、セルのどのビットがどのレジスタへ進むかを制御し、ＡＴＭセルの全ビットがレジスタに記憶される時期を決定し、且つ、レジスタ内のＡＴＭセルのビットをＷバスへリリースすることを、Ｗ−ステートマシンによって命令されるときに、その様に実行する、請求項１３に記載の装置。
15. 各セル逆ベクトル化ユニットは、ＡＴＭセルのビットをＷバスから受信する複数の連続するレジスタの１つ以上のレイヤと、該レジスタ及びＷ−ステートマシンと接続されるセル逆ベクトル化ステートマシンとを具え、前記セル逆ベクトル化ステートマシンは、ＡＴＭセルの全ビットがレジスタに記憶される時期を決定し、且つ、レジスタ内のＡＴＭセルのビットをＡＴＭネットワークへリリースする、請求項１４に記載の装置。
16. Ｗバスは、ＲＷ本のバスラインを具え、各バスラインは、各通過ゲートスイッチアレイ内の対応する通過ゲートスイッチと接続される、請求項１５に記載の装置。
17. セルベクトル化ユニット及びセル逆ベクトル化ユニットの中のあるレイヤの中の各レジスタは、８個のレジスタセルを有する８ビットレジスタであり、各レジスタセルは、１ビットを保持し、Ｗバスの中の対応するバスラインと接続される、請求項１６に記載の装置。
18. ＡＴＭセルのビットが、メモリアレイから読出されるか、またはメモリアレイに書込まれるとき、Ｗ−ステートマシンによって、該ビットのメモリインターリービングが生じ、ここで、Ｈ≦ＲＷ、且つＨ≦ＣＷであり、Ｈ≧１、且つＨは整数である、請求項１７に記載の装置。
19. 384ビット≦ＲＷ≦512ビットである、請求項１８に記載の装置。
20. メモリアレイは、Ｎ＝16個のメモリサブアレイ、及びＣＷ＝ＲＷ＝512ビットを有する４メガビットＤＲＡＭである、請求項１９に記載の装置。
21. １≦Ｈ≦256である、請求項２０に記載の装置。
22. 付加的な88ビットまでのデータが、ＡＴＭセルと一緒に記憶され得る、請求項２１に記載の装置。
23. セルベクトル化ユニット内のレジスタに、ＡＴＭセルのビットを記憶して、メモリアレイと接続されるＷバスに合わせてＡＴＭセルを整列する工程と、
    ＡＴＭセルをメモリアレイへ提供する工程と、
    ＡＴＭセルを書込むべきメモリアレイ内の行を特定するためのアドレス情報を提供する工程と、
    メモリアレイの行内へＡＴＭセルを書込む工程と、
    ＡＴＭセルを読出すべきメモリアレイ内の行を特定するためのアドレス情報を提供する工程と、
    メモリアレイからＡＴＭセルを読出す工程とを具えるＡＴＭセルを操作する方法。
24. 整列する工程の後に、ＡＴＭセルをＷバスへ転送する工程が存在する、請求項２３に記載の方法。
25. アドレス情報を提供する工程の後に、メモリアレイ及びＷバスと接続される所望の通過ゲートへ、制御信号を送信して、ＡＴＭセルのビットが、通過ゲートを通じて、メモリアレイ内の指定されたメモリセルへ進む工程が存在する、請求項２４に記載の方法。
26. 整列する工程の後に、ビットが適当に整列されると、同期セル・レディ信号をＷ−ステートマシンへ送信する工程を含む、請求項２５に記載の方法。
27. 送信する工程の後に、セルベクトル化ユニットステートマシンへ、デキュー・セル信号を送信する工程が存在する、請求項２６に記載の方法。
28. 読出しのためにアドレス情報を提供する工程の後に、セル逆ベクトル化ユニットからＷ−ステートマシンへ、同期レディ・フォー・セル信号を送信する工程を含む、請求項２７に記載の方法。
29. 同期レディ・フォー・セル信号を送信する工程の後に、メモリアレイ及びＷバスと接続される所望の通過ゲートへ、制御信号を送信し、メモリアレイからＷバス上へ、ＡＴＭセルのビットを転送する工程を含む、請求項２８に記載の方法。
30. ビットを読出す工程の後に、セル逆ベクトル化ユニットへ、セル・イズ・リトゥン信号を送信し、セル逆ベクトル化ユニット内のレジスタに、ＡＴＭセルのビットを記憶する工程を含む、請求項２９に記載の方法。
31. セル逆ベクトル化ユニットにビットを記憶する工程の後に、レジスタから１バイトを読出し、次にＡＴＭネットワークへ１バイトを送信する工程が存在する、請求項３０に記載の方法。
32. １バイトを読出す工程の後に、第１レイヤのレジスタにおけるＡＴＭセルの残り全バイトを、第２レイヤのレジスタへ所定の時点で転送する工程を含む、請求項３１に記載の方法。

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