JP3644741B2 - Ａｔｍセルを切替え、同報通信し、多重化し、且つ逆多重化する方法及び装置 - Google Patents
Ａｔｍセルを切替え、同報通信し、多重化し、且つ逆多重化する方法及び装置 Download PDFInfo
- Publication number
- JP3644741B2 JP3644741B2 JP00445696A JP445696A JP3644741B2 JP 3644741 B2 JP3644741 B2 JP 3644741B2 JP 00445696 A JP00445696 A JP 00445696A JP 445696 A JP445696 A JP 445696A JP 3644741 B2 JP3644741 B2 JP 3644741B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- atm
- memory array
- atm cells
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/108—ATM switching elements using shared central buffer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/20—Support for services
- H04L49/201—Multicast operation; Broadcast operation
- H04L49/203—ATM switching fabrics with multicast or broadcast capabilities
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子に関し、具体的には、１読出しまたは書込み周期のうちに、メモリアレイの中へＡＴＭ（非同期転送モード）セル全体を読出し及び書込みする機構を、同じ集積回路素子上に有する半導体メモリ素子に関する。また、本発明は、ＡＴＭセルの入力及び出力に連動する多重ポート、すなわち、多重入力及び出力パスを有する半導体メモリ素子に関する。また、本発明は、ＡＴＭ切替装置（ATM switch）、ＡＴＭセルレート多重化装置（ATM cell rate multiplexer）及びＡＴＭセルレート逆多重化装置（ATM cell rate demultiplexer）に関する。
【０００２】
【発明が解決しようとする課題】
ＡＴＭにて使用される伝送単位はセルである。１ＡＴＭセルは、53バイトすなわち424ビットの情報からなる。該セルは、標準伝送速度の中の１つで転送される。例えば、該セルは、ＯＣ−１（51.84メガビット／秒）またはＯＣ−３（155.52メガビット／秒）またはＯＣ−12（622.08メガビット／秒）またはＯＣ−24（1.244ギガビット／秒）またはＯＣ−48（2.488ギガビット／秒）等で転送され得る。超大記憶容量と、高速（入力及び出力）転送記憶素子は、ＡＴＭネットワークを構成する上で極めて望ましい。ＤＲＡＭ（Dynamic Random Access Memory）は、他の大部分の半導体メモリ素子に比べて、１ビット記憶容量当りのコストが低く、且つ、単位面積当りのメモリが多い。このため、大量のデータを記憶する必要があるところで、ＤＲＡＭを選択することは賢明である。
【０００３】
ＡＴＭセルを記憶するために、従来の方法でＤＲＡＭを使用することの欠点がいくつか存在する。市販のＤＲＡＭを使用して、ＡＴＭセルを記憶できるが、該ＤＲＡＭは、データ入出力ピンの数が、例えば１、４、８、16または18ビットと少ない。それゆえ、もしＡＴＭセル全体を一度に転送することができるセル記憶素子を構築したければ、多数の該ＤＲＡＭチップを使用しなければならない。例えば、８データビット幅のＤＲＡＭを使用すれば、53個以上のＤＲＡＭチップを並列に使用しなければならない。
【０００４】
ＤＲＡＭが動作する速度、すなわち、外部データを読み書きする速度は、比較的遅い。例えば、市販のＤＲＡＭチップの幾つかは、メモリ周期時間が、90、100、120、130ナノ秒等である。もし、該ＤＲＡＭの１つを使用して、ＡＴＭセルを、一度に８ビットずつ記憶（書込み）または読出しすると決めれば、セル全体を記憶または読出しするために、53回以上の書込み周期を必要とするだろう。
【０００５】
現在、ＡＴＭセル全体を、外部世界からメモリアレイの行に、１メモリ周期のうちに読出しまたは書込みできるＤＲＡＭメモリ素子は、市販されていない。
【０００６】
本発明は、ＡＴＭセル全体を、ＤＲＡＭの中へ、１メモリ周期のうちに読出しまたは書込みする能力を提供し、それゆえ、大容量のセル記憶のためと、集積回路素子外部のＡＴＭネットワークとのＡＴＭセルの高速入力及び出力のためとの解決手段を提供する。
【０００７】
【課題を解決する為の手段】
本発明は、ＡＴＭセルの、例えばバッファリング及び切替のような操作を、望ましくは集積回路素子上で行う装置に関する。該装置は、メモリアレイを具え、該アレイにてＡＴＭセル全体を読出しまたは書込みできる。また、該装置は、ＡＴＭセルを、メモリアレイから読出し、或いは、該アレイの中に書込みする機構を具える。ＡＴＭセルは、集積回路素子の外部から読出され、或いは、メモリアレイの中へ書込まれるのが望ましい。
【０００８】
本発明は、ＡＴＭセルを切替える方法に関する。該方法は、ＡＴＭセルを、ＡＴＭネットワークから切替装置の第１入力ポートで受信する工程を含む。次に切替装置のメモリアレイにおいてＡＴＭセルを記憶する工程が存在し得る。次に、メモリアレイ中のＡＴＭセルを読出す工程が存在する。次に、ＡＴＭセルを、メモリアレイから切替装置の第１出力ポートへ転送する工程が存在する。次に、ＡＴＭセルを、第１出力ポートからＡＴＭネットワークへ伝送する工程が存在する。
【０００９】
本発明は、ＡＴＭセルのための切替装置に関する。該切替装置は、Ｉ個の入力ポートを具え、該ポートがＡＴＭネットワークからＡＴＭセルを受信する。ここで、Ｉ≧１、且つＩは整数である。また、切替装置は、Ｉ個の入力ポートのうちの１つにて受信したＡＴＭセルを記憶するために、Ｉ個の入力ポートと接続されるメモリアレイを具える。また、切替装置は、メモリアレイと接続されるＯ個の出力ポートを具え、ここで、Ｏ≧１、且つＯは整数である。Ｏ個の出力ポートのうちの１つは、メモリアレイから受信されるＡＴＭセルを、ＡＴＭネットワークへ伝送する。さらに、切替装置は、コントローラを具え、該コントローラは、入力ポートのうちの１つからメモリアレイの中へＡＴＭセルを記憶することを制御するために、メモリアレイ、Ｉ個の入力ポート及びＯ個の出力ポートと接続される。
【００１０】
前記切替装置は、通常の切替え、同報通信、逆多重化または多重化するために使用され得る。
【００１１】
【発明の実施の形態】
図を参照すると、ＡＴＭセルを、例えばバッファリング及び切替えするように、操作する装置(10)が示される。ここで、図中の同じ参照数字は、幾つかの図を通じて、特に図１に対して、同様または一致した部分を示す。該装置(10)は、１読出しまたは書込み周期のうちに、ＡＴＭセル全体を読出しまたは書込みできるメモリアレイ(12)を具える。また、装置(10)は、ＡＴＭセル全体を、メモリアレイ(12)から読出し或いは該アレイ(12)の中へ書込みする機構(14)を具える。
【００１２】
メモリアレイ(12)は、Ｎ個のメモリサブアレイ(16)からなるのが望ましく、ここで、Ｎ≧１、且つ、Ｎは整数である。各メモリサブアレイ(16)は、メモリセル(22)の行(18)及び列(20)を有し、ＡＴＭセルの全ビットを記憶するのに十分なメモリセル(22)が存在する。少なくとも、１つの行(18)または列(20)は、ＡＴＭセルの全ビットを記憶するのに十分なメモリセル(22)を有することができる。各行(18)は、ＲＷビット幅であり、ＡＴＭセルのビット数以上であるのが望ましい。各列(20)は、ＣＷビット幅であるのが望ましく、ここで、ＣＷ≧１である。384ビット≦ＲＷ≦512ビット、であるのが望ましい。メモリアレイ(12)は、Ｎ＝16個のメモリサブアレイ(16)を有し、且つ、ＣＷ＝ＲＷ＝512ビットである４メガビットＤＲＡＭであるのが望ましい。たとえＡＴＭセルが424ビットからなるとしても、追加の88ビットは、アプリケーション独自のデータに使用され得る。
【００１３】
読出し書込み機構(14)は、メモリアレイ(12)の行(18)に、ＡＴＭセルを読出しまたは書込みする行読出し書込み機構(24)を含むのが望ましい。また、読出し書込み機構(14)は、メモリアレイ(12)へセルを提供する機構(26)を含むことができる。該提供機構(26)は、該行読出し書込み機構(24)と通信している。提供機構(26)はＷバス(32)を含むのが望ましく、ＡＴＭセルは、該Ｗバス(32)に沿ってメモリアレイ(12)へ伝わる。
【００１４】
さらに、行読出し書込み機構(24)は、復号してメモリアレイ(12)の行(18)を選択する行デコーダ機構(28)を含むことができる。行読出し書込み機構(24)は、メモリアレイ(12)及び行デコーダ機構(28)と通信してメモリサブアレイ(16)を選択する機構(30)を含むことができる。該選択機構(30)は、メモリサブアレイ(16)を読出しまたは書込みするメモリサブアレイ行データセレクタ(44)を含むのが望ましい。Ｗバス(32)は、選択機構(30)と接続される。
【００１５】
メモリサブアレイ行データセレクタ(44)は、Ｎ個の通過ゲートスイッチアレイ(61)からなるのが望ましい。各通過ゲートスイッチアレイ(61)は、Ｎ個のメモリサブアレイ(16)の中の対応するメモリサブアレイ(16)と接続される。また、各通過ゲートスイッチアレイ(61)は、Ｉ／Ｏロジック(63)経由でＷバス(32)と接続され、サブアレイアドレスデコーダ(45)と接続される。サブアレイアドレスデコーダ機構(45)は、ＡＴＭセルを書込みまたは読出しすべきメモリサブアレイ(16)と接続した通過ゲートスイッチアレイ(61)を活動化する。各通過ゲートスイッチアレイ(61)は、ＲＷ個の通過ゲートスイッチ(62)からなるのが望ましい。各通過ゲートスイッチ(62)は、対応するメモリサブアレイ(16)の中の対応する列(20)と接続され、サブアレイアドレスデコーダ機構(45)と接続される。サブアレイアドレスデコーダ機構(45)は、通常のＤＲＡＭにおける列デコーダを代用する。図５において、ビットラインＢＬの唯一のセンスが、簡単のために示されるということに注意。
【００１６】
読出し書込み機構(14)は、ＡＴＭネットワークからＷバス(32)へＡＴＭセルを引渡す機構(34)を含むことができる。該引渡し機構(34)は、Ｗバス(32)と接続される。引渡し機構(34)は、ＡＴＭセルが、Ｗバス(32)へ引渡されるときに、適切に順序付けられて、メモリアレイ(12)の中へ書込まれるように配列される第１機構(40)を含むのが望ましい。第１機構(40)は、Ｗバス(32)と接続される。
【００１７】
第１機構(40)は、複数のセルベクトル化ユニット(46)を含むのが望ましく、該ユニット(46)は、ＡＴＭネットワーク(36)からセルのビットを受信し、該ビットをＷバス(32)へ平行に引渡すことができるように、ビットを配列する。セルベクトル化ユニット(46)は、Ｗバス(32)と接続される。また、第１機構(40)は、Ｗ−ステートマシン（state machine）(48)を含むのが望ましく、該マシン(48)は、図２に示されるように、セルベクトル化ユニット(46)と接続されて、どのセルベクトル化ユニット(46)が、該ユニット(46)のセルをＷバス(32)へ引渡すかを制御する。
【００１８】
さらに、読出し書込み機構は、Ｗバス(32)からＡＴＭネットワーク(36)へＡＴＭセルを転送する機構(38)を含む。該転送機構(38)は、Ｗバス(32)と接続される。転送機構(38)は、ＡＴＭセルが、メモリアレイ(12)から読出されてから適切に順序付けられ、Ｗバス(32)からＡＴＭネットワーク(36)へ転送されるように配列される第２機構(42)を含むのが望ましい。第２機構(42)は、Ｗバス(32)と接続される。
【００１９】
第２機構(42)は、複数のセル逆ベクトル化（devectorizing）ユニット(50)を含み、該ユニット(50)により、セルのビットは、Ｗバス(32)から平行に受信され、ＡＴＭセル形式でＡＴＭネットワーク(36)へ引渡され得るように配列されるのが望ましい。（理解しやすくするため、装置(10)がチップ上に存在するとき、ＡＴＭネットワーク(36)は、チップの外部のＡＴＭネットワークであると規定される。）セル逆ベクトル化ユニット(50)は、Ｗバス(32)及び前記ステートマシン(48)と接続される。ステートマシン(48)は、どのセル逆ベクトル化ユニット(50)が、Ｗバス(32)からセルを受信するかを制御する。
【００２０】
各セルベクトル化ユニット(46)は、図３に示されるように、連続する複数のレジスタ(56)からなる少なくとも１つのレイヤ(54)を具え、該レジスタ(56)は、ＡＴＭセルのビットを受信する。また、各セルベクトル化ユニット(46)は、セルベクトル化ステートマシン(58)を具え、該マシン(58)は、レジスタ(56)及びステートマシン(48)と接続される。セルベクトル化ステートマシン(58)は、ＡＴＭセルの中のどのビットがどのレジスタ(56)へ運ばれるのかを制御し、ＡＴＭセルの中の全ビットがレジスタ(56)に記憶される時期を決定し、且つステートマシン(48)の命令で、レジスタ(56)におけるＡＴＭセルのビットをＷバス(32)へ駆動する。
【００２１】
各セル逆ベクトル化ユニット(50)は、図４に示されるように、連続する複数のレジスタ(56)からなる少なくとも１つのレイヤ(55)を具え、該レジスタ(56)は、Ｗバス(32)からＡＴＭセルのビットを受信するのが望ましい。また、セル逆ベクトル化ユニット(50)は、セル逆ベクトル化ステートマシン(60)を具え、該マシン(60)は、レジスタ(56)及びステートマシン(48)と接続される。セル逆ベクトル化ステートマシン(60)は、ＡＴＭセルの中のどのビットがどのレジスタ(56)へ運ばれるのかを制御し、ＡＴＭセルの中の全ビットがレジスタ(56)に記憶される時期を決定し、且つレジスタ(56)におけるＡＴＭセルのビットをＡＴＭネットワーク(36)へ駆動する。
【００２２】
Ｗバス(32)は、ＲＷ個のバスライン(33)からなるのが望ましい。各バスライン(33)は、各通過ゲートスイッチアレイ(61)における対応するＩ／Ｏロジック(63)と接続される。セルベクトル化ユニット(46)及びセル逆ベクトル化ユニット(50)の１レイヤ(55)の各レジスタ(56)は、図７に示されるように、８個のレジスタセル(57)を有する８ビットレジスタである。各レジスタセル(57)は、１ビットを保持する。各レジスタセル(57)は、Ｗバス(32)の対応するバスライン(33)と接続される。
【００２３】
本発明の動作において、ＡＴＭネットワーク(36)からのＡＴＭセルは、図１に示されるように、ＣＶＵ（セルベクトル化ユニット）(46a)により受信される。該ネットワーク(36)上のＡＴＭセルは、対応するＡＴＭ物理レイヤ部（図示せず）からＣＶＵ(46a)へ指示される。ＣＶＵステートマシン(58)は、ＡＴＭネットワーク(36)と接続され、ＡＴＭネットワーク(36)のインターフェースタイミングに基づいて動作する。前記タイミングは、ＣＶＵステートマシン(58)が受信するＲＣＬＫ信号によって、ＣＶＵステートマシン(58)へ知らされる。ＲＣＬＫ信号は、ＡＴＭ物理レイヤ・インターフェースから生成される。例えば、ＣＶＵ(46)におけるＣＶＵステートマシン(58)及びレジスタ(56)のような、装置(10)の構成要素は、ＡＴＭネットワーク(36)のタイミングに基づいて動作する。該構成要素は、ＲＣＬＫ信号の立上がりエッジ（edge）に基づいて動作するのが望ましい。
【００２４】
ＣＶＵ(46a)の第１レジスタ(56a)がセルの第１バイトを受信していることと関連して、ＣＶＵステートマシン(58)が受信するのは、ＲＳＯＣ信号である。ＲＳＯＣ信号は、セルの受信開始（receive start of cell）信号であり、セルの第１バイトがＣＶＵ(46a)に到着したことを、ＣＶＵステートマシン(58)へ知らせる。ＲＳＯＣ信号は、ＲＤＡＴ信号上のセルデータの第１バイトを受信する同じ時刻でアクティヴ状態である。ＲＳＯＣ信号は、ＣＶＵ(46a)が該セルの他のバイトを受信する間、非アクティヴ状態である。該信号は、ＲＷＥＮＢ信号が非アクティヴ状態のときに、無視される。
【００２５】
ＲＤＡＴ信号、すなわちＡＴＭネットワーク(36)から到着しているＡＴＭセルデータと一致する受信データ（receive data）信号は、ＣＶＵ(46a)の中へ書込まれるデータを運ぶ信号である。ＲＷＥＮＢ信号がアクティヴ状態であり、且つＲＣＡ信号が真であるときに、ＲＤＡＴ信号は、ＲＣＬＫ信号の立上がりエッジに基づいてサンプリングされる。ＣＶＵ(46)の各レジスタ(56)及びＣＶＵステートマシン(58)は、タイミングをとるためにＲＣＬＫ信号を受信する。この状況において注目されるべきことは、ＡＴＭセルデータが、正にペイロード（payload）であり得るけれども、ペイロードだけでなくヘッダ（header）をも意味することである。
【００２６】
ＣＶＵ(46)がＡＴＭセルを受信している間、ＲＷＥＮＢ信号もまた、ＣＶＵステートマシン(58)によって受信される。ＲＷＥＮＢ信号は、受信書込みイネーブル（receive write enable）であり、ローであるときにアクティヴ状態である。ＲＷＥＮＢ信号は、ＲＣＬＫ信号のどの立上がりエッジで、ＣＶＵ(46a)が、ＲＤＡＴ信号上のデータの次のバイトを受付けるべきかを示すために使用される。その結果、ＲＷＥＮＢ信号は、ＣＶＵ(46)が受信すべきセルのビットが存在することを示す。ビットを受信するためには、ＲＷＥＮＢ信号は、アクティヴ・ロー状態である必要があるだけでなく、外部デバイスへ送信されるＲＣＡ信号は、ＣＶＵがセルデータを受付けているというＣＶＵステートマシン(58)の中のＲＣＡ信号からの指示を有さねばならない。ここで、ＲＷＥＮＢ信号がアクティヴ・ローであるということは、ＣＶＵ(46a)に記憶されるべきビットが存在することを意味し、該外部デバイスは、ＡＴＭセルと、ＲＳＯＣ信号、ＲＤＡＴ信号、ＲＷＥＮＢ信号及びＲＣＬＫ信号とを送信している。ＲＣＡは、受信セル使用可能（receive cell available）信号である。ＲＣＡ信号が、ハイすなわちアクティヴ状態であるとき、セルデータの次のバイトがＣＶＵ(46)により受け付けられるだろう。データの他のバイトを書込むことにより、メモリアレイ(12)へ未だ書込まれていない、前のセルのデータが上書きされるであろうときには、ＲＣＡ信号は、ローすなわち非アクティヴ状態である。これらの信号全ては、１クロック周期を基準として動作し、その結果、データの各バイトは、ＣＶＵ(46)へ入力されるべきか否かに関して、特定の制御下にある。その結果、ＲＣＬＫ信号は、ＣＶＵ(46)のためのタイミングを提供し、ＲＳＯＣ信号は、到着するＡＴＭセルの第１バイトを識別し（これは、配列とタイミングの目的でも役に立つ。というのは、もしＡＴＭセルのある部分が失われれば、ＣＶＵは、ＲＳＯＣ信号により新たなＡＴＭセルと共に再開すべき時期を知り得るからである。）、ＲＷＥＮＢ信号は、送信される準備ができているセルのバイトが存在するということをＣＶＵ(46)に知らせ、且つＲＣＡ信号は、ＣＶＵ(46)がセルの受信を受入れることを指示する。ＲＤＡＴ信号は、実質的にＡＴＭセルのデータである。
【００２７】
図３に示されるように、ＣＶＵ(46a)は、８ビットレジスタである第１レジスタ(56a)を有する。第１レジスタ(56a)は、セルの最初の８ビットを受信する。第１レジスタ(56a)は、ＣＶＵステートマシン(58)と通信している。ＣＶＵステートマシン(58)は、例えばＲＣＡ信号のような信号によって第１ＣＶＵ(46a)の動作を制御する。
【００２８】
第１レジスタ(56a)がＡＴＭセルから８ビットを受信したとき、ＣＶＵステートマシン(58)は、第１レジスタ(56a)内の８ビットが、リリースされ、第２レジスタ(56b)へ転送されるように指示する。同時に、ＣＶＵステートマシン(58)は、内部カウンタを増加することにより、ＡＴＭセルの最初の８ビットは、第２レジスタ(56b)へ転送されたという事実を記録する。
【００２９】
ＡＴＭセルの最初の８ビットが、第１レジスタ(56a)から第２レジスタ(56b)へ転送完了してから、ＡＴＭセルの次の８ビットが、第１レジスタ(56a)により受信される。次にＣＶＵステートマシン(58)は、ＡＴＭセルの２番目の８ビットをリリースし、該ビットを第３レジスタ(56c)へ転送する。同時に、ＣＶＵステートマシン(58)は、内部カウンタを増加することにより、ＡＴＭセルの次の８ビットが第３レジスタ(56c)へ転送されたという事実を記録する。この動作は、第１ＣＶＵ(46a)内の第２レイヤ(54b)における全てのレジスタ(56)が一杯になるまで繰り返される。第２レイヤ(54b)におけるレジスタ(56)が、ＡＴＭセルのビットで一杯になってから、その次のクロック周期のうちに、第２レイヤ(54b)の全レジスタ(56)における全ての残存ビットは、第１レイヤ(54a)のレジスタにおける対応するレジスタ(56)へ同時に転送される。ＡＴＭセルの残りのビットは、上述のように、第１レイヤ(54a)の残りのレジスタ(56)の中へ書き込まれる。このように、ＡＴＭセル全体のビットが第１レイヤ(54a)のレジスタ(56)に存在するとき、ＣＶＵ(46a)は、第２レイヤ(54b)のレジスタ(56)内に、新たなＡＴＭセルのビットを記憶することにより、該セルを受信し続けることができる。第２レイヤ(54b)内のレジスタ(56)が一杯になる前に、第１レイヤ(54a)のレジスタ(56)が該レジスタ(56)のビットをリリースしてしまう限り、ＣＶＵ(46a)は、上述のように、実質的に連続動作することができる。
【００３０】
外部コントローラ(110)は、アドレスバッファ(112)へアドレスを入力する。アドレスバッファ(112)は、各ＣＶＵ(46)及び各ＣＤＵ（セル逆ベクトル化ユニット）(50)と接続される。各ＣＶＵ(46)が、そのレジスタ(56)をネットワーク(36)からのＡＴＭセルのビットで一杯にしてやると、それぞれのＣＶＵ(46)におけるアドレスレジスタ(114)及びＣＶＵステートマシン(58)は、アドレスバッファ(112)からアドレス情報を受信する。
【００３１】
ＣＶＵステートマシン(58)が、レジスタ(56)からＡＴＭセルのビットをリリースする命令を、Ｗ−ステートマシン(48)から受信するとき、該ビットは、それぞれのバスライン(33)へ進むだけでなく、アドレスレジスタは、行アドレスバッファ(70)及びメモリサブアレイ行データセレクタ(44)と接続されるアドレスバス(122)へ、該レジスタのビットをリリースする。アドレスバス(122)上を移動するアドレス情報は、メモリアレイ(12)内の何処にＡＴＭセルのビットが記憶されるべきかを知らせる。アドレス情報は、３つの部分からなる。それは、行アドレス、サブアレイアドレス及びポートナンバーである。16個のサブアレイをもつ４メガビットのＤＲＡＭを仮定すると、アドレスは、以下のようになるだろう：行アドレスが９ビットで、サブアレイアドレスが４ビットで、ポートナンバーが３ビットである。
【００３２】
各ＣＶＵ(46)及びＣＤＵ(50)は、ハードがポートナンバーで符号化される。これらの符号化は、以下のようになる。
０００ ＣＶＵ０
００１ ＣＶＵ１
０１０ ＣＶＵ２
０１１ ＣＶＵ３
１００ ＣＤＵ０
１０１ ＣＤＵ１
１１０ ＣＤＵ２
１１１ ＣＤＵ３
【００３３】
前記アドレス情報と共に、外部コントローラ(110)は、アドレスストローブ信号(133)を提供する。さらに、チップ選択入力(132)が存在する。該チップ選択信号は、アドレスストローブ信号(133)と共に、ＣＶＵまたはＣＤＵを選択する動作を制御する。外部コントローラ(110)は、アドレス情報及びチップ選択信号を送信し、次にアドレスストローブ信号を送信する。全てのＣＶＵまたは全てのＣＤＵは、アドレス情報におけるポートナンバーと自身のもつポートナンバーを比較する。もし、２つのポートナンバーが一致し、チップ選択信号(132)がアクティヴ状態であるならば、アドレスは、アドレスストローブによりローカルアドレスレジスタ(114)の中へ書込まれる。もし、ポートナンバーが一致するが、チップ選択(132)がアクティヴ状態でなければ、現在受信したＡＴＭセルのデータは、受入れが拒否され、ＣＶＵまたはＣＤＵは、次のＡＴＭセルを処理し始める。
【００３４】
ＡＴＭセル全体がレジスタ(56)の第１行(54a)に配備され、且つ、アドレスがアドレスレジスタ(114)において使用可能であるときにのみ、ＣＶＵ(46)は、セル・レディ信号（cell_ready signal）を発する。セル・レディ信号は、ＡＴＭセルデータ及びアドレスが使用可能であることを、Ｗ−ステートマシン(48)へ示す。ＣＤＵ(50)は、アドレスがアドレスレジスタ(114)において使用可能であるときに、レディ・フォー・セル信号（ready_for_cell signal）を発する。レディ・フォー・セル信号は、該アドレス位置からＡＴＭセルデータを要求することを、Ｗ−ステートマシン(48)へ示す。
【００３５】
第１レイヤ(54)のレジスタ(56)がＡＴＭセルからの全ビットで一杯であり、且つ、ＣＶＵ(46)におけるアドレスレジスタ(114)が、ＡＴＭセルがメモリアレイ(12)にて記憶され得る位置のアドレスを受信したとき、ＣＶＵステートマシン(58)は、第１ＣＶＵ(46a)に記憶されたＡＴＭセルがメモリアレイ(12)へ転送可能であることをＷ−ステートマシン(48)に知らせる。ＣＶＵステートマシン(58)は、該ＣＶＵ(46a)がＡＴＭセルの全ビットで一杯であることを知っている。というのは、ＣＶＵステートマシン(58)は、第１レジスタ(56a)を通過したビット数を数え続けていて、且つ、幾つのビットがＡＴＭセルに存在するかを知っているからである。同様に、ＣＶＵステートマシン(58)は、適当なアドレスが受信されることを知っている。
【００３６】
ＣＶＵ(46)が第１レイヤ(54a)のレジスタ(56)にＡＴＭセル全体を記憶したとき、ＣＶＵステートマシン(58)は、セル・レディ信号を同期装置(120)へ送信する。同期装置(120)は、ＲＣＬＫ定義域からＷＣＬＫ定義域へ、セル・レディ信号を同期させる。ＷＣＬＫ信号は、外部コントローラ(110)からのタイミング信号で、該外部コントローラ(110)によって制御される。同期装置は、異なるクロック周波数で動作するＷ−ステートマシン(48)とＣＶＵステートマシン(58)の間に渡される多くの信号を、互いに理解し得るのに必要である。同期装置(120)がＣＶＵステートマシン(58)からセル・レディ信号を受信してから、該装置(120)は、同期したセル・レディ信号をＷ−ステートマシン(48)へ送信する。Ｗ−ステートマシン(48)が、ＣＶＵ(46a)がＷバス(32)へセルをリリース可能であることを知らせる同期（sync）セル・レディ信号を、同期装置(120)から受信すると、Ｗ−ステートマシン(48)は、ＣＶＵ(46a)からＷバス(32)へＡＴＭセルを転送するのに適当な時期かどうかを判別する。Ｗ−ステートマシン(48)は、ＣＶＵ(46a)からＷバス(32)へＡＴＭセルを転送することが適当であると考えると、同期装置(120)へデキュー・セル信号（dequeue cell signal）を送信する。同期装置(120)は、Ｗ−ステートマシン(48)からデキュー・セル信号を受取って、該信号をＲＣＬＫと同期させる。次に、同期装置(120)は、ＣＶＵステートマシン(58)へ同期デキュー・セル信号を送信して、以下のことをＣＶＵステートマシンに知らせる。すなわち、第１レイヤ(54)のレジスタ(56)からのビットが使用されていて、第１レイヤ(54)のレジスタ(56)が、今や、次のＡＴＭセルからのデータを受信可能であることである。
【００３７】
また、ＣＶＵステートマシン(58)は、受信予定のセルの長さを本質的に識別するＴ−カウント信号と、該ＣＶＵステートマシン(58)に対応するＣＶＵ(46)が如何に動作すべきかを識別するモードレジスタ(126)からのモード信号と、ＣＶＵステートマシン(58)をクリアして初期化するリセット信号とを受信する。
【００３８】
上述のように、第１レイヤ(54)のレジスタ(56)に記憶された最初のＡＴＭセルを、メモリアレイ(12)へ転送するために、Ｗバス(32)へリリースしてしまう前に、別のＡＴＭセルが第１ＣＶＵ(46a)に到着する場合には、第１レイヤ(54a)のレジスタ(56)によってＷバス(32)とは引離されている第２レイヤ(54b)のレジスタが存在する。第２レイヤ(54b)のレジスタ(56)を存在させることによって、ＣＶＵ(46a)へ来るＡＴＭセルが、記憶されるべきセルの場所がないために失われることを防止する。前記第２レイヤ(54b)のレジスタ(56)は、ＣＶＵ(46)をオーバーフローさせないために要求される任意の追加レイヤ(54)と同様に、以下の式によって与えられる。
Ｔ／ｔ×（（ｎ−１）＋ refresh ）×ｂ）
ここで、ｂは各ＲＣＬＫクロック周期内にＣＶＵ(46)に到着するビット数、Ｔ＝ＤＲＡＭの読出し／書込み周期のクロック期間、ｔ＝インターフェースクロック、すなわちＲＣＬＫの期間、Ｎ＝ＣＶＵ及びＣＤＵの個数、及び、refresh＝Ｔの期間に必要とされるリフレッシュ回数；略１である。上述の数は、２次記憶レジスタの数として参照される。上式において、リフレッシュ周期は、前記リフレッシュ回数にわたって平等に分配されると仮定している。もし急激なリフレッシュが行なわれれば、前記２次記憶レジスタの数は、非常に多くなり過ぎる。
【００３９】
セルが個々のＣＶＵ(46)に到着すると、上述のように、ＣＶＵ(46)を一杯にすることが繰り返される。ＣＶＵ(46)が、アドレス及びセルを受信し、該セルを、整列して、最終的にメモリアレイ(12)へ転送するために、Ｗバス(32)へ転送する準備が整ったとき、ＣＶＵ(46)は、ＣＶＵ(46)の状態についてＷ−ステートマシン(48)へ連続して知らせる。Ｗ−ステートマシン(48)は、Ｗバス(32)へ転送される準備が整ったセルが、セルの競合または崩壊がないように、トライステート（tri-state）・イネーブルを制御することによって、実際に転送される時期を計画し続ける。Ｗ−ステートマシン(48)は、調停スキーム、例えば簡単なラウンド・ロビン・スキーム（round robin scheme）によって、セルの転送に関してＷバス上で競合しているＣＶＵとＣＤＵの間を調停する。Ｗ−ステートマシン(48)が、ＣＶＵ(46)からメモリアレイ(12)へセルを転送する時期を決定するとき、Ｗ−ステートマシン(48)は、アドレス及びデータのトライステート・バッファをイネーブルにし、また、ＲＡＳ、ＣＡＳ関連クロック信号を生成する。Ｗ−ステートマシンによって、ＣＶＵ(46)は、ＡＴＭネットワーク(36)からＣＶＵ(46)に到着するセルが、常にＣＶＵ(46)において記憶される場所を有するように、Ｗバス(32)へセルをリリースできる。なぜなら、あるセルがＡＴＭネットワーク(36)からＣＶＵ(46)に到着するとき、ＣＶＵ(46)からＷバス(32)へ転送される別のセルが存在し得るからである。
【００４０】
ＡＴＭセルがＷバス(32)へ転送されてから、該ＡＴＭセルは、Ｗバス(32)に沿ってＩ／Ｏロジックへ進み、次にメモリサブアレイ行データセレクタ(44)へと進む。図５に示されるように、メモリサブアレイ行データセレクタ(44)は、16個の通過ゲートスイッチアレイ(61)を具え、各アレイ(61)は、512（ＲＷ）個の通過ゲートスイッチ(62)を有する。各通過ゲートスイッチ(62)は、サブアレイ(16)のビット線と接続される。メモリアレイ(12)は、例えば東芝TC524162ＤＲＡＭのような、サイズが４メガビット（16×512×512 ビット）であるＤＲＡＭである。ＡＴＭセルが該アレイデータセレクタ(44)に到着するとき、各ビットは、対応する通過ゲートスイッチ(62)へ進むまで、必然的に、Ｗバス(32)に沿って、セルの他のビットと平行に進んでいる。その結果、ＡＴＭセルの１番目のビットは、１番目の通過ゲートスイッチ(62a)へ進み、ＡＴＭセルの２番目のビットは、２番目の通過ゲートスイッチ(62a)へ進み、以下、ＡＴＭセルの全ビットに関して同様である。
【００４１】
行デコーダ機構(28)は、行アドレスデコーダ(68)を具え、該デコーダ(68)は、行アドレスを復号し、それゆえ、所望の行(18)におけるメモリセル(22)に前記セルを記憶するために、各サブアレイ(16)における行(18)を選択する。また、関心のある行アドレスを駆動する行アドレスバッファが存在し、且つ、リフレッシュカウンタ(72)と、リフレッシュカウンタ(72)及びＷ−ステートマシン(48)と接続されるリフレッシュコントローラ(73)と、ＷＣＬＫ信号によって刻時され、Ｗ−ステートマシン(48)と接続されるリフレッシュタイマ(75)とが存在して、メモリセル(22)に対するリフレッシュを提供する。行アドレスデコーダ(68)、行アドレスバッファ(70)、リフレッシュカウンタ(72)、リフレッシュコントローラ(73)、及びリフレッシュタイマ(75)の動作は、公知である。行デコーダの記述に関しては米国特許第5,305,280号を参照、且つ、1994年モトローラ社による「ダイナミックＲＡＭ及びメモリモジュール」データブックを参照。これらの引用をもって本願に記載加入される。必然的に、行(18)の選択及び復号は、従来のＤＲＡＭにおいてと同様に実行される。
【００４２】
サブアレイデコーダ(45)は、サブアレイアドレスを受信して復号する。サブアレイアドレスデコーダからの情報は、メモリサブアレイ行データセレクタ(44)へ連絡する。サブアレイアドレスデコーダ(45)からの信号は、各通過ゲートスイッチ(62)へ必然的に連絡して、イネーブル・オン信号（an enable on signal）を各所望の通過ゲートスイッチ(62)上へ配置して、Ｉ／Ｏロジックからのビットが、対応するサブアレイ(16)のビット線へ、通過ゲートスイッチ(62)を通過することを許可して、該サブアレイ(16)において、該ビットは、最終的にメモリセル(22)に記憶される。その結果、Ｉ／Ｏロジックは、各サブアレイ(16)に関して、対応する通過ゲートスイッチ(62)へ、セルのそれぞれのビットを通過させる。ビットが最終的に記憶されるサブアレイ(16)、具体的には、サブアレイ(16)におけるメモリセル(22)は、どの通過ゲートスイッチアレイ(61)のどの通過ゲートスイッチ(62)が、サブアレイアドレスデコーダ(45)からイネーブル・オン信号を受信して、それにより、ビットが、メモリサブアレイ(16)のビット線へ提供されることによって、通過ゲートスイッチ(62)を通じて転送できるかによって決定される。ビットは、通過ゲートスイッチ(62)を通過すると、サブアレイ(16)に対応するセンス増幅器(74)へ進み、最終的に、公知の如く記憶され得るメモリセル(22)へ進む。必然的に、従来のＤＲＡＭにおける列の復号動作は、メモリサブアレイ行データセレクタ(44)により置き換えられる。従来のＤＲＡＭにあるような列アドレスの代りに、サブアレイアドレスが提供される。この動作は、ＡＴＭセルのビット毎に対してなされ、その結果セル全体は、所定の行(18)に沿ってメモリセル(22)に記憶される。
【００４３】
ＡＴＭセルのビットがメモリサブアレイ行データセレクタ(44)に到着するとき、各ビットは、それぞれのＩ／Ｏロジックに進み、各通過ゲートスイッチアレイ(61)へ進み、具体的には、該アレイ(61)における対応する通過ゲートスイッチ(62)へ進む。サブアレイアドレスデコーダ(45)は、ビットが最終的に書込まれる、対応するサブアレイ(16)と接続される通過ゲートスイッチアレイ(61)の中の所望の１つのみを、活動化している。もしＡＴＭセルの全ビットが、単一のサブアレイ(16)内へ書込まれ得れば、他のどの通過ゲートアレイ(61)も、サブアレイアドレスデコーダ(45)によって活動化されなく、その結果、どのビットもメモリアレイ(12)の中の誤ったメモリセル(22)に書込まれない。
【００４４】
メモリサブアレイ(16)に対応するメモリサブアレイ行データセレクタ(44)の全ての列は、例えばａ、ｂ、ｃ等のような単一の共通制御信号を有し、該信号が受信されると、該信号によって、該メモリサブアレイ(16)に対応するデータが、Ｉ／Ｏバス上から通過ゲートアレイ(61)を通じて提供され得る。このように、単一の制御信号は、図５に示されるように、対応するメモリサブアレイ(16)と接続するメモリサブアレイ行データセレクタ(44)の一部全体を活動化し、その結果、ＡＴＭセルは、メモリサブアレイ(16)の中へ書き込まれ得る。図６は、メモリアレイ(12)の中の一メモリサブアレイ(16)と接続される、サブアレイデータセレクタ(44)の中の一通過ゲートスイッチアレイ(61)の概要図を示している。
【００４５】
集積回路メモリは、通常、行及び列に配列された、記憶セルの２次元アレイを具える。共通のアーキテクチャーは、しばしば「ワードライン」と呼ばれる共通の行ラインへ、行内の全記憶セルを連絡させ、しばしば「ビットライン」または「ディジットライン」と呼ばれる共通の列ラインへ、列内の全記憶セルを連絡させることである。前記アーキテクチャーにおいて、該行ラインは、記憶セルがデータ信号を受信または出力することを可能にする信号を提供し、該列ラインは、該データ信号を転送する入力または出力ラインを提供する。個々の記憶セルは、アドレス指定されるべき行を選択する行デコーダと、アドレス指定されるべき列を選択する列デコーダとによりアドレス指定され、それにより、ある特定の記憶セルを、対応する行及び列の位置に選択する。該記憶セルは、セルに関連する行における行ラインにイネーブル信号を加え、セルに関連する列ライン上の信号を読出しまたは書込みすることによってアクセスされる。
【００４６】
また、センス増幅器(74)に関して、集積回路メモリは、通常、２値論理回路であり、該回路において、情報は、「真と偽」、「論理的１と論理的０」、または「論理的高と論理的低」と交互に呼ばれる相補形論理値を示す電圧として、記憶され、転送される。典型的には、５ボルトの電圧が論理的１の状態を示し、一方、ゼロボルトの電圧が論理的０の状態を示す。レジスタンス、キャパシタンス等の制約のために、個々のセルによる列ライン上へのそれぞれの入力または出力電圧は、通常、ある中間の電圧である。その結果、サブ回路は、集積回路メモリの列ラインと連繋して、高い電圧値を、例えば５ボルトのように、十分な論理的１の電圧へ、または可能な限りそれに近い電圧へ引き上げ、低い電圧を、例えば０ボルトのように、論理的０の電圧に可能な限り近い電圧へ引き下げる。これらのサブ回路は、普通、センス増幅器と呼ばれる。「ＶＬＳＩのための回路、相互接続、及び実装」の143乃至161頁、Ｈ．Ｂ．ベイコグリュ（Bakoglu）、アディソン−ウェスリー出版社（Addison-Wesley Publishing Company, Inc.）、1990年；及びメモリ製品データブック全２巻中第１巻（文書 No. 60105-1-V1）のアプリケーション・ノート53、ＮＥＣエレクトロニクス社、1993年を参照。両方の引用をもって記載加入される。
【００４７】
読出し動作において、行(18)内のＡＴＭセルのビットは、必然的に、書込みすなわち記憶するプロセスの逆のプロセスに従う。読出し動作において、16個の各メモリサブアレイ(16)からの１つの行(18)におけるビット、すなわち、512ビットのデータは多重化され、16個の行(18)の中の唯１つが、選択され、Ｗバス(32)へ提供される。
【００４８】
ＡＴＭセルの全ビットは、メモリアレイ(12)から読み出されてから、Ｗバス(32)へ提供され、そこからセル逆ベクトル化ユニット（ＣＤＵ）(50)へ進む。該ビットが進むＣＤＵ(50)は、各ＣＤＵ(50)と接続されるＷ−ステートマシン(48)によって命令される。ＣＤＵ(50)が該セルを受信するとき、セルは、８ビットに区分けされ、ＣＤＵ(50)内のレジスタ(56)へ配置される。レジスタ(56)におけるレジスタは、８ビットレジスタとしてグループ分けされる。
【００４９】
ＣＤＵ(50)は、ある特定の位置からデータを読出すためのアドレスを、外部コントローラ(110)から受信するとき、ＡＴＭセルを受信する準備が整う。ＣＤＵ(50)がセルを受信する準備が整うとき、ＣＤＵステートマシン(60)は、同期装置(120)へレディ・フォー・セル信号を送信する。また、同期装置(120)は、ＡＴＭネットワーク(36)インターフェースのタイミングを識別するＴＣＬＫ信号を受信し、該信号は、ＣＤＵステートマシン(60)のタイミングに関する基礎である。同期装置(120)は、レディ・フォー・セル信号及びＴＣＬＫ信号を受け取って、ＷＣＬＫと同期した同期レディ・フォー・セル信号を生成し、該信号をＷ−ステートマシン(48)へ送信する。また、同期装置は、Ｗバス(32)及びＷ−ステートマシン(48)のタイミングを識別するＷＣＬＫ信号によって生成されるＷＣＬＫ信号を受信する。上述したように、同期装置(120)は、２つの異なるクロックドメイン間の信号を同期させて、その結果、ＣＤＵステートマシン(60)及びＷ−ステートマシン(48)は、互いに送信する信号を理解できる。
【００５０】
Ｗ−ステートマシン(48)が、ＣＤＵ(50)の同期装置(120)から同期レディ・フォー・セル信号を受信してから、調停スキームにより決定すると、該Ｗ−ステートマシン(48)により、ＣＤＵ(50)のアドレスレジスタ(114)からのアドレス情報は、行データセレクタ(44)及び行デコーダ(68)へ提供される。上記で説明したように、行データセレクタ(44)及び行デコーダ(68)により、ＣＤＵ(50)への転送を要望されるＡＴＭセルのビットは、該セルが記憶されるメモリサブアレイ(16)の外へ読み出される。メモリサブアレイ(16)からＡＴＭセルのビットを転送することは、上述のような書込み動作のために発生する手順と反対である。アドレスレジスタ(114)は、前もって、外部コントローラ(110)からアドレス情報を受信している。アドレス情報は、アドレスレジスタ(114)へ進み、アドレスバス(122)経由でメモリサブアレイ行データセレクタ(44)と行デコーダ(68)及び行アドレスバッファ(70)へ進む。アドレスレジスタ(114)及びＣＤＵステートマシン(60)は、両方ともアドレス情報を受信する。
【００５１】
ＡＴＭセルのビットは、メモリサブアレイ(16)から読み出されると、Ｗバス(32)のそれぞれのバスライン(33)へ転送され、ＣＤＵ(50)へ進む。ＡＴＭセルのビットがＷバス(32)上を進んでいる同じ時期に、Ｗ−ステートマシン(48)は、同期装置(120)へ、セル・イズ・リトゥン信号（cell_is_written signal）を送信している。同期装置(120)は、同期セル・イズ・リトゥン信号を生成し、該信号は、ＡＴＭネットワーク(36)インターフェースのＴＣＬＫタイミングに対応している。前記タイミングへ変換されることによって、同期セル・イズ・リトゥン信号は、ＣＤＵステートマシン(60)によって、信号を受信する時期を理解される。また、同時に、セル・イズ・リトゥン信号は、ＣＤＵ(50)の中の第１レイヤ(55)のレジスタ(56)におけるそれぞれのレジスタ(56)へ提供される。該セル・イズ・リトゥン信号は、第１レイヤ(55a)における前記レジスタ(56)を活動化するように作用し、その結果、Ｗバス(32)上のビットは、全て、レジスタ(56)の中のそれぞれのレジスタセル(57)内へ読み出される。各レジスタセル(57)が、Ｗバスの唯一のバスライン(33)と接続されることから、ＡＴＭセルの全ビットは、同時に、それぞれのレジスタセル(57)へ書き込まれる。
【００５２】
ＣＤＵステートマシン(60)が、第１レイヤ(55a)の中のレジスタ(56)から、第１レイヤ(55a)の中のレジスタ(56)内に残っているビットが第２レイヤ(55b)のレジスタ(56)に対応する地点まで、ビットを選択した後に、残っているビット全てと、第１レイヤ(55a)の残っているレジスタ(56)の全ては、同じクロック周期のうちに、対応するレジスタ(56)と、第２レイヤ(55b)へ転送する。このように、第１レイヤ(55a)のレジスタ(56)全体が、次のＡＴＭセルを受信するために、クリアになる。同時に、ＣＤＵステートマシン(60)からの選択信号は、ＡＴＭセルのオーダにおける残っているバイトをまだ受信し続けるが、今や選択信号は第２レイヤ(55b)のレジスタ(56)から該バイトを読み出している。第１レイヤ(55a)のレジスタ(56)におけるセルの残っているビットが、第２レイヤ(55b)のレジスタ(56)へ転送されてから、ＣＤＵステートマシン(60)は、もし新たな読出しアドレスを受信していれば、同期装置(120)へレディ・フォー・セル信号を送信して、該プロセスを再開する。第１レイヤ(55a)のレジスタ(56)から第２レイヤ(55b)のレジスタ(56)を引いた長さは、始めの方で言及した公式によって計算され得る。
【００５３】
ＡＴＭセルの全ビットが第１レイヤ(55a)のレジスタ(56)に記憶されてから、ＣＤＵステートマシン(60)は、64／１×８（64 to 1 by 8）マクス（mux）(123)と接続したレジスタ(56)におけるセルの第１バイトで開始する。ＣＤＵステートマシン(60)は、選択信号を送信し、該信号により、マクスがＡＴＭセルの第１バイトを読み出し、該バイトがレジスタ(129)へ通されて、ＴＤＡＴ信号を形成する。また、レジスタ(129)は、ＴＣＬＫ信号及びイネーブル信号を受信し、該イネーブル信号は、ＴＲＥＮＢ信号がアクティヴであり、且つＴＣＡ信号がアクティヴであるときにのみ、レジスタ(129)を使用可能にする。ＴＣＬＫ信号の各クロック周期により、ＣＤＵステートマシン(60)は、もしＴＲＥＮＢ及びＴＣＡがアクティヴならば、ＡＴＭセルにおける次のバイトのための選択信号を生成する。次のバイトは、マクス(123)を通過して、レジスタ(129)へ達する。このことは、各バイトに関して各クロック周期で生じることから、各バイトは、移動中に制御されることができる。前述の信号に関して、ＴＣＬＫ信号は、外部デバイスから供給され、ＣＤＵにおける他の全ての信号は、該ＴＣＬＫ信号の立上がりエッジに同期している。ＴＲＥＮＢ信号は、伝送読出しイネーブル信号（transmit read enable signal）であり、外部デバイスが受信可能状態で、ＡＴＭセルのバイトを受信する準備が整っていることを示す。伝送読出しイネーブル、すなわちＴＲＥＮＢ信号は、ローであるときにアクティヴ状態である。該信号は、ＴＣＬＫ信号のどの立上がりエッジで、ＣＤＵ(60)が、ＴＤＡＴ信号上へ次のバイトのデータを発するべきかを示すために使用される。ＴＲＥＮＢ信号が、ＴＣＬＫ信号によってローにサンプリングされるとき、次のバイトのデータは、ＴＣＬＫ信号の次の立上がりエッジで使用可能であるだろう。転送速度が最大であれば、ＴＲＥＮＢ信号は、セルの全転送期間でローであり、新たなバイトのデータは、ＴＣＬＫ信号の立上がりエッジ毎に、使用可能であるだろう。ＴＣＡ信号がローであるとき、ＴＲＥＮＢ信号は無視される。ＴＣＡ信号は、ＣＤＵステートマシン(60)によって生成され、ＣＤＵ(60)によって伝送するために使用可能なセルが存在することを知らせる。また、ＣＤＵステートマシン(60)によって送信されるＴＳＯＣ信号が存在する。ＴＳＯＣ信号は、ＣＤＵ(60)によるセルの伝送開始（transmit start of cell）を示す。ＴＳＯＣ信号は、セルの第１バイトがＴＤＡＴ信号上で使用可能である同じ時期でハイである。ＴＳＯＣ信号は、セルを伝送する際にエラーが存在する場合に、タイミングを取るために役立ち、外部デバイスは、新たなセルが伝送され始めている時期を知る。ＴＤＡＴ信号は、ＣＤＵ(50)によって生成される。ＴＤＡＴ信号は、伝送され且つＡＴＭセルビットを有するデータである。該データは、レジスタ(129)へ書き込まれ、ＴＲＥＮＢ信号がアクティヴ状態で（、且つＴＣＡ信号がハイで）あるときに、ＴＣＬＫ信号の立上がりエッジでサンプリングされる。
【００５４】
ある実施形態では、第１レイヤ(54a)のレジスタ(56)の中の各レジスタセル(57)は、図７に示されるように、対応するバスライン(33)と接続される。もし512本のバスライン(33)が存在すれば、ＣＶＵ(46)の第１レイヤ(54a)の各レジスタ(56)の中の各レジスタセル(57)に関して、唯一のバスライン(33)が存在する。
【００５５】
ある実施形態では、メモリバンクインターリービング（memory bank interleaving）を使用できる。メモリバンクインターリービングは、当該分野の専門家によって、よく理解され、しばしば使用される。２重インターリービングにおいて、メモリアレイ(12)は、２つのバンクに分かれて、それぞれが、16個のハーフ（256行×512列）メモリサブアレイ、または、８個の（512行×512列）メモリサブアレイの何れかを具える。ＣＶＵからのＡＴＭセルの前半部分（24バイト）は、一方のメモリバンク内へ書き込まれ、ＣＶＵからのＡＴＭセルの後半部分（24バイト）は、他方のメモリバンク内へ書き込まれる。このことは、データがＷバス(32)上で衝突することなく、２つのメモリ周期が互いに重複するようになされる。斯種の２重メモリインターリービングは、Ｗバス(32)の幅を半分（256ビット）に減らすことができるという利点がある。もし４重インターリービングで設計されれば、Ｗバス(32)の幅は、２重（128ビット）に減らされることができる。また、メモリバンクインターリービングは、メモリプリチャージ時間（memory precharge time）を隠蔽するという利点がある。
【００５６】
別のメモリインターリービングは、Ｗバス(32)のバンド幅を増やすよう設計され得る。この場合、２重インターリービングを仮定すると、メモリアレイ(12)は、２つのバンクに分かれて、それぞれが８個の（512行×512列）メモリサブアレイ(16)を具える。Ｗバス(32)の幅は減らされないで、Ｗバスのバンド幅は、元のバンド幅の２倍にまで増やされる。この場合、完全なＡＴＭセルが、交互のバンクで読み出し又は書き込みされる。
【００５７】
インターリービングメモリバンクの上記全ての場合において、さらなる負担を、Ｗ−ステートマシン(48)にかける。Ｗ−ステートマシン(48)は、別々のＲＡＳ、ＣＡＳ、等のクロック信号を各メモリバンクへ提供しなければならないし、また、行デコーダ(68)及びサブアレイアドレスデコーダ(45)へ、別々のアドレス線を提供しなければならない。Ｗ−ステートマシン(48)は、データの衝突がＷバス(32)上で生じないように、各バンク及びＣＶＵの出力データを制御しなければならない。メモリバンクインターリービングを設計する他の多くの方法が存在する。これらの幾つかは、上述を参考にして、見出されることができる。
【００５８】
もしインターリービングが利用されれば、レジスタセル(57)は、バスライン(33)と接続され、該バスライン(33)へ少なくとも１つまたはそれ以上の追加レジスタセル(57)が接続されるのが望ましい。もし２重インターリービングが利用されれば、２個のレジスタセル(57)が各バスライン(33)と接続されて、図８に示されるように、バスライン(33)を512個の代わりに256個のみにし得る。もし４重インターリービングが使用されれば、４個のレジスタセル(57)が各バスライン(33)と接続されて、バスライン(33)を128個にし得る。インターリービングが使用されると、ステートマシン(48)は、それぞれのＣＶＵステートマシーンを制御して、あるレジスタ(56)が適当な時点でＡＴＭセルのビットをリリースすることのみを許可し、その結果、ＡＴＭセルの全ビットは、メモリアレイ(12)へ今までどおり提供されるが、Ｗバス(32)のバスライン(33)へ、全て同時の代りに、時間中にリリースされる。
【００５９】
もしインターリービングが生じれば、全ビットは、あるメモリサブアレイ(16)に対応する通過ゲートスイッチアレイ(61)を通じて、今までどおり書き込まれることができる。インターリーブする場合には、バスラインをより少なくできるから、対応するＩ／Ｏロジックと、各通過ゲートスイッチアレイ(61)における通過ゲートスイッチ(62)も、より少ない。これは、通過ゲートスイッチ(62)によって処理される必要がある信号が、任意の所定時期に入ってくる数が少ないからである。インターリービング方式により、Ｉ／Ｏロジックと、各通過ゲートスイッチアレイ(61)における通過ゲートスイッチ(62)との数は、Ｗバス(32)におけるバスライン(33)の数と同じであるだろう。
【００６０】
読出し動作において、上述のプロセスは、本質的に、ＡＴＭセルのビットに関して逆転されて、最終的に、ＣＤＵ(50)のレジスタ(56)の中のレジスタセル(57)に到達する。ＤＲＡＭインターリービングについての議論は、以下において見出され得る：
ＥＤＮ、1989年３月30日、155頁乃至166頁；
ＥＤＮ、1989年４月13日、157頁乃至164頁；
ＥＤＮ、1989年４月27日、183頁乃至188頁；
ＥＤＮ、1989年５月11日、179頁乃至186頁；これら全ての引用をもって記載加入される。
【００６１】
また、装置(10)は、切替装置、セルレート多重化装置またはセルレート逆多重化装置として使用され得る。装置(10)が使用されるモードは、モードレジスタ(126)によって決定される。モードレジスタ(126)は、Ｗ−ステートマシン(48)、ＣＶＵ(46)及びＣＤＵ(50)へ接続されることにより、それらが、モードレジスタ(126)によって示されるモードに従って、セルの転送を実行できる。モードレジスタ(126)は、ＣＶＵ(46)が、個々に動作するか、同時に動作するか、または、様々なグループに分かれて動作するかの何れかに制御できる。同様に、モードレジスタ(126)は、ＣＤＵ(50)を制御することにより、ＣＤＵ(50)が、個々に、同時に、または、グループに分かれて動作できる。
【００６２】
モードレジスタ(126)は、１本または複数本の外部ピンからモード情報を受信する。この情報は、モードストローブ(134)信号ピンによってモードレジスタ(126)内へ書き込まれる。モードレジスタ(126)は、装置(10)の動作が始まる前に、例えば初期化時点で、該情報をロードされる。モードレジスタ(126)は、装置の動作中には変化しない。
【００６３】
さらに、コーディングに依存するが、モードレジスタ(126)は、ＣＶＵ及びＣＤＵ間の関係を構築する方法を具体的に指示するだろう。ＣＶＵに関して、モードレジスタは、以下の符号化を指定する。
０００ ４個のＣＶＵ全てが個々に動作する。
００１ ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ２とＣＶＵ３は個々に動作する。
０１０ ＣＶＵ２とＣＶＵ３がグループとなる。ＣＶＵ０とＣＶＵ１は個々に動作する。
０１１ ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ２とＣＶＵ３がグループとなる。
１００ 全てのＣＶＵがグループとなる。
【００６４】
同様に、ＣＤＵに関して、モードレジスタは、以下の符号化を指定する。
０００ ４個のＣＤＵ全てが個々に動作する。
００１ ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ２とＣＤＵ３は個々に動作する。
０１０ ＣＤＵ２とＣＤＵ３がグループとなる。ＣＤＵ０とＣＤＵ１は個々に動作する。
０１１ ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ２とＣＤＵ３がグループとなる。
１００ 全てのＣＤＵがグループとなる。
【００６５】
動作情報のモードと共に、モードレジスタ(126)は、各ＣＶＵ(46)に関してＴ−カウント情報を含む。Ｔ−カウント情報は、５ビット幅であり、ＡＴＭセルのデータ長及び記憶される必要がある任意の追加データ長を、バイト単位でＣＶＵ(46)へ指示する。Ｔ−カウントは、以下の復号化を有し得る：
０００００ ４８バイト
００００１ ４９バイト
０００１０ ５０バイト
０００１１ ５１バイト
００１００ ５２バイト
００１０１ ５３バイト
００１１０ ５４バイト
００１１１ ５５バイト
０１０００ ５６バイト
０１００１ ５７バイト
０１０１０ ５８バイト
０１０１１ ５９バイト
０１１００ ６０バイト
０１１０１ ６１バイト
０１１１０ ６２バイト
０１１１１ ６３バイト
１００００ ６４バイト
【００６６】
その結果、ＣＶＵに関して、モードレジスタは、23ビットの情報を含む；すなわち、動作のモードを指定する３ビットと、各ＣＶＵに関するＴ−カウントの５ビットである。
【００６７】
動作情報のモードと共に、モードレジスタは、各ＣＤＵ(50)に関してＴ−カウント情報を含む。Ｔ−カウント情報は、５ビット幅であり、ＡＴＭセルのデータ長と、Ｗバスから受信されるであろう任意の追加データ長とを、バイト単位でＣＤＵ(50)へ指示する。Ｔ−カウントは、以下の復号化を有し得る：
０００００ ４８バイト
００００１ ４９バイト
０００１０ ５０バイト
０００１１ ５１バイト
００１００ ５２バイト
００１０１ ５３バイト
００１１０ ５４バイト
００１１１ ５５バイト
０１０００ ５６バイト
０１００１ ５７バイト
０１０１０ ５８バイト
０１０１１ ５９バイト
０１１００ ６０バイト
０１１０１ ６１バイト
０１１１０ ６２バイト
０１１１１ ６３バイト
１００００ ６４バイト
【００６８】
その結果、ＣＤＵに関して、モードレジスタは、23ビットの情報を含む。すなわち、動作のモードを指定する３ビットと、各ＣＤＵ(50)に関するＴ−カウントの５ビットである。それゆえ、本実施形態において、モードレジスタ(126)は、46ビットの情報を含む。
【００６９】
モードレジスタ(126)により、装置(10)は、切替装置、セルレート多重化装置またはセルレート逆多重化装置として動作する。以下は、様々なモードにおける動作実施例である。
【００７０】
４×４の切替装置の動作、すなわち、ＣＶＵモード000及びＣＤＵモード000の一実施例において、装置(10)は、155メガビット（ＯＣ−３）の入力レートで、４個の入力上にＡＴＭセルを受信し、メモリアレイ(12)内へＡＴＭセルを記憶し、それから、ＣＤＵによって要求されたときに、Ｗバス(32)上にＡＴＭセルを読み出す。次に、ＣＤＵ(50)は、対応する出力ポート上にＡＴＭセルを送信する。
【００７１】
セルレート多重化装置の動作、すなわち、ＣＶＵモード000及びＣＤＵモード100の一実施例において、装置(10)は、155メガビット（ＯＣ−３）の入力レートで、４個の入力上にＡＴＭセルを受け取り、622メガビット（ＯＣ−12）のレートで、ＡＴＭセルを出力する。この場合、各ＣＶＵ(46)は、完全なＡＴＭセルを受信し、メモリアレイ(12)内へ書き込む。ＣＤＵ(50)が該セルを受信するとき、以下のように、各ＣＤＵ(50)へセルの1/4が書き込まれる。
バイト１は、ＣＤＵ０の第１レイヤの出力レジスタ０内へ書き込まれる。
バイト２は、ＣＤＵ１の第１レイヤの出力レジスタ１内へ書き込まれる。
バイト３は、ＣＤＵ２の第１レイヤの出力レジスタ２内へ書き込まれる。
バイト４は、ＣＤＵ３の第１レイヤの出力レジスタ３内へ書き込まれる。
バイト５は、ＣＤＵ０の第１レイヤの出力レジスタ４内へ書き込まれる。
バイト６は、ＣＤＵ１の第１レイヤの出力レジスタ５内へ書き込まれる。
バイト７は、ＣＤＵ２の第１レイヤの出力レジスタ６内へ書き込まれる。
バイト８は、ＣＤＵ３の第１レイヤの出力レジスタ７内へ書き込まれる。
以下同様である。
【００７２】
この場合、ＣＤＵは、622メガビット（ＯＣ−12）で４バイト幅のパス上に、ＡＴＭセルを出力する。
【００７３】
セルレート逆多重化装置の動作、すなわち、ＣＶＵモード001及びＣＤＵモード000の一実施例において、装置(10)は、622メガビット（ＯＣ−12）の入力レートで、ＡＴＭセルを受け取り、155メガビット（ＯＣ−３）のレートで、４個の出力上へＡＴＭセルを出力する。この場合、各ＣＶＵ(46)は、以下に示されるように、ＡＴＭセルの1/4を受信する。
バイト１は、ＣＶＵ０の第１レイヤの入力レジスタ０内へ書き込まれる。
バイト２は、ＣＶＵ１の第１レイヤの入力レジスタ１内へ書き込まれる。
バイト３は、ＣＶＵ２の第１レイヤの入力レジスタ２内へ書き込まれる。
バイト４は、ＣＶＵ３の第１レイヤの入力レジスタ３内へ書き込まれる。
バイト５は、ＣＶＵ０の第１レイヤの入力レジスタ４内へ書き込まれる。
バイト６は、ＣＶＵ１の第１レイヤの入力レジスタ５内へ書き込まれる。
バイト７は、ＣＶＵ２の第１レイヤの入力レジスタ６内へ書き込まれる。
バイト８は、ＣＶＵ３の第１レイヤの入力レジスタ７内へ書き込まれる。
以下同様である。
【００７４】
Ｗ−ステートマシン(48)は、正しいＡＴＭセルがＷバス(32)上に構成されるように、全ＣＶＵ(46)からのバイトに関連したトライステート・イネーブルを使用可能にする。Ｗ−ステートマシン(48)は、該セルをメモリアレイ(12)内へ書き込む。各ＣＤＵ(50)は、完全なＡＴＭセルを受信し、155メガビット（ＯＣ−３）レートで出力する。
【００７５】
モードの符号化によって理解され得るように、切替装置、セルレート多重化装置及びセルレート逆多重化装置としての混合した動作が可能である。
【００７６】
上記実施例において、各ＣＶＵ(46)及びＣＤＵ(50)は、例えば、ＰＭＣシエラ（Sierra）により製造されたパーツナンバーPM5346のような、市販のＡＴＭ物理レイヤ部（図示せず）とインターフェースをとる。このパーツは、サニライト（Sunilite）として広く知られている。サニライトは、155メガビット（ＯＣ−３）の物理レイヤ部である。
【００７７】
また、これに関連して、装置(10)は、同報通信モードに動作できる。該モードにおいて、モードレジスタ(126)により、各ＣＤＵ(50)は、個々に動作するが、ＣＶＵ(46)で受信されてから、メモリサブアレイ(16)に記憶されるＡＴＭセルのコピーを受信する。ＡＴＭセルは、メモリサブアレイ(16)に記憶されてから、様々に連結してそれぞれが関連づけられる個々のＣＤＵに必要とされるのと同じ回数分、コピーされる。
【００７８】
本発明は、ＡＴＭセルを切替える方法に関する。該方法は、切替装置の第１入力ポートで、ＡＴＭネットワークからＡＴＭセルを受信する工程を具える。次に、該切替装置のメモリアレイ(12)において、１クロック周期のうちにＡＴＭセルを記憶する工程が存在し得る。次に、メモリアレイ(12)内のＡＴＭセルを１クロック周期のうちに読出す工程が存在する。次に、メモリアレイ(12)から切替装置の第１出力ポートへＡＴＭセルを転送する工程が存在する。次に、第１出力ポートからＡＴＭネットワーク(36)へＡＴＭセルを伝送する工程が存在する。
【００７９】
切替装置は、上述の装置(10)であるのが望ましい。第１入力ポートは、上述のように１つ以上のＣＶＵを具え得る。記憶工程は、上述のように、ＡＴＭセルを、Ｗバス(32)上へ提供し、且つメモリアレイ(12)へ提供する工程であり得る。読出し工程は、上述のように、ＣＤＵからのアドレス情報を用いて、ＡＴＭセルのビットを得る工程であり得る。ＡＴＭセルをメモリアレイ(12)から第１出力ポートへ転送する工程は、上述のように、Ｗバス(32)上のＡＴＭセルのビットを、ＣＤＵ(50)のレジスタ(56)へ転送する工程であり得る。第１出力ポートは、その応用に依存して、１つ以上のＣＤＵ(50)を具え得る。ＡＴＭセルをＡＴＭネットワーク(36)へ伝送する工程は、上述のように、ＣＤＵ(50)のレジスタ(56)から外部へ、レジスタ(129)を介してビット毎に伝送する工程であり得る。
【００８０】
もし、同報通信モードが、モードレジスタ(126)によって選択されれば、該転送する工程の後に、メモリアレイ(12)内のＡＴＭセルを、１クロック周期のうちに再度読出す工程が存在する。次に、メモリアレイ(12)から切替装置の第１出力ポートへ、ＡＴＭセルを転送する工程が存在する。次に、第１出力ポートからＡＴＭネットワーク(36)へ、ＡＴＭセルを伝送する工程が存在する。このように、ＡＴＭセルは、所望される回数コピーされ、同じまたは異なるＣＤＵ(50)から様々な場所へ送信されて、同報通信を達成できる。
【００８１】
もし、モードレジスタ(126)が、装置(10)に関して多重化モードを選択すれば、受信工程は、ＡＴＭセルのＪ個の部分を、Ｊ個の対応するＣＶＵ(46)で受信する工程を含み得る。Ｊ個のＣＶＵ(46)が集まって、第１入力ポート全体を構成する。ＡＴＭセルを転送する工程は、ＡＴＭセルのＫ個の部分を、対応するＫ個のＣＤＵ(50)へ転送する工程を含み得る。この場合、Ｊ≧１≦Ｋ、且つ、Ｊ及びＫは整数である。ＡＴＭセルのＫ個の部分が集まって、ＡＴＭセル全体を構成する。Ｋ個のＣＤＵ(50)は、第１出力ポートを規定する。その結果、ＡＴＭセルは、Ｊ個のＣＶＵに到着し、且つＫ個のＣＤＵを介して伝送される。ここで、Ｋ＞Ｊである。
【００８２】
装置(10)が逆多重化装置として使用されるとき、ＡＴＭセルを第１入力ポートで受信する工程は、ＡＴＭセルのＰ個の部分を、対応するＰ個のＣＶＵ(46)で受信する工程を含む。ここで、Ｐ≧２、且つＰは整数である。ＡＴＭセルのＰ個の部分が集まって、ＡＴＭセル全体を構成する。Ｐ個のＣＶＵ(46)は、第１入力ポートを規定する。次に、転送する工程は、ＡＴＭセルのＱ個の部分を、Ｑ個のＣＤＵ(50)へ転送する工程を含む。ここで、Ｑ≧１≦Ｐ、且つ、Ｑもまた整数である。ＡＴＭセルのＱ個の部分が集まって、ＡＴＭセル全体を構成し、Ｑ個のＣＤＵ(50)が集まって、第１出力ポート全体を構成する。その結果、逆多重化に関して、ＡＴＭセルのＰ個の部分が、Ｐ個のＣＶＵ(46)に到着する。その後、該Ｐ個の部分は、装置(10)から外部へ、Ｑ個のＣＤＵ(50)を介して、Ｑ個の対応する部分に分れて伝送される。ここで、Ｐ＞Ｑである。
【００８３】
本発明は、ＡＴＭセルのための切替装置に関する。該切替装置は、Ｉ個の入力ポートを具え、該入力ポートは、ＡＴＭネットワーク(36)からＡＴＭセルを受信する。ここで、Ｉ≧１、且つＩは整数である。また、切替装置は、Ｉ個の入力ポートの中の１つによって受信されたＡＴＭセルを、１クロック周期のうちに記憶するために、Ｉ個の入力ポートと接続したメモリアレイ(12)を具える。また、切替装置は、メモリアレイ(12)と接続したＯ個の出力ポートを具える。ここで、Ｏ≧１、且つ、Ｏは整数である。Ｏ個の出力ポートの中の１つは、メモリアレイ(12)から受信されるＡＴＭセルを、ＡＴＭネットワーク(36)へ伝送する。さらに、切替装置は、入力ポートの中の１つからメモリアレイ内へ、１クロック周期のうちにＡＴＭセルを記憶することを制御するために、メモリアレイ(12)、Ｉ個の入力ポート及びＯ個の出力ポートと接続したコントローラを具える。
【００８４】
切替装置は、上述のような装置(10)であり得る。Ｉ個の入力ポートは、上述のように、多数の結合を有するＣＶＵであり得る。Ｏ個の出力ポートは、上述のように、多数の結合を有するＣＤＵ(50)であり得る。コントローラは、上述のような外部コントローラ(110)と、内部コントローラとを具え得る。内部コントローラは、例えばＷ−ステートマシン(48)と、例えばモードレジスタ(126)も含み得る。また、機器構成に依存するが、内部コントローラは、上述のように、例えば行デコーダ機構及びメモリサブアレイを選択する機構のような、読出しまたは書込み機構を含み得る。
【００８５】
もし切替装置が同報通信のために使用されれば、コントローラにより、ＡＴＭセルは、２回以上コピーされ、出力ポートの中の１つへ伝送される。出力ポートの中の１つは、Ｑ個のＣＤＵ(50)を具えるのが望ましく、ここで、Ｑ≧１、且つ、Ｑは整数である。このように、ＡＴＭセルは、２回以上コピーされ、同じＣＤＵ(50)または数個のＣＤＵ(50)を介して同報通信されて、同報通信を達成する。
【００８６】
切替装置が動作して、入力ポートで受信した１ＡＴＭセルを、メモリアレイ及び所望のＣＤＵの出力ポートを介して容易に移動すなわち転送することにより、該セルを所望の宛先へ移動できる。
【００８７】
もし切替装置が逆多重化装置として使用されれば、入力ポートの中の１つは、Ｐ個のＣＶＵ(46)を具え、該ＣＶＵ(46)が、ＡＴＭセルの対応するＰ個の部分を受信するのが望ましい。ここで、Ｐ≧２、且つＰは整数であり、Ｐ個の部分が集まって、ＡＴＭセル全体を構成する。さらに、０出力ポートの中の１つは、Ｑ個のＣＤＵ(50)を具え、ここで、１≦Ｑ≦Ｐである。コントローラにより、ＡＴＭセルのＰ個の部分が、１クロック周期のうちにメモリアレイ(12)に記憶され、次に、１クロック周期のうちにメモリアレイ(12)からＱ個の部分へ読み出され、そしてＡＴＭセルのＱ個の部分が、対応するＱ個のＣＤＵ(50)へ転送される。このように、ＡＴＭセルのＰ個の部分は、Ｑ個のＣＤＵから外へ伝送され、ここでＰ＞Ｑである。
【００８８】
もし切替装置が多重化装置として使用されれば、入力ポートの中の１つは、Ｊ個のＣＶＵ(46)を具え、該ＣＶＵ(46)は、ＡＴＭセルの対応するＪ個の部分を受信する。ここで、Ｊ≧１、且つＪは整数であり、Ｊ個の部分が集まって、ＡＴＭセル全体を構成する。Ｏ個の出力ポートの中の１つは、Ｋ個のＣＤＵ(50)を具えるのが望ましい。ここで、Ｊ≧１≦Ｋである。コントローラにより、ＡＴＭセルのＰ個の部分が１クロック周期のうちにメモリアレイ(12)に記憶され、次に、１クロック周期のうちにメモリアレイ(12)からＫ個の部分へ読み出され、そして、ＡＴＭセルのＫ個の部分が、対応するＫ個のＣＤＵ(50)へ転送される。このように、ＡＴＭセルのＪ個の部分は、Ｋ個の部分として切替装置の外部へ伝送され、多重化が得られる。ここで、Ｊ＜Ｋである。
【００８９】
【発明の効果】
上記のように、ＡＴＭネットワークから受信されるＡＴＭセルのビットをパラレルに配列して、従来利用されているＤＲＡＭ（実施例では、４メガビット）におけるメモリアレイの行に、ＡＴＭセル全体を１メモリ周期のうちに書込みできる。また、該行からＡＴＭセル全体を１メモリ周期のうちに読出して、ＡＴＭネットワークへ、ＡＴＭセルのビットをシリアルに伝送することができる。従って、転送レートが高いＡＴＭセルを、従来利用されているＤＲＡＭの動作速度で操作できる。
さらに、装置が複数の入力ポートまたは出力ポートを具えることにより、該装置は、逆多重化装置、多重化装置または切替装置として使用され得る。さらに、メモリアレイ内のＡＴＭセルを、複数の出力ポートへコピーする機能を有することにより、同報通信装置としても使用され得る。
【００９０】
本発明は、例示の目的のために上記実施形態にて詳細に記載されたが、その細部は、単に前記例示目的のためであり、特許請求の範囲に記載されるようなもの以外にも、本発明の精神及び範囲から離れることなく、当該分野の専門家により、変形を成し得ると、理解されるべきである。
【図面の簡単な説明】
【図１】本発明のＡＴＭセルを操作する装置のブロック図である。
【図２】本発明のＣＶＵ、Ｗバス、ＣＤＵ及びステートマシーンのブロック図である。
【図３】セルベクトル化ユニットのブロック図である。
【図４】セル逆ベクトル化ユニットのブロック図である。
【図５】メモリサブアレイ行データセレクタ及びＩ／Ｏロジックのブロック図である。
【図６】メモリサブアレイ行データセレクタの要部ブロック図である。
【図７】メモリサブアレイへ接続されるＣＶＵのブロック図である。
【図８】２重インタリービング並びにそれぞれの部分に関しての（piecewise）読出し及び書込みを介して、メモリサブアレイと接続されるＣＶＵ及びＣＤＵのブロック図である。
【符号の説明】
(10) 装置
(12) メモリアレイ
(14) 読出し書込み機構
(46) セルベクトル化ユニット（ＣＶＵ）
(48) Ｗ−ステートマシン
(50) セル逆ベクトル化ユニット（ＣＤＵ）
(110) 外部コントローラ
【発明の属する技術分野】
本発明は、メモリ素子に関し、具体的には、１読出しまたは書込み周期のうちに、メモリアレイの中へＡＴＭ（非同期転送モード）セル全体を読出し及び書込みする機構を、同じ集積回路素子上に有する半導体メモリ素子に関する。また、本発明は、ＡＴＭセルの入力及び出力に連動する多重ポート、すなわち、多重入力及び出力パスを有する半導体メモリ素子に関する。また、本発明は、ＡＴＭ切替装置（ATM switch）、ＡＴＭセルレート多重化装置（ATM cell rate multiplexer）及びＡＴＭセルレート逆多重化装置（ATM cell rate demultiplexer）に関する。
【０００２】
【発明が解決しようとする課題】
ＡＴＭにて使用される伝送単位はセルである。１ＡＴＭセルは、53バイトすなわち424ビットの情報からなる。該セルは、標準伝送速度の中の１つで転送される。例えば、該セルは、ＯＣ−１（51.84メガビット／秒）またはＯＣ−３（155.52メガビット／秒）またはＯＣ−12（622.08メガビット／秒）またはＯＣ−24（1.244ギガビット／秒）またはＯＣ−48（2.488ギガビット／秒）等で転送され得る。超大記憶容量と、高速（入力及び出力）転送記憶素子は、ＡＴＭネットワークを構成する上で極めて望ましい。ＤＲＡＭ（Dynamic Random Access Memory）は、他の大部分の半導体メモリ素子に比べて、１ビット記憶容量当りのコストが低く、且つ、単位面積当りのメモリが多い。このため、大量のデータを記憶する必要があるところで、ＤＲＡＭを選択することは賢明である。
【０００３】
ＡＴＭセルを記憶するために、従来の方法でＤＲＡＭを使用することの欠点がいくつか存在する。市販のＤＲＡＭを使用して、ＡＴＭセルを記憶できるが、該ＤＲＡＭは、データ入出力ピンの数が、例えば１、４、８、16または18ビットと少ない。それゆえ、もしＡＴＭセル全体を一度に転送することができるセル記憶素子を構築したければ、多数の該ＤＲＡＭチップを使用しなければならない。例えば、８データビット幅のＤＲＡＭを使用すれば、53個以上のＤＲＡＭチップを並列に使用しなければならない。
【０００４】
ＤＲＡＭが動作する速度、すなわち、外部データを読み書きする速度は、比較的遅い。例えば、市販のＤＲＡＭチップの幾つかは、メモリ周期時間が、90、100、120、130ナノ秒等である。もし、該ＤＲＡＭの１つを使用して、ＡＴＭセルを、一度に８ビットずつ記憶（書込み）または読出しすると決めれば、セル全体を記憶または読出しするために、53回以上の書込み周期を必要とするだろう。
【０００５】
現在、ＡＴＭセル全体を、外部世界からメモリアレイの行に、１メモリ周期のうちに読出しまたは書込みできるＤＲＡＭメモリ素子は、市販されていない。
【０００６】
本発明は、ＡＴＭセル全体を、ＤＲＡＭの中へ、１メモリ周期のうちに読出しまたは書込みする能力を提供し、それゆえ、大容量のセル記憶のためと、集積回路素子外部のＡＴＭネットワークとのＡＴＭセルの高速入力及び出力のためとの解決手段を提供する。
【０００７】
【課題を解決する為の手段】
本発明は、ＡＴＭセルの、例えばバッファリング及び切替のような操作を、望ましくは集積回路素子上で行う装置に関する。該装置は、メモリアレイを具え、該アレイにてＡＴＭセル全体を読出しまたは書込みできる。また、該装置は、ＡＴＭセルを、メモリアレイから読出し、或いは、該アレイの中に書込みする機構を具える。ＡＴＭセルは、集積回路素子の外部から読出され、或いは、メモリアレイの中へ書込まれるのが望ましい。
【０００８】
本発明は、ＡＴＭセルを切替える方法に関する。該方法は、ＡＴＭセルを、ＡＴＭネットワークから切替装置の第１入力ポートで受信する工程を含む。次に切替装置のメモリアレイにおいてＡＴＭセルを記憶する工程が存在し得る。次に、メモリアレイ中のＡＴＭセルを読出す工程が存在する。次に、ＡＴＭセルを、メモリアレイから切替装置の第１出力ポートへ転送する工程が存在する。次に、ＡＴＭセルを、第１出力ポートからＡＴＭネットワークへ伝送する工程が存在する。
【０００９】
本発明は、ＡＴＭセルのための切替装置に関する。該切替装置は、Ｉ個の入力ポートを具え、該ポートがＡＴＭネットワークからＡＴＭセルを受信する。ここで、Ｉ≧１、且つＩは整数である。また、切替装置は、Ｉ個の入力ポートのうちの１つにて受信したＡＴＭセルを記憶するために、Ｉ個の入力ポートと接続されるメモリアレイを具える。また、切替装置は、メモリアレイと接続されるＯ個の出力ポートを具え、ここで、Ｏ≧１、且つＯは整数である。Ｏ個の出力ポートのうちの１つは、メモリアレイから受信されるＡＴＭセルを、ＡＴＭネットワークへ伝送する。さらに、切替装置は、コントローラを具え、該コントローラは、入力ポートのうちの１つからメモリアレイの中へＡＴＭセルを記憶することを制御するために、メモリアレイ、Ｉ個の入力ポート及びＯ個の出力ポートと接続される。
【００１０】
前記切替装置は、通常の切替え、同報通信、逆多重化または多重化するために使用され得る。
【００１１】
【発明の実施の形態】
図を参照すると、ＡＴＭセルを、例えばバッファリング及び切替えするように、操作する装置(10)が示される。ここで、図中の同じ参照数字は、幾つかの図を通じて、特に図１に対して、同様または一致した部分を示す。該装置(10)は、１読出しまたは書込み周期のうちに、ＡＴＭセル全体を読出しまたは書込みできるメモリアレイ(12)を具える。また、装置(10)は、ＡＴＭセル全体を、メモリアレイ(12)から読出し或いは該アレイ(12)の中へ書込みする機構(14)を具える。
【００１２】
メモリアレイ(12)は、Ｎ個のメモリサブアレイ(16)からなるのが望ましく、ここで、Ｎ≧１、且つ、Ｎは整数である。各メモリサブアレイ(16)は、メモリセル(22)の行(18)及び列(20)を有し、ＡＴＭセルの全ビットを記憶するのに十分なメモリセル(22)が存在する。少なくとも、１つの行(18)または列(20)は、ＡＴＭセルの全ビットを記憶するのに十分なメモリセル(22)を有することができる。各行(18)は、ＲＷビット幅であり、ＡＴＭセルのビット数以上であるのが望ましい。各列(20)は、ＣＷビット幅であるのが望ましく、ここで、ＣＷ≧１である。384ビット≦ＲＷ≦512ビット、であるのが望ましい。メモリアレイ(12)は、Ｎ＝16個のメモリサブアレイ(16)を有し、且つ、ＣＷ＝ＲＷ＝512ビットである４メガビットＤＲＡＭであるのが望ましい。たとえＡＴＭセルが424ビットからなるとしても、追加の88ビットは、アプリケーション独自のデータに使用され得る。
【００１３】
読出し書込み機構(14)は、メモリアレイ(12)の行(18)に、ＡＴＭセルを読出しまたは書込みする行読出し書込み機構(24)を含むのが望ましい。また、読出し書込み機構(14)は、メモリアレイ(12)へセルを提供する機構(26)を含むことができる。該提供機構(26)は、該行読出し書込み機構(24)と通信している。提供機構(26)はＷバス(32)を含むのが望ましく、ＡＴＭセルは、該Ｗバス(32)に沿ってメモリアレイ(12)へ伝わる。
【００１４】
さらに、行読出し書込み機構(24)は、復号してメモリアレイ(12)の行(18)を選択する行デコーダ機構(28)を含むことができる。行読出し書込み機構(24)は、メモリアレイ(12)及び行デコーダ機構(28)と通信してメモリサブアレイ(16)を選択する機構(30)を含むことができる。該選択機構(30)は、メモリサブアレイ(16)を読出しまたは書込みするメモリサブアレイ行データセレクタ(44)を含むのが望ましい。Ｗバス(32)は、選択機構(30)と接続される。
【００１５】
メモリサブアレイ行データセレクタ(44)は、Ｎ個の通過ゲートスイッチアレイ(61)からなるのが望ましい。各通過ゲートスイッチアレイ(61)は、Ｎ個のメモリサブアレイ(16)の中の対応するメモリサブアレイ(16)と接続される。また、各通過ゲートスイッチアレイ(61)は、Ｉ／Ｏロジック(63)経由でＷバス(32)と接続され、サブアレイアドレスデコーダ(45)と接続される。サブアレイアドレスデコーダ機構(45)は、ＡＴＭセルを書込みまたは読出しすべきメモリサブアレイ(16)と接続した通過ゲートスイッチアレイ(61)を活動化する。各通過ゲートスイッチアレイ(61)は、ＲＷ個の通過ゲートスイッチ(62)からなるのが望ましい。各通過ゲートスイッチ(62)は、対応するメモリサブアレイ(16)の中の対応する列(20)と接続され、サブアレイアドレスデコーダ機構(45)と接続される。サブアレイアドレスデコーダ機構(45)は、通常のＤＲＡＭにおける列デコーダを代用する。図５において、ビットラインＢＬの唯一のセンスが、簡単のために示されるということに注意。
【００１６】
読出し書込み機構(14)は、ＡＴＭネットワークからＷバス(32)へＡＴＭセルを引渡す機構(34)を含むことができる。該引渡し機構(34)は、Ｗバス(32)と接続される。引渡し機構(34)は、ＡＴＭセルが、Ｗバス(32)へ引渡されるときに、適切に順序付けられて、メモリアレイ(12)の中へ書込まれるように配列される第１機構(40)を含むのが望ましい。第１機構(40)は、Ｗバス(32)と接続される。
【００１７】
第１機構(40)は、複数のセルベクトル化ユニット(46)を含むのが望ましく、該ユニット(46)は、ＡＴＭネットワーク(36)からセルのビットを受信し、該ビットをＷバス(32)へ平行に引渡すことができるように、ビットを配列する。セルベクトル化ユニット(46)は、Ｗバス(32)と接続される。また、第１機構(40)は、Ｗ−ステートマシン（state machine）(48)を含むのが望ましく、該マシン(48)は、図２に示されるように、セルベクトル化ユニット(46)と接続されて、どのセルベクトル化ユニット(46)が、該ユニット(46)のセルをＷバス(32)へ引渡すかを制御する。
【００１８】
さらに、読出し書込み機構は、Ｗバス(32)からＡＴＭネットワーク(36)へＡＴＭセルを転送する機構(38)を含む。該転送機構(38)は、Ｗバス(32)と接続される。転送機構(38)は、ＡＴＭセルが、メモリアレイ(12)から読出されてから適切に順序付けられ、Ｗバス(32)からＡＴＭネットワーク(36)へ転送されるように配列される第２機構(42)を含むのが望ましい。第２機構(42)は、Ｗバス(32)と接続される。
【００１９】
第２機構(42)は、複数のセル逆ベクトル化（devectorizing）ユニット(50)を含み、該ユニット(50)により、セルのビットは、Ｗバス(32)から平行に受信され、ＡＴＭセル形式でＡＴＭネットワーク(36)へ引渡され得るように配列されるのが望ましい。（理解しやすくするため、装置(10)がチップ上に存在するとき、ＡＴＭネットワーク(36)は、チップの外部のＡＴＭネットワークであると規定される。）セル逆ベクトル化ユニット(50)は、Ｗバス(32)及び前記ステートマシン(48)と接続される。ステートマシン(48)は、どのセル逆ベクトル化ユニット(50)が、Ｗバス(32)からセルを受信するかを制御する。
【００２０】
各セルベクトル化ユニット(46)は、図３に示されるように、連続する複数のレジスタ(56)からなる少なくとも１つのレイヤ(54)を具え、該レジスタ(56)は、ＡＴＭセルのビットを受信する。また、各セルベクトル化ユニット(46)は、セルベクトル化ステートマシン(58)を具え、該マシン(58)は、レジスタ(56)及びステートマシン(48)と接続される。セルベクトル化ステートマシン(58)は、ＡＴＭセルの中のどのビットがどのレジスタ(56)へ運ばれるのかを制御し、ＡＴＭセルの中の全ビットがレジスタ(56)に記憶される時期を決定し、且つステートマシン(48)の命令で、レジスタ(56)におけるＡＴＭセルのビットをＷバス(32)へ駆動する。
【００２１】
各セル逆ベクトル化ユニット(50)は、図４に示されるように、連続する複数のレジスタ(56)からなる少なくとも１つのレイヤ(55)を具え、該レジスタ(56)は、Ｗバス(32)からＡＴＭセルのビットを受信するのが望ましい。また、セル逆ベクトル化ユニット(50)は、セル逆ベクトル化ステートマシン(60)を具え、該マシン(60)は、レジスタ(56)及びステートマシン(48)と接続される。セル逆ベクトル化ステートマシン(60)は、ＡＴＭセルの中のどのビットがどのレジスタ(56)へ運ばれるのかを制御し、ＡＴＭセルの中の全ビットがレジスタ(56)に記憶される時期を決定し、且つレジスタ(56)におけるＡＴＭセルのビットをＡＴＭネットワーク(36)へ駆動する。
【００２２】
Ｗバス(32)は、ＲＷ個のバスライン(33)からなるのが望ましい。各バスライン(33)は、各通過ゲートスイッチアレイ(61)における対応するＩ／Ｏロジック(63)と接続される。セルベクトル化ユニット(46)及びセル逆ベクトル化ユニット(50)の１レイヤ(55)の各レジスタ(56)は、図７に示されるように、８個のレジスタセル(57)を有する８ビットレジスタである。各レジスタセル(57)は、１ビットを保持する。各レジスタセル(57)は、Ｗバス(32)の対応するバスライン(33)と接続される。
【００２３】
本発明の動作において、ＡＴＭネットワーク(36)からのＡＴＭセルは、図１に示されるように、ＣＶＵ（セルベクトル化ユニット）(46a)により受信される。該ネットワーク(36)上のＡＴＭセルは、対応するＡＴＭ物理レイヤ部（図示せず）からＣＶＵ(46a)へ指示される。ＣＶＵステートマシン(58)は、ＡＴＭネットワーク(36)と接続され、ＡＴＭネットワーク(36)のインターフェースタイミングに基づいて動作する。前記タイミングは、ＣＶＵステートマシン(58)が受信するＲＣＬＫ信号によって、ＣＶＵステートマシン(58)へ知らされる。ＲＣＬＫ信号は、ＡＴＭ物理レイヤ・インターフェースから生成される。例えば、ＣＶＵ(46)におけるＣＶＵステートマシン(58)及びレジスタ(56)のような、装置(10)の構成要素は、ＡＴＭネットワーク(36)のタイミングに基づいて動作する。該構成要素は、ＲＣＬＫ信号の立上がりエッジ（edge）に基づいて動作するのが望ましい。
【００２４】
ＣＶＵ(46a)の第１レジスタ(56a)がセルの第１バイトを受信していることと関連して、ＣＶＵステートマシン(58)が受信するのは、ＲＳＯＣ信号である。ＲＳＯＣ信号は、セルの受信開始（receive start of cell）信号であり、セルの第１バイトがＣＶＵ(46a)に到着したことを、ＣＶＵステートマシン(58)へ知らせる。ＲＳＯＣ信号は、ＲＤＡＴ信号上のセルデータの第１バイトを受信する同じ時刻でアクティヴ状態である。ＲＳＯＣ信号は、ＣＶＵ(46a)が該セルの他のバイトを受信する間、非アクティヴ状態である。該信号は、ＲＷＥＮＢ信号が非アクティヴ状態のときに、無視される。
【００２５】
ＲＤＡＴ信号、すなわちＡＴＭネットワーク(36)から到着しているＡＴＭセルデータと一致する受信データ（receive data）信号は、ＣＶＵ(46a)の中へ書込まれるデータを運ぶ信号である。ＲＷＥＮＢ信号がアクティヴ状態であり、且つＲＣＡ信号が真であるときに、ＲＤＡＴ信号は、ＲＣＬＫ信号の立上がりエッジに基づいてサンプリングされる。ＣＶＵ(46)の各レジスタ(56)及びＣＶＵステートマシン(58)は、タイミングをとるためにＲＣＬＫ信号を受信する。この状況において注目されるべきことは、ＡＴＭセルデータが、正にペイロード（payload）であり得るけれども、ペイロードだけでなくヘッダ（header）をも意味することである。
【００２６】
ＣＶＵ(46)がＡＴＭセルを受信している間、ＲＷＥＮＢ信号もまた、ＣＶＵステートマシン(58)によって受信される。ＲＷＥＮＢ信号は、受信書込みイネーブル（receive write enable）であり、ローであるときにアクティヴ状態である。ＲＷＥＮＢ信号は、ＲＣＬＫ信号のどの立上がりエッジで、ＣＶＵ(46a)が、ＲＤＡＴ信号上のデータの次のバイトを受付けるべきかを示すために使用される。その結果、ＲＷＥＮＢ信号は、ＣＶＵ(46)が受信すべきセルのビットが存在することを示す。ビットを受信するためには、ＲＷＥＮＢ信号は、アクティヴ・ロー状態である必要があるだけでなく、外部デバイスへ送信されるＲＣＡ信号は、ＣＶＵがセルデータを受付けているというＣＶＵステートマシン(58)の中のＲＣＡ信号からの指示を有さねばならない。ここで、ＲＷＥＮＢ信号がアクティヴ・ローであるということは、ＣＶＵ(46a)に記憶されるべきビットが存在することを意味し、該外部デバイスは、ＡＴＭセルと、ＲＳＯＣ信号、ＲＤＡＴ信号、ＲＷＥＮＢ信号及びＲＣＬＫ信号とを送信している。ＲＣＡは、受信セル使用可能（receive cell available）信号である。ＲＣＡ信号が、ハイすなわちアクティヴ状態であるとき、セルデータの次のバイトがＣＶＵ(46)により受け付けられるだろう。データの他のバイトを書込むことにより、メモリアレイ(12)へ未だ書込まれていない、前のセルのデータが上書きされるであろうときには、ＲＣＡ信号は、ローすなわち非アクティヴ状態である。これらの信号全ては、１クロック周期を基準として動作し、その結果、データの各バイトは、ＣＶＵ(46)へ入力されるべきか否かに関して、特定の制御下にある。その結果、ＲＣＬＫ信号は、ＣＶＵ(46)のためのタイミングを提供し、ＲＳＯＣ信号は、到着するＡＴＭセルの第１バイトを識別し（これは、配列とタイミングの目的でも役に立つ。というのは、もしＡＴＭセルのある部分が失われれば、ＣＶＵは、ＲＳＯＣ信号により新たなＡＴＭセルと共に再開すべき時期を知り得るからである。）、ＲＷＥＮＢ信号は、送信される準備ができているセルのバイトが存在するということをＣＶＵ(46)に知らせ、且つＲＣＡ信号は、ＣＶＵ(46)がセルの受信を受入れることを指示する。ＲＤＡＴ信号は、実質的にＡＴＭセルのデータである。
【００２７】
図３に示されるように、ＣＶＵ(46a)は、８ビットレジスタである第１レジスタ(56a)を有する。第１レジスタ(56a)は、セルの最初の８ビットを受信する。第１レジスタ(56a)は、ＣＶＵステートマシン(58)と通信している。ＣＶＵステートマシン(58)は、例えばＲＣＡ信号のような信号によって第１ＣＶＵ(46a)の動作を制御する。
【００２８】
第１レジスタ(56a)がＡＴＭセルから８ビットを受信したとき、ＣＶＵステートマシン(58)は、第１レジスタ(56a)内の８ビットが、リリースされ、第２レジスタ(56b)へ転送されるように指示する。同時に、ＣＶＵステートマシン(58)は、内部カウンタを増加することにより、ＡＴＭセルの最初の８ビットは、第２レジスタ(56b)へ転送されたという事実を記録する。
【００２９】
ＡＴＭセルの最初の８ビットが、第１レジスタ(56a)から第２レジスタ(56b)へ転送完了してから、ＡＴＭセルの次の８ビットが、第１レジスタ(56a)により受信される。次にＣＶＵステートマシン(58)は、ＡＴＭセルの２番目の８ビットをリリースし、該ビットを第３レジスタ(56c)へ転送する。同時に、ＣＶＵステートマシン(58)は、内部カウンタを増加することにより、ＡＴＭセルの次の８ビットが第３レジスタ(56c)へ転送されたという事実を記録する。この動作は、第１ＣＶＵ(46a)内の第２レイヤ(54b)における全てのレジスタ(56)が一杯になるまで繰り返される。第２レイヤ(54b)におけるレジスタ(56)が、ＡＴＭセルのビットで一杯になってから、その次のクロック周期のうちに、第２レイヤ(54b)の全レジスタ(56)における全ての残存ビットは、第１レイヤ(54a)のレジスタにおける対応するレジスタ(56)へ同時に転送される。ＡＴＭセルの残りのビットは、上述のように、第１レイヤ(54a)の残りのレジスタ(56)の中へ書き込まれる。このように、ＡＴＭセル全体のビットが第１レイヤ(54a)のレジスタ(56)に存在するとき、ＣＶＵ(46a)は、第２レイヤ(54b)のレジスタ(56)内に、新たなＡＴＭセルのビットを記憶することにより、該セルを受信し続けることができる。第２レイヤ(54b)内のレジスタ(56)が一杯になる前に、第１レイヤ(54a)のレジスタ(56)が該レジスタ(56)のビットをリリースしてしまう限り、ＣＶＵ(46a)は、上述のように、実質的に連続動作することができる。
【００３０】
外部コントローラ(110)は、アドレスバッファ(112)へアドレスを入力する。アドレスバッファ(112)は、各ＣＶＵ(46)及び各ＣＤＵ（セル逆ベクトル化ユニット）(50)と接続される。各ＣＶＵ(46)が、そのレジスタ(56)をネットワーク(36)からのＡＴＭセルのビットで一杯にしてやると、それぞれのＣＶＵ(46)におけるアドレスレジスタ(114)及びＣＶＵステートマシン(58)は、アドレスバッファ(112)からアドレス情報を受信する。
【００３１】
ＣＶＵステートマシン(58)が、レジスタ(56)からＡＴＭセルのビットをリリースする命令を、Ｗ−ステートマシン(48)から受信するとき、該ビットは、それぞれのバスライン(33)へ進むだけでなく、アドレスレジスタは、行アドレスバッファ(70)及びメモリサブアレイ行データセレクタ(44)と接続されるアドレスバス(122)へ、該レジスタのビットをリリースする。アドレスバス(122)上を移動するアドレス情報は、メモリアレイ(12)内の何処にＡＴＭセルのビットが記憶されるべきかを知らせる。アドレス情報は、３つの部分からなる。それは、行アドレス、サブアレイアドレス及びポートナンバーである。16個のサブアレイをもつ４メガビットのＤＲＡＭを仮定すると、アドレスは、以下のようになるだろう：行アドレスが９ビットで、サブアレイアドレスが４ビットで、ポートナンバーが３ビットである。
【００３２】
各ＣＶＵ(46)及びＣＤＵ(50)は、ハードがポートナンバーで符号化される。これらの符号化は、以下のようになる。
０００ ＣＶＵ０
００１ ＣＶＵ１
０１０ ＣＶＵ２
０１１ ＣＶＵ３
１００ ＣＤＵ０
１０１ ＣＤＵ１
１１０ ＣＤＵ２
１１１ ＣＤＵ３
【００３３】
前記アドレス情報と共に、外部コントローラ(110)は、アドレスストローブ信号(133)を提供する。さらに、チップ選択入力(132)が存在する。該チップ選択信号は、アドレスストローブ信号(133)と共に、ＣＶＵまたはＣＤＵを選択する動作を制御する。外部コントローラ(110)は、アドレス情報及びチップ選択信号を送信し、次にアドレスストローブ信号を送信する。全てのＣＶＵまたは全てのＣＤＵは、アドレス情報におけるポートナンバーと自身のもつポートナンバーを比較する。もし、２つのポートナンバーが一致し、チップ選択信号(132)がアクティヴ状態であるならば、アドレスは、アドレスストローブによりローカルアドレスレジスタ(114)の中へ書込まれる。もし、ポートナンバーが一致するが、チップ選択(132)がアクティヴ状態でなければ、現在受信したＡＴＭセルのデータは、受入れが拒否され、ＣＶＵまたはＣＤＵは、次のＡＴＭセルを処理し始める。
【００３４】
ＡＴＭセル全体がレジスタ(56)の第１行(54a)に配備され、且つ、アドレスがアドレスレジスタ(114)において使用可能であるときにのみ、ＣＶＵ(46)は、セル・レディ信号（cell_ready signal）を発する。セル・レディ信号は、ＡＴＭセルデータ及びアドレスが使用可能であることを、Ｗ−ステートマシン(48)へ示す。ＣＤＵ(50)は、アドレスがアドレスレジスタ(114)において使用可能であるときに、レディ・フォー・セル信号（ready_for_cell signal）を発する。レディ・フォー・セル信号は、該アドレス位置からＡＴＭセルデータを要求することを、Ｗ−ステートマシン(48)へ示す。
【００３５】
第１レイヤ(54)のレジスタ(56)がＡＴＭセルからの全ビットで一杯であり、且つ、ＣＶＵ(46)におけるアドレスレジスタ(114)が、ＡＴＭセルがメモリアレイ(12)にて記憶され得る位置のアドレスを受信したとき、ＣＶＵステートマシン(58)は、第１ＣＶＵ(46a)に記憶されたＡＴＭセルがメモリアレイ(12)へ転送可能であることをＷ−ステートマシン(48)に知らせる。ＣＶＵステートマシン(58)は、該ＣＶＵ(46a)がＡＴＭセルの全ビットで一杯であることを知っている。というのは、ＣＶＵステートマシン(58)は、第１レジスタ(56a)を通過したビット数を数え続けていて、且つ、幾つのビットがＡＴＭセルに存在するかを知っているからである。同様に、ＣＶＵステートマシン(58)は、適当なアドレスが受信されることを知っている。
【００３６】
ＣＶＵ(46)が第１レイヤ(54a)のレジスタ(56)にＡＴＭセル全体を記憶したとき、ＣＶＵステートマシン(58)は、セル・レディ信号を同期装置(120)へ送信する。同期装置(120)は、ＲＣＬＫ定義域からＷＣＬＫ定義域へ、セル・レディ信号を同期させる。ＷＣＬＫ信号は、外部コントローラ(110)からのタイミング信号で、該外部コントローラ(110)によって制御される。同期装置は、異なるクロック周波数で動作するＷ−ステートマシン(48)とＣＶＵステートマシン(58)の間に渡される多くの信号を、互いに理解し得るのに必要である。同期装置(120)がＣＶＵステートマシン(58)からセル・レディ信号を受信してから、該装置(120)は、同期したセル・レディ信号をＷ−ステートマシン(48)へ送信する。Ｗ−ステートマシン(48)が、ＣＶＵ(46a)がＷバス(32)へセルをリリース可能であることを知らせる同期（sync）セル・レディ信号を、同期装置(120)から受信すると、Ｗ−ステートマシン(48)は、ＣＶＵ(46a)からＷバス(32)へＡＴＭセルを転送するのに適当な時期かどうかを判別する。Ｗ−ステートマシン(48)は、ＣＶＵ(46a)からＷバス(32)へＡＴＭセルを転送することが適当であると考えると、同期装置(120)へデキュー・セル信号（dequeue cell signal）を送信する。同期装置(120)は、Ｗ−ステートマシン(48)からデキュー・セル信号を受取って、該信号をＲＣＬＫと同期させる。次に、同期装置(120)は、ＣＶＵステートマシン(58)へ同期デキュー・セル信号を送信して、以下のことをＣＶＵステートマシンに知らせる。すなわち、第１レイヤ(54)のレジスタ(56)からのビットが使用されていて、第１レイヤ(54)のレジスタ(56)が、今や、次のＡＴＭセルからのデータを受信可能であることである。
【００３７】
また、ＣＶＵステートマシン(58)は、受信予定のセルの長さを本質的に識別するＴ−カウント信号と、該ＣＶＵステートマシン(58)に対応するＣＶＵ(46)が如何に動作すべきかを識別するモードレジスタ(126)からのモード信号と、ＣＶＵステートマシン(58)をクリアして初期化するリセット信号とを受信する。
【００３８】
上述のように、第１レイヤ(54)のレジスタ(56)に記憶された最初のＡＴＭセルを、メモリアレイ(12)へ転送するために、Ｗバス(32)へリリースしてしまう前に、別のＡＴＭセルが第１ＣＶＵ(46a)に到着する場合には、第１レイヤ(54a)のレジスタ(56)によってＷバス(32)とは引離されている第２レイヤ(54b)のレジスタが存在する。第２レイヤ(54b)のレジスタ(56)を存在させることによって、ＣＶＵ(46a)へ来るＡＴＭセルが、記憶されるべきセルの場所がないために失われることを防止する。前記第２レイヤ(54b)のレジスタ(56)は、ＣＶＵ(46)をオーバーフローさせないために要求される任意の追加レイヤ(54)と同様に、以下の式によって与えられる。
Ｔ／ｔ×（（ｎ−１）＋ refresh ）×ｂ）
ここで、ｂは各ＲＣＬＫクロック周期内にＣＶＵ(46)に到着するビット数、Ｔ＝ＤＲＡＭの読出し／書込み周期のクロック期間、ｔ＝インターフェースクロック、すなわちＲＣＬＫの期間、Ｎ＝ＣＶＵ及びＣＤＵの個数、及び、refresh＝Ｔの期間に必要とされるリフレッシュ回数；略１である。上述の数は、２次記憶レジスタの数として参照される。上式において、リフレッシュ周期は、前記リフレッシュ回数にわたって平等に分配されると仮定している。もし急激なリフレッシュが行なわれれば、前記２次記憶レジスタの数は、非常に多くなり過ぎる。
【００３９】
セルが個々のＣＶＵ(46)に到着すると、上述のように、ＣＶＵ(46)を一杯にすることが繰り返される。ＣＶＵ(46)が、アドレス及びセルを受信し、該セルを、整列して、最終的にメモリアレイ(12)へ転送するために、Ｗバス(32)へ転送する準備が整ったとき、ＣＶＵ(46)は、ＣＶＵ(46)の状態についてＷ−ステートマシン(48)へ連続して知らせる。Ｗ−ステートマシン(48)は、Ｗバス(32)へ転送される準備が整ったセルが、セルの競合または崩壊がないように、トライステート（tri-state）・イネーブルを制御することによって、実際に転送される時期を計画し続ける。Ｗ−ステートマシン(48)は、調停スキーム、例えば簡単なラウンド・ロビン・スキーム（round robin scheme）によって、セルの転送に関してＷバス上で競合しているＣＶＵとＣＤＵの間を調停する。Ｗ−ステートマシン(48)が、ＣＶＵ(46)からメモリアレイ(12)へセルを転送する時期を決定するとき、Ｗ−ステートマシン(48)は、アドレス及びデータのトライステート・バッファをイネーブルにし、また、ＲＡＳ、ＣＡＳ関連クロック信号を生成する。Ｗ−ステートマシンによって、ＣＶＵ(46)は、ＡＴＭネットワーク(36)からＣＶＵ(46)に到着するセルが、常にＣＶＵ(46)において記憶される場所を有するように、Ｗバス(32)へセルをリリースできる。なぜなら、あるセルがＡＴＭネットワーク(36)からＣＶＵ(46)に到着するとき、ＣＶＵ(46)からＷバス(32)へ転送される別のセルが存在し得るからである。
【００４０】
ＡＴＭセルがＷバス(32)へ転送されてから、該ＡＴＭセルは、Ｗバス(32)に沿ってＩ／Ｏロジックへ進み、次にメモリサブアレイ行データセレクタ(44)へと進む。図５に示されるように、メモリサブアレイ行データセレクタ(44)は、16個の通過ゲートスイッチアレイ(61)を具え、各アレイ(61)は、512（ＲＷ）個の通過ゲートスイッチ(62)を有する。各通過ゲートスイッチ(62)は、サブアレイ(16)のビット線と接続される。メモリアレイ(12)は、例えば東芝TC524162ＤＲＡＭのような、サイズが４メガビット（16×512×512 ビット）であるＤＲＡＭである。ＡＴＭセルが該アレイデータセレクタ(44)に到着するとき、各ビットは、対応する通過ゲートスイッチ(62)へ進むまで、必然的に、Ｗバス(32)に沿って、セルの他のビットと平行に進んでいる。その結果、ＡＴＭセルの１番目のビットは、１番目の通過ゲートスイッチ(62a)へ進み、ＡＴＭセルの２番目のビットは、２番目の通過ゲートスイッチ(62a)へ進み、以下、ＡＴＭセルの全ビットに関して同様である。
【００４１】
行デコーダ機構(28)は、行アドレスデコーダ(68)を具え、該デコーダ(68)は、行アドレスを復号し、それゆえ、所望の行(18)におけるメモリセル(22)に前記セルを記憶するために、各サブアレイ(16)における行(18)を選択する。また、関心のある行アドレスを駆動する行アドレスバッファが存在し、且つ、リフレッシュカウンタ(72)と、リフレッシュカウンタ(72)及びＷ−ステートマシン(48)と接続されるリフレッシュコントローラ(73)と、ＷＣＬＫ信号によって刻時され、Ｗ−ステートマシン(48)と接続されるリフレッシュタイマ(75)とが存在して、メモリセル(22)に対するリフレッシュを提供する。行アドレスデコーダ(68)、行アドレスバッファ(70)、リフレッシュカウンタ(72)、リフレッシュコントローラ(73)、及びリフレッシュタイマ(75)の動作は、公知である。行デコーダの記述に関しては米国特許第5,305,280号を参照、且つ、1994年モトローラ社による「ダイナミックＲＡＭ及びメモリモジュール」データブックを参照。これらの引用をもって本願に記載加入される。必然的に、行(18)の選択及び復号は、従来のＤＲＡＭにおいてと同様に実行される。
【００４２】
サブアレイデコーダ(45)は、サブアレイアドレスを受信して復号する。サブアレイアドレスデコーダからの情報は、メモリサブアレイ行データセレクタ(44)へ連絡する。サブアレイアドレスデコーダ(45)からの信号は、各通過ゲートスイッチ(62)へ必然的に連絡して、イネーブル・オン信号（an enable on signal）を各所望の通過ゲートスイッチ(62)上へ配置して、Ｉ／Ｏロジックからのビットが、対応するサブアレイ(16)のビット線へ、通過ゲートスイッチ(62)を通過することを許可して、該サブアレイ(16)において、該ビットは、最終的にメモリセル(22)に記憶される。その結果、Ｉ／Ｏロジックは、各サブアレイ(16)に関して、対応する通過ゲートスイッチ(62)へ、セルのそれぞれのビットを通過させる。ビットが最終的に記憶されるサブアレイ(16)、具体的には、サブアレイ(16)におけるメモリセル(22)は、どの通過ゲートスイッチアレイ(61)のどの通過ゲートスイッチ(62)が、サブアレイアドレスデコーダ(45)からイネーブル・オン信号を受信して、それにより、ビットが、メモリサブアレイ(16)のビット線へ提供されることによって、通過ゲートスイッチ(62)を通じて転送できるかによって決定される。ビットは、通過ゲートスイッチ(62)を通過すると、サブアレイ(16)に対応するセンス増幅器(74)へ進み、最終的に、公知の如く記憶され得るメモリセル(22)へ進む。必然的に、従来のＤＲＡＭにおける列の復号動作は、メモリサブアレイ行データセレクタ(44)により置き換えられる。従来のＤＲＡＭにあるような列アドレスの代りに、サブアレイアドレスが提供される。この動作は、ＡＴＭセルのビット毎に対してなされ、その結果セル全体は、所定の行(18)に沿ってメモリセル(22)に記憶される。
【００４３】
ＡＴＭセルのビットがメモリサブアレイ行データセレクタ(44)に到着するとき、各ビットは、それぞれのＩ／Ｏロジックに進み、各通過ゲートスイッチアレイ(61)へ進み、具体的には、該アレイ(61)における対応する通過ゲートスイッチ(62)へ進む。サブアレイアドレスデコーダ(45)は、ビットが最終的に書込まれる、対応するサブアレイ(16)と接続される通過ゲートスイッチアレイ(61)の中の所望の１つのみを、活動化している。もしＡＴＭセルの全ビットが、単一のサブアレイ(16)内へ書込まれ得れば、他のどの通過ゲートアレイ(61)も、サブアレイアドレスデコーダ(45)によって活動化されなく、その結果、どのビットもメモリアレイ(12)の中の誤ったメモリセル(22)に書込まれない。
【００４４】
メモリサブアレイ(16)に対応するメモリサブアレイ行データセレクタ(44)の全ての列は、例えばａ、ｂ、ｃ等のような単一の共通制御信号を有し、該信号が受信されると、該信号によって、該メモリサブアレイ(16)に対応するデータが、Ｉ／Ｏバス上から通過ゲートアレイ(61)を通じて提供され得る。このように、単一の制御信号は、図５に示されるように、対応するメモリサブアレイ(16)と接続するメモリサブアレイ行データセレクタ(44)の一部全体を活動化し、その結果、ＡＴＭセルは、メモリサブアレイ(16)の中へ書き込まれ得る。図６は、メモリアレイ(12)の中の一メモリサブアレイ(16)と接続される、サブアレイデータセレクタ(44)の中の一通過ゲートスイッチアレイ(61)の概要図を示している。
【００４５】
集積回路メモリは、通常、行及び列に配列された、記憶セルの２次元アレイを具える。共通のアーキテクチャーは、しばしば「ワードライン」と呼ばれる共通の行ラインへ、行内の全記憶セルを連絡させ、しばしば「ビットライン」または「ディジットライン」と呼ばれる共通の列ラインへ、列内の全記憶セルを連絡させることである。前記アーキテクチャーにおいて、該行ラインは、記憶セルがデータ信号を受信または出力することを可能にする信号を提供し、該列ラインは、該データ信号を転送する入力または出力ラインを提供する。個々の記憶セルは、アドレス指定されるべき行を選択する行デコーダと、アドレス指定されるべき列を選択する列デコーダとによりアドレス指定され、それにより、ある特定の記憶セルを、対応する行及び列の位置に選択する。該記憶セルは、セルに関連する行における行ラインにイネーブル信号を加え、セルに関連する列ライン上の信号を読出しまたは書込みすることによってアクセスされる。
【００４６】
また、センス増幅器(74)に関して、集積回路メモリは、通常、２値論理回路であり、該回路において、情報は、「真と偽」、「論理的１と論理的０」、または「論理的高と論理的低」と交互に呼ばれる相補形論理値を示す電圧として、記憶され、転送される。典型的には、５ボルトの電圧が論理的１の状態を示し、一方、ゼロボルトの電圧が論理的０の状態を示す。レジスタンス、キャパシタンス等の制約のために、個々のセルによる列ライン上へのそれぞれの入力または出力電圧は、通常、ある中間の電圧である。その結果、サブ回路は、集積回路メモリの列ラインと連繋して、高い電圧値を、例えば５ボルトのように、十分な論理的１の電圧へ、または可能な限りそれに近い電圧へ引き上げ、低い電圧を、例えば０ボルトのように、論理的０の電圧に可能な限り近い電圧へ引き下げる。これらのサブ回路は、普通、センス増幅器と呼ばれる。「ＶＬＳＩのための回路、相互接続、及び実装」の143乃至161頁、Ｈ．Ｂ．ベイコグリュ（Bakoglu）、アディソン−ウェスリー出版社（Addison-Wesley Publishing Company, Inc.）、1990年；及びメモリ製品データブック全２巻中第１巻（文書 No. 60105-1-V1）のアプリケーション・ノート53、ＮＥＣエレクトロニクス社、1993年を参照。両方の引用をもって記載加入される。
【００４７】
読出し動作において、行(18)内のＡＴＭセルのビットは、必然的に、書込みすなわち記憶するプロセスの逆のプロセスに従う。読出し動作において、16個の各メモリサブアレイ(16)からの１つの行(18)におけるビット、すなわち、512ビットのデータは多重化され、16個の行(18)の中の唯１つが、選択され、Ｗバス(32)へ提供される。
【００４８】
ＡＴＭセルの全ビットは、メモリアレイ(12)から読み出されてから、Ｗバス(32)へ提供され、そこからセル逆ベクトル化ユニット（ＣＤＵ）(50)へ進む。該ビットが進むＣＤＵ(50)は、各ＣＤＵ(50)と接続されるＷ−ステートマシン(48)によって命令される。ＣＤＵ(50)が該セルを受信するとき、セルは、８ビットに区分けされ、ＣＤＵ(50)内のレジスタ(56)へ配置される。レジスタ(56)におけるレジスタは、８ビットレジスタとしてグループ分けされる。
【００４９】
ＣＤＵ(50)は、ある特定の位置からデータを読出すためのアドレスを、外部コントローラ(110)から受信するとき、ＡＴＭセルを受信する準備が整う。ＣＤＵ(50)がセルを受信する準備が整うとき、ＣＤＵステートマシン(60)は、同期装置(120)へレディ・フォー・セル信号を送信する。また、同期装置(120)は、ＡＴＭネットワーク(36)インターフェースのタイミングを識別するＴＣＬＫ信号を受信し、該信号は、ＣＤＵステートマシン(60)のタイミングに関する基礎である。同期装置(120)は、レディ・フォー・セル信号及びＴＣＬＫ信号を受け取って、ＷＣＬＫと同期した同期レディ・フォー・セル信号を生成し、該信号をＷ−ステートマシン(48)へ送信する。また、同期装置は、Ｗバス(32)及びＷ−ステートマシン(48)のタイミングを識別するＷＣＬＫ信号によって生成されるＷＣＬＫ信号を受信する。上述したように、同期装置(120)は、２つの異なるクロックドメイン間の信号を同期させて、その結果、ＣＤＵステートマシン(60)及びＷ−ステートマシン(48)は、互いに送信する信号を理解できる。
【００５０】
Ｗ−ステートマシン(48)が、ＣＤＵ(50)の同期装置(120)から同期レディ・フォー・セル信号を受信してから、調停スキームにより決定すると、該Ｗ−ステートマシン(48)により、ＣＤＵ(50)のアドレスレジスタ(114)からのアドレス情報は、行データセレクタ(44)及び行デコーダ(68)へ提供される。上記で説明したように、行データセレクタ(44)及び行デコーダ(68)により、ＣＤＵ(50)への転送を要望されるＡＴＭセルのビットは、該セルが記憶されるメモリサブアレイ(16)の外へ読み出される。メモリサブアレイ(16)からＡＴＭセルのビットを転送することは、上述のような書込み動作のために発生する手順と反対である。アドレスレジスタ(114)は、前もって、外部コントローラ(110)からアドレス情報を受信している。アドレス情報は、アドレスレジスタ(114)へ進み、アドレスバス(122)経由でメモリサブアレイ行データセレクタ(44)と行デコーダ(68)及び行アドレスバッファ(70)へ進む。アドレスレジスタ(114)及びＣＤＵステートマシン(60)は、両方ともアドレス情報を受信する。
【００５１】
ＡＴＭセルのビットは、メモリサブアレイ(16)から読み出されると、Ｗバス(32)のそれぞれのバスライン(33)へ転送され、ＣＤＵ(50)へ進む。ＡＴＭセルのビットがＷバス(32)上を進んでいる同じ時期に、Ｗ−ステートマシン(48)は、同期装置(120)へ、セル・イズ・リトゥン信号（cell_is_written signal）を送信している。同期装置(120)は、同期セル・イズ・リトゥン信号を生成し、該信号は、ＡＴＭネットワーク(36)インターフェースのＴＣＬＫタイミングに対応している。前記タイミングへ変換されることによって、同期セル・イズ・リトゥン信号は、ＣＤＵステートマシン(60)によって、信号を受信する時期を理解される。また、同時に、セル・イズ・リトゥン信号は、ＣＤＵ(50)の中の第１レイヤ(55)のレジスタ(56)におけるそれぞれのレジスタ(56)へ提供される。該セル・イズ・リトゥン信号は、第１レイヤ(55a)における前記レジスタ(56)を活動化するように作用し、その結果、Ｗバス(32)上のビットは、全て、レジスタ(56)の中のそれぞれのレジスタセル(57)内へ読み出される。各レジスタセル(57)が、Ｗバスの唯一のバスライン(33)と接続されることから、ＡＴＭセルの全ビットは、同時に、それぞれのレジスタセル(57)へ書き込まれる。
【００５２】
ＣＤＵステートマシン(60)が、第１レイヤ(55a)の中のレジスタ(56)から、第１レイヤ(55a)の中のレジスタ(56)内に残っているビットが第２レイヤ(55b)のレジスタ(56)に対応する地点まで、ビットを選択した後に、残っているビット全てと、第１レイヤ(55a)の残っているレジスタ(56)の全ては、同じクロック周期のうちに、対応するレジスタ(56)と、第２レイヤ(55b)へ転送する。このように、第１レイヤ(55a)のレジスタ(56)全体が、次のＡＴＭセルを受信するために、クリアになる。同時に、ＣＤＵステートマシン(60)からの選択信号は、ＡＴＭセルのオーダにおける残っているバイトをまだ受信し続けるが、今や選択信号は第２レイヤ(55b)のレジスタ(56)から該バイトを読み出している。第１レイヤ(55a)のレジスタ(56)におけるセルの残っているビットが、第２レイヤ(55b)のレジスタ(56)へ転送されてから、ＣＤＵステートマシン(60)は、もし新たな読出しアドレスを受信していれば、同期装置(120)へレディ・フォー・セル信号を送信して、該プロセスを再開する。第１レイヤ(55a)のレジスタ(56)から第２レイヤ(55b)のレジスタ(56)を引いた長さは、始めの方で言及した公式によって計算され得る。
【００５３】
ＡＴＭセルの全ビットが第１レイヤ(55a)のレジスタ(56)に記憶されてから、ＣＤＵステートマシン(60)は、64／１×８（64 to 1 by 8）マクス（mux）(123)と接続したレジスタ(56)におけるセルの第１バイトで開始する。ＣＤＵステートマシン(60)は、選択信号を送信し、該信号により、マクスがＡＴＭセルの第１バイトを読み出し、該バイトがレジスタ(129)へ通されて、ＴＤＡＴ信号を形成する。また、レジスタ(129)は、ＴＣＬＫ信号及びイネーブル信号を受信し、該イネーブル信号は、ＴＲＥＮＢ信号がアクティヴであり、且つＴＣＡ信号がアクティヴであるときにのみ、レジスタ(129)を使用可能にする。ＴＣＬＫ信号の各クロック周期により、ＣＤＵステートマシン(60)は、もしＴＲＥＮＢ及びＴＣＡがアクティヴならば、ＡＴＭセルにおける次のバイトのための選択信号を生成する。次のバイトは、マクス(123)を通過して、レジスタ(129)へ達する。このことは、各バイトに関して各クロック周期で生じることから、各バイトは、移動中に制御されることができる。前述の信号に関して、ＴＣＬＫ信号は、外部デバイスから供給され、ＣＤＵにおける他の全ての信号は、該ＴＣＬＫ信号の立上がりエッジに同期している。ＴＲＥＮＢ信号は、伝送読出しイネーブル信号（transmit read enable signal）であり、外部デバイスが受信可能状態で、ＡＴＭセルのバイトを受信する準備が整っていることを示す。伝送読出しイネーブル、すなわちＴＲＥＮＢ信号は、ローであるときにアクティヴ状態である。該信号は、ＴＣＬＫ信号のどの立上がりエッジで、ＣＤＵ(60)が、ＴＤＡＴ信号上へ次のバイトのデータを発するべきかを示すために使用される。ＴＲＥＮＢ信号が、ＴＣＬＫ信号によってローにサンプリングされるとき、次のバイトのデータは、ＴＣＬＫ信号の次の立上がりエッジで使用可能であるだろう。転送速度が最大であれば、ＴＲＥＮＢ信号は、セルの全転送期間でローであり、新たなバイトのデータは、ＴＣＬＫ信号の立上がりエッジ毎に、使用可能であるだろう。ＴＣＡ信号がローであるとき、ＴＲＥＮＢ信号は無視される。ＴＣＡ信号は、ＣＤＵステートマシン(60)によって生成され、ＣＤＵ(60)によって伝送するために使用可能なセルが存在することを知らせる。また、ＣＤＵステートマシン(60)によって送信されるＴＳＯＣ信号が存在する。ＴＳＯＣ信号は、ＣＤＵ(60)によるセルの伝送開始（transmit start of cell）を示す。ＴＳＯＣ信号は、セルの第１バイトがＴＤＡＴ信号上で使用可能である同じ時期でハイである。ＴＳＯＣ信号は、セルを伝送する際にエラーが存在する場合に、タイミングを取るために役立ち、外部デバイスは、新たなセルが伝送され始めている時期を知る。ＴＤＡＴ信号は、ＣＤＵ(50)によって生成される。ＴＤＡＴ信号は、伝送され且つＡＴＭセルビットを有するデータである。該データは、レジスタ(129)へ書き込まれ、ＴＲＥＮＢ信号がアクティヴ状態で（、且つＴＣＡ信号がハイで）あるときに、ＴＣＬＫ信号の立上がりエッジでサンプリングされる。
【００５４】
ある実施形態では、第１レイヤ(54a)のレジスタ(56)の中の各レジスタセル(57)は、図７に示されるように、対応するバスライン(33)と接続される。もし512本のバスライン(33)が存在すれば、ＣＶＵ(46)の第１レイヤ(54a)の各レジスタ(56)の中の各レジスタセル(57)に関して、唯一のバスライン(33)が存在する。
【００５５】
ある実施形態では、メモリバンクインターリービング（memory bank interleaving）を使用できる。メモリバンクインターリービングは、当該分野の専門家によって、よく理解され、しばしば使用される。２重インターリービングにおいて、メモリアレイ(12)は、２つのバンクに分かれて、それぞれが、16個のハーフ（256行×512列）メモリサブアレイ、または、８個の（512行×512列）メモリサブアレイの何れかを具える。ＣＶＵからのＡＴＭセルの前半部分（24バイト）は、一方のメモリバンク内へ書き込まれ、ＣＶＵからのＡＴＭセルの後半部分（24バイト）は、他方のメモリバンク内へ書き込まれる。このことは、データがＷバス(32)上で衝突することなく、２つのメモリ周期が互いに重複するようになされる。斯種の２重メモリインターリービングは、Ｗバス(32)の幅を半分（256ビット）に減らすことができるという利点がある。もし４重インターリービングで設計されれば、Ｗバス(32)の幅は、２重（128ビット）に減らされることができる。また、メモリバンクインターリービングは、メモリプリチャージ時間（memory precharge time）を隠蔽するという利点がある。
【００５６】
別のメモリインターリービングは、Ｗバス(32)のバンド幅を増やすよう設計され得る。この場合、２重インターリービングを仮定すると、メモリアレイ(12)は、２つのバンクに分かれて、それぞれが８個の（512行×512列）メモリサブアレイ(16)を具える。Ｗバス(32)の幅は減らされないで、Ｗバスのバンド幅は、元のバンド幅の２倍にまで増やされる。この場合、完全なＡＴＭセルが、交互のバンクで読み出し又は書き込みされる。
【００５７】
インターリービングメモリバンクの上記全ての場合において、さらなる負担を、Ｗ−ステートマシン(48)にかける。Ｗ−ステートマシン(48)は、別々のＲＡＳ、ＣＡＳ、等のクロック信号を各メモリバンクへ提供しなければならないし、また、行デコーダ(68)及びサブアレイアドレスデコーダ(45)へ、別々のアドレス線を提供しなければならない。Ｗ−ステートマシン(48)は、データの衝突がＷバス(32)上で生じないように、各バンク及びＣＶＵの出力データを制御しなければならない。メモリバンクインターリービングを設計する他の多くの方法が存在する。これらの幾つかは、上述を参考にして、見出されることができる。
【００５８】
もしインターリービングが利用されれば、レジスタセル(57)は、バスライン(33)と接続され、該バスライン(33)へ少なくとも１つまたはそれ以上の追加レジスタセル(57)が接続されるのが望ましい。もし２重インターリービングが利用されれば、２個のレジスタセル(57)が各バスライン(33)と接続されて、図８に示されるように、バスライン(33)を512個の代わりに256個のみにし得る。もし４重インターリービングが使用されれば、４個のレジスタセル(57)が各バスライン(33)と接続されて、バスライン(33)を128個にし得る。インターリービングが使用されると、ステートマシン(48)は、それぞれのＣＶＵステートマシーンを制御して、あるレジスタ(56)が適当な時点でＡＴＭセルのビットをリリースすることのみを許可し、その結果、ＡＴＭセルの全ビットは、メモリアレイ(12)へ今までどおり提供されるが、Ｗバス(32)のバスライン(33)へ、全て同時の代りに、時間中にリリースされる。
【００５９】
もしインターリービングが生じれば、全ビットは、あるメモリサブアレイ(16)に対応する通過ゲートスイッチアレイ(61)を通じて、今までどおり書き込まれることができる。インターリーブする場合には、バスラインをより少なくできるから、対応するＩ／Ｏロジックと、各通過ゲートスイッチアレイ(61)における通過ゲートスイッチ(62)も、より少ない。これは、通過ゲートスイッチ(62)によって処理される必要がある信号が、任意の所定時期に入ってくる数が少ないからである。インターリービング方式により、Ｉ／Ｏロジックと、各通過ゲートスイッチアレイ(61)における通過ゲートスイッチ(62)との数は、Ｗバス(32)におけるバスライン(33)の数と同じであるだろう。
【００６０】
読出し動作において、上述のプロセスは、本質的に、ＡＴＭセルのビットに関して逆転されて、最終的に、ＣＤＵ(50)のレジスタ(56)の中のレジスタセル(57)に到達する。ＤＲＡＭインターリービングについての議論は、以下において見出され得る：
ＥＤＮ、1989年３月30日、155頁乃至166頁；
ＥＤＮ、1989年４月13日、157頁乃至164頁；
ＥＤＮ、1989年４月27日、183頁乃至188頁；
ＥＤＮ、1989年５月11日、179頁乃至186頁；これら全ての引用をもって記載加入される。
【００６１】
また、装置(10)は、切替装置、セルレート多重化装置またはセルレート逆多重化装置として使用され得る。装置(10)が使用されるモードは、モードレジスタ(126)によって決定される。モードレジスタ(126)は、Ｗ−ステートマシン(48)、ＣＶＵ(46)及びＣＤＵ(50)へ接続されることにより、それらが、モードレジスタ(126)によって示されるモードに従って、セルの転送を実行できる。モードレジスタ(126)は、ＣＶＵ(46)が、個々に動作するか、同時に動作するか、または、様々なグループに分かれて動作するかの何れかに制御できる。同様に、モードレジスタ(126)は、ＣＤＵ(50)を制御することにより、ＣＤＵ(50)が、個々に、同時に、または、グループに分かれて動作できる。
【００６２】
モードレジスタ(126)は、１本または複数本の外部ピンからモード情報を受信する。この情報は、モードストローブ(134)信号ピンによってモードレジスタ(126)内へ書き込まれる。モードレジスタ(126)は、装置(10)の動作が始まる前に、例えば初期化時点で、該情報をロードされる。モードレジスタ(126)は、装置の動作中には変化しない。
【００６３】
さらに、コーディングに依存するが、モードレジスタ(126)は、ＣＶＵ及びＣＤＵ間の関係を構築する方法を具体的に指示するだろう。ＣＶＵに関して、モードレジスタは、以下の符号化を指定する。
０００ ４個のＣＶＵ全てが個々に動作する。
００１ ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ２とＣＶＵ３は個々に動作する。
０１０ ＣＶＵ２とＣＶＵ３がグループとなる。ＣＶＵ０とＣＶＵ１は個々に動作する。
０１１ ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ２とＣＶＵ３がグループとなる。
１００ 全てのＣＶＵがグループとなる。
【００６４】
同様に、ＣＤＵに関して、モードレジスタは、以下の符号化を指定する。
０００ ４個のＣＤＵ全てが個々に動作する。
００１ ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ２とＣＤＵ３は個々に動作する。
０１０ ＣＤＵ２とＣＤＵ３がグループとなる。ＣＤＵ０とＣＤＵ１は個々に動作する。
０１１ ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ２とＣＤＵ３がグループとなる。
１００ 全てのＣＤＵがグループとなる。
【００６５】
動作情報のモードと共に、モードレジスタ(126)は、各ＣＶＵ(46)に関してＴ−カウント情報を含む。Ｔ−カウント情報は、５ビット幅であり、ＡＴＭセルのデータ長及び記憶される必要がある任意の追加データ長を、バイト単位でＣＶＵ(46)へ指示する。Ｔ−カウントは、以下の復号化を有し得る：
０００００ ４８バイト
００００１ ４９バイト
０００１０ ５０バイト
０００１１ ５１バイト
００１００ ５２バイト
００１０１ ５３バイト
００１１０ ５４バイト
００１１１ ５５バイト
０１０００ ５６バイト
０１００１ ５７バイト
０１０１０ ５８バイト
０１０１１ ５９バイト
０１１００ ６０バイト
０１１０１ ６１バイト
０１１１０ ６２バイト
０１１１１ ６３バイト
１００００ ６４バイト
【００６６】
その結果、ＣＶＵに関して、モードレジスタは、23ビットの情報を含む；すなわち、動作のモードを指定する３ビットと、各ＣＶＵに関するＴ−カウントの５ビットである。
【００６７】
動作情報のモードと共に、モードレジスタは、各ＣＤＵ(50)に関してＴ−カウント情報を含む。Ｔ−カウント情報は、５ビット幅であり、ＡＴＭセルのデータ長と、Ｗバスから受信されるであろう任意の追加データ長とを、バイト単位でＣＤＵ(50)へ指示する。Ｔ−カウントは、以下の復号化を有し得る：
０００００ ４８バイト
００００１ ４９バイト
０００１０ ５０バイト
０００１１ ５１バイト
００１００ ５２バイト
００１０１ ５３バイト
００１１０ ５４バイト
００１１１ ５５バイト
０１０００ ５６バイト
０１００１ ５７バイト
０１０１０ ５８バイト
０１０１１ ５９バイト
０１１００ ６０バイト
０１１０１ ６１バイト
０１１１０ ６２バイト
０１１１１ ６３バイト
１００００ ６４バイト
【００６８】
その結果、ＣＤＵに関して、モードレジスタは、23ビットの情報を含む。すなわち、動作のモードを指定する３ビットと、各ＣＤＵ(50)に関するＴ−カウントの５ビットである。それゆえ、本実施形態において、モードレジスタ(126)は、46ビットの情報を含む。
【００６９】
モードレジスタ(126)により、装置(10)は、切替装置、セルレート多重化装置またはセルレート逆多重化装置として動作する。以下は、様々なモードにおける動作実施例である。
【００７０】
４×４の切替装置の動作、すなわち、ＣＶＵモード000及びＣＤＵモード000の一実施例において、装置(10)は、155メガビット（ＯＣ−３）の入力レートで、４個の入力上にＡＴＭセルを受信し、メモリアレイ(12)内へＡＴＭセルを記憶し、それから、ＣＤＵによって要求されたときに、Ｗバス(32)上にＡＴＭセルを読み出す。次に、ＣＤＵ(50)は、対応する出力ポート上にＡＴＭセルを送信する。
【００７１】
セルレート多重化装置の動作、すなわち、ＣＶＵモード000及びＣＤＵモード100の一実施例において、装置(10)は、155メガビット（ＯＣ−３）の入力レートで、４個の入力上にＡＴＭセルを受け取り、622メガビット（ＯＣ−12）のレートで、ＡＴＭセルを出力する。この場合、各ＣＶＵ(46)は、完全なＡＴＭセルを受信し、メモリアレイ(12)内へ書き込む。ＣＤＵ(50)が該セルを受信するとき、以下のように、各ＣＤＵ(50)へセルの1/4が書き込まれる。
バイト１は、ＣＤＵ０の第１レイヤの出力レジスタ０内へ書き込まれる。
バイト２は、ＣＤＵ１の第１レイヤの出力レジスタ１内へ書き込まれる。
バイト３は、ＣＤＵ２の第１レイヤの出力レジスタ２内へ書き込まれる。
バイト４は、ＣＤＵ３の第１レイヤの出力レジスタ３内へ書き込まれる。
バイト５は、ＣＤＵ０の第１レイヤの出力レジスタ４内へ書き込まれる。
バイト６は、ＣＤＵ１の第１レイヤの出力レジスタ５内へ書き込まれる。
バイト７は、ＣＤＵ２の第１レイヤの出力レジスタ６内へ書き込まれる。
バイト８は、ＣＤＵ３の第１レイヤの出力レジスタ７内へ書き込まれる。
以下同様である。
【００７２】
この場合、ＣＤＵは、622メガビット（ＯＣ−12）で４バイト幅のパス上に、ＡＴＭセルを出力する。
【００７３】
セルレート逆多重化装置の動作、すなわち、ＣＶＵモード001及びＣＤＵモード000の一実施例において、装置(10)は、622メガビット（ＯＣ−12）の入力レートで、ＡＴＭセルを受け取り、155メガビット（ＯＣ−３）のレートで、４個の出力上へＡＴＭセルを出力する。この場合、各ＣＶＵ(46)は、以下に示されるように、ＡＴＭセルの1/4を受信する。
バイト１は、ＣＶＵ０の第１レイヤの入力レジスタ０内へ書き込まれる。
バイト２は、ＣＶＵ１の第１レイヤの入力レジスタ１内へ書き込まれる。
バイト３は、ＣＶＵ２の第１レイヤの入力レジスタ２内へ書き込まれる。
バイト４は、ＣＶＵ３の第１レイヤの入力レジスタ３内へ書き込まれる。
バイト５は、ＣＶＵ０の第１レイヤの入力レジスタ４内へ書き込まれる。
バイト６は、ＣＶＵ１の第１レイヤの入力レジスタ５内へ書き込まれる。
バイト７は、ＣＶＵ２の第１レイヤの入力レジスタ６内へ書き込まれる。
バイト８は、ＣＶＵ３の第１レイヤの入力レジスタ７内へ書き込まれる。
以下同様である。
【００７４】
Ｗ−ステートマシン(48)は、正しいＡＴＭセルがＷバス(32)上に構成されるように、全ＣＶＵ(46)からのバイトに関連したトライステート・イネーブルを使用可能にする。Ｗ−ステートマシン(48)は、該セルをメモリアレイ(12)内へ書き込む。各ＣＤＵ(50)は、完全なＡＴＭセルを受信し、155メガビット（ＯＣ−３）レートで出力する。
【００７５】
モードの符号化によって理解され得るように、切替装置、セルレート多重化装置及びセルレート逆多重化装置としての混合した動作が可能である。
【００７６】
上記実施例において、各ＣＶＵ(46)及びＣＤＵ(50)は、例えば、ＰＭＣシエラ（Sierra）により製造されたパーツナンバーPM5346のような、市販のＡＴＭ物理レイヤ部（図示せず）とインターフェースをとる。このパーツは、サニライト（Sunilite）として広く知られている。サニライトは、155メガビット（ＯＣ−３）の物理レイヤ部である。
【００７７】
また、これに関連して、装置(10)は、同報通信モードに動作できる。該モードにおいて、モードレジスタ(126)により、各ＣＤＵ(50)は、個々に動作するが、ＣＶＵ(46)で受信されてから、メモリサブアレイ(16)に記憶されるＡＴＭセルのコピーを受信する。ＡＴＭセルは、メモリサブアレイ(16)に記憶されてから、様々に連結してそれぞれが関連づけられる個々のＣＤＵに必要とされるのと同じ回数分、コピーされる。
【００７８】
本発明は、ＡＴＭセルを切替える方法に関する。該方法は、切替装置の第１入力ポートで、ＡＴＭネットワークからＡＴＭセルを受信する工程を具える。次に、該切替装置のメモリアレイ(12)において、１クロック周期のうちにＡＴＭセルを記憶する工程が存在し得る。次に、メモリアレイ(12)内のＡＴＭセルを１クロック周期のうちに読出す工程が存在する。次に、メモリアレイ(12)から切替装置の第１出力ポートへＡＴＭセルを転送する工程が存在する。次に、第１出力ポートからＡＴＭネットワーク(36)へＡＴＭセルを伝送する工程が存在する。
【００７９】
切替装置は、上述の装置(10)であるのが望ましい。第１入力ポートは、上述のように１つ以上のＣＶＵを具え得る。記憶工程は、上述のように、ＡＴＭセルを、Ｗバス(32)上へ提供し、且つメモリアレイ(12)へ提供する工程であり得る。読出し工程は、上述のように、ＣＤＵからのアドレス情報を用いて、ＡＴＭセルのビットを得る工程であり得る。ＡＴＭセルをメモリアレイ(12)から第１出力ポートへ転送する工程は、上述のように、Ｗバス(32)上のＡＴＭセルのビットを、ＣＤＵ(50)のレジスタ(56)へ転送する工程であり得る。第１出力ポートは、その応用に依存して、１つ以上のＣＤＵ(50)を具え得る。ＡＴＭセルをＡＴＭネットワーク(36)へ伝送する工程は、上述のように、ＣＤＵ(50)のレジスタ(56)から外部へ、レジスタ(129)を介してビット毎に伝送する工程であり得る。
【００８０】
もし、同報通信モードが、モードレジスタ(126)によって選択されれば、該転送する工程の後に、メモリアレイ(12)内のＡＴＭセルを、１クロック周期のうちに再度読出す工程が存在する。次に、メモリアレイ(12)から切替装置の第１出力ポートへ、ＡＴＭセルを転送する工程が存在する。次に、第１出力ポートからＡＴＭネットワーク(36)へ、ＡＴＭセルを伝送する工程が存在する。このように、ＡＴＭセルは、所望される回数コピーされ、同じまたは異なるＣＤＵ(50)から様々な場所へ送信されて、同報通信を達成できる。
【００８１】
もし、モードレジスタ(126)が、装置(10)に関して多重化モードを選択すれば、受信工程は、ＡＴＭセルのＪ個の部分を、Ｊ個の対応するＣＶＵ(46)で受信する工程を含み得る。Ｊ個のＣＶＵ(46)が集まって、第１入力ポート全体を構成する。ＡＴＭセルを転送する工程は、ＡＴＭセルのＫ個の部分を、対応するＫ個のＣＤＵ(50)へ転送する工程を含み得る。この場合、Ｊ≧１≦Ｋ、且つ、Ｊ及びＫは整数である。ＡＴＭセルのＫ個の部分が集まって、ＡＴＭセル全体を構成する。Ｋ個のＣＤＵ(50)は、第１出力ポートを規定する。その結果、ＡＴＭセルは、Ｊ個のＣＶＵに到着し、且つＫ個のＣＤＵを介して伝送される。ここで、Ｋ＞Ｊである。
【００８２】
装置(10)が逆多重化装置として使用されるとき、ＡＴＭセルを第１入力ポートで受信する工程は、ＡＴＭセルのＰ個の部分を、対応するＰ個のＣＶＵ(46)で受信する工程を含む。ここで、Ｐ≧２、且つＰは整数である。ＡＴＭセルのＰ個の部分が集まって、ＡＴＭセル全体を構成する。Ｐ個のＣＶＵ(46)は、第１入力ポートを規定する。次に、転送する工程は、ＡＴＭセルのＱ個の部分を、Ｑ個のＣＤＵ(50)へ転送する工程を含む。ここで、Ｑ≧１≦Ｐ、且つ、Ｑもまた整数である。ＡＴＭセルのＱ個の部分が集まって、ＡＴＭセル全体を構成し、Ｑ個のＣＤＵ(50)が集まって、第１出力ポート全体を構成する。その結果、逆多重化に関して、ＡＴＭセルのＰ個の部分が、Ｐ個のＣＶＵ(46)に到着する。その後、該Ｐ個の部分は、装置(10)から外部へ、Ｑ個のＣＤＵ(50)を介して、Ｑ個の対応する部分に分れて伝送される。ここで、Ｐ＞Ｑである。
【００８３】
本発明は、ＡＴＭセルのための切替装置に関する。該切替装置は、Ｉ個の入力ポートを具え、該入力ポートは、ＡＴＭネットワーク(36)からＡＴＭセルを受信する。ここで、Ｉ≧１、且つＩは整数である。また、切替装置は、Ｉ個の入力ポートの中の１つによって受信されたＡＴＭセルを、１クロック周期のうちに記憶するために、Ｉ個の入力ポートと接続したメモリアレイ(12)を具える。また、切替装置は、メモリアレイ(12)と接続したＯ個の出力ポートを具える。ここで、Ｏ≧１、且つ、Ｏは整数である。Ｏ個の出力ポートの中の１つは、メモリアレイ(12)から受信されるＡＴＭセルを、ＡＴＭネットワーク(36)へ伝送する。さらに、切替装置は、入力ポートの中の１つからメモリアレイ内へ、１クロック周期のうちにＡＴＭセルを記憶することを制御するために、メモリアレイ(12)、Ｉ個の入力ポート及びＯ個の出力ポートと接続したコントローラを具える。
【００８４】
切替装置は、上述のような装置(10)であり得る。Ｉ個の入力ポートは、上述のように、多数の結合を有するＣＶＵであり得る。Ｏ個の出力ポートは、上述のように、多数の結合を有するＣＤＵ(50)であり得る。コントローラは、上述のような外部コントローラ(110)と、内部コントローラとを具え得る。内部コントローラは、例えばＷ−ステートマシン(48)と、例えばモードレジスタ(126)も含み得る。また、機器構成に依存するが、内部コントローラは、上述のように、例えば行デコーダ機構及びメモリサブアレイを選択する機構のような、読出しまたは書込み機構を含み得る。
【００８５】
もし切替装置が同報通信のために使用されれば、コントローラにより、ＡＴＭセルは、２回以上コピーされ、出力ポートの中の１つへ伝送される。出力ポートの中の１つは、Ｑ個のＣＤＵ(50)を具えるのが望ましく、ここで、Ｑ≧１、且つ、Ｑは整数である。このように、ＡＴＭセルは、２回以上コピーされ、同じＣＤＵ(50)または数個のＣＤＵ(50)を介して同報通信されて、同報通信を達成する。
【００８６】
切替装置が動作して、入力ポートで受信した１ＡＴＭセルを、メモリアレイ及び所望のＣＤＵの出力ポートを介して容易に移動すなわち転送することにより、該セルを所望の宛先へ移動できる。
【００８７】
もし切替装置が逆多重化装置として使用されれば、入力ポートの中の１つは、Ｐ個のＣＶＵ(46)を具え、該ＣＶＵ(46)が、ＡＴＭセルの対応するＰ個の部分を受信するのが望ましい。ここで、Ｐ≧２、且つＰは整数であり、Ｐ個の部分が集まって、ＡＴＭセル全体を構成する。さらに、０出力ポートの中の１つは、Ｑ個のＣＤＵ(50)を具え、ここで、１≦Ｑ≦Ｐである。コントローラにより、ＡＴＭセルのＰ個の部分が、１クロック周期のうちにメモリアレイ(12)に記憶され、次に、１クロック周期のうちにメモリアレイ(12)からＱ個の部分へ読み出され、そしてＡＴＭセルのＱ個の部分が、対応するＱ個のＣＤＵ(50)へ転送される。このように、ＡＴＭセルのＰ個の部分は、Ｑ個のＣＤＵから外へ伝送され、ここでＰ＞Ｑである。
【００８８】
もし切替装置が多重化装置として使用されれば、入力ポートの中の１つは、Ｊ個のＣＶＵ(46)を具え、該ＣＶＵ(46)は、ＡＴＭセルの対応するＪ個の部分を受信する。ここで、Ｊ≧１、且つＪは整数であり、Ｊ個の部分が集まって、ＡＴＭセル全体を構成する。Ｏ個の出力ポートの中の１つは、Ｋ個のＣＤＵ(50)を具えるのが望ましい。ここで、Ｊ≧１≦Ｋである。コントローラにより、ＡＴＭセルのＰ個の部分が１クロック周期のうちにメモリアレイ(12)に記憶され、次に、１クロック周期のうちにメモリアレイ(12)からＫ個の部分へ読み出され、そして、ＡＴＭセルのＫ個の部分が、対応するＫ個のＣＤＵ(50)へ転送される。このように、ＡＴＭセルのＪ個の部分は、Ｋ個の部分として切替装置の外部へ伝送され、多重化が得られる。ここで、Ｊ＜Ｋである。
【００８９】
【発明の効果】
上記のように、ＡＴＭネットワークから受信されるＡＴＭセルのビットをパラレルに配列して、従来利用されているＤＲＡＭ（実施例では、４メガビット）におけるメモリアレイの行に、ＡＴＭセル全体を１メモリ周期のうちに書込みできる。また、該行からＡＴＭセル全体を１メモリ周期のうちに読出して、ＡＴＭネットワークへ、ＡＴＭセルのビットをシリアルに伝送することができる。従って、転送レートが高いＡＴＭセルを、従来利用されているＤＲＡＭの動作速度で操作できる。
さらに、装置が複数の入力ポートまたは出力ポートを具えることにより、該装置は、逆多重化装置、多重化装置または切替装置として使用され得る。さらに、メモリアレイ内のＡＴＭセルを、複数の出力ポートへコピーする機能を有することにより、同報通信装置としても使用され得る。
【００９０】
本発明は、例示の目的のために上記実施形態にて詳細に記載されたが、その細部は、単に前記例示目的のためであり、特許請求の範囲に記載されるようなもの以外にも、本発明の精神及び範囲から離れることなく、当該分野の専門家により、変形を成し得ると、理解されるべきである。
【図面の簡単な説明】
【図１】本発明のＡＴＭセルを操作する装置のブロック図である。
【図２】本発明のＣＶＵ、Ｗバス、ＣＤＵ及びステートマシーンのブロック図である。
【図３】セルベクトル化ユニットのブロック図である。
【図４】セル逆ベクトル化ユニットのブロック図である。
【図５】メモリサブアレイ行データセレクタ及びＩ／Ｏロジックのブロック図である。
【図６】メモリサブアレイ行データセレクタの要部ブロック図である。
【図７】メモリサブアレイへ接続されるＣＶＵのブロック図である。
【図８】２重インタリービング並びにそれぞれの部分に関しての（piecewise）読出し及び書込みを介して、メモリサブアレイと接続されるＣＶＵ及びＣＤＵのブロック図である。
【符号の説明】
(10) 装置
(12) メモリアレイ
(14) 読出し書込み機構
(46) セルベクトル化ユニット（ＣＶＵ）
(48) Ｗ−ステートマシン
(50) セル逆ベクトル化ユニット（ＣＤＵ）
(110) 外部コントローラ
Claims (20)
- ＡＴＭネットワークからＡＴＭセルを受信する第１入力ポート；
第１入力ポートと接続され、ＡＴＭセルを記憶するメモリアレイ；
メモリアレイと接続される第１出力ポートであって、該第１出力ポートを介して、前記ＡＴＭセルがＡＴＭネットワークへ伝送されるもの；
メモリアレイ、第１入力ポート及び第１出力ポートと接続され、第１入力ポート内のＡＴＭセルを、メモリアレイ内に記憶することと、第１出力ポートへ提供されるＡＴＭセルのコピーの数Ｎ（Ｎ≧２、且つＮは整数である。）とを制御するコントローラ；及び
コントローラ及びメモリアレイに接続される第２出力ポートを含んでおり、
ＡＴＭセルは、第１出力ポートを介してＡＴＭネットワークへ伝送され、コントローラは、第２出力ポートへ提供されるメモリアレイ内のＡＴＭセルのコピー数を制御する、ＡＴＭセルに関する同報通信切替装置。 - コントローラは、外部コントローラを含み、該外部コントローラは、メモリアレイ内のＡＴＭセルに関するアドレス情報を生成し、入力ポート、出力ポート及びメモリアレイと接続される、請求項１に記載の同報通信切替装置。
- コントローラは、内部コントローラを含み、該内部コントローラは、入力ポート、出力ポート及びメモリアレイと接続され、且つ制御する、請求項２に記載の同報通信切替装置。
- 内部コントローラは、入力ポート、出力ポート及びメモリアレイと接続されるＷ−ステートマシーンを含む、請求項３に記載の同報通信切替装置。
- 入力ポートは、セルベクトル化ユニットを含む、請求項４に記載の同報通信切替装置。
- 出力ポートは、セル逆ベクトル化ユニットを含む、請求項５に記載の同報通信切替装置。
- 切替装置の第１入力ポートで、ＡＴＭネットワークからＡＴＭセルを受信する工程；
切替装置のメモリアレイ内に、ＡＴＭセルを記憶する工程；
メモリアレイ内のＡＴＭセルを読出す工程；
メモリアレイから切替装置の第１出力ポートへ、ＡＴＭセルを転送する工程；及び
第１出力ポートからＡＴＭネットワークへ、ＡＴＭセルを伝送する工程を具えており、
受信する工程は、ＡＴＭセルのＪ個の部分（１≦Ｊ、且つＪは整数である。）を、対応するＪ個のセルベクトル化ユニットで受信する工程を含み、前記Ｊ個のセルベクトル化ユニットは、第１入力ポートを構成している、ＡＴＭセルを切替える方法。 - ＡＴＭセルを転送する工程は、ＡＴＭセルのＫ個の部分（Ｊ＜Ｋ、且つＫは整数である。）を、対応するＫ個のセル逆ベクトル化ユニットへ転送する工程を含み、ＡＴＭセルの前記Ｋ個の部分は、ＡＴＭセルを構成し、前記Ｋ個のセル逆ベクトル化ユニットが、第１出力ポートを形成する、請求項７に記載の方法。
- ＡＴＭセルを第１入力ポートで受信する工程は、ＡＴＭセルのＰ個の部分を、対応するＰ個のセルベクトル化ユニット（Ｐ≧２、且つＰは整数である。）で受信する工程を含み、ＡＴＭセルの前記Ｐ個の部分は、ＡＴＭセルを構成し、前記Ｐ個のセルベクトル化ユニットが、第１入力ポートを形成する、請求項７に記載の方法。
- 転送する工程は、ＡＴＭセルのＱ個の部分（１≦Ｑ＜Ｐ、且つＱは整数である。）を、Ｑ個のセル逆ベクトル化ユニットへ転送する工程を含み、ＡＴＭセルのＱ個の部分は、ＡＴＭセルを構成し、Ｑ個のセル逆ベクトル化ユニットは、第１出力ポートを構成する、請求項９に記載の方法。
- 転送する工程の後に、メモリアレイ内のＡＴＭセルを再度読出し、メモリアレイから切替装置の第１出力ポートへ、ＡＴＭセルを転送し；且つ第１出力ポートからＡＴＭネットワークへ、ＡＴＭセルを伝送する工程を含む、請求項７に記載の方法。
- ＡＴＭネットワークからＡＴＭセルを受信するＩ個の入力ポート（Ｉ≧１、且つＩは整数である。）；
Ｉ個の入力ポートに接続され、Ｉ個の入力ポートの中の１つによって受信されたＡＴＭセルを記憶するメモリアレイ；
メモリアレイに接続されるＯ個の出力ポート（Ｏ≧１、且つＯは整数である。）であって、Ｏ個の出力ポートの中の１つは、メモリアレイから受信されるＡＴＭセルを、ＡＴＭネットワークへ伝送するもの；及び
メモリアレイ、Ｉ個の入力ポート及びＯ個の出力ポートに接続され、入力ポートの中の１つからメモリアレイ内へＡＴＭセルを記憶することを、制御するコントローラを具えており、
コントローラによって、ＡＴＭセルは、２回以上コピーされ、出力ポートの中の１つへ伝送され、
出力ポートの中の１つは、Ｑ個のセル逆ベクトル化ユニット（Ｑ≧１、且つＱは整数である。）を具える、ＡＴＭセルに関する切替装置。 - 入力ポートの中の１つは、Ｐ個のセルベクトル化ユニット（Ｐ≧２、且つＰは整数である。）を具え、該セルベクトル化ユニットは、ＡＴＭセルのＰ個の対応する部分を受信し、且つ、該Ｐ個の部分は、ＡＴＭセルを構成し；Ｏ個の出力ポートの中の１つは、Ｑ個のセル逆ベクトル化ユニット（１≦Ｑ＜Ｐ、且つＱは整数である。）を具え；且つ、コントローラは、ＡＴＭセルのＰ個の部分をメモリアレイ内に記憶し、次に、メモリアレイからＱ個の部分へ読出し、そして、該ＡＴＭセルのＱ個の部分を、対応するＱ個のセル逆ベクトル化ユニットへ転送する、請求項１２に記載の切替装置。
- 入力ポートの中の１つは、Ｊ個のセルベクトル化ユニット（Ｊ≧１、且つＪは整数である。）を具え、該セルベクトル化ユニットは、ＡＴＭセルの対応するＪ個の部分を受信し、且つ、該Ｊ個の部分は、ＡＴＭセルを構成し；Ｏ個の出力ポートの中の１つは、Ｋ個のセル逆ベクトル化ユニット（１≦Ｊ＜Ｋ、且つＫは整数である。）を具え；且つ、コントローラは、ＡＴＭセルのＪ個の部分をメモリアレイ内に記憶し、次に、メモリアレイからＫ個の部分へ読出し、そして、該ＡＴＭセルのＫ個の部分を、対応するＫ個のセル逆ベクトル化ユニットへ転送する、請求項１２に記載の切替装置。
- ＡＴＭネットワークからＡＴＭセルのＰ個の部分（Ｐ≧２、且つＰは整数である。）を、該ＡＴＭセルを処理するＰ個の対応するセルベクトル化ユニットで受信する工程であって、前記ＡＴＭセルは、Ｐ個の部分からなるもの；
切替装置のメモリアレイに、ＡＴＭセルを記憶する工程；
メモリアレイ内のＡＴＭセルを読出す工程；及び
ＡＴＭセルのＱ個の部分（１≦Ｑ＜Ｐ、且つＱは整数である。）を、メモリアレイからＱ個の対応するセル逆ベクトル化ユニットへ転送し、該セル逆ベクトル化ユニットは、ＡＴＭセルをＡＴＭネットワークへ伝送する工程
を具え、ＡＴＭセルを逆多重化する方法。 - ＡＴＭネットワークからＡＴＭセルのＪ個の部分（Ｊ≧１、且つＪは整数である。）を、該ＡＴＭセルを処理するＪ個の対応するセルベクトル化ユニットで受信する工程であって、前記ＡＴＭセルは、Ｊ個の部分からなるもの；
切替装置のメモリアレイに、ＡＴＭセルを記憶する工程；
メモリアレイ内のＡＴＭセルを読出す工程；及び
ＡＴＭセルのＫ個の部分（１≦Ｊ＜Ｋ、且つＫは整数である。）を、メモリアレイからＫ個の対応するセル逆ベクトル化ユニットへ転送し、該セル逆ベクトル化ユニットは、ＡＴＭセルをＡＴＭネットワークへ伝送する工程
を具え、ＡＴＭセルを多重化する方法。 - ＡＴＭネットワークからＡＴＭセルのＰ個の部分（Ｐ≧２、且つＰは整数である。）を、該ＡＴＭセルを処理するＰ個の対応するセルベクトル化ユニットで受信する工程であって、前記ＡＴＭセルは、Ｐ個の部分からなるもの；
Ｐ個のセルベクトル化ユニット及びメモリアレイと接続されているが、Ｐ個のセルベクトル化ユニット及びメモリアレイと別個に設けられて区別されるＷバスに沿って、ＡＴＭセルのＰ個の部分をメモリアレイに転送する工程；
ＤＲＡＭである切替装置のメモリアレイにＡＴＭセルを記憶する工程；
ＤＲＡＭであるメモリアレイ内のＡＴＭセルを読出す工程；及び
Ｑ個の対応するセル逆ベクトル化ユニットに接続されているが、Ｑ個のセル逆ベクトル化ユニットと別個に設けられて区別されるＷバスに沿って、ＡＴＭセルのＱ個の部分（１≦Ｑ＜Ｐ）を、メモリアレイからＱ個のセル逆ベクトル化ユニットへ転送し、該セル逆ベクトル化ユニットは、ＡＴＭセルをＡＴＭネットワークへ伝送する工程を具えている、ＡＴＭセルを逆多重化する方法。 - ＡＴＭネットワークからＡＴＭセルのＪ個の部分（Ｊ≧１、且つＪは整数である。）を、該ＡＴＭセルを処理するＪ個の対応するセルベクトル化ユニットで受信する工程であって、前記ＡＴＭセルは、Ｊ個の部分からなるもの；
Ｊ個のセルベクトル化ユニット及びメモリアレイと接続されているが、Ｊ個のセルベクトル化ユニット及びメモリアレイと別個に設けられて区別されるＷバスに沿って、ＡＴＭセルのＪ個の部分をメモリアレイに転送する工程；
ＤＲＡＭである切替装置のメモリアレイにＡＴＭセルを記憶する工程；
ＤＲＡＭであるメモリアレイ内のＡＴＭセルを読出す工程；及び
Ｋ個の対応する逆ベクトル化ユニットに接続されているが、Ｊ個のベクトル化ユニットと別個に設けられて区別されるＷバスに沿って、ＡＴＭセルのＫ個の部分（１≦Ｊ＜Ｋ、且つＫは整数である。）を、メモリアレイからＫ個のセル逆ベクトル化ユニットへ転送し、該セル逆ベクトル化ユニットは、ＡＴＭセルをＡＴＭネットワークへ伝送する工程を具えている、ＡＴＭセルを多重化する方法。 - ＡＴＭセルを切替装置のＷバスに引渡す引渡し機構の第１入力ポートで、ＡＴＭネットワークからＡＴＭセルを受信する工程；
引渡し機構及びメモリアレイと接続されているが、引渡し機構及びメモリアレイと別個に設けられて区別されるＷバスに沿って、ＡＴＭセルをメモリアレイに転送する工程；
ＤＲＡＭである切替装置のメモリアレイにＡＴＭセルを記憶する工程；
ＤＲＡＭであるメモリアレイ内のＡＴＭセルを読出す工程；
ＷバスからＡＴＭネットワークにＡＴＭセルを転送する転送機構に、Ｗバスに沿ってメモリアレイからＡＴＭセルを転送する工程であって、転送機構は、Ｗバスに接続されているが、Ｗバスと別個に設けられて区別される工程；
切替装置の転送機構の第１出力ポートから、ＡＴＭネットワークにＡＴＭセルを伝送する工程；
ＤＲＡＭであるメモリアレイ内のＡＴＭセルを再度読出す工程；
ＷバスからＡＴＭネットワークにＡＴＭセルを転送する転送機構に、Ｗバスに沿ってメモリアレイからＡＴＭセルを再度転送する工程であって、転送機構は、Ｗバスに接続されているが、Ｗバスと別個に設けられて区別される工程；及び
切替装置の第１出力ポートから、ＡＴＭネットワークにＡＴＭセルを再度伝送する工程を具えている、ＡＴＭセルを同報通信する方法。 - ＡＴＭセルをＷバスに引渡す引渡し機構のポートであって、ＡＴＭネットワークからＡＴＭセルを受信する第１入力ポート；
ＤＲＡＭであり、ＡＴＭセルを記憶するメモリアレイ；
引渡し機構及びメモリアレイに接続されているが、引渡し機構及びメモリアレイと別個に設けられて区別されており、ＡＴＭセルが伝わるＷバス；
ＷバスからＡＴＭネットワークにＡＴＭセルを転送する転送機構のポートであって、転送機構はＷバスに接続され、ＡＴＭセルは、該ポートを介してＡＴＭネットワークに伝送され、転送機構は、Ｗバスと別個に設けられて区別される第１出力ポート；及び
ＤＲＡＭであるメモリアレイ、第１入力ポート及び第１出力ポートと接続され、ＤＲＡＭであるメモリアレイへのＡＴＭセルの記憶と、第１出力ポートへ提供されるＡＴＭセルのコピーの数Ｎ（Ｎ≧２、且つＮは整数である。）とを制御するコントローラを具えている、ＡＴＭセル用同報通信切替装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/381,112 US5548588A (en) | 1995-01-31 | 1995-01-31 | Method and apparatus for switching, multicasting multiplexing and demultiplexing an ATM cell |
| US08/381112 | 1995-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251200A JPH08251200A (ja) | 1996-09-27 |
| JP3644741B2 true JP3644741B2 (ja) | 2005-05-11 |
Family
ID=23503711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00445696A Expired - Lifetime JP3644741B2 (ja) | 1995-01-31 | 1996-01-16 | Ａｔｍセルを切替え、同報通信し、多重化し、且つ逆多重化する方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5548588A (ja) |
| EP (1) | EP0725554B1 (ja) |
| JP (1) | JP3644741B2 (ja) |
| CA (1) | CA2152710C (ja) |
| DE (1) | DE69637320T2 (ja) |
| MX (1) | MX9504679A (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802287A (en) * | 1993-10-20 | 1998-09-01 | Lsi Logic Corporation | Single chip universal protocol multi-function ATM network interface |
| US5548588A (en) * | 1995-01-31 | 1996-08-20 | Fore Systems, Inc. | Method and apparatus for switching, multicasting multiplexing and demultiplexing an ATM cell |
| FR2736737B1 (fr) * | 1995-07-12 | 1997-08-14 | Alcatel Nv | Dispositif de gestion de relations entre des objets |
| US5734652A (en) * | 1995-09-27 | 1998-03-31 | Microsoft Corporation | ATM extended autoregistration and VPI/VCI assignment in a hybrid fiber-coax cable network |
| US5764641A (en) * | 1995-09-08 | 1998-06-09 | Cisco Systems, Inc. | Early and integrated tail packet discard system |
| US6373846B1 (en) | 1996-03-07 | 2002-04-16 | Lsi Logic Corporation | Single chip networking device with enhanced memory access co-processor |
| US6128303A (en) * | 1996-05-09 | 2000-10-03 | Maker Communications, Inc. | Asynchronous transfer mode cell processing system with scoreboard scheduling |
| US5794025A (en) * | 1996-05-09 | 1998-08-11 | Maker Communications, Inc. | Method and device for performing modulo-based arithmetic operations in an asynchronous transfer mode cell processing system |
| US5748630A (en) * | 1996-05-09 | 1998-05-05 | Maker Communications, Inc. | Asynchronous transfer mode cell processing system with load multiple instruction and memory write-back |
| US5748631A (en) * | 1996-05-09 | 1998-05-05 | Maker Communications, Inc. | Asynchronous transfer mode cell processing system with multiple cell source multiplexing |
| US5687173A (en) * | 1996-07-10 | 1997-11-11 | Cascade Communications Corp. | Addressable high speed counter array |
| US5898687A (en) * | 1996-07-24 | 1999-04-27 | Cisco Systems, Inc. | Arbitration mechanism for a multicast logic engine of a switching fabric circuit |
| KR0174690B1 (ko) | 1996-08-13 | 1999-04-01 | 삼성전자주식회사 | 교환기에서 비동기 전송모드 인터프로세서 통신셀의 다중화/역다중화방법 및시스템 |
| US5831980A (en) * | 1996-09-13 | 1998-11-03 | Lsi Logic Corporation | Shared memory fabric architecture for very high speed ATM switches |
| US5959993A (en) * | 1996-09-13 | 1999-09-28 | Lsi Logic Corporation | Scheduler design for ATM switches, and its implementation in a distributed shared memory architecture |
| KR100242689B1 (ko) * | 1996-12-31 | 2000-02-01 | 강병호 | 비동기 전달모드 셀 송수신 장치 |
| US6487207B1 (en) * | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| US6249524B1 (en) | 1997-03-19 | 2001-06-19 | Hitachi, Ltd. | Cell buffer memory for a large capacity and high throughput ATM switch |
| KR100212064B1 (ko) | 1997-05-21 | 1999-08-02 | 윤종용 | 2n X n 다중화 스위치 구조 |
| US6446173B1 (en) * | 1997-09-17 | 2002-09-03 | Sony Corporation | Memory controller in a multi-port bridge for a local area network |
| US6125116A (en) * | 1998-07-27 | 2000-09-26 | Nec Corporation | Message sets for a flexible programmable ATM access multiplexer using functional separation of line and protocol related functions |
| US6535963B1 (en) * | 1999-06-30 | 2003-03-18 | Cisco Technology, Inc. | Memory apparatus and method for multicast devices |
| US6822958B1 (en) * | 2000-09-25 | 2004-11-23 | Integrated Device Technology, Inc. | Implementation of multicast in an ATM switch |
| US6963569B1 (en) | 2000-12-29 | 2005-11-08 | Cisco Technology, Inc. | Device for interworking asynchronous transfer mode cells |
| US6940856B2 (en) * | 2001-03-05 | 2005-09-06 | International Business Machines Corporation | Multicast buffered switch and method for operating a multicast buffered switch |
| US7284050B1 (en) | 2001-03-26 | 2007-10-16 | Cisco Technology, Inc. | Method and system for a voice multicast hardware accelerator |
| US7403521B2 (en) * | 2001-12-03 | 2008-07-22 | Intel Corporation | Multicast and broadcast operations in ethernet switches |
| US7167942B1 (en) * | 2003-06-09 | 2007-01-23 | Marvell International Ltd. | Dynamic random access memory controller |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573381A (en) * | 1969-03-26 | 1971-04-06 | Bell Telephone Labor Inc | Time division switching system |
| US5241536A (en) * | 1991-10-03 | 1993-08-31 | Northern Telecom Limited | Broadband input buffered atm switch |
| JP3064650B2 (ja) * | 1992-03-27 | 2000-07-12 | 株式会社日立製作所 | 同報通信装置 |
| US5309432A (en) * | 1992-05-06 | 1994-05-03 | At&T Bell Laboratories | High-speed packet switch |
| US5309395A (en) * | 1992-10-22 | 1994-05-03 | At&T Bell Laboratories | Synchronous static random access memory |
| US5471466A (en) * | 1993-11-17 | 1995-11-28 | Gte Laboratories Incorporated | Method and apparatus for ATM cell alignment |
| US5619500A (en) * | 1994-09-01 | 1997-04-08 | Digital Link Corporation | ATM network interface |
| US5548588A (en) * | 1995-01-31 | 1996-08-20 | Fore Systems, Inc. | Method and apparatus for switching, multicasting multiplexing and demultiplexing an ATM cell |
-
1995
- 1995-01-31 US US08/381,112 patent/US5548588A/en not_active Expired - Lifetime
- 1995-06-27 CA CA002152710A patent/CA2152710C/en not_active Expired - Fee Related
- 1995-11-08 MX MX9504679A patent/MX9504679A/es not_active IP Right Cessation
-
1996
- 1996-01-16 JP JP00445696A patent/JP3644741B2/ja not_active Expired - Lifetime
- 1996-01-31 EP EP96300671A patent/EP0725554B1/en not_active Expired - Lifetime
- 1996-01-31 DE DE69637320T patent/DE69637320T2/de not_active Expired - Lifetime
- 1996-08-08 US US08/693,996 patent/US6108335A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0725554A2 (en) | 1996-08-07 |
| DE69637320D1 (de) | 2007-12-27 |
| EP0725554B1 (en) | 2007-11-14 |
| CA2152710C (en) | 2001-07-24 |
| DE69637320T2 (de) | 2008-09-04 |
| CA2152710A1 (en) | 1996-08-01 |
| EP0725554A3 (en) | 1999-05-19 |
| US5548588A (en) | 1996-08-20 |
| US6108335A (en) | 2000-08-22 |
| MX9504679A (es) | 1997-04-30 |
| JPH08251200A (ja) | 1996-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3644741B2 (ja) | Ａｔｍセルを切替え、同報通信し、多重化し、且つ逆多重化する方法及び装置 | |
| US7046673B2 (en) | Method and apparatus for manipulating an ATM cell | |
| KR100303574B1 (ko) | 다중-포트 공용 메모리 인터페이스 및 관련 방법 | |
| US5224213A (en) | Ping-pong data buffer for transferring data from one data bus to another data bus | |
| JP3383846B2 (ja) | マルチポートｒａｍ用の拡張可能なデータ幅を有するｓａｍ | |
| US7675925B2 (en) | Method and apparatus for providing a packet buffer random access memory | |
| JP4046943B2 (ja) | マルチポート内部キャッシュｄｒａｍ | |
| JP3899085B2 (ja) | ネットワーク装置 | |
| US6205523B1 (en) | Memory access with plural memories written with the same data | |
| EP0460853B1 (en) | Memory system | |
| WO1999051000A1 (en) | Ampic dram system in a telecommunication switch | |
| US6640275B1 (en) | System and method for data transfer between buses having different speeds | |
| JP3598335B6 (ja) | Ａｔｍセルを操作する方法及び装置 | |
| KR100330175B1 (ko) | 에이티엠셀을조작하는방법및장치 | |
| US6671274B1 (en) | Link list operable to increase memory bandwidth in a transmission system | |
| US20060112230A1 (en) | Integrated memory device and memory module | |
| US20050169278A1 (en) | Atm traffic generator with interleave memory | |
| JPH07230410A (ja) | メモリアクセス制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040223 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040715 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040727 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040830 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050104 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050201 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |