JPH08251200A

JPH08251200A - Ａｔｍセルを切替え、同報通信し、多重化し、且つ逆多重化する方法及び装置

Info

Publication number: JPH08251200A
Application number: JP8004456A
Authority: JP
Inventors: Mahesh N Ganmukhi; エヌ．ガンムキマーヘッシュ; Brian L Jordan; エル．ジョーダンブライアン
Original assignee: FORE SYST Inc; Fore Systems Inc
Current assignee: FORE SYST Inc; Fore Systems Inc
Priority date: 1995-01-31
Filing date: 1996-01-16
Publication date: 1996-09-27
Anticipated expiration: 2016-01-16
Also published as: DE69637320D1; EP0725554A2; US6108335A; JP3644741B2; MX9504679A; DE69637320T2; US5548588A; EP0725554A3; EP0725554B1; CA2152710A1; CA2152710C

Abstract

(57)【要約】【課題】ＡＴＭセル全体を、市販のＤＲＡＭ内へ、１
メモリ周期のうちに読出しまたは書込みできる方法及び
装置。【解決手段】本発明の切替装置は、ＡＴＭネットワー
クからＡＴＭセルを受信するＩ個の入力ポート（Ｉ≧
１、且つＩは整数である。）を具える。また、該切替装
置は、Ｉ個の入力ポートに接続され、Ｉ個の入力ポート
の１つが受信するＡＴＭセルを、１クロック周期のうち
に記憶するメモリアレイを具える。また、切替装置は、
メモリアレイと接続されるＯ個の出力ポート（Ｏ≧１、
且つＯは整数である。）を具える。Ｏ個の出力ポートの
１つは、メモリアレイから受信されるＡＴＭセルを、Ａ
ＴＭネットワークへ伝送する。さらに、切替装置は、メ
モリアレイ、Ｉ個の入力ポート及びＯ個の出力ポートに
接続され、入力ポートの１つからメモリアレイ内へ、１
クロック周期のうちにＡＴＭセルを記憶することを制御
するコントローラを具える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ素子に関
し、具体的には、１読出しまたは書込み周期のうちに、
メモリアレイの中へＡＴＭ（非同期転送モード）セル全
体を読出し及び書込みする機構を、同じ集積回路素子上
に有する半導体メモリ素子に関する。また、本発明は、
ＡＴＭセルの入力及び出力に連動する多重ポート、すな
わち、多重入力及び出力パスを有する半導体メモリ素子
に関する。また、本発明は、ＡＴＭ切替装置（ATM swit
ch）、ＡＴＭセルレート多重化装置（ATM cell rate mu
ltiplexer）及びＡＴＭセルレート逆多重化装置（ATM c
ell rate demultiplexer）に関する。

【０００２】

【発明が解決しようとする課題】ＡＴＭにて使用される
伝送単位はセルである。１ＡＴＭセルは、53バイトすな
わち424ビットの情報からなる。該セルは、標準伝送速
度の中の１つで転送される。例えば、該セルは、ＯＣ−
１（51.84メガビット／秒）またはＯＣ−３（155.52メ
ガビット／秒）またはＯＣ−12（622.08メガビット／
秒）またはＯＣ−24（1.244ギガビット／秒）またはＯ
Ｃ−48（2.488ギガビット／秒）等で転送され得る。超
大記憶容量と、高速（入力及び出力）転送記憶素子は、
ＡＴＭネットワークを構成する上で極めて望ましい。Ｄ
ＲＡＭ（Dynamic Random Access Memory）は、他の大部
分の半導体メモリ素子に比べて、１ビット記憶容量当り
のコストが低く、且つ、単位面積当りのメモリが多い。
このため、大量のデータを記憶する必要があるところ
で、ＤＲＡＭを選択することは賢明である。

【０００３】ＡＴＭセルを記憶するために、従来の方法
でＤＲＡＭを使用することの欠点がいくつか存在する。
市販のＤＲＡＭを使用して、ＡＴＭセルを記憶できる
が、該ＤＲＡＭは、データ入出力ピンの数が、例えば
１、４、８、16または18ビットと少ない。それゆえ、も
しＡＴＭセル全体を一度に転送することができるセル記
憶素子を構築したければ、多数の該ＤＲＡＭチップを使
用しなければならない。例えば、８データビット幅のＤ
ＲＡＭを使用すれば、53個以上のＤＲＡＭチップを並列
に使用しなければならない。

【０００４】ＤＲＡＭが動作する速度、すなわち、外部
データを読み書きする速度は、比較的遅い。例えば、市
販のＤＲＡＭチップの幾つかは、メモリ周期時間が、9
0、100、120、130ナノ秒等である。もし、該ＤＲＡＭの
１つを使用して、ＡＴＭセルを、一度に８ビットずつ記
憶（書込み）または読出しすると決めれば、セル全体を
記憶または読出しするために、53回以上の書込み周期を
必要とするだろう。

【０００５】現在、ＡＴＭセル全体を、外部世界からメ
モリアレイの行に、１メモリ周期のうちに読出しまたは
書込みできるＤＲＡＭメモリ素子は、市販されていな
い。

【０００６】本発明は、ＡＴＭセル全体を、ＤＲＡＭの
中へ、１メモリ周期のうちに読出しまたは書込みする能
力を提供し、それゆえ、大容量のセル記憶のためと、集
積回路素子外部のＡＴＭネットワークとのＡＴＭセルの
高速入力及び出力のためとの解決手段を提供する。

【０００７】

【課題を解決する為の手段】本発明は、ＡＴＭセルの、
例えばバッファリング及び切替のような操作を、望まし
くは集積回路素子上で行う装置に関する。該装置は、メ
モリアレイを具え、該アレイにて、１読出しまたは１書
込み周期のうちに、ＡＴＭセル全体を読出しまたは書込
みできる。また、該装置は、ＡＴＭセルを、メモリアレ
イから読出し、或いは、該アレイの中に書込みする機構
を具える。ＡＴＭセルは、集積回路素子の外部から読出
され、或いは、メモリアレイの中へ書込まれるのが望ま
しい。

【０００８】本発明は、ＡＴＭセルを切替える方法に関
する。該方法は、ＡＴＭセルを、ＡＴＭネットワークか
ら切替装置の第１入力ポートで受信する工程を含む。次
に切替装置のメモリアレイにおいて、１クロック周期の
うちにＡＴＭセルを記憶する工程が存在し得る。次に、
メモリアレイ中のＡＴＭセルを１クロック周期のうちに
読出す工程が存在する。次に、ＡＴＭセルを、メモリア
レイから切替装置の第１出力ポートへ転送する工程が存
在する。次に、ＡＴＭセルを、第１出力ポートからＡＴ
Ｍネットワークへ伝送する工程が存在する。

【０００９】本発明は、ＡＴＭセルのための切替装置に
関する。該切替装置は、Ｉ個の入力ポートを具え、該ポ
ートがＡＴＭネットワークからＡＴＭセルを受信する。
ここで、Ｉ≧１、且つＩは整数である。また、切替装置
は、Ｉ個の入力ポートのうちの１つにて受信したＡＴＭ
セルを、１クロック周期のうちに記憶するために、Ｉ個
の入力ポートと接続されるメモリアレイを具える。ま
た、切替装置は、メモリアレイと接続されるＯ個の出力
ポートを具え、ここで、Ｏ≧１、且つＯは整数である。
Ｏ個の出力ポートのうちの１つは、メモリアレイから受
信されるＡＴＭセルを、ＡＴＭネットワークへ伝送す
る。さらに、切替装置は、コントローラを具え、該コン
トローラは、入力ポートのうちの１つからメモリアレイ
の中へ、１クロック周期のうちにＡＴＭセルを記憶する
ことを制御するために、メモリアレイ、Ｉ個の入力ポー
ト及びＯ個の出力ポートと接続される。

【００１０】前記切替装置は、通常の切替え、同報通
信、逆多重化または多重化するために使用され得る。

【００１１】

【発明の実施の形態】図を参照すると、ＡＴＭセルを、
例えばバッファリング及び切替えするように、操作する
装置(10)が示される。ここで、図中の同じ参照数字は、
幾つかの図を通じて、特に図１に対して、同様または一
致した部分を示す。該装置(10)は、１読出しまたは書込
み周期のうちに、ＡＴＭセル全体を読出しまたは書込み
できるメモリアレイ(12)を具える。また、装置(10)は、
ＡＴＭセル全体を、メモリアレイ(12)から読出し或いは
該アレイ(12)の中へ書込みする機構(14)を具える。

【００１２】メモリアレイ(12)は、Ｎ個のメモリサブア
レイ(16)からなるのが望ましく、ここで、Ｎ≧１、且
つ、Ｎは整数である。各メモリサブアレイ(16)は、メモ
リセル(22)の行(18)及び列(20)を有し、ＡＴＭセルの全
ビットを記憶するのに十分なメモリセル(22)が存在す
る。少なくとも、１つの行(18)または列(20)は、ＡＴＭ
セルの全ビットを記憶するのに十分なメモリセル(22)を
有することができる。各行(18)は、ＲＷビット幅であ
り、ＡＴＭセルのビット数以上であるのが望ましい。各
列(20)は、ＣＷビット幅であるのが望ましく、ここで、
ＣＷ≧１である。384ビット≦ＲＷ≦512ビット、である
のが望ましい。メモリアレイ(12)は、Ｎ＝16個のメモリ
サブアレイ(16)を有し、且つ、ＣＷ＝ＲＷ＝512ビット
である４メガビットＤＲＡＭであるのが望ましい。たと
えＡＴＭセルが424ビットからなるとしても、追加の88
ビットは、アプリケーション独自のデータに使用され得
る。

【００１３】読出し書込み機構(14)は、メモリアレイ(1
2)の行(18)に、ＡＴＭセルを読出しまたは書込みする行
読出し書込み機構(24)を含むのが望ましい。また、読出
し書込み機構(14)は、メモリアレイ(12)へセルを提供す
る機構(26)を含むことができる。該提供機構(26)は、該
行読出し書込み機構(24)と通信している。提供機構(26)
はＷバス(32)を含むのが望ましく、ＡＴＭセルは、該Ｗ
バス(32)に沿ってメモリアレイ(12)へ伝わる。

【００１４】さらに、行読出し書込み機構(24)は、復号
してメモリアレイ(12)の行(18)を選択する行デコーダ機
構(28)を含むことができる。行読出し書込み機構(24)
は、メモリアレイ(12)及び行デコーダ機構(28)と通信し
てメモリサブアレイ(16)を選択する機構(30)を含むこと
ができる。該選択機構(30)は、メモリサブアレイ(16)を
読出しまたは書込みするメモリサブアレイ行データセレ
クタ(44)を含むのが望ましい。Ｗバス(32)は、選択機構
(30)と接続される。

【００１５】メモリサブアレイ行データセレクタ(44)
は、Ｎ個の通過ゲートスイッチアレイ(61)からなるのが
望ましい。各通過ゲートスイッチアレイ(61)は、Ｎ個の
メモリサブアレイ(16)の中の対応するメモリサブアレイ
(16)と接続される。また、各通過ゲートスイッチアレイ
(61)は、Ｉ／Ｏロジック(63)経由でＷバス(32)と接続さ
れ、サブアレイアドレスデコーダ(45)と接続される。サ
ブアレイアドレスデコーダ機構(45)は、ＡＴＭセルを書
込みまたは読出しすべきメモリサブアレイ(16)と接続し
た通過ゲートスイッチアレイ(61)を活動化する。各通過
ゲートスイッチアレイ(61)は、ＲＷ個の通過ゲートスイ
ッチ(62)からなるのが望ましい。各通過ゲートスイッチ
(62)は、対応するメモリサブアレイ(16)の中の対応する
列(20)と接続され、サブアレイアドレスデコーダ機構(4
5)と接続される。サブアレイアドレスデコーダ機構(45)
は、通常のＤＲＡＭにおける列デコーダを代用する。図
５において、ビットラインＢＬの唯一のセンスが、簡単
のために示されるということに注意。

【００１６】読出し書込み機構(14)は、ＡＴＭネットワ
ークからＷバス(32)へＡＴＭセルを引渡す機構(34)を含
むことができる。該引渡し機構(34)は、Ｗバス(32)と接
続される。引渡し機構(34)は、ＡＴＭセルが、Ｗバス(3
2)へ引渡されるときに、適切に順序付けられて、メモリ
アレイ(12)の中へ書込まれるように配列される第１機構
(40)を含むのが望ましい。第１機構(40)は、Ｗバス(32)
と接続される。

【００１７】第１機構(40)は、複数のセルベクトル化ユ
ニット(46)を含むのが望ましく、該ユニット(46)は、Ａ
ＴＭネットワーク(36)からセルのビットを受信し、該ビ
ットをＷバス(32)へ平行に引渡すことができるように、
ビットを配列する。セルベクトル化ユニット(46)は、Ｗ
バス(32)と接続される。また、第１機構(40)は、Ｗ−ス
テートマシン（state machine）(48)を含むのが望まし
く、該マシン(48)は、図２に示されるように、セルベク
トル化ユニット(46)と接続されて、どのセルベクトル化
ユニット(46)が、該ユニット(46)のセルをＷバス(32)へ
引渡すかを制御する。

【００１８】さらに、読出し書込み機構は、Ｗバス(32)
からＡＴＭネットワーク(36)へＡＴＭセルを転送する機
構(38)を含む。該転送機構(38)は、Ｗバス(32)と接続さ
れる。転送機構(38)は、ＡＴＭセルが、メモリアレイ(1
2)から読出されてから適切に順序付けられ、Ｗバス(32)
からＡＴＭネットワーク(36)へ転送されるように配列さ
れる第２機構(42)を含むのが望ましい。第２機構(42)
は、Ｗバス(32)と接続される。

【００１９】第２機構(42)は、複数のセル逆ベクトル化
（devectorizing）ユニット(50)を含み、該ユニット(5
0)により、セルのビットは、Ｗバス(32)から平行に受信
され、ＡＴＭセル形式でＡＴＭネットワーク(36)へ引渡
され得るように配列されるのが望ましい。（理解しやす
くするため、装置(10)がチップ上に存在するとき、ＡＴ
Ｍネットワーク(36)は、チップの外部のＡＴＭネットワ
ークであると規定される。）セル逆ベクトル化ユニット
(50)は、Ｗバス(32)及び前記ステートマシン(48)と接続
される。ステートマシン(48)は、どのセル逆ベクトル化
ユニット(50)が、Ｗバス(32)からセルを受信するかを制
御する。

【００２０】各セルベクトル化ユニット(46)は、図３に
示されるように、連続する複数のレジスタ(56)からなる
少なくとも１つのレイヤ(54)を具え、該レジスタ(56)
は、ＡＴＭセルのビットを受信する。また、各セルベク
トル化ユニット(46)は、セルベクトル化ステートマシン
(58)を具え、該マシン(58)は、レジスタ(56)及びステー
トマシン(48)と接続される。セルベクトル化ステートマ
シン(58)は、ＡＴＭセルの中のどのビットがどのレジス
タ(56)へ運ばれるのかを制御し、ＡＴＭセルの中の全ビ
ットがレジスタ(56)に記憶される時期を決定し、且つス
テートマシン(48)の命令で、レジスタ(56)におけるＡＴ
ＭセルのビットをＷバス(32)へ駆動する。

【００２１】各セル逆ベクトル化ユニット(50)は、図４
に示されるように、連続する複数のレジスタ(56)からな
る少なくとも１つのレイヤ(55)を具え、該レジスタ(56)
は、Ｗバス(32)からＡＴＭセルのビットを受信するのが
望ましい。また、セル逆ベクトル化ユニット(50)は、セ
ル逆ベクトル化ステートマシン(60)を具え、該マシン(6
0)は、レジスタ(56)及びステートマシン(48)と接続され
る。セル逆ベクトル化ステートマシン(60)は、ＡＴＭセ
ルの中のどのビットがどのレジスタ(56)へ運ばれるのか
を制御し、ＡＴＭセルの中の全ビットがレジスタ(56)に
記憶される時期を決定し、且つレジスタ(56)におけるＡ
ＴＭセルのビットをＡＴＭネットワーク(36)へ駆動す
る。

【００２２】Ｗバス(32)は、ＲＷ個のバスライン(33)か
らなるのが望ましい。各バスライン(33)は、各通過ゲー
トスイッチアレイ(61)における対応するＩ／Ｏロジック
(63)と接続される。セルベクトル化ユニット(46)及びセ
ル逆ベクトル化ユニット(50)の１レイヤ(55)の各レジス
タ(56)は、図７に示されるように、８個のレジスタセル
(57)を有する８ビットレジスタである。各レジスタセル
(57)は、１ビットを保持する。各レジスタセル(57)は、
Ｗバス(32)の対応するバスライン(33)と接続される。

【００２３】本発明の動作において、ＡＴＭネットワー
ク(36)からのＡＴＭセルは、図１に示されるように、Ｃ
ＶＵ（セルベクトル化ユニット）(46a)により受信され
る。該ネットワーク(36)上のＡＴＭセルは、対応するＡ
ＴＭ物理レイヤ部（図示せず）からＣＶＵ(46a)へ指示
される。ＣＶＵステートマシン(58)は、ＡＴＭネットワ
ーク(36)と接続され、ＡＴＭネットワーク(36)のインタ
ーフェースタイミングに基づいて動作する。前記タイミ
ングは、ＣＶＵステートマシン(58)が受信するＲＣＬＫ
信号によって、ＣＶＵステートマシン(58)へ知らされ
る。ＲＣＬＫ信号は、ＡＴＭ物理レイヤ・インターフェ
ースから生成される。例えば、ＣＶＵ(46)におけるＣＶ
Ｕステートマシン(58)及びレジスタ(56)のような、装置
(10)の構成要素は、ＡＴＭネットワーク(36)のタイミン
グに基づいて動作する。該構成要素は、ＲＣＬＫ信号の
立上がりエッジ（edge）に基づいて動作するのが望まし
い。

【００２４】ＣＶＵ(46a)の第１レジスタ(56a)がセルの
第１バイトを受信していることと関連して、ＣＶＵステ
ートマシン(58)が受信するのは、ＲＳＯＣ信号である。
ＲＳＯＣ信号は、セルの受信開始（receive start of c
ell）信号であり、セルの第１バイトがＣＶＵ(46a)に到
着したことを、ＣＶＵステートマシン(58)へ知らせる。
ＲＳＯＣ信号は、ＲＤＡＴ信号上のセルデータの第１バ
イトを受信する同じ時刻でアクティヴ状態である。ＲＳ
ＯＣ信号は、ＣＶＵ(46a)が該セルの他のバイトを受信
する間、非アクティヴ状態である。該信号は、ＲＷＥＮ
Ｂ信号が非アクティヴ状態のときに、無視される。

【００２５】ＲＤＡＴ信号、すなわちＡＴＭネットワー
ク(36)から到着しているＡＴＭセルデータと一致する受
信データ（receive data）信号は、ＣＶＵ(46a)の中へ
書込まれるデータを運ぶ信号である。ＲＷＥＮＢ信号が
アクティヴ状態であり、且つＲＣＡ信号が真であるとき
に、ＲＤＡＴ信号は、ＲＣＬＫ信号の立上がりエッジに
基づいてサンプリングされる。ＣＶＵ(46)の各レジスタ
(56)及びＣＶＵステートマシン(58)は、タイミングをと
るためにＲＣＬＫ信号を受信する。この状況において注
目されるべきことは、ＡＴＭセルデータが、正にペイロ
ード（ｐａｙｌｏａｄ）であり得るけれども、ペイロー
ドだけでなくヘッダ（ｈｅａｄｅｒ）をも意味すること
である。

【００２６】ＣＶＵ(46)がＡＴＭセルを受信している
間、ＲＷＥＮＢ信号もまた、ＣＶＵステートマシン(58)
によって受信される。ＲＷＥＮＢ信号は、受信書込みイ
ネーブル（receive write enable）であり、ローである
ときにアクティヴ状態である。ＲＷＥＮＢ信号は、ＲＣ
ＬＫ信号のどの立上がりエッジで、ＣＶＵ(46a)が、Ｒ
ＤＡＴ信号上のデータの次のバイトを受付けるべきかを
示すために使用される。その結果、ＲＷＥＮＢ信号は、
ＣＶＵ(46)が受信すべきセルのビットが存在することを
示す。ビットを受信するためには、ＲＷＥＮＢ信号は、
アクティヴ・ロー状態である必要があるだけでなく、外
部デバイスへ送信されるＲＣＡ信号は、ＣＶＵがセルデ
ータを受付けているというＣＶＵステートマシン(58)の
中のＲＣＡ信号からの指示を有さねばならない。ここ
で、ＲＷＥＮＢ信号がアクティヴ・ローであるというこ
とは、ＣＶＵ(46a)に記憶されるべきビットが存在する
ことを意味し、該外部デバイスは、ＡＴＭセルと、ＲＳ
ＯＣ信号、ＲＤＡＴ信号、ＲＷＥＮＢ信号及びＲＣＬＫ
信号とを送信している。ＲＣＡは、受信セル使用可能
（receive cell available）信号である。ＲＣＡ信号
が、ハイすなわちアクティヴ状態であるとき、セルデー
タの次のバイトがＣＶＵ(46)により受け付けられるだろ
う。データの他のバイトを書込むことにより、メモリア
レイ(12)へ未だ書込まれていない、前のセルのデータが
上書きされるであろうときには、ＲＣＡ信号は、ローす
なわち非アクティヴ状態である。これらの信号全ては、
１クロック周期を基準として動作し、その結果、データ
の各バイトは、ＣＶＵ(46)へ入力されるべきか否かに関
して、特定の制御下にある。その結果、ＲＣＬＫ信号
は、ＣＶＵ(46)のためのタイミングを提供し、ＲＳＯＣ
信号は、到着するＡＴＭセルの第１バイトを識別し（こ
れは、配列とタイミングの目的でも役に立つ。というの
は、もしＡＴＭセルのある部分が失われれば、ＣＶＵ
は、ＲＳＯＣ信号により新たなＡＴＭセルと共に再開す
べき時期を知り得るからである。）、ＲＷＥＮＢ信号
は、送信される準備ができているセルのバイトが存在す
るということをＣＶＵ(46)に知らせ、且つＲＣＡ信号
は、ＣＶＵ(46)がセルの受信を受入れることを指示す
る。ＲＤＡＴ信号は、実質的にＡＴＭセルのデータであ
る。

【００２７】図３に示されるように、ＣＶＵ(46a)は、
８ビットレジスタである第１レジスタ(56a)を有する。
第１レジスタ(56a)は、セルの最初の８ビットを受信す
る。第１レジスタ(56a)は、ＣＶＵステートマシン(58)
と通信している。ＣＶＵステートマシン(58)は、例えば
ＲＣＡ信号のような信号によって第１ＣＶＵ(46a)の動
作を制御する。

【００２８】第１レジスタ(56a)がＡＴＭセルから８ビ
ットを受信したとき、ＣＶＵステートマシン(58)は、第
１レジスタ(56a)内の８ビットが、リリースされ、第２
レジスタ(56b)へ転送されるように指示する。同時に、
ＣＶＵステートマシン(58)は、内部カウンタを増加する
ことにより、ＡＴＭセルの最初の８ビットは、第２レジ
スタ(56b)へ転送されたという事実を記録する。

【００２９】ＡＴＭセルの最初の８ビットが、第１レジ
スタ(56a)から第２レジスタ(56b)へ転送完了してから、
ＡＴＭセルの次の８ビットが、第１レジスタ(56a)によ
り受信される。次にＣＶＵステートマシン(58)は、ＡＴ
Ｍセルの２番目の８ビットをリリースし、該ビットを第
３レジスタ(56c)へ転送する。同時に、ＣＶＵステート
マシン(58)は、内部カウンタを増加することにより、Ａ
ＴＭセルの次の８ビットが第３レジスタ(56c)へ転送さ
れたという事実を記録する。この動作は、第１ＣＶＵ(4
6a)内の第２レイヤ(54b)における全てのレジスタ(56)が
一杯になるまで繰り返される。第２レイヤ(54b)におけ
るレジスタ(56)が、ＡＴＭセルのビットで一杯になって
から、その次のクロック周期のうちに、第２レイヤ(54
b)の全レジスタ(56)における全ての残存ビットは、第１
レイヤ(54a)のレジスタにおける対応するレジスタ(56)
へ同時に転送される。ＡＴＭセルの残りのビットは、上
述のように、第１レイヤ(54a)の残りのレジスタ(56)の
中へ書き込まれる。このように、ＡＴＭセル全体のビッ
トが第１レイヤ(54a)のレジスタ(56)に存在するとき、
ＣＶＵ(46a)は、第２レイヤ(54b)のレジスタ(56)内に、
新たなＡＴＭセルのビットを記憶することにより、該セ
ルを受信し続けることができる。第２レイヤ(54b)内の
レジスタ(56)が一杯になる前に、第１レイヤ(54a)のレ
ジスタ(56)が該レジスタ(56)のビットをリリースしてし
まう限り、ＣＶＵ(46a)は、上述のように、実質的に連
続動作することができる。

【００３０】外部コントローラ(110)は、アドレスバッ
ファ(112)へアドレスを入力する。アドレスバッファ(11
2)は、各ＣＶＵ(46)及び各ＣＤＵ（セル逆ベクトル化ユ
ニット）(50)と接続される。各ＣＶＵ(46)が、そのレジ
スタ(56)をネットワーク(36)からのＡＴＭセルのビット
で一杯にしてやると、それぞれのＣＶＵ(46)におけるア
ドレスレジスタ(114)及びＣＶＵステートマシン(58)
は、アドレスバッファ(112)からアドレス情報を受信す
る。

【００３１】ＣＶＵステートマシン(58)が、レジスタ(5
6)からＡＴＭセルのビットをリリースする命令を、Ｗ−
ステートマシン(48)から受信するとき、該ビットは、そ
れぞれのバスライン(33)へ進むだけでなく、アドレスレ
ジスタは、行アドレスバッファ(70)及びメモリサブアレ
イ行データセレクタ(44)と接続されるアドレスバス(12
2)へ、該レジスタのビットをリリースする。アドレスバ
ス(122)上を移動するアドレス情報は、メモリアレイ(1
2)内の何処にＡＴＭセルのビットが記憶されるべきかを
知らせる。アドレス情報は、３つの部分からなる。それ
は、行アドレス、サブアレイアドレス及びポートナンバ
ーである。16個のサブアレイをもつ４メガビットのＤＲ
ＡＭを仮定すると、アドレスは、以下のようになるだろ
う：行アドレスが９ビットで、サブアレイアドレスが４
ビットで、ポートナンバーが３ビットである。

【００３２】各ＣＶＵ(46)及びＣＤＵ(50)は、ハードが
ポートナンバーで符号化される。これらの符号化は、以
下のようになる。０００ＣＶＵ０００１ＣＶＵ１０１０ＣＶＵ２０１１ＣＶＵ３１００ＣＤＵ０１０１ＣＤＵ１１１０ＣＤＵ２１１１ＣＤＵ３

【００３３】前記アドレス情報と共に、外部コントロー
ラ(110)は、アドレスストローブ信号(133)を提供する。
さらに、チップ選択入力(132)が存在する。該チップ選
択信号は、アドレスストローブ信号(133)と共に、ＣＶ
ＵまたはＣＤＵを選択する動作を制御する。外部コント
ローラ(110)は、アドレス情報及びチップ選択信号を送
信し、次にアドレスストローブ信号を送信する。全ての
ＣＶＵまたは全てのＣＤＵは、アドレス情報におけるポ
ートナンバーと自身のもつポートナンバーを比較する。
もし、２つのポートナンバーが一致し、チップ選択信号
(132)がアクティヴ状態であるならば、アドレスは、ア
ドレスストローブによりローカルアドレスレジスタ(11
4)の中へ書込まれる。もし、ポートナンバーが一致する
が、チップ選択(132)がアクティヴ状態でなければ、現
在受信したＡＴＭセルのデータは、受入れが拒否され、
ＣＶＵまたはＣＤＵは、次のＡＴＭセルを処理し始め
る。

【００３４】ＡＴＭセル全体がレジスタ(56)の第１行(5
4a)に配備され、且つ、アドレスがアドレスレジスタ(11
4)において使用可能であるときにのみ、ＣＶＵ(46)は、
セル・レディ信号（cell_ready signal）を発する。セ
ル・レディ信号は、ＡＴＭセルデータ及びアドレスが使
用可能であることを、Ｗ−ステートマシン(48)へ示す。
ＣＤＵ(50)は、アドレスがアドレスレジスタ(114)にお
いて使用可能であるときに、レディ・フォー・セル信号
（ready_for_cell signal）を発する。レディ・フォー
・セル信号は、該アドレス位置からＡＴＭセルデータを
要求することを、Ｗ−ステートマシン(48)へ示す。

【００３５】第１レイヤ(54)のレジスタ(56)がＡＴＭセ
ルからの全ビットで一杯であり、且つ、ＣＶＵ(46)にお
けるアドレスレジスタ(114)が、ＡＴＭセルがメモリア
レイ(12)にて記憶され得る位置のアドレスを受信したと
き、ＣＶＵステートマシン(58)は、第１ＣＶＵ(46a)に
記憶されたＡＴＭセルがメモリアレイ(12)へ転送可能で
あることをＷ−ステートマシン(48)に知らせる。ＣＶＵ
ステートマシン(58)は、該ＣＶＵ(46a)がＡＴＭセルの
全ビットで一杯であることを知っている。というのは、
ＣＶＵステートマシン(58)は、第１レジスタ(56a)を通
過したビット数を数え続けていて、且つ、幾つのビット
がＡＴＭセルに存在するかを知っているからである。同
様に、ＣＶＵステートマシン(58)は、適当なアドレスが
受信されることを知っている。

【００３６】ＣＶＵ(46)が第１レイヤ(54a)のレジスタ
(56)にＡＴＭセル全体を記憶したとき、ＣＶＵステート
マシン(58)は、セル・レディ信号を同期装置(120)へ送
信する。同期装置(120)は、ＲＣＬＫ定義域からＷＣＬ
Ｋ定義域へ、セル・レディ信号を同期させる。ＷＣＬＫ
信号は、外部コントローラ(110)からのタイミング信号
で、該外部コントローラ(110)によって制御される。同
期装置は、異なるクロック周波数で動作するＷ−ステー
トマシン(48)とＣＶＵステートマシン(58)の間に渡され
る多くの信号を、互いに理解し得るのに必要である。同
期装置(120)がＣＶＵステートマシン(58)からセル・レ
ディ信号を受信してから、該装置(120)は、同期したセ
ル・レディ信号をＷ−ステートマシン(48)へ送信する。
Ｗ−ステートマシン(48)が、ＣＶＵ(46a)がＷバス(32)
へセルをリリース可能であることを知らせる同期（syn
c）セル・レディ信号を、同期装置(120)から受信する
と、Ｗ−ステートマシン(48)は、ＣＶＵ(46a)からＷバ
ス(32)へＡＴＭセルを転送するのに適当な時期かどうか
を判別する。Ｗ−ステートマシン(48)は、ＣＶＵ(46a)
からＷバス(32)へＡＴＭセルを転送することが適当であ
ると考えると、同期装置(120)へデキュー・セル信号（d
equeue cell signal）を送信する。同期装置(120)は、
Ｗ−ステートマシン(48)からデキュー・セル信号を受取
って、該信号をＲＣＬＫと同期させる。次に、同期装置
(120)は、ＣＶＵステートマシン(58)へ同期デキュー・
セル信号を送信して、以下のことをＣＶＵステートマシ
ンに知らせる。すなわち、第１レイヤ(54)のレジスタ(5
6)からのビットが使用されていて、第１レイヤ(54)のレ
ジスタ(56)が、今や、次のＡＴＭセルからのデータを受
信可能であることである。

【００３７】また、ＣＶＵステートマシン(58)は、受信
予定のセルの長さを本質的に識別するＴ−カウント信号
と、該ＣＶＵステートマシン(58)に対応するＣＶＵ(46)
が如何に動作すべきかを識別するモードレジスタ(126)
からのモード信号と、ＣＶＵステートマシン(58)をクリ
アして初期化するリセット信号とを受信する。

【００３８】上述のように、第１レイヤ(54)のレジスタ
(56)に記憶された最初のＡＴＭセルを、メモリアレイ(1
2)へ転送するために、Ｗバス(32)へリリースしてしまう
前に、別のＡＴＭセルが第１ＣＶＵ(46a)に到着する場
合には、第１レイヤ(54a)のレジスタ(56)によってＷバ
ス(32)とは引離されている第２レイヤ(54b)のレジスタ
が存在する。第２レイヤ(54b)のレジスタ(56)を存在さ
せることによって、ＣＶＵ(46a)へ来るＡＴＭセルが、
記憶されるべきセルの場所がないために失われることを
防止する。前記第２レイヤ(54b)のレジスタ(56)は、Ｃ
ＶＵ(46)をオーバーフローさせないために要求される任
意の追加レイヤ(54)と同様に、以下の式によって与えら
れる。Ｔ／ｔ×（（ｎ−１）＋ refresh ）×ｂ）ここで、ｂは各ＲＣＬＫクロック周期内にＣＶＵ(46)に
到着するビット数、Ｔ＝ＤＲＡＭの読出し／書込み周期
のクロック期間、ｔ＝インターフェースクロック、すな
わちＲＣＬＫの期間、Ｎ＝ＣＶＵ及びＣＤＵの個数、及
び、refresh＝Ｔの期間に必要とされるリフレッシュ回
数；略１である。上述の数は、２次記憶レジスタの数と
して参照される。上式において、リフレッシュ周期は、
前記リフレッシュ回数にわたって平等に分配されると仮
定している。もし急激なリフレッシュが行なわれれば、
前記２次記憶レジスタの数は、非常に多くなり過ぎる。

【００３９】セルが個々のＣＶＵ(46)に到着すると、上
述のように、ＣＶＵ(46)を一杯にすることが繰り返され
る。ＣＶＵ(46)が、アドレス及びセルを受信し、該セル
を、整列して、最終的にメモリアレイ(12)へ転送するた
めに、Ｗバス(32)へ転送する準備が整ったとき、ＣＶＵ
(46)は、ＣＶＵ(46)の状態についてＷ−ステートマシン
(48)へ連続して知らせる。Ｗ−ステートマシン(48)は、
Ｗバス(32)へ転送される準備が整ったセルが、セルの競
合または崩壊がないように、トライステート（tri-stat
e）・イネーブルを制御することによって、実際に転送
される時期を計画し続ける。Ｗ−ステートマシン(48)
は、調停スキーム、例えば簡単なラウンド・ロビン・ス
キーム（round robin scheme）によって、セルの転送に
関してＷバス上で競合しているＣＶＵとＣＤＵの間を調
停する。Ｗ−ステートマシン(48)が、ＣＶＵ(46)からメ
モリアレイ(12)へセルを転送する時期を決定するとき、
Ｗ−ステートマシン(48)は、アドレス及びデータのトラ
イステート・バッファをイネーブルにし、また、ＲＡ
Ｓ、ＣＡＳ関連クロック信号を生成する。Ｗ−ステート
マシンによって、ＣＶＵ(46)は、ＡＴＭネットワーク(3
6)からＣＶＵ(46)に到着するセルが、常にＣＶＵ(46)に
おいて記憶される場所を有するように、Ｗバス(32)へセ
ルをリリースできる。なぜなら、あるセルがＡＴＭネッ
トワーク(36)からＣＶＵ(46)に到着するとき、ＣＶＵ(4
6)からＷバス(32)へ転送される別のセルが存在し得るか
らである。

【００４０】ＡＴＭセルがＷバス(32)へ転送されてか
ら、該ＡＴＭセルは、Ｗバス(32)に沿ってＩ／Ｏロジッ
クへ進み、次にメモリサブアレイ行データセレクタ(44)
へと進む。図５に示されるように、メモリサブアレイ行
データセレクタ(44)は、16個の通過ゲートスイッチアレ
イ(61)を具え、各アレイ(61)は、512（ＲＷ）個の通過
ゲートスイッチ(62)を有する。各通過ゲートスイッチ(6
2)は、サブアレイ(16)のビット線と接続される。メモリ
アレイ(12)は、例えば東芝TC524162ＤＲＡＭのような、
サイズが４メガビット（16×512×512 ビット）である
ＤＲＡＭである。ＡＴＭセルが該アレイデータセレクタ
(44)に到着するとき、各ビットは、対応する通過ゲート
スイッチ(62)へ進むまで、必然的に、Ｗバス(32)に沿っ
て、セルの他のビットと平行に進んでいる。その結果、
ＡＴＭセルの１番目のビットは、１番目の通過ゲートス
イッチ(62a)へ進み、ＡＴＭセルの２番目のビットは、
２番目の通過ゲートスイッチ(62a)へ進み、以下、ＡＴ
Ｍセルの全ビットに関して同様である。

【００４１】行デコーダ機構(28)は、行アドレスデコー
ダ(68)を具え、該デコーダ(68)は、行アドレスを復号
し、それゆえ、所望の行(18)におけるメモリセル(22)に
前記セルを記憶するために、各サブアレイ(16)における
行(18)を選択する。また、関心のある行アドレスを駆動
する行アドレスバッファが存在し、且つ、リフレッシュ
カウンタ(72)と、リフレッシュカウンタ(72)及びＷ−ス
テートマシン(48)と接続されるリフレッシュコントロー
ラ(73)と、ＷＣＬＫ信号によって刻時され、Ｗ−ステー
トマシン(48)と接続されるリフレッシュタイマ(75)とが
存在して、メモリセル(22)に対するリフレッシュを提供
する。行アドレスデコーダ(68)、行アドレスバッファ(7
0)、リフレッシュカウンタ(72)、リフレッシュコントロ
ーラ(73)、及びリフレッシュタイマ(75)の動作は、公知
である。行デコーダの記述に関しては米国特許第5,305,
280号を参照、且つ、1994年モトローラ社による「ダイ
ナミックＲＡＭ及びメモリモジュール」データブックを
参照。これらの引用をもって本願に記載加入される。必
然的に、行(18)の選択及び復号は、従来のＤＲＡＭにお
いてと同様に実行される。

【００４２】サブアレイデコーダ(45)は、サブアレイア
ドレスを受信して復号する。サブアレイアドレスデコー
ダからの情報は、メモリサブアレイ行データセレクタ(4
4)へ連絡する。サブアレイアドレスデコーダ(45)からの
信号は、各通過ゲートスイッチ(62)へ必然的に連絡し
て、イネーブル・オン信号（an enable on signal）を
各所望の通過ゲートスイッチ(62)上へ配置して、Ｉ／Ｏ
ロジックからのビットが、対応するサブアレイ(16)のビ
ット線へ、通過ゲートスイッチ(62)を通過することを許
可して、該サブアレイ(16)において、該ビットは、最終
的にメモリセル(22)に記憶される。その結果、Ｉ／Ｏロ
ジックは、各サブアレイ(16)に関して、対応する通過ゲ
ートスイッチ(62)へ、セルのそれぞれのビットを通過さ
せる。ビットが最終的に記憶されるサブアレイ(16)、具
体的には、サブアレイ(16)におけるメモリセル(22)は、
どの通過ゲートスイッチアレイ(61)のどの通過ゲートス
イッチ(62)が、サブアレイアドレスデコーダ(45)からイ
ネーブル・オン信号を受信して、それにより、ビット
が、メモリサブアレイ(16)のビット線へ提供されること
によって、通過ゲートスイッチ(62)を通じて転送できる
かによって決定される。ビットは、通過ゲートスイッチ
(62)を通過すると、サブアレイ(16)に対応するセンス増
幅器(74)へ進み、最終的に、公知の如く記憶され得るメ
モリセル(22)へ進む。必然的に、従来のＤＲＡＭにおけ
る列の復号動作は、メモリサブアレイ行データセレクタ
(44)により置き換えられる。従来のＤＲＡＭにあるよう
な列アドレスの代りに、サブアレイアドレスが提供され
る。この動作は、ＡＴＭセルのビット毎に対してなさ
れ、その結果セル全体は、所定の行(18)に沿ってメモリ
セル(22)に記憶される。

【００４３】ＡＴＭセルのビットがメモリサブアレイ行
データセレクタ(44)に到着するとき、各ビットは、それ
ぞれのＩ／Ｏロジックに進み、各通過ゲートスイッチア
レイ(61)へ進み、具体的には、該アレイ(61)における対
応する通過ゲートスイッチ(62)へ進む。サブアレイアド
レスデコーダ(45)は、ビットが最終的に書込まれる、対
応するサブアレイ(16)と接続される通過ゲートスイッチ
アレイ(61)の中の所望の１つのみを、活動化している。
もしＡＴＭセルの全ビットが、単一のサブアレイ(16)内
へ書込まれ得れば、他のどの通過ゲートアレイ(61)も、
サブアレイアドレスデコーダ(45)によって活動化されな
く、その結果、どのビットもメモリアレイ(12)の中の誤
ったメモリセル(22)に書込まれない。

【００４４】メモリサブアレイ(16)に対応するメモリサ
ブアレイ行データセレクタ(44)の全ての列は、例えば
ａ、ｂ、ｃ等のような単一の共通制御信号を有し、該信
号が受信されると、該信号によって、該メモリサブアレ
イ(16)に対応するデータが、Ｉ／Ｏバス上から通過ゲー
トアレイ(61)を通じて提供され得る。このように、単一
の制御信号は、図５に示されるように、対応するメモリ
サブアレイ(16)と接続するメモリサブアレイ行データセ
レクタ(44)の一部全体を活動化し、その結果、ＡＴＭセ
ルは、メモリサブアレイ(16)の中へ書き込まれ得る。図
６は、メモリアレイ(12)の中の一メモリサブアレイ(16)
と接続される、サブアレイデータセレクタ(44)の中の一
通過ゲートスイッチアレイ(61)の概要図を示している。

【００４５】集積回路メモリは、通常、行及び列に配列
された、記憶セルの２次元アレイを具える。共通のアー
キテクチャーは、しばしば「ワードライン」と呼ばれる
共通の行ラインへ、行内の全記憶セルを連絡させ、しば
しば「ビットライン」または「ディジットライン」と呼
ばれる共通の列ラインへ、列内の全記憶セルを連絡させ
ることである。前記アーキテクチャーにおいて、該行ラ
インは、記憶セルがデータ信号を受信または出力するこ
とを可能にする信号を提供し、該列ラインは、該データ
信号を転送する入力または出力ラインを提供する。個々
の記憶セルは、アドレス指定されるべき行を選択する行
デコーダと、アドレス指定されるべき列を選択する列デ
コーダとによりアドレス指定され、それにより、ある特
定の記憶セルを、対応する行及び列の位置に選択する。
該記憶セルは、セルに関連する行における行ラインにイ
ネーブル信号を加え、セルに関連する列ライン上の信号
を読出しまたは書込みすることによってアクセスされ
る。

【００４６】また、センス増幅器(74)に関して、集積回
路メモリは、通常、２値論理回路であり、該回路におい
て、情報は、「真と偽」、「論理的１と論理的０」、ま
たは「論理的高と論理的低」と交互に呼ばれる相補形論
理値を示す電圧として、記憶され、転送される。典型的
には、５ボルトの電圧が論理的１の状態を示し、一方、
ゼロボルトの電圧が論理的０の状態を示す。レジスタン
ス、キャパシタンス等の制約のために、個々のセルによ
る列ライン上へのそれぞれの入力または出力電圧は、通
常、ある中間の電圧である。その結果、サブ回路は、集
積回路メモリの列ラインと連繋して、高い電圧値を、例
えば５ボルトのように、十分な論理的１の電圧へ、また
は可能な限りそれに近い電圧へ引き上げ、低い電圧を、
例えば０ボルトのように、論理的０の電圧に可能な限り
近い電圧へ引き下げる。これらのサブ回路は、普通、セ
ンス増幅器と呼ばれる。「ＶＬＳＩのための回路、相互
接続、及び実装」の143乃至161頁、Ｈ．Ｂ．ベイコグリ
ュ（Bakoglu）、アディソン−ウェスリー出版社（Addis
on-Wesley Publishing Company, Inc.）、1990年；及び
メモリ製品データブック全２巻中第１巻（文書 No. 601
05-1-V1）のアプリケーション・ノート53、ＮＥＣエレ
クトロニクス社、1993年を参照。両方の引用をもって記
載加入される。

【００４７】読出し動作において、行(18)内のＡＴＭセ
ルのビットは、必然的に、書込みすなわち記憶するプロ
セスの逆のプロセスに従う。読出し動作において、16個
の各メモリサブアレイ(16)からの１つの行(18)における
ビット、すなわち、512ビットのデータは多重化され、1
6個の行(18)の中の唯１つが、選択され、Ｗバス(32)へ
提供される。

【００４８】ＡＴＭセルの全ビットは、メモリアレイ(1
2)から読み出されてから、Ｗバス(32)へ提供され、そこ
からセル逆ベクトル化ユニット（ＣＤＵ）(50)へ進む。
該ビットが進むＣＤＵ(50)は、各ＣＤＵ(50)と接続され
るＷ−ステートマシン(48)によって命令される。ＣＤＵ
(50)が該セルを受信するとき、セルは、８ビットに区分
けされ、ＣＤＵ(50)内のレジスタ(56)へ配置される。レ
ジスタ(56)におけるレジスタは、８ビットレジスタとし
てグループ分けされる。

【００４９】ＣＤＵ(50)は、ある特定の位置からデータ
を読出すためのアドレスを、外部コントローラ(110)か
ら受信するとき、ＡＴＭセルを受信する準備が整う。Ｃ
ＤＵ(50)がセルを受信する準備が整うとき、ＣＤＵステ
ートマシン(60)は、同期装置(120)へレディ・フォー・
セル信号を送信する。また、同期装置(120)は、ＡＴＭ
ネットワーク(36)インターフェースのタイミングを識別
するＴＣＬＫ信号を受信し、該信号は、ＣＤＵステート
マシン(60)のタイミングに関する基礎である。同期装置
(120)は、レディ・フォー・セル信号及びＴＣＬＫ信号
を受け取って、ＷＣＬＫと同期した同期レディ・フォー
・セル信号を生成し、該信号をＷ−ステートマシン(48)
へ送信する。また、同期装置は、Ｗバス(32)及びＷ−ス
テートマシン(48)のタイミングを識別するＷＣＬＫ信号
によって生成されるＷＣＬＫ信号を受信する。上述した
ように、同期装置(120)は、２つの異なるクロックドメ
イン間の信号を同期させて、その結果、ＣＤＵステート
マシン(60)及びＷ−ステートマシン(48)は、互いに送信
する信号を理解できる。

【００５０】Ｗ−ステートマシン(48)が、ＣＤＵ(50)の
同期装置(120)から同期レディ・フォー・セル信号を受
信してから、調停スキームにより決定すると、該Ｗ−ス
テートマシン(48)により、ＣＤＵ(50)のアドレスレジス
タ(114)からのアドレス情報は、行データセレクタ(44)
及び行デコーダ(68)へ提供される。上記で説明したよう
に、行データセレクタ(44)及び行デコーダ(68)により、
ＣＤＵ(50)への転送を要望されるＡＴＭセルのビット
は、該セルが記憶されるメモリサブアレイ(16)の外へ読
み出される。メモリサブアレイ(16)からＡＴＭセルのビ
ットを転送することは、上述のような書込み動作のため
に発生する手順と反対である。アドレスレジスタ(114)
は、前もって、外部コントローラ(110)からアドレス情
報を受信している。アドレス情報は、アドレスレジスタ
(114)へ進み、アドレスバス(122)経由でメモリサブアレ
イ行データセレクタ(44)と行デコーダ(68)及び行アドレ
スバッファ(70)へ進む。アドレスレジスタ(114)及びＣ
ＤＵステートマシン(60)は、両方ともアドレス情報を受
信する。

【００５１】ＡＴＭセルのビットは、メモリサブアレイ
(16)から読み出されると、Ｗバス(32)のそれぞれのバス
ライン(33)へ転送され、ＣＤＵ(50)へ進む。ＡＴＭセル
のビットがＷバス(32)上を進んでいる同じ時期に、Ｗ−
ステートマシン(48)は、同期装置(120)へ、セル・イズ
・リトゥン信号（cell_is_written signal）を送信して
いる。同期装置(120)は、同期セル・イズ・リトゥン信
号を生成し、該信号は、ＡＴＭネットワーク(36)インタ
ーフェースのＴＣＬＫタイミングに対応している。前記
タイミングへ変換されることによって、同期セル・イズ
・リトゥン信号は、ＣＤＵステートマシン(60)によっ
て、信号を受信する時期を理解される。また、同時に、
セル・イズ・リトゥン信号は、ＣＤＵ(50)の中の第１レ
イヤ(55)のレジスタ(56)におけるそれぞれのレジスタ(5
6)へ提供される。該セル・イズ・リトゥン信号は、第１
レイヤ(55a)における前記レジスタ(56)を活動化するよ
うに作用し、その結果、Ｗバス(32)上のビットは、全
て、レジスタ(56)の中のそれぞれのレジスタセル(57)内
へ読み出される。各レジスタセル(57)が、Ｗバスの唯一
のバスライン(33)と接続されることから、ＡＴＭセルの
全ビットは、同時に、それぞれのレジスタセル(57)へ書
き込まれる。

【００５２】ＣＤＵステートマシン(60)が、第１レイヤ
(55a)の中のレジスタ(56)から、第１レイヤ(55a)の中の
レジスタ(56)内に残っているビットが第２レイヤ(55b)
のレジスタ(56)に対応する地点まで、ビットを選択した
後に、残っているビット全てと、第１レイヤ(55a)の残
っているレジスタ(56)の全ては、同じクロック周期のう
ちに、対応するレジスタ(56)と、第２レイヤ(55b)へ転
送する。このように、第１レイヤ(55a)のレジスタ(56)
全体が、次のＡＴＭセルを受信するために、クリアにな
る。同時に、ＣＤＵステートマシン(60)からの選択信号
は、ＡＴＭセルのオーダにおける残っているバイトをま
だ受信し続けるが、今や選択信号は第２レイヤ(55b)の
レジスタ(56)から該バイトを読み出している。第１レイ
ヤ(55a)のレジスタ(56)におけるセルの残っているビッ
トが、第２レイヤ(55b)のレジスタ(56)へ転送されてか
ら、ＣＤＵステートマシン(60)は、もし新たな読出しア
ドレスを受信していれば、同期装置(120)へレディ・フ
ォー・セル信号を送信して、該プロセスを再開する。第
１レイヤ(55a)のレジスタ(56)から第２レイヤ(55b)のレ
ジスタ(56)を引いた長さは、始めの方で言及した公式に
よって計算され得る。

【００５３】ＡＴＭセルの全ビットが第１レイヤ(55a)
のレジスタ(56)に記憶されてから、ＣＤＵステートマシ
ン(60)は、64／１×８（64 to 1 by 8）マクス（mux）
(123)と接続したレジスタ(56)におけるセルの第１バイ
トで開始する。ＣＤＵステートマシン(60)は、選択信号
を送信し、該信号により、マクスがＡＴＭセルの第１バ
イトを読み出し、該バイトがレジスタ(129)へ通され
て、ＴＤＡＴ信号を形成する。また、レジスタ(129)
は、ＴＣＬＫ信号及びイネーブル信号を受信し、該イネ
ーブル信号は、ＴＲＥＮＢ信号がアクティヴであり、且
つＴＣＡ信号がアクティヴであるときにのみ、レジスタ
(129)を使用可能にする。ＴＣＬＫ信号の各クロック周
期により、ＣＤＵステートマシン(60)は、もしＴＲＥＮ
Ｂ及びＴＣＡがアクティヴならば、ＡＴＭセルにおける
次のバイトのための選択信号を生成する。次のバイト
は、マクス(123)を通過して、レジスタ(129)へ達する。
このことは、各バイトに関して各クロック周期で生じる
ことから、各バイトは、移動中に制御されることができ
る。前述の信号に関して、ＴＣＬＫ信号は、外部デバイ
スから供給され、ＣＤＵにおける他の全ての信号は、該
ＴＣＬＫ信号の立上がりエッジに同期している。ＴＲＥ
ＮＢ信号は、伝送読出しイネーブル信号（transmit rea
d enable signal）であり、外部デバイスが受信可能状
態で、ＡＴＭセルのバイトを受信する準備が整っている
ことを示す。伝送読出しイネーブル、すなわちＴＲＥＮ
Ｂ信号は、ローであるときにアクティヴ状態である。該
信号は、ＴＣＬＫ信号のどの立上がりエッジで、ＣＤＵ
(60)が、ＴＤＡＴ信号上へ次のバイトのデータを発する
べきかを示すために使用される。ＴＲＥＮＢ信号が、Ｔ
ＣＬＫ信号によってローにサンプリングされるとき、次
のバイトのデータは、ＴＣＬＫ信号の次の立上がりエッ
ジで使用可能であるだろう。転送速度が最大であれば、
ＴＲＥＮＢ信号は、セルの全転送期間でローであり、新
たなバイトのデータは、ＴＣＬＫ信号の立上がりエッジ
毎に、使用可能であるだろう。ＴＣＡ信号がローである
とき、ＴＲＥＮＢ信号は無視される。ＴＣＡ信号は、Ｃ
ＤＵステートマシン(60)によって生成され、ＣＤＵ(60)
によって伝送するために使用可能なセルが存在すること
を知らせる。また、ＣＤＵステートマシン(60)によって
送信されるＴＳＯＣ信号が存在する。ＴＳＯＣ信号は、
ＣＤＵ(60)によるセルの伝送開始（transmit start of
cell）を示す。ＴＳＯＣ信号は、セルの第１バイトがＴ
ＤＡＴ信号上で使用可能である同じ時期でハイである。
ＴＳＯＣ信号は、セルを伝送する際にエラーが存在する
場合に、タイミングを取るために役立ち、外部デバイス
は、新たなセルが伝送され始めている時期を知る。ＴＤ
ＡＴ信号は、ＣＤＵ(50)によって生成される。ＴＤＡＴ
信号は、伝送され且つＡＴＭセルビットを有するデータ
である。該データは、レジスタ(129)へ書き込まれ、Ｔ
ＲＥＮＢ信号がアクティヴ状態で（、且つＴＣＡ信号が
ハイで）あるときに、ＴＣＬＫ信号の立上がりエッジで
サンプリングされる。

【００５４】ある実施形態では、第１レイヤ(54a)のレ
ジスタ(56)の中の各レジスタセル(57)は、図７に示され
るように、対応するバスライン(33)と接続される。もし
512本のバスライン(33)が存在すれば、ＣＶＵ(46)の第
１レイヤ(54a)の各レジスタ(56)の中の各レジスタセル
(57)に関して、唯一のバスライン(33)が存在する。

【００５５】ある実施形態では、メモリバンクインター
リービング（memory bank interleaving）を使用でき
る。メモリバンクインターリービングは、当該分野の専
門家によって、よく理解され、しばしば使用される。２
重インターリービングにおいて、メモリアレイ(12)は、
２つのバンクに分かれて、それぞれが、16個のハーフ
（256行×512列）メモリサブアレイ、または、８個の
（512行×512列）メモリサブアレイの何れかを具える。
ＣＶＵからのＡＴＭセルの前半部分（24バイト）は、一
方のメモリバンク内へ書き込まれ、ＣＶＵからのＡＴＭ
セルの後半部分（24バイト）は、他方のメモリバンク内
へ書き込まれる。このことは、データがＷバス(32)上で
衝突することなく、２つのメモリ周期が互いに重複する
ようになされる。斯種の２重メモリインターリービング
は、Ｗバス(32)の幅を半分（256ビット）に減らすこと
ができるという利点がある。もし４重インターリービン
グで設計されれば、Ｗバス(32)の幅は、２重（128ビッ
ト）に減らされることができる。また、メモリバンクイ
ンターリービングは、メモリプリチャージ時間（memory
precharge time）を隠蔽するという利点がある。

【００５６】別のメモリインターリービングは、Ｗバス
(32)のバンド幅を増やすよう設計され得る。この場合、
２重インターリービングを仮定すると、メモリアレイ(1
2)は、２つのバンクに分かれて、それぞれが８個の（51
2行×512列）メモリサブアレイ(16)を具える。Ｗバス(3
2)の幅は減らされないで、Ｗバスのバンド幅は、元のバ
ンド幅の２倍にまで増やされる。この場合、完全なＡＴ
Ｍセルが、交互のバンクで読み出し又は書き込みされ
る。

【００５７】インターリービングメモリバンクの上記全
ての場合において、さらなる負担を、Ｗ−ステートマシ
ン(48)にかける。Ｗ−ステートマシン(48)は、別々のＲ
ＡＳ、ＣＡＳ、等のクロック信号を各メモリバンクへ提
供しなければならないし、また、行デコーダ(68)及びサ
ブアレイアドレスデコーダ(45)へ、別々のアドレス線を
提供しなければならない。Ｗ−ステートマシン(48)は、
データの衝突がＷバス(32)上で生じないように、各バン
ク及びＣＶＵの出力データを制御しなければならない。
メモリバンクインターリービングを設計する他の多くの
方法が存在する。これらの幾つかは、上述を参考にし
て、見出されることができる。

【００５８】もしインターリービングが利用されれば、
レジスタセル(57)は、バスライン(33)と接続され、該バ
スライン(33)へ少なくとも１つまたはそれ以上の追加レ
ジスタセル(57)が接続されるのが望ましい。もし２重イ
ンターリービングが利用されれば、２個のレジスタセル
(57)が各バスライン(33)と接続されて、図８に示される
ように、バスライン(33)を512個の代わりに256個のみに
し得る。もし４重インターリービングが使用されれば、
４個のレジスタセル(57)が各バスライン(33)と接続され
て、バスライン(33)を128個にし得る。インターリービ
ングが使用されると、ステートマシン(48)は、それぞれ
のＣＶＵステートマシーンを制御して、あるレジスタ(5
6)が適当な時点でＡＴＭセルのビットをリリースするこ
とのみを許可し、その結果、ＡＴＭセルの全ビットは、
メモリアレイ(12)へ今までどおり提供されるが、Ｗバス
(32)のバスライン(33)へ、全て同時の代りに、時間中に
リリースされる。

【００５９】もしインターリービングが生じれば、全ビ
ットは、あるメモリサブアレイ(16)に対応する通過ゲー
トスイッチアレイ(61)を通じて、今までどおり書き込ま
れることができる。インターリーブする場合には、バス
ラインをより少なくできるから、対応するＩ／Ｏロジッ
クと、各通過ゲートスイッチアレイ(61)における通過ゲ
ートスイッチ(62)も、より少ない。これは、通過ゲート
スイッチ(62)によって処理される必要がある信号が、任
意の所定時期に入ってくる数が少ないからである。イン
ターリービング方式により、Ｉ／Ｏロジックと、各通過
ゲートスイッチアレイ(61)における通過ゲートスイッチ
(62)との数は、Ｗバス(32)におけるバスライン(33)の数
と同じであるだろう。

【００６０】読出し動作において、上述のプロセスは、
本質的に、ＡＴＭセルのビットに関して逆転されて、最
終的に、ＣＤＵ(50)のレジスタ(56)の中のレジスタセル
(57)に到達する。ＤＲＡＭインターリービングについて
の議論は、以下において見出され得る：ＥＤＮ、1989年
３月30日、155頁乃至166頁；ＥＤＮ、1989年４月13日、
157頁乃至164頁；ＥＤＮ、1989年４月27日、183頁乃至1
88頁；ＥＤＮ、1989年５月11日、179頁乃至186頁；これ
ら全ての引用をもって記載加入される。

【００６１】また、装置(10)は、切替装置、セルレート
多重化装置またはセルレート逆多重化装置として使用さ
れ得る。装置(10)が使用されるモードは、モードレジス
タ(126)によって決定される。モードレジスタ(126)は、
Ｗ−ステートマシン(48)、ＣＶＵ(46)及びＣＤＵ(50)へ
接続されることにより、それらが、モードレジスタ(12
6)によって示されるモードに従って、セルの転送を実行
できる。モードレジスタ(126)は、ＣＶＵ(46)が、個々
に動作するか、同時に動作するか、または、様々なグル
ープに分かれて動作するかの何れかに制御できる。同様
に、モードレジスタ(126)は、ＣＤＵ(50)を制御するこ
とにより、ＣＤＵ(50)が、個々に、同時に、または、グ
ループに分かれて動作できる。

【００６２】モードレジスタ(126)は、１本または複数
本の外部ピンからモード情報を受信する。この情報は、
モードストローブ(134)信号ピンによってモードレジス
タ(126)内へ書き込まれる。モードレジスタ(126)は、装
置(10)の動作が始まる前に、例えば初期化時点で、該情
報をロードされる。モードレジスタ(126)は、装置の動
作中には変化しない。

【００６３】さらに、コーディングに依存するが、モー
ドレジスタ(126)は、ＣＶＵ及びＣＤＵ間の関係を構築
する方法を具体的に指示するだろう。ＣＶＵに関して、
モードレジスタは、以下の符号化を指定する。０００４個のＣＶＵ全てが個々に動作する。００１ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ
２とＣＶＵ３は個々に動作する。０１０ＣＶＵ２とＣＶＵ３がグループとなる。ＣＶＵ
０とＣＶＵ１は個々に動作する。０１１ＣＶＵ０とＣＶＵ１がグループとなる。ＣＶＵ
２とＣＶＵ３がグループとなる。１００全てのＣＶＵがグループとなる。

【００６４】同様に、ＣＤＵに関して、モードレジスタ
は、以下の符号化を指定する。０００４個のＣＤＵ全てが個々に動作する。００１ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ
２とＣＤＵ３は個々に動作する。０１０ＣＤＵ２とＣＤＵ３がグループとなる。ＣＤＵ
０とＣＤＵ１は個々に動作する。０１１ＣＤＵ０とＣＤＵ１がグループとなる。ＣＤＵ
２とＣＤＵ３がグループとなる。１００全てのＣＤＵがグループとなる。

【００６５】動作情報のモードと共に、モードレジスタ
(126)は、各ＣＶＵ(46)に関してＴ−カウント情報を含
む。Ｔ−カウント情報は、５ビット幅であり、ＡＴＭセ
ルのデータ長及び記憶される必要がある任意の追加デー
タ長を、バイト単位でＣＶＵ(46)へ指示する。Ｔ−カウ
ントは、以下の復号化を有し得る：０００００４８バイト００００１４９バイト０００１０５０バイト０００１１５１バイト００１００５２バイト００１０１５３バイト００１１０５４バイト００１１１５５バイト０１０００５６バイト０１００１５７バイト０１０１０５８バイト０１０１１５９バイト０１１００６０バイト０１１０１６１バイト０１１１０６２バイト０１１１１６３バイト１００００６４バイト

【００６６】その結果、ＣＶＵに関して、モードレジス
タは、23ビットの情報を含む；すなわち、動作のモード
を指定する３ビットと、各ＣＶＵに関するＴ−カウント
の５ビットである。

【００６７】動作情報のモードと共に、モードレジスタ
は、各ＣＤＵ(50)に関してＴ−カウント情報を含む。Ｔ
−カウント情報は、５ビット幅であり、ＡＴＭセルのデ
ータ長と、Ｗバスから受信されるであろう任意の追加デ
ータ長とを、バイト単位でＣＤＵ(50)へ指示する。Ｔ−
カウントは、以下の復号化を有し得る：０００００４８バイト００００１４９バイト０００１０５０バイト０００１１５１バイト００１００５２バイト００１０１５３バイト００１１０５４バイト００１１１５５バイト０１０００５６バイト０１００１５７バイト０１０１０５８バイト０１０１１５９バイト０１１００６０バイト０１１０１６１バイト０１１１０６２バイト０１１１１６３バイト１００００６４バイト

【００６８】その結果、ＣＤＵに関して、モードレジス
タは、23ビットの情報を含む。すなわち、動作のモード
を指定する３ビットと、各ＣＤＵ(50)に関するＴ−カウ
ントの５ビットである。それゆえ、本実施形態におい
て、モードレジスタ(126)は、46ビットの情報を含む。

【００６９】モードレジスタ(126)により、装置(10)
は、切替装置、セルレート多重化装置またはセルレート
逆多重化装置として動作する。以下は、様々なモードに
おける動作実施例である。

【００７０】４×４の切替装置の動作、すなわち、ＣＶ
Ｕモード000及びＣＤＵモード000の一実施例において、
装置(10)は、155メガビット（ＯＣ−３）の入力レート
で、４個の入力上にＡＴＭセルを受信し、メモリアレイ
(12)内へＡＴＭセルを記憶し、それから、ＣＤＵによっ
て要求されたときに、Ｗバス(32)上にＡＴＭセルを読み
出す。次に、ＣＤＵ(50)は、対応する出力ポート上にＡ
ＴＭセルを送信する。

【００７１】セルレート多重化装置の動作、すなわち、
ＣＶＵモード000及びＣＤＵモード100の一実施例におい
て、装置(10)は、155メガビット（ＯＣ−３）の入力レ
ートで、４個の入力上にＡＴＭセルを受け取り、622メ
ガビット（ＯＣ−12）のレートで、ＡＴＭセルを出力す
る。この場合、各ＣＶＵ(46)は、完全なＡＴＭセルを受
信し、メモリアレイ(12)内へ書き込む。ＣＤＵ(50)が該
セルを受信するとき、以下のように、各ＣＤＵ(50)へセ
ルの1/4が書き込まれる。バイト１は、ＣＤＵ０の第１
レイヤの出力レジスタ０内へ書き込まれる。バイト２
は、ＣＤＵ１の第１レイヤの出力レジスタ１内へ書き込
まれる。バイト３は、ＣＤＵ２の第１レイヤの出力レジ
スタ２内へ書き込まれる。バイト４は、ＣＤＵ３の第１
レイヤの出力レジスタ３内へ書き込まれる。バイト５
は、ＣＤＵ０の第１レイヤの出力レジスタ４内へ書き込
まれる。バイト６は、ＣＤＵ１の第１レイヤの出力レジ
スタ５内へ書き込まれる。バイト７は、ＣＤＵ２の第１
レイヤの出力レジスタ６内へ書き込まれる。バイト８
は、ＣＤＵ３の第１レイヤの出力レジスタ７内へ書き込
まれる。以下同様である。

【００７２】この場合、ＣＤＵは、622メガビット（Ｏ
Ｃ−12）で４バイト幅のパス上に、ＡＴＭセルを出力す
る。

【００７３】セルレート逆多重化装置の動作、すなわ
ち、ＣＶＵモード001及びＣＤＵモード000の一実施例に
おいて、装置(10)は、622メガビット（ＯＣ−12）の入
力レートで、ＡＴＭセルを受け取り、155メガビット
（ＯＣ−３）のレートで、４個の出力上へＡＴＭセルを
出力する。この場合、各ＣＶＵ(46)は、以下に示される
ように、ＡＴＭセルの1/4を受信する。バイト１は、Ｃ
ＶＵ０の第１レイヤの入力レジスタ０内へ書き込まれ
る。バイト２は、ＣＶＵ１の第１レイヤの入力レジスタ
１内へ書き込まれる。バイト３は、ＣＶＵ２の第１レイ
ヤの入力レジスタ２内へ書き込まれる。バイト４は、Ｃ
ＶＵ３の第１レイヤの入力レジスタ３内へ書き込まれ
る。バイト５は、ＣＶＵ０の第１レイヤの入力レジスタ
４内へ書き込まれる。バイト６は、ＣＶＵ１の第１レイ
ヤの入力レジスタ５内へ書き込まれる。バイト７は、Ｃ
ＶＵ２の第１レイヤの入力レジスタ６内へ書き込まれ
る。バイト８は、ＣＶＵ３の第１レイヤの入力レジスタ
７内へ書き込まれる。以下同様である。

【００７４】Ｗ−ステートマシン(48)は、正しいＡＴＭ
セルがＷバス(32)上に構成されるように、全ＣＶＵ(46)
からのバイトに関連したトライステート・イネーブルを
使用可能にする。Ｗ−ステートマシン(48)は、該セルを
メモリアレイ(12)内へ書き込む。各ＣＤＵ(50)は、完全
なＡＴＭセルを受信し、155メガビット（ＯＣ−３）レ
ートで出力する。

【００７５】モードの符号化によって理解され得るよう
に、切替装置、セルレート多重化装置及びセルレート逆
多重化装置としての混合した動作が可能である。

【００７６】上記実施例において、各ＣＶＵ(46)及びＣ
ＤＵ(50)は、例えば、ＰＭＣシエラ（Sierra）により製
造されたパーツナンバーPM5346のような、市販のＡＴＭ
物理レイヤ部（図示せず）とインターフェースをとる。
このパーツは、サニライト（Sunilite）として広く知ら
れている。サニライトは、155メガビット（ＯＣ−３）
の物理レイヤ部である。

【００７７】また、これに関連して、装置(10)は、同報
通信モードに動作できる。該モードにおいて、モードレ
ジスタ(126)により、各ＣＤＵ(50)は、個々に動作する
が、ＣＶＵ(46)で受信されてから、メモリサブアレイ(1
6)に記憶されるＡＴＭセルのコピーを受信する。ＡＴＭ
セルは、メモリサブアレイ(16)に記憶されてから、様々
に連結してそれぞれが関連づけられる個々のＣＤＵに必
要とされるのと同じ回数分、コピーされる。

【００７８】本発明は、ＡＴＭセルを切替える方法に関
する。該方法は、切替装置の第１入力ポートで、ＡＴＭ
ネットワークからＡＴＭセルを受信する工程を具える。
次に、該切替装置のメモリアレイ(12)において、１クロ
ック周期のうちにＡＴＭセルを記憶する工程が存在し得
る。次に、メモリアレイ(12)内のＡＴＭセルを１クロッ
ク周期のうちに読出す工程が存在する。次に、メモリア
レイ(12)から切替装置の第１出力ポートへＡＴＭセルを
転送する工程が存在する。次に、第１出力ポートからＡ
ＴＭネットワーク(36)へＡＴＭセルを伝送する工程が存
在する。

【００７９】切替装置は、上述の装置(10)であるのが望
ましい。第１入力ポートは、上述のように１つ以上のＣ
ＶＵを具え得る。記憶工程は、上述のように、ＡＴＭセ
ルを、Ｗバス(32)上へ提供し、且つメモリアレイ(12)へ
提供する工程であり得る。読出し工程は、上述のよう
に、ＣＤＵからのアドレス情報を用いて、ＡＴＭセルの
ビットを得る工程であり得る。ＡＴＭセルをメモリアレ
イ(12)から第１出力ポートへ転送する工程は、上述のよ
うに、Ｗバス(32)上のＡＴＭセルのビットを、ＣＤＵ(5
0)のレジスタ(56)へ転送する工程であり得る。第１出力
ポートは、その応用に依存して、１つ以上のＣＤＵ(50)
を具え得る。ＡＴＭセルをＡＴＭネットワーク(36)へ伝
送する工程は、上述のように、ＣＤＵ(50)のレジスタ(5
6)から外部へ、レジスタ(129)を介してビット毎に伝送
する工程であり得る。

【００８０】もし、同報通信モードが、モードレジスタ
(126)によって選択されれば、該転送する工程の後に、
メモリアレイ(12)内のＡＴＭセルを、１クロック周期の
うちに再度読出す工程が存在する。次に、メモリアレイ
(12)から切替装置の第１出力ポートへ、ＡＴＭセルを転
送する工程が存在する。次に、第１出力ポートからＡＴ
Ｍネットワーク(36)へ、ＡＴＭセルを伝送する工程が存
在する。このように、ＡＴＭセルは、所望される回数コ
ピーされ、同じまたは異なるＣＤＵ(50)から様々な場所
へ送信されて、同報通信を達成できる。

【００８１】もし、モードレジスタ(126)が、装置(10)
に関して多重化モードを選択すれば、受信工程は、ＡＴ
ＭセルのＪ個の部分を、Ｊ個の対応するＣＶＵ(46)で受
信する工程を含み得る。Ｊ個のＣＶＵ(46)が集まって、
第１入力ポート全体を構成する。ＡＴＭセルを転送する
工程は、ＡＴＭセルのＫ個の部分を、対応するＫ個のＣ
ＤＵ(50)へ転送する工程を含み得る。この場合、Ｊ≧１
≦Ｋ、且つ、Ｊ及びＫは整数である。ＡＴＭセルのＫ個
の部分が集まって、ＡＴＭセル全体を構成する。Ｋ個の
ＣＤＵ(50)は、第１出力ポートを規定する。その結果、
ＡＴＭセルは、Ｊ個のＣＶＵに到着し、且つＫ個のＣＤ
Ｕを介して伝送される。ここで、Ｋ＞Ｊである。

【００８２】装置(10)が逆多重化装置として使用される
とき、ＡＴＭセルを第１入力ポートで受信する工程は、
ＡＴＭセルのＰ個の部分を、対応するＰ個のＣＶＵ(46)
で受信する工程を含む。ここで、Ｐ≧２、且つＰは整数
である。ＡＴＭセルのＰ個の部分が集まって、ＡＴＭセ
ル全体を構成する。Ｐ個のＣＶＵ(46)は、第１入力ポー
トを規定する。次に、転送する工程は、ＡＴＭセルのＱ
個の部分を、Ｑ個のＣＤＵ(50)へ転送する工程を含む。
ここで、Ｑ≧１≦Ｐ、且つ、Ｑもまた整数である。ＡＴ
ＭセルのＱ個の部分が集まって、ＡＴＭセル全体を構成
し、Ｑ個のＣＤＵ(50)が集まって、第１出力ポート全体
を構成する。その結果、逆多重化に関して、ＡＴＭセル
のＰ個の部分が、Ｐ個のＣＶＵ(46)に到着する。その
後、該Ｐ個の部分は、装置(10)から外部へ、Ｑ個のＣＤ
Ｕ(50)を介して、Ｑ個の対応する部分に分れて伝送され
る。ここで、Ｐ＞Ｑである。

【００８３】本発明は、ＡＴＭセルのための切替装置に
関する。該切替装置は、Ｉ個の入力ポートを具え、該入
力ポートは、ＡＴＭネットワーク(36)からＡＴＭセルを
受信する。ここで、Ｉ≧１、且つＩは整数である。ま
た、切替装置は、Ｉ個の入力ポートの中の１つによって
受信されたＡＴＭセルを、１クロック周期のうちに記憶
するために、Ｉ個の入力ポートと接続したメモリアレイ
(12)を具える。また、切替装置は、メモリアレイ(12)と
接続したＯ個の出力ポートを具える。ここで、Ｏ≧１、
且つ、Ｏは整数である。Ｏ個の出力ポートの中の１つ
は、メモリアレイ(12)から受信されるＡＴＭセルを、Ａ
ＴＭネットワーク(36)へ伝送する。さらに、切替装置
は、入力ポートの中の１つからメモリアレイ内へ、１ク
ロック周期のうちにＡＴＭセルを記憶することを制御す
るために、メモリアレイ(12)、Ｉ個の入力ポート及びＯ
個の出力ポートと接続したコントローラを具える。

【００８４】切替装置は、上述のような装置(10)であり
得る。Ｉ個の入力ポートは、上述のように、多数の結合
を有するＣＶＵであり得る。Ｏ個の出力ポートは、上述
のように、多数の結合を有するＣＤＵ(50)であり得る。
コントローラは、上述のような外部コントローラ(110)
と、内部コントローラとを具え得る。内部コントローラ
は、例えばＷ−ステートマシン(48)と、例えばモードレ
ジスタ(126)も含み得る。また、機器構成に依存する
が、内部コントローラは、上述のように、例えば行デコ
ーダ機構及びメモリサブアレイを選択する機構のよう
な、読出しまたは書込み機構を含み得る。

【００８５】もし切替装置が同報通信のために使用され
れば、コントローラにより、ＡＴＭセルは、２回以上コ
ピーされ、出力ポートの中の１つへ伝送される。出力ポ
ートの中の１つは、Ｑ個のＣＤＵ(50)を具えるのが望ま
しく、ここで、Ｑ≧１、且つ、Ｑは整数である。このよ
うに、ＡＴＭセルは、２回以上コピーされ、同じＣＤＵ
(50)または数個のＣＤＵ(50)を介して同報通信されて、
同報通信を達成する。

【００８６】切替装置が動作して、入力ポートで受信し
た１ＡＴＭセルを、メモリアレイ及び所望のＣＤＵの出
力ポートを介して容易に移動すなわち転送することによ
り、該セルを所望の宛先へ移動できる。

【００８７】もし切替装置が逆多重化装置として使用さ
れれば、入力ポートの中の１つは、Ｐ個のＣＶＵ(46)を
具え、該ＣＶＵ(46)が、ＡＴＭセルの対応するＰ個の部
分を受信するのが望ましい。ここで、Ｐ≧２、且つＰは
整数であり、Ｐ個の部分が集まって、ＡＴＭセル全体を
構成する。さらに、０出力ポートの中の１つは、Ｑ個の
ＣＤＵ(50)を具え、ここで、１≦Ｑ≦Ｐである。コント
ローラにより、ＡＴＭセルのＰ個の部分が、１クロック
周期のうちにメモリアレイ(12)に記憶され、次に、１ク
ロック周期のうちにメモリアレイ(12)からＱ個の部分へ
読み出され、そしてＡＴＭセルのＱ個の部分が、対応す
るＱ個のＣＤＵ(50)へ転送される。このように、ＡＴＭ
セルのＰ個の部分は、Ｑ個のＣＤＵから外へ伝送され、
ここでＰ＞Ｑである。

【００８８】もし切替装置が多重化装置として使用され
れば、入力ポートの中の１つは、Ｊ個のＣＶＵ(46)を具
え、該ＣＶＵ(46)は、ＡＴＭセルの対応するＪ個の部分
を受信する。ここで、Ｊ≧１、且つＪは整数であり、Ｊ
個の部分が集まって、ＡＴＭセル全体を構成する。Ｏ個
の出力ポートの中の１つは、Ｋ個のＣＤＵ(50)を具える
のが望ましい。ここで、Ｊ≧１≦Ｋである。コントロー
ラにより、ＡＴＭセルのＰ個の部分が１クロック周期の
うちにメモリアレイ(12)に記憶され、次に、１クロック
周期のうちにメモリアレイ(12)からＫ個の部分へ読み出
され、そして、ＡＴＭセルのＫ個の部分が、対応するＫ
個のＣＤＵ(50)へ転送される。このように、ＡＴＭセル
のＪ個の部分は、Ｋ個の部分として切替装置の外部へ伝
送され、多重化が得られる。ここで、Ｊ＜Ｋである。

【００８９】

【発明の効果】上記のように、ＡＴＭネットワークから
受信されるＡＴＭセルのビットをパラレルに配列して、
従来利用されているＤＲＡＭ（実施例では、４メガビッ
ト）におけるメモリアレイの行に、ＡＴＭセル全体を１
メモリ周期のうちに書込みできる。また、該行からＡＴ
Ｍセル全体を１メモリ周期のうちに読出して、ＡＴＭネ
ットワークへ、ＡＴＭセルのビットをシリアルに伝送す
ることができる。従って、転送レートが高いＡＴＭセル
を、従来利用されているＤＲＡＭの動作速度で操作でき
る。さらに、装置が複数の入力ポートまたは出力ポート
を具えることにより、該装置は、逆多重化装置、多重化
装置または切替装置として使用され得る。さらに、メモ
リアレイ内のＡＴＭセルを、複数の出力ポートへコピー
する機能を有することにより、同報通信装置としても使
用され得る。

【００９０】本発明は、例示の目的のために上記実施形
態にて詳細に記載されたが、その細部は、単に前記例示
目的のためであり、特許請求の範囲に記載されるような
もの以外にも、本発明の精神及び範囲から離れることな
く、当該分野の専門家により、変形を成し得ると、理解
されるべきである。

【図面の簡単な説明】

【図１】本発明のＡＴＭセルを操作する装置のブロック
図である。

【図２】本発明のＣＶＵ、Ｗバス、ＣＤＵ及びステート
マシーンのブロック図である。

【図３】セルベクトル化ユニットのブロック図である。

【図４】セル逆ベクトル化ユニットのブロック図であ
る。

【図５】メモリサブアレイ行データセレクタ及びＩ／Ｏ
ロジックのブロック図である。

【図６】メモリサブアレイ行データセレクタの要部ブロ
ック図である。

【図７】メモリサブアレイへ接続されるＣＶＵのブロッ
ク図である。

【図８】２重インタリービング並びにそれぞれの部分に
関しての（piecewise）読出し及び書込みを介して、メ
モリサブアレイと接続されるＣＶＵ及びＣＤＵのブロッ
ク図である。

【符号の説明】

(10) 装置 (12) メモリアレイ (14) 読出し書込み機構 (46) セルベクトル化ユニット（ＣＶＵ） (48) Ｗ−ステートマシン (50) セル逆ベクトル化ユニット（ＣＤＵ） (110) 外部コントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブライアンエル．ジョーダンアメリカ合衆国 15218 ペンシルベニア, ピッツバーグ，イー．ハッチンソンアベニュー 804

Claims

【特許請求の範囲】

【請求項１】切替装置の第１入力ポートで、ＡＴＭ
（非同期転送モード）ネットワークからＡＴＭセルを受
信する工程；ＡＴＭセルを、切替装置のメモリアレイ内
に、１クロック周期のうちに記憶する工程；メモリアレ
イ内のＡＴＭセルを、１クロック周期のうちに読出す工
程；切替装置からＡＴＭネットワークへ、ＡＴＭセルを
伝送する工程；メモリアレイ内のＡＴＭセルを、１クロ
ック周期のうちに再度読出す工程；及び切替装置からＡ
ＴＭネットワークへ、ＡＴＭセルを再度伝送する工程を
具え、ＡＴＭセルを多重化する方法。
【請求項２】ＡＴＭセルを読出す工程の後に、切替装
置の第１出力ポートへ、ＡＴＭセルを転送する工程を含
む、請求項１に記載の方法。
【請求項３】ＡＴＭセルを再度読出す工程の後に、切
替装置の第１出力ポートへ、ＡＴＭセルを再度転送する
工程を含む、請求項２に記載の方法。
【請求項４】ＡＴＭセルを再度読出す工程の後に、切
替装置の第２出力ポートへ、ＡＴＭセルを再度転送する
工程を含む、請求項２に記載の方法。
【請求項５】ＡＴＭネットワークからＡＴＭセルを受
信する第１入力ポート；第１入力ポートと接続され、Ａ
ＴＭセルを１クロック周期のうちに記憶するメモリアレ
イ；メモリアレイと接続される第１出力ポートであっ
て、該第１出力ポートを介して、前記ＡＴＭセルがＡＴ
Ｍネットワークへ伝送されるもの；及びメモリアレイ、
第１入力ポート及び第１出力ポートと接続され、第１入
力ポート内のＡＴＭセルを、メモリアレイ内に１クロッ
ク周期のうちに記憶することと、第１出力ポートへ提供
されるＡＴＭセルのコピーの数Ｎ（Ｎ≧２、且つＮは整
数である。）とを制御するコントローラであり、また、
前記コントローラは、クロック周期を生成するものを具
える、ＡＴＭセルに関する同報通信切替装置。
【請求項６】コントローラ及びメモリアレイに接続さ
れる第２出力ポートを含み、ＡＴＭセルは、第１出力ポ
ートを介してＡＴＭネットワークへ伝送され、コントロ
ーラは、第２出力ポートへ提供されるメモリアレイ内の
ＡＴＭセルのコピー数を制御する、請求項５に記載の同
報通信切替装置。
【請求項７】コントローラは、外部コントローラを含
み、該外部コントローラは、クロック周期と、メモリア
レイ内のＡＴＭセルに関するアドレス情報とを生成し、
入力ポート、出力ポート及びメモリアレイと接続され
る、請求項６に記載の同報通信切替装置。
【請求項８】コントローラは、内部コントローラを含
み、該内部コントローラは、入力ポート、出力ポート及
びメモリアレイと接続され、且つ制御する、請求項７に
記載の同報通信切替装置。
【請求項９】内部コントローラは、入力ポート、出力
ポート及びメモリアレイと接続されるＷ−ステートマシ
ーンを含む、請求項８に記載の同報通信切替装置。
【請求項１０】入力ポートは、セルベクトル化ユニッ
トを含む、請求項９に記載の同報通信切替装置。
【請求項１１】出力ポートは、セル逆ベクトル化ユニ
ットを含む、請求項１０に記載の同報通信切替装置。
【請求項１２】切替装置の第１入力ポートで、ＡＴＭ
ネットワークからＡＴＭセルを受信する工程；切替装置
のメモリアレイ内に、ＡＴＭセルを１クロック周期のう
ちに記憶する工程；メモリアレイ内のＡＴＭセルを、１
クロック周期のうちに読出す工程；メモリアレイから切
替装置の第１出力ポートへ、ＡＴＭセルを転送する工
程；及び第１出力ポートからＡＴＭネットワークへ、Ａ
ＴＭセルを伝送する工程を具え、ＡＴＭセルを切替える
方法。
【請求項１３】受信する工程は、ＡＴＭセルのＪ個の
部分（１≦Ｊ、且つＪは整数である。）を、対応するＪ
個のセルベクトル化ユニットで受信する工程を含み、前
記Ｊ個のセルベクトル化ユニットが集まって、第１入力
ポート全体を構成し；ＡＴＭセルを転送する工程は、Ａ
ＴＭセルのＫ個の部分（Ｊ＜Ｋ、且つＫは整数であ
る。）を、対応するＫ個のセル逆ベクトル化ユニットへ
転送する工程を含み、ＡＴＭセルの前記Ｋ個の部分が集
まって、ＡＴＭセル全体を構成し、前記Ｋ個のセル逆ベ
クトル化ユニットが、第１出力ポートを形成する、請求
項１２に記載の方法。
【請求項１４】ＡＴＭセルを第１入力ポートで受信す
る工程は、ＡＴＭセルのＰ個の部分を、対応するＰ個の
セルベクトル化ユニット（Ｐ≧２、且つＰは整数であ
る。）で受信する工程を含み、ＡＴＭセルの前記Ｐ個の
部分が集まって、ＡＴＭセル全体を構成し、前記Ｐ個の
セルベクトル化ユニットが、第１入力ポートを形成す
る、請求項１２に記載の方法。
【請求項１５】転送する工程は、ＡＴＭセルのＱ個の
部分（１≦Ｑ＜Ｐ、且つＱは整数である。）を、Ｑ個の
セル逆ベクトル化ユニットへ転送する工程を含み、ＡＴ
ＭセルのＱ個の部分が集まって、ＡＴＭセル全体を構成
し、Ｑ個のセル逆ベクトル化ユニットが集まって、第１
出力ポート全体を構成する、請求項１４に記載の方法。
【請求項１６】転送する工程の後に、メモリアレイ内
のＡＴＭセルを、１クロック周期のうちに再度読出し、
メモリアレイから切替装置の第１出力ポートへ、ＡＴＭ
セルを転送し；且つ第１出力ポートからＡＴＭネットワ
ークへ、ＡＴＭセルを伝送する工程を含む、請求項１２
に記載の方法。
【請求項１７】ＡＴＭネットワークからＡＴＭセルを
受信するＩ個の入力ポート（Ｉ≧１、且つＩは整数であ
る。）；Ｉ個の入力ポートに接続され、Ｉ個の入力ポー
トの中の１つによって受信されたＡＴＭセルを、１クロ
ック周期のうちに記憶するメモリアレイ；メモリアレイ
に接続されるＯ個の出力ポート（Ｏ≧１、且つＯは整数
である。）であって、Ｏ個の出力ポートの中の１つは、
メモリアレイから受信されるＡＴＭセルを、ＡＴＭネッ
トワークへ伝送するもの；及びメモリアレイ、Ｉ個の入
力ポート及びＯ個の出力ポートに接続され、入力ポート
の中の１つからメモリアレイ内へ、ＡＴＭセルを１クロ
ック周期のうちに記憶することを、制御するコントロー
ラを具える、ＡＴＭセルに関する切替装置。
【請求項１８】コントローラによって、ＡＴＭセル
は、２回以上コピーされ、出力ポートの中の１つへ伝送
される、請求項１７に記載の切替装置。
【請求項１９】出力ポートの中の１つは、Ｑ個のセル
逆ベクトル化ユニット（Ｑ≧１、且つＱは整数であ
る。）を具える、請求項１８に記載の切替装置。
【請求項２０】入力ポートの中の１つは、Ｐ個のセル
ベクトル化ユニット（Ｐ≧２、且つＰは整数である。）
を具え、該セルベクトル化ユニットは、ＡＴＭセルのＰ
個の対応する部分を受信し、且つ、該Ｐ個の部分が集ま
って、ＡＴＭセル全体を構成し；Ｏ個の出力ポートの中
の１つは、Ｑ個のセル逆ベクトル化ユニット（１≦Ｑ＜
Ｐ、且つＱは整数である。）を具え；且つ、コントロー
ラは、ＡＴＭセルのＰ個の部分を、メモリアレイ内に１
クロック周期のうちに記憶し、次に、メモリアレイから
Ｑ個の部分へ、１クロック周期のうちに読出し、そし
て、該ＡＴＭセルのＱ個の部分を、対応するＱ個のセル
逆ベクトル化ユニットへ転送する、請求項１７に記載の
切替装置。
【請求項２１】入力ポートの中の１つは、Ｊ個のセル
ベクトル化ユニット（Ｊ≧１、且つＪは整数である。）
を具え、該セルベクトル化ユニットは、ＡＴＭセルの対
応するＪ個の部分を受信し、且つ、該Ｊ個の部分が集ま
って、ＡＴＭセル全体を構成し；Ｏ個の出力ポートの中
の１つは、Ｋ個のセル逆ベクトル化ユニット（１≦Ｊ＜
Ｋ、且つＫは整数である。）を具え；且つ、コントロー
ラは、ＡＴＭセルのＪ個の部分を、メモリアレイ内に１
クロック周期のうちに記憶し、次に、メモリアレイから
Ｋ個の部分へ、１クロック周期のうちに読出し、そし
て、該ＡＴＭセルのＫ個の部分を、対応するＫ個のセル
逆ベクトル化ユニットへ転送する、請求項１７に記載の
切替装置。
【請求項２２】ＡＴＭネットワークからＡＴＭセルの
Ｐ個の部分（Ｐ≧２、且つＰは整数である。）を、該Ａ
ＴＭセルに適合するＰ個の対応するセルベクトル化ユニ
ットで受信する工程であって、前記ＡＴＭセルは、Ｐ個
の部分からなるもの；切替装置のメモリアレイに、ＡＴ
Ｍセルを１クロック周期のうちに記憶する工程；メモリ
アレイ内のＡＴＭセルを、１クロック周期のうちに、読
出す工程；及びＡＴＭセルのＱ個の部分（１≦Ｑ＜Ｐ、
且つＱは整数である。）を、メモリアレイからＱ個の対
応するセル逆ベクトル化ユニットへ転送し、該セル逆ベ
クトル化ユニットは、ＡＴＭセルをＡＴＭネットワーク
へ伝送する工程を具え、ＡＴＭセルを逆多重化する方
法。
【請求項２３】ＡＴＭネットワークからＡＴＭセルの
Ｊ個の部分（Ｊ≧１、且つＪは整数である。）を、該Ａ
ＴＭセルに適合するＪ個の対応するセルベクトル化ユニ
ットで受信する工程であって、前記ＡＴＭセルは、Ｊ個
の部分からなるもの；切替装置のメモリアレイに、ＡＴ
Ｍセルを１クロック周期のうちに記憶する工程；メモリ
アレイ内のＡＴＭセルを、１クロック周期のうちに、読
出す工程；及びＡＴＭセルのＫ個の部分（１≦Ｊ＜Ｋ、
且つＫは整数である。）を、メモリアレイからＫ個の対
応するセル逆ベクトル化ユニットへ転送し、該セル逆ベ
クトル化ユニットは、ＡＴＭセルをＡＴＭネットワーク
へ伝送する工程を具え、ＡＴＭセルを多重化する方法。