DE3333974A1

DE3333974A1 - Dynamischer mos-speicher mit wahlfreiem zugriff

Info

Publication number: DE3333974A1
Application number: DE19833333974
Authority: DE
Inventors: Tetsuro Tachikawa Tokyo Matsumoto
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-09-22
Filing date: 1983-09-20
Publication date: 1984-03-22
Also published as: FR2533349A1; KR840005885A; IT8322952A1; IT8322952A0; GB8324526D0; FR2533349B1; JPS5954096A; IT1168282B; JPH0379799B2; GB2127596A

Description

Die Erfindung bezieht sich auf einen dynamischen MOSRAM (random-access memory bzw. Speicher mit wahlfreiem Zugriff in Metall-Oxid-Halbleitertechnik) des Adressen-Multiplexsystems, wobei unter den Adressensignalen beispielsweise die Zeilen- und die Spalten-Adressensignalen in Zeitfolge gemultiplext und dann an den Speicher angelegt werden.

Beim Aufbau eines dynamischen MOSRAM (in folgenden als "D-RAM" bezeichnet) auf einem IC-Chip (Mikrobaustein mit integrierter Schaltung), werden die hauptsächlichen Schaltungsblöcke und deren hauptsächliche Verdrahtung beispielsweise folgendermaßen angeordnet. Am Randteil des IC-Chips werden ein Zeilen- und ein Spalten-Adressenpuffer angeordnet, während auf dem übrigen Teil des IC-Chips mit Ausnahme des Randbereichs in jeweiligem Abstand voneinander eine Vielzahl von Speichermatrizen angeordnet wird. Entsprechend den Speichermatrizen und nahe diesen sind Adressendecoder, etwa Zeilen- und Spaltendecoder, vorgesehen. Beispielsweise ist der Adressendecoder zwischen zwei einander benachbarten Speichermatrizen angeordnet.

Die Ausgangs-Verdrahtungsleitungen des Spalten-Adressenpuffers und die des Zeilenadresserpuffers sind auf einem Bereich des IC-Chips außerhalb desjenigen Bereichs, wo die Speichermatrizen vorhanden sind, ausgebildet und verlaufen jeweils zu den Zeilen- und Spalten-Decodern. Die Anzahl der Ausgangs-Verdrahtungsleitungen ist verhältnismäßig groß. Dies kommt daher, daß sämtliche Ausgangs-Adressensignale der Adressenpuffer zu komplementären Adressensignalen verarbeitet werden. Ferner sind die Abstände zwischen den längs dem Randbereich des IC-Chips angeordneten Adressenpuffern und den im mittleren Bereich des Chips angeordneten Adressendecodern verhältnismäßig lang. Daher wird der Platz für die auf dem IC- Chip anzuordnende Verdrahtung groß, während der

Platz ^zum Aufbau der Speichermatrizen verhältnismäßig klein wird. Eine Erhöhung in der Anzahl an auf einer festen Fläche vorzusehenden Speicherzellen, daß heißt eine Erhöhung der Integrationsdichte des IC, wird daher durch den verhältnismaßig großen Platz der Verdrahtung begrenzt.

Unter Berücksichtigung der Tatsache, daß bei einem D-RAM des Adressen-Multiplexsystems die Zeilen- und die Spalten-Adressensignale in zeitlicher Folge eingegeben werden, hatte der Erfinder zunächst daran gedacht, einen einzelnen Adressenpuffer sowohl als Zeilen- wie auch als Spalten-Adressenpuffer zu verwenden,um dadurch mit einer gemeinsamen Ausgangsverdrahtung auszukommen. Bei einer gemeinsamen Ausgangsverdrahtung läßt sich der Verdrahtungsplatz verringern, so daß eine größere Anzahl von Speicher- ■ zellen integriert werden kann. Die Untersuchungen des Erfinders haben jedoch gezeigt, daß die gemeinsame Benutzung des Adressenpuffers ein neues Problem aufwirft, das nachstehend erläutert wird. Da der Adressenpuffer als dynamische Schaltung aufgebaut ist, muß ein vorgegebener Knotenpunkt der Schaltung aufgeladen werden, bevor mit dem Betrieb der Schaltung begonnen wird. Daher muß, nachdem der Adressenpuffer durch Zuführung von Zeilen-Adressensignalen im Betrieb war, dieser Adressenpuffer vor-aufgeladen werden, bevor die Spalten-Adressensignale an ihn angelegt werden. Diese Voraufladung benötigt eine vorgegebene Zeitspanne, die nicht vernachlässigbar ist. Daher ist, falls der Adressenpuffer kontinuierlich mit hoher Geschwindigkeit betrieben werden soll, die Arbeitsgeschwindigkeit wegen der durch die Voraufladung benötigten Zeit begrenzt. Wird also der Adressenpuffer gemeinsam benutzt, so sind einer Erhöhung der Arbeitsgeschwindigkeit eines D-RAM Grenzen gesetzt.

Der Erfindung liegt die generelle Aufgabe zugrunde, Nachteile wie sie bei vergleichbaren Schaltungen nach dem Stand der Technik auftreten, mindestens teilweise zu beseitigen. Eine speziellere Aufgabe der Erfindung kann darin gesehen werden, einen dynamischen MOSRAM des Adressen-

Multiplexsystems anzugeben, bei dem sich eine höhere Arbeitsgeschwindigkeit und gleichzeitig eine höhere Integrationsdichte erzielen lassen.

Im Hinblick auf diese Aufgabe sind bei dem dynamischen MOSRAM der vorliegenden Erfindung ein Zeilen-Adressenpüffer R-ADB und ein Spalten-Adressenpuffer C-ADB jeweils einzeln vorgesehen, und die Ausgangsverdrahtung des Zeilen-Adressenpuffers R-ADB und die des Spalten-Adressenpuffers C-ADB sind durch einen Multiplexer MPX zusammengefaßt.

Da der Zeilen-Ädressenpuffer R-ADB und der Spalten-Adressenpuffer C-ADB einzeln vorgesehen sind, kann der Spalten-Adressenpuffer C-ADB in einen voraufgeladenen Zustand gebracht werden, ohne das Ende des Betriebs des Zeilen-Adressenpuffers abzuwarten. Daher ist, falls der Zeilen-Adressenpuffer R-ADB und der Spalten-Adressenpuffer C-ADB mit erhöhter Geschwindigkeit kontinuierlich arbeiten sollen, die Erhöhung der Arbeitsgeschwindigkeit nicht durch die Vorauflade-Zeitspanne für den Spalten-Adressenpuffer C-ADB begrenzt.

Daher läßt sich die Betriebsgeschwindigkeit des dynamischen MOSRAM des Adressen-Multiplexsystems erhöhen.

Da ferner die Ausgangsverdrahtung des Zeilen-Adressenpuffers R-ADB und die des Spalten-Adressenpuffers C-ADB durch den Multiplexer MPX zusammengefaßt oder vereinigt sind, beträgt der Platzbedarf der Verdrahtung nur die Hälfte. Daher wird es möglich, die Anzahl an Speicherzellen, die auf einer festen Fläche eines IC-Chips hergestellt werden sollen, mit anderen Worten die Integrationsdichte des MOSRAM, zu erhöhen.

Bevorzugte Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In den . Zeichnungen zeigen

Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels

der Erfindung;

Fig. 2 ein Schaltbild zur Veranschaulichung einer praktikablen Form dieses Ausführungsbeispiels;

β fr *

Λ «Ι φ

Fig. 3 ein Zeitdiagramm zur Erläuterung des Adressen-Eins t el lvorgangs bei diesem Ausführungsbeispiel; und Fig. 4 ein Schaltbild eines weiteren Ausführungsbeispiels für einen Spaltendecoder C-DCR. Der in dem Blockschaltbild nach Fig. 1 dargestellte D-RAM umfaßt - was jedoch nicht wesentlich ist - acht Speichermatrizen M-ARY1 bis M-ARY8 , deren jede in 128 Zeilen χ Spalten angeordnete Speicherzellen, daß heißt eine Speicherkapazität von 8192 Bit (etwa 8 kBit),aufweist, so daß der gesamte D-RAM eine Speicherkapazität von etwa 64 kBit hat. Die Anordnung der hauptsächlichen Schaltungsblöcke ist in Fig. 1 entsprechend ihrer geometrischen Anordnung für den Fall dargestellt, daß diese Blöcke tatsächlich auf einem IC-Chip ausgeführt sind.

Die Zeilen-Gruppenadressen-Ansteuerleitungen (Wortleitungen WL) jeder der Speichermatrizen M-ARY^-I bis M-ARYÖ werden mit 128 Decoder-Ausgangssignalen beaufschlagt, die auf Grund von Adressensignalen AO bis A6 erhalten werden. Auf diese Weise läßt sich jede der 128 Wortleitungen in jeder Speichermatrix ansteuern und auf hohen Pegel legen.

Um in diesem Fall die Verdrahtungslänge der Wortleitung WL in jeder Speichermatrize zu verkürzen, daß heißt die Übertragungslaufzeit eines. Signals vom einen zum anderen Ende der Wortleitung WL zu verringern, sind zwischen jeweils zwei benachbarten Speichermatrizen, wie etwa zwischen den Speichermatrizen M-ARY1 und M-ARY3 , insgesamt vier Zeilendecoder R-DCR1 bis R-DCR4 angeordnet.

Auf Grund von Adressensignalen A9 bis A15 erzeugt ein SpaÜendecbder C-DCR 128 decodierte Ausgangssignale. Der Spaltendecoder C-DCR steuert jeweils vier Spalten gleichzeitig an. So werden benachbarte obere und untere Spalten in den auf beiden Seiten des Spaltendecoders C-DCR angeordneten Speiahermatrizen, also insgesamt vier Spalten, durch die decodierten Spaltenwahl-Ausgangssignale angesteuert und gleichzeitig auf hohen Pegel gelegt.

Um ferner aus den vier Spalten eine bestimmte anzusteuern, werden Adressensignale A7 und A8 zugeordnet. Beispielsweise ist das Signal A7 für die seitliche Auswahl und das Signal A8 für die Auswahl in vertikaler Richtung vorgesehen.

Auf Grund der Adressensignale A7 und A8 erzeugt ein <i>yij-Signalgenerator fyij-SG vier Signalkombinationen. Die Schaltung <3>yij-SG erzeugt die Ausgangssignale ΦνΟΟ, ΦγΟ1 , Φγ1Ο und Φγ11, auf deren Grundlage Spalten-Schalterwähler CSW-S1 und CSW-S2 jeweils eine der vier Spalten ansteuern.

Somit ist der Decoder zur Ansteuerung der Speichermatrixspalten- in zwei Stufen unterteilt, nämlich in den Spaltendecoder C-DCR und die Spalten-Schalterwähler CSW-S1 und CSW-S2. Ein erstes Ziel der Unterteilung des Decoders in diese beiden Stufen besteht darin, ungenutzte Leerbereiche in dem IC-Chip zu vermeiden. Es wird also verhindert, daß die vertikale Länge des Spaltendecoders C-DCR stark von der vertikalen Länge der zu dessen beiden Seiten angeordneten Speichermatrixteile abweicht, so daß die Schaltungsblöcke auf dem IC-Chip geordnet und ohne Platzverschwendung angeordnet sind. Genauer gesagt, ist der Platzbedarf von NOR-Gliedern, die ein Paar von Rechts- und Links-Ausgangssignalleitungen des Spaltendecoders C-DCR tragen, verhältnismäßig groß. Daher wird, falls der Decoder einstufig aufgebaut ist, die vertikale Länge des Spaltendecoders C-DCR groß gegenüber derjenigen der Speichermatrizenteile. Aus diesem Grund wird durch Unterteilung des Decoders in zwei Stufen die Anzahl an die NOR-Glieder bildenden Transistoren reduziert und dadurch deren Platzbedarf verringert. Zusätzlich wird auch die Anzahl an Spaltendecoder C-DCR bildenden NOR-Gliedern reduziert, woduch die vertikale Länge des Spaltendecoders C-DCR eingestellt wird. Das zweite Ziel der Unterteilung des Decoders in zwei Stufen besteht darin, die Anzahl der mit einer Adressen-Signalleitung zu verbindenden NOR-Glieder zu reduzieren, wodurch die auf eine Adressen-Signalleitung

zu koppelnde Last verringert und die Schaltgeschwindigkeit der Adressensignalleitung erhöht wird.

In diesem Ausführungsbeispiel sind zur Erhöhung der Betriebsgeschwindigkeit des dynamischen MOSRAM des Adressen-Multiplexsystems ein Zeilen-Adressenpuffer R-ADB und ein Spalten-Adressenpuffer C-ADB entsprechend der technischen Idee der vorliegenden Erfindung einzeln vorgesehen.

Der Zeilen-Adressenpuffer R-ADB empfängt von den im Multiplexbetrieb eingegebenen externen acht-Bit-Adressen-Signalen AO bis A7 und A8 bis A15 die Zeilenadressensignale AO bis A7 synchron mit einem internen hochpegeligen Zeitsteuersignal Φάτ, das entsprechend der Änderung eines Adressen-Abtastsignals RAS auf niedrigen Pegel gebildet wird. Zu diesem Zeitpunkt ist der vorgegebene Knotenpunkt der internen Schaltung des Zeilen-Adressenpuffers R-ADB vorher aufgeladen worden. Durch Empfang der Zeilen-Adressensignale AO bis A7 bildet der Zeilen-Adressenpuffer R-ADB somit acht Arten von komplementären Zeilenadressensignalen aO bis a7.

Der Spalten-Adressenpuffer C-ADB empfängt die acht-Bit-Spaltenadressensignale A8 bis A15 synchron mit einem internen hochpegeligen Zeitsteuersignal Φβο, das entsprechend der Änderung eines Adressen-Abtastsignals CAS auf niedrigen Pegel gebildet wird. Zu diesem Zeitpunkt ist der vorgegebene Knotenpunkt der internen Schaltung des Spalten-Adressenpuffers C-ADB vorher aufgeladen worden. Durch Empfang der Spalten-Adressensignale A8 bis A15 bildet der Spalten-Adressenpuffer C-ADB somit acht Arten von komplementären Spaltenadressensignalen a8 bis a15.

Da der Zeilen-Adressenpuffer R-ADB und der Spalten-Adressenpuffer C-ADB einzeln angeordnet sind, kann der Spalten-Adressenpuffer C-ADB in den voraufgeladenen Zustand gebracht werden, ohne das Ende des Betriebs des Zeilen-Adressenpuffers R-ADB abzuwarten. Daher ist, falls der Zeilen-Adressenpuffer R-ADB und der Spalten-Adressenpuffer

C-ADB kontinuierlich mit hoher Geschwindigkeit betrieben werden sollen, eine Erhöhung der Arbeitsgeschwindigkeit nicht durch die Zeitspanne begrenzt, die für das Voraufladen des Spalten-Adressenpuffers C-ADB erforderlich ist. Entsprechend diesem Ausführungsbeispiel läßt sich somit die Betriebsgeschwindigkeit des dynamischen MOSRAM des Adressen-Multiplexsystems erhöhen.

Um ferner bei diesem Ausführungsbeispiel die Packungsdichte der Speicherzellen zu erhöhen, sind die Ausgangs-Verdrahtung des Zeilen-Adressenpuffers R-ADB und die des Spalten-Adressenpuffers- C-ADB entsprechend der technischen Idee der vorliegenden Erfindung über den Multiplexer MPX an gemeinsame komplementäre Adressensignalleitungen CRr-ADLs gekoppelt. Die Ausgangssignale des Adressenpuffers R-ADB und diejenigen des Adressenpuffers C-ADB werden zeitlich seriell auf die gemeinsamen Adressensignalleitungen CR-ADLs über den Multiplexer MPX übertragen, dessen Arbeitsweise durch die internen Zeitsteuersignale Φάτ und $ac gesteuert wird. Demgemäß werden die komplementären Adressensignale aO bis a7 und a8 bis al 5 nach wie vor im multiplexen Zustand gehalten.

In Fig. 1 verlaufen die acht Arten von komplementären Adressensignalleitungen (Spalten/Zeilen-Adressenleitungen) CR-ADLs im mittleren Teil der Zeichnung vertikal (in Wirklichkeit sind die gemeinsamen komplementären Adressensignalleitungen CR-ADLs auf dem IC-Chip so angeordnet, daß sie im wesentlichen durch den mittleren Teil des Spalten-Decoders C-DCR verlaufen). Da diese gemeinsamen komplementären Adressensignalleitungen CR-ADLs gemeinsam für die komplementären " ßeilenwahl-Adressensignale aO bis a7 und die komplementären Spaltenwahl-Adressensignale a8 bis al 5 verwendet werden, verringern sich die Anzahl der Verdrahtungsleitungen und deren Platzbedarf auf die Hälfte gegenüber dem Falle, bei dem die Adressensignalleitungen unabhängig entsprechend den Zeilen und Spalten angeordnet sind.

Da auf diese Weise die Ausgangsverdrahtung des Zeilen-

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Adressenpuffers R-ADB und diejenige des Spalten-Adressenpuffers C-ADB durch den Multiplexer MPX zusammengefaßt werden, halbiert sich die Verdrahtungsfläche. Dies ermöglicht es, die Anzahl an auf einer festen Fläche des IC-Chips anzuordnenden Speicherzellen zu erhöhen, daß heißt die Speicherzellen mit höherer Dichte zu integrieren.

Die Spalten/Zeilen-Adressenleitungen CR-ADLs verzweigen sich nach rechts und links und sind an die Zeilendecoder R-DCR1 bis R-DCR4 über Umschalter SW angeschlossen, die nahe zwischen der ersten und der zweiten Zeile und zwischen der dritten und der vierten Zeile der Speichermatrizen angeordnet sind. Die Schaltvorgänge der Umschalter SW werden durch das Zeitsteuersignal <i>ar derart gesteuert, daß sie nur die komplementären Zeilenadressensignale aO bis a7 durchlassen.

Ob der Spaltendecoder C-DCR in seinen Betriebszustand oder seinen Ruhezustand gelangt, hängt davon ab, ob das Zeitsteuersignal Φά± der Spaltengruppe (Spaltendecoder-Steuersignal) auf hohem oder niedrigem Pegel liegt. Somit werden die gemultiplexten komplementären Spaltenadressensignalen a8 bis al 5 von den komplementären Zeilenadressensignalen aO bis a7 unterschieden.

Das in Fig. 2 gezeigte Schaltbild veranschaulicht ein praktikables Ausführungsbeispiel der oben erwähnten Bauteile Multiplexer MPX , Spaltendecoder C-DCR, Zeilendecoder R-DCR und Umschalter SW.

Der Multiplexer MPX wird von übertragungsgatter-MOSFETs (Feldeffekttransistoren mit isolierter Gate-Elektrode) Q1, Q2 gebildet, während der Umschalter SW von einem MOSFET Q7 gebildet wird. Das Zeitsteuersignal <$ar wird den Gate-Elektroden des MOSFETs Q1 zum Übertragen des Ausgangssignals des Zeilen-Adressenpuffers R-ADB und des oben erwähnten MOSFETs Q7 zugeführt, während das Zeitsteuersignal 3>ac an der Gate-Elektrode des MOSFETs Q2 zur Übertragung des AusgangsSignaIs des Spalten-Adressenpuffers C-ADB liegt.

Der Zeilendecoder R-DCR ist aus einer Vielzahl von NOR-

Gliedern aufgebaut. Eines dieser NOR-Glieder besteht beispielsweise aus einem Voraufladungs-MOSFET Q8 sowie aus einen logischen Schaltungsblock bildenden MOSFETs Q9, QiO. Ähnlich ist der Spaltendecoder C-DCR aus einer Vielzahl von NOR-Gliedern aufgebaut, von denen eines beispielsweise aus einem Voraufladungs-MOSFET Q3 und einen logischen Schaltungsblock bildenden MOSFET Q4, Q5 ähnlich der obigen Anordnung sowie einem MOSFET Q6 aufgebaut ist, der zwischen den Verbindungspunkt der Source-Elektroden der MOSFETs Q4, Q5 und einem Massepunkt eingeschaltet ist. Die Gate-Elektrode dieses MOSFETs Q6 wird mit dem Zeitsteuersignal fdf gespeist.

Als nächstes sollen die Schaltungsvorgänge des D-RAM beim Einstellen einer Adresse anhand des Zeitdiagramms nach Fig. 3 beschrieben werden.

Entsprechend dem Wechsel des Adressen-Abtastsignals RAS auf niedrigen Pegel ändert sich das Zeitsteuersignal far vom niedrigen auf den hohen Pegel. Der Adressenpuffer R-ADB arbeitet synchron mit dem* Wechsel des Zeitsteuersignals <i>ar auf hohen Pegel, wodurch acht Arten von komplementären Adressensignalen aO bis a7 entsprechend den externen Adressensignalen AO bis A7 erzeugt werden. Diese komplementären Adressensignale aO bis a7 werden über den aus den MOSFETs Q1 usw. bestehenden Multiplexer MPX und den aus dem MOSFET Q7 bestehenden Umschalter SW an die Zeilendecoder R-DCRi bis R-DCR4 übertragen, wobei die MOSFETs Q1 und Ql durch den hohen Pegel des Zeitsteuersignals far im eingeschalteten Zustand gehalten werden.

Beim Anstieg eines Wortleitungs-Auswahlzeitsteuersignals Φχ auf seinen hohen Pegel werden sodann durch die vier Zeilendecoder R-DCR1 · bis R-DCR4 die jeweiligen Wortleitungs-Wahlsignale erzeugt und auf die Wortleitungen WL der Speichermatrizen übertragen. Auf diese Weise erfolgt die Wortleitungs-Auswahl oder -Ansteuerung.

Anschließend wird das Zeitsteuersignal 3>ar auf seinen

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niedrigen Pegel gesetzt, bevor die Spaltenadressensignale A8 bis A15 eingegeben werden. Nach Abwarten des Wortleitungs-Wahlvorgangs wird ein 'Zeitsteuersignal <I>pa auf hohen Pegel gelegt. Durch den hohen Pegel dieses Zeitsteuersignals fpa werden Leseverstärker SA1 bis SA8 aktiviert, um die aus den angesteuerten Speicherzellen auf die Datenleitungen DL ausgelesenen gespeicherten Daten zu verstärken.

Sodann kehrt entsprechend dem Wechsel des Adressen-Abtastsignals CAS auf niedrigen Pegel das Zeitsteuersignal Φdf vom niedrigen auf den hohen Pegel zurück. Der Spaltendecoder C-DCR tritt in Aktion, da sein Leistungsschalter-MOSFET Q6 durch das auf hohem Pegel befindliche Zeitsteuersignal Φαί eingeschaltet wird. Ist etwas später als der Anstieg des Zeitsteuersignals Φαί auf hohen Pegel das Zeitsteuersignal <&ac ebenfalls auf hohen Pegel angestiegen, so wird der Adressenpuffer C-ADB in seinen Arbeitszustand versetzt und bildet acht Arten von komplementären Adressensignalen a8 bis a15 entsprechend den externen Adressensignalen A8 bis A15. Diese komplementären Adressensignale a8 bis a15 werden über den aus den MOSFETs Q2 usw. bestehenden Multiplexer MPX an den Spaltendecoder C-DCR übertragen, wobei der MOSFET Q2 durch den hohen Pegel des Zeitsteuersignals Φ ac eingeschaltet gehalten wird. Da sich zu diesem Zeitpunkt das Zeitsteuersignal Φ ar bereits auf niedrigem Pegel .befindet, ist der Umschalter SW (Q7) ausgeschaltet, und

daher gelangen die komplementären Adressensignale a9 bis a15 nicht an den Zeilendecoder R-DCR. Die Zeilenadressensignale aO bis a6 werden am Eingang des Zeilendecoders R-DCR gehalten. Beim Anstieg eines Spaltenschalt-Steuersignals Φν auf seinen hohen Pegel wird anschließend der das Signal Φγ^ erzeugende Signalgenerator Φνϊ;ί-80 in seinen Betriebszustand versetzt.

Das dem Adressensignal A7 entsprechende komplementäre Adressensignal a7 und das dem Adressensignal A8 entsprechende komplementäre Adressensignal a8 sind vorher, wenn das Zeit-

Steuersignal i>ar bzw. das Zeitsteuersignal fac auf hohen Pegel gelangt, dem Signalgenerator fyij-SG zugeführt worden. Ist das Spaltenschalt-Steuersignal Φν auf hohen Pegel gestiegen, so überträgt nun der Signalgenerator Φν^-εΰ die Spaltenwahl-Zeitsteuersignale ΦγΟΟ bis Φν11 im wesentlichen gleichzeitig mit dem Anstieg auf die Spaltenschalt-Wähler CSW-S1, CSW-S2.

Auf diese Weise wird ein Paar von den insgesamt 512 MOSFET-Paaren in den Spaltenschaltern C-SW1 und C-SW2 durch die Ausgangssignale des Spaltendecdders C-DCR und des Signalgenerators Φνίο-εΘ angesteuert. Infolgedessen wird ein Paar von Datenleitungen DL und DL in der Speichermatrize über das angesteuerte MOSFET-Paar mit einem gemeinsamen Datenleitungspaar CDL, CDL verbunden.

In dem D-RAM des obigen Ausführungsbeispiels können die gemeinsamen komplementären Adressensignalleitungen (CR-ADLs) zur Zuführung der acht Arten von komplementären Adressensignalen an die Zeilendecoder R-DCR1 bis R-DCR4 und den Spaltendecoder C-DCR jeweils gemeinsam benutzt werden, so daß sich die Integrationsdichte des IC-Chips stark erhöhen läßt.

Da auf diese Weise der Platzbedarf der Adressensignalleitungen auf Grund der gemeinsamen Benutzung der Adressensignalleitungen CR-ADLs verringert werden kann, lassen sich etwa um 40 mehr Speicherzellen in seitlicher Richtung anordnen als in dem Fall, daß die Adressensignalleitungen nicht gemeinsam benutzt werden. Da die 512 Speicherzellen, wie oben beschrieben, in Vertikalrichtung ausgebildet werden können, läßt sich die etwa 4 kBit entsprechende Fläche hinsichtlich des Platzbedarfs der Speicherzellen insgesamt reduzieren.

Da das obige Ausführungsbeispiel ferner mit den unabhängigen Adressenpuffern für die Zeilenadressensignale AO bis A7 und die Spaltenadressensignale A8 bis A15 ausgestattet ist, läßt sich die Arbeitsweise beim Empfang der Adressensignale beschleunigen. Wird ein Adressenpuffer für die Zeilenadressen-

ψ »

D * « ν ♦ *

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signale und die Spaltenadressensignale gemeinsam benutzt, so ist ein verhältnismäßig lange dauernder Voraufladungsvorgang erforderlich, um die Spaltenadressensignale anzunehmen, nachdem die Zeilenadressensignale angenommen worden sind, wodurch sich der Vorgang des Adressensignal-Empfangs um die Voraufladezeit verzögert.

In dem weiteren Ausführungsbeispiel der Erfindung nach Fig. 4, die ein Schaltbild wesentlicher Teile darstellt, wird die Tatsache ausgenutzt, daß die gemeinsamen Datenleiturigen CDL, CDL in gleicher Richtung wie die Adressensignalleitungen CR-ADLs verdrahtet sind; dadurch werden einige der Adress.ensignalleitungen CR-ADLs als gemeinsame Datenleitungen CDL, CDL mitbenutzt. Eine derartige gemeinsame Benutzung ist möglich, da der Zeitpunkt, zu dem die Lese/Schreib-Datensignale auf die gemeinsamen Datenleitungen CDL, CDL übertragen werden, später liegt als die übertragung der komplementären Spaltenadressensignale a8 bis a15 über die Adressensignalleitungen CR-ADLs an den Spaltendecoder C-DCR.

Werden die gemeinsamen Datenleitungen CDL, CDL und die Adressensignalleitungen CR-ADLs auf diese Weise gemeinsam benutzt, so ist· zusätzlich ein Verriegeln der Adressensignale erforderlich. Der Spaltendecoder C-DCR ist aus MOSFETs Q3 bis Q5 ähnlich denen des Spaltendecoders C-DCR in Fig. 2 aufgebaut. Der Ausgangsstufe des Spaltendecoders C-DCR sind die unten angegebenen, eine Verriegelungsstufe LA bildenden Schaltungselemente hinzugefügt.

Das Ausgangssignal eines den Spaltendecoder C-DCR bildenden NOR-Gliedes wird auf die Gate-Elektrode eines den Spaltenschalter-Wähler CSW-S bildenden MOSFETs Q14 über einen erneut vorgesehenen Übertragungsgatter-MOSFET Q12 übertragen.

Die Gate-Elektrode des Übertragungsgatter-MOSFETs Q12 ist an einen Vorauflade-MOSFET Q11 und einen Entlade-MOSFET Q13 angeschlossen, dessen Gate-Elektrode mit dem Spaltenschalt-Auswahlzeitsteuersignal Qyij nach Durchlaufen des MOSFETs Q14 gespeist wird.

Im folgenden wird die Arbeitsweise der Schaltung dieses Ausführungsbeispiels beschrieben.

Befinden sich sämtliche Spaltenadressensignale, die von den gemeinsamen komplementären Adressensignalleitungen CR-ADLs den Gate-Elektroden der Eingangs-MOSFETs des Spaltendecoders C-DCR zugeführt werden, auf niedrigem Pegel und liegt der Decoder-Ausgang auf hohem Pegel, so werden durch das zugeführte Zeitsteuersignal 3>yij die den Spaltenschalter C-SW bildenden MOSFETSQ15 und Q16 und außerdem der Entlade-MOSFET Q13 eingeschaltet, so daß der WOSFET Qi2 ausschaltet.

Infolgedessen wird das Decoder-Ausgangssignal an der Gate-Elektrode des MOSFETs Q14 gehalten. Gleichzeitig mit dem Einschalten der den Spaltenschalter C-SW bildenden MOSFETs Q15, Q16 werden im Lesemodus von den Datenleitungen DL, DL Lesesignale auf einige der gemeinsamen komplementären Adressensignalleitungen CR-ADLs übertragen und den Eingängen eines nicht gezeigten Daten-Ausgangspuffers (DOB in Fig. 1) zugeführt, während im Schreibmodus von einem nicht gezeigten Daten-Eingangspuffer (DIB in Fig. 1). erzeugte Schreibdaten von den gemeinsamen komplementären Adressensignalleitungen CR-ADLs auf die Datenleitungen DLyDL übertragen werden.

Selbst wenn zu diesem Zeitpunkt die den Spaltendecoder C-DCR bildenden Logik-MOSFETs QS, Q6 usw. durch die Daten-Signale auf den Adressensignalleitungen eingeschaltet sind, hat dies wegen des ausgeschalteten Zustands des MOSFETs Q12 ' keinen Einfluß.

In diesem Ausführungsbeispiel läßt sich die Verdrahtungs fläche für die gemeinsamen Datenleitungen CDL, CDL durch die gemeinsame Benutzung der gemeinsamen Datenleitungen CDL, CDL und der gemeinsamen komplementären Adressensignalleitungen CR-ADLs beschränken, so daß eine noch weitere Erhöhung der Packungsdichte auf dem IC-Chip erreicht werden kann.

Die Erfindung beschränkt sich nicht auf die obigen

Ausführungsbeispiele.

Die Anordnung von Speichermatrizen kann an Stelle des beschriebenen acht-Feld-Typs auch in anderer Weise, beispielsweise in einem vier-Feld-Typ, geschehen, solange Zeilen- und Spalten-Adressensignalleitungen und/oder gemeinsame Datenleitungen parallel verlaufen.

Erfordert die gemeinsame Benutzung der Adressensignalleitungen deren Voraufladung oder Rückstellung beim übertragen unterschiedliche Signale, so ist hierfür natürlich eine Schaltung vorzusehen.
Ferner können auch räumliche Anordnung und praktische Schaltungsausführung der peripheren Schaltkreise verschiedene Leistuncrsmerkmale aufweisen. Mit anderen Worten ist die Erfindung umfassend auf D-RAMs des Adressen-Multiplexsystems anwendbar.

PS/CG

■ /It Leerseite

Claims

Dynamischer MOS-Speicher mit wahlfreiem Zugriff PATENTANSPRÜCHE

(j\J) Dynamischer MOS-Speicher mit wahlfreiem Zugriff, gekennzeichnet durch

einen Zeilen-Adressenpuffer (R-ADB), der auf Grund von Eingangs- Zeilenadressensianalen (AO...A7) entsprechende komplementäre Zeilenadressensianale (a0...a7) synchron mit einem ersten internen Zeitsteuersignal (far) erzeugt;

einen Spalten-Adressenpuffer (C-ADB), der auf Grund von in zeitlich seriellem Multiplexbetrieb zu den Zeilenadressen-Signalen (AO...A7) eingegebenen Spaltenadressensignalen (A8...A15) entsprechende komplementäre Spaltenadressensignale (a8...a15) synchron mit einem zweiten internen Zeitsteuersignal (<$ac) erzeugt;

einen Multiplexer (MPX), der die komplementären Zeilenadressensignale (a0...a7) und die komplementären Spaltenadressensignale (a8...a15) zeitlich seriell multiplext und

sie synchron mit dem ersten und dem zweiten internen Zeitsteuersignal ($>ar, 4>ac) auf gemeinsame komplementäre Adressensignalleitungen (CR-ADLs) überträgt; einen Zeilendecoder (R-DCR) , der auf Grund der auf die gemeinsamen komplementären Adressensignalleitungen (CR-ADLs) übertragenen komplementären Zeilenadressensignale (aO...a7) ein Wortleitungs-Auswahlsignal erzeugt; und

einen Spaltendecoder (C-DCR), der auf Grund der auf die gemeinsamen komplementären Adressensignalleitungen (CR-ADLs) übertragenen komplementären Spaltenadressensigiiale (a8...a15) ein Datenleitungs-Auswahlsignal erzeugt.
2. Speicher nach Anspruch 1, gekennzeichnet durch eine Übertragungsgatter-Schaltung (Q1, Q2) , die die auf die gemeinsamen komplementären Adressensignalleitungen (CR-ADLs) übertragenen komplementären Zeilenadressensignale (a0...a7) selektiv an den Zeilendecoder (R-DCR) überträgt.
3. Speicher nach Anspruch 2, dadurch g e k e η η -

ζ eichnet , daß der Spaltendecoder (C-DCR) derart steuerbar ist, daß er nur arbeitet, solange die komplementären Spaltenadressensignale (a8...a15) an die gemeinsamen komplementären Adressensignalleitungen (CR-ADLs) übertragen werden.
4. Speicher nach einem der Ansprüche 1 bis 3, gekennzeichnet, durch

einen Schalt-MOSFET (Q15, Q16), dessen Source-Drain-Pfad die gemeinsame komplementäre Adressensignalleitung (CR-ADL) und eine Datenleitung (CDL, CDL) mit Eingangs/ Ausgangs-Anschlüssen (DL, DL) einer Speicherzelle koppelt; und

eine Verriegelungsschaltung (LA),die das Ausgangssignal des Spaltendecoders (C-DCR) verriegelt und dieses Signal der Gate-Elektrode des Schalt-MOSFETs (Q15, Q16) zuführt;

wobei Eingangs/Ausgangs-Signale der Speicherzelle über die gemeinsame komplementäre Adressensignalleitung (CR-ADL) übertragen werden.