IT8322952A1 - Memoria ad accesso casuale di tipo mos - Google Patents
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Description
"MEMORIA AD ACCESSO CASUALE DI TIPO MOS"
RIASSUNTO
In una memoria ad accesso casuale di tipo MOS o MOSRAM, di tipo dina mico, in un impianto a multiplazione di indirizzi, in cui segnali di indirizzo di selezione di colonne e segnali di indirizzo di selezione di righe sono multiplati in modo seriale nel tempo e applicati alla memoria, sono individualmente previsti un buffer di indirizzo di riga e un buffer di indirizzo di colonna. In tal modo, il buffer di indirizzo di colonna pu? essere portato in uno stato precaricato senza attendere la fine del funzionamento del buffer di indirizzo di riga. Perci?, nel caso in cui il buffer d'indirizzo di riga e il buffer d'indirizzo di colonna devono essere fatti funzionare in maniera continua con una velocit? aumentata, il miglioramento della velocit? di funzionamento non ? limitato dal periodo di tempo impiegato per precaricare il buffer d'indirizzo di colonna. Pertanto la velo cit? di funzionamento di questa RAM pu? essere migliorata.
DESCRIZIONE
La presente invenzione riguarda una RAM (memoria ad accesso casuale) di tipo MOS (metallo-ossido-semiconduttore) di un sistema a multiplazione di in dirizzi, in cui segnali di indirizzo di riga e segnali di indirizzo di colonna, ad esempio, fra segnali d'indirizzo, sono multiplati in serie temporale e quindi applicati alla memoria.
Nel caso della costruzione di una MOSRAM di tipo dinamico (in seguito chiamata "D-RAM") su una piastrina IC (di circuito integrato), i blocchi circuitali principali e i collegamenti principali di essi sono disposti come segue, a titolo esemplificativo. Un buffer o memoria intermedia di indirizzo di riga e un buffer o memoria intermedia di indirizzo di colonna sono disposti sulla parte periferica della piastrina di circuito integrato, una pluralit? di matrici di memoria sono disposte sulla parte della piastrina IC tranne per la parte periferica, in maniera da essere distanziate 1'una dall'altra, e decodificatori di indirizzi come decodificatori di righe e di co lonne sono disposti in corrispondenza con la pluralit? di matrici di memoria in modo da essere contigui ad esse. A titolo esemplificativo, il decodificatore degli indirizzi ? disposto fra le due matrici di memoria adiacenti l'una all'altra. I conduttori di collegamento o cablaggio di uscita del buffer degli indirizzi delle colonne e quelli del buffer degli indirizzi delle righe sono formati sull'area della piastrina di circu? to integrato diversa dall'area ove sono realizzate le matrici di memoria, e essi sono rispettivamente estesi ai decodificatori delle righe e ai decodificatori delle colonne. I numeri dei conduttori di collegamento d'uscita so no relativamente grandi. E' cos? poich? tutti i segnali d'indirizzo di usci ta dei buffer d'indirizzo sono elaborati in segnali d'indirizzo complementari. In aggiunta, le distanze fra i buffer d'indirizzo disposti sulla parte periferica della piastrina IC e i decodificatori degli indirizzi disposti sulla parte centrale di essa sono relativamente grandi. Pertanto, l'area del cablaggio da predisporre sulla piastrina IC diviene grande, e l'area per costruire le matricidi memoria diviene relativamente piccola. Perci?, l'aumento del numero di celle di memoria da formare su un'area fissa, ossia il miglioramento o aumento della densit? di integrazione del circuito integrato ? limitato dall'area di cablaggio o collegamento relativamente grande. Tenuto conto del fatto che, nella D-RAM del si_ stema a multiplazione di indirizzi, i segnali d'indirizzo di riga ed i segnali d'indirizzo di colonna sono immessi in serie temporale, l'inventore della presente invenzione ha pensato, prima di realizzare la presente invenzione, di impiegare un buffer di indirizzo singolo in qualit? sia del buffer di indirizzo di riga che del buffer di indirizzo di colonna, cos? da rendere il cablaggio d'uscita di essi comune. Quando i collegamenti di usci_ ta sono resi comuni, l'area di collegamento pu? essere ridotta, e quindi pu? essere integrato un numero maggiore di celle di memoria. Gli studi dell'inventore, tuttavia, hanno rivelato che la con divisione del buffer degli indirizzi determina un nuovo problema che sar? qui di seguito illustrato. Poich? il buffer di indirizzo ? costituito da un circuito dinamico, il nodo predeterminato del circuito deve essere precaricato prima di avviare il funzionamento circuitale di esso. Perci?, dopo che il buffer di indirizzo ? stato fatto funzionare in seguito alla applicazione di segnali di indirizzo di riga ad esso, tale buffer di indirizzo deve essere precaricato prima che ad esso siano applicati i segnali di indirizzo di colonna. Il precaricamento richiede un periodo di tempo predeterminato che non ? trascurabile. Perci?, nel caso in cui il buffer di indirizzi deve essere fatto funzionare in modo continuo a elevata velocit?, la velocit? di funzionamento ? limitata dal tempo occorrente per la precarica. In altre parole, quando il buffer d'indirizzo ? suddiviso o ? in comune, il miglioramento o aumento della velocit? di funzionamento di una D-RAM risulta limitato. Uno scopo della presente invenzione ? quello di fornire una MOSRAM di tipo dinamico di un sistema a multiplazione di indirizzi, in grado di funzionare ad alta velocit? e di essere pure integrata con densit? pi? elevata.
Al fine di raggiungere tale scopo, nella MOSRAM di tipo dinamico secon do la presente invenzione, sono disposti individualmente un buffer d'indirizzo di riga R-ADB e un buffer d'indirizzo di colonna C-ADB, e i collegamenti di uscita del buffer d'indirizzo di riga R-ADB e quelli del buffer di indirizzo di colonna C-ADB sono resi comuni tramite'un multiplatore MPX.
Poich? il buffer di indirizzo di riga R-ADB e il buffer d'indirizzo di colonna C-ADB sono previsti individualmente, il buffer di indirizzo di colonna C-ADB pu? essere portato in uno stato precaricato senza attendere la fine del funzionamento del buffer d'indirizzo di riga. Perci?, nel caso in cui il buffer d'indirizzo di riga R-ADB e il buffer d'indirizzo di colonna C-ADB devono essere fatti funzionare in modo continuo con una velocit? aumentata, il miglioramento della velocit? di funzionamento non ? limitato dal periodo di tempo di precarica per il buffer d'indirizzo di colonna C-ADB.
E' perci? possibile aumentare la velocit? di funzionamento della MOSRAM di tipo dinamico, di un sistema a multiplazione di indirizzi.
In aggiunta, poich? i collegamenti di uscita del buffer d'indirizzo di riga R-ADB, e quelli del buffer d'indirizzo di colonna C-ADB sono resi comuni tramite il multiplatore MPX, l'area dei collegamenti ? dimezzata. E' perci? possibile aumentare il numero di celle di memoria previste per essereformate su un'area fissa di una piastrina di circuito integrato, in altre parole migliorare la densit? di integrazione della MOSRAM.
.Nei disegni :
la figura 1 ? uno schema circuitale a blocchi illustrante una forma di realizzazione della presente invenzione;
la figura 2 ? uno schema circuitale illustrante una possibile forma di realizzazione dell'invenzione;
la figura 3 ? un diagramma di temporizzazionte per illustrare l'operazione di impostazione "degli indirizzi di tale forma di realizzazione; e la figura 4 ? uno schema circuitale illustrante un'altra forma di realizzazione di un decodificatore di colonne C-DCR.
La presente invenzione sar? ora descritta dettagliatamente facendo riferimento a forme di realizzazione.
In figura 1 ? illustrato uno schema circuitale a blocchi di una forma di realizzazione di una D-RAM. Bench? non si sia specificatamente a ci? 1^ mitati, la D-RAM illustrata include otto matrici di memoria da M-ARYl a M-ARY8, ciascuna avente celle di memoria disposte in 128 righe x 64 colonne, ossia con una capacit? di memoria di 8192 bit (circa 8 kbit), ed essa ha una capacit? di memoria di circa 64 kbit complessivamente. La disposizione dei blocchi circuitali principali nella figura ? illustrata in conformit? con la disposizione geometrica di essi nel caso in cui questi bloc chi sono effettivamente costituiti da una piastrina di circuito integrato.
Le linee di selezione d'indirizzo dei gruppi di righe (linea delle pa role WL) di ciascuna delle matrici di memoria da M-ARYl a M-ARY8 sono alimentate con 128 segnali di uscita di decodificatore che sono ottenuti sulla base dei segnali d'indirizzo ?0-?6. Di conseguenza, una qualsiasi delle 128 linee di parole WL viene selezionata e portata ad un livello alto in ciascuna matrice di memoria
In questo caso, al fine di ridurre la lunghezza dei collegamenti del la linea delle parole WL in ciascuna matrice di memoria, ossia per ridurre il ritardo di tempo di propagazione della trasmissione di un segnale da un capo all'altro della linea WL delle parole, decodificatori di righe da R-DCR1 a R-DCR4, in totale quattro, sono rispettivamente disposti fra le due matrici di memoria adiacenti, ad esempio fra le matrici di memoria M-ARY1 e M-ARY3.
Un decodificatore di colonne C-DCR fornisce 128 uscite di decodifica zione sulla base di segnali d'indirizzo A -A .11 decodificatore delle co lonne C-DCR seleziona quattro colonne nel medesimo tempo. In tal modo colonne superiore e inferiore contigue nelle matrici di memoria disposte su entrambi i lati del decodificatore C-DCR delle colonne, ossia quattro colonne in totale, sono selezionate dalle uscite di decodificazione di selezione delle colonne portate simultaneamente ad un livello alto.
In questo modo, un decodificatore per selezionare la colonna della matrice di memoria ? diviso nei due stadi del decodificatore C-DCR delle colonne, e interruttori selettori CSW-S1, CSW-S2 di colonne. Il primo scopo della divisione del decodificatore in due stadi ? di impedire che una qual siasi parte vuota di spreco abbia a comparire entro la piastrina di circui^ to integrato. In altre parole, la lunghezza verticale del decodificatore C-DCR delle colonne e quella delle porzioni di matrici di memoria disposte bilateralmente di esso non possono differire fortemente, per cui i bloc chi circuitali sono disposti sulla piastrina di circuito integrato in modo ordinato e senza sprechi. Pi? specificatamente, l'^irea occupata da porte NOR portanti una coppia di linee di segnali di uscita di destra e di sinistra del decodificatore C-DCR delle colonne ? relativamente grande. Perci?, nel caso in cui il decodificatore ? realizzato in un solo stadio, la lunghezza verticale del decodificatore C-DCR delle colonne diviene grande rispetto a quella delle porzioni di matrice di memoria. Per questa ragione, dividendo il decodificatore nei due stadi, il numero di transistor che devono Costituire le porte NOR ? ridotto cos? da diminuire l'area occupata di essi. In aggiunta, viene ridotto il numero delle porte NOR che devono costituire il decodificatore C-DCR delle colonne, cos? da regolare la lunghezza verticale del decodificatore C-DCR delle colonne. Il secondo fine della divisione del decodificatore nei due stadi ? quello di ridurre il numero delle porte NOR che devono essere collegate ad una sola linea di segnale di indirizzo, per cui il carico da accoppiare ad una sola linea di segnale di indirizzo risulta ridotto, cos? da migliorare la velocit? di commutazione nella linea del segnale d'indirizzo.
In questa forma di realizzazione, al fine di migliorare la velocit? di funzionamento della MOSRAM di tipo dinamico del sistema a multiplazione di indirizzi, un buffer di indirizzo di riga R-ADB ed un buffer d'indirizzo di colonna C-ADB sono disposti individualmente secondo l'idea tecnica della presente invenzione.
Il buffer di indirizzo di righe R-ADB accetta i segnali di indirizzo di riga A0-A7 tra i segnali di indirizzo di riga--esterni a 8 bit A0-A7 e A -A immessi in ingresso in un modo multiplato, in sincronismo con un segnale di temporizzazione interno 0 di livello alto formato in conformit? con la variazione di un segnale di comando o,selezione di indirizzi RAS ad un livello basso. In corrispondenza di tale momento, il buffer di indirizzo di riga R-ADB ha il nodo predeterminato del proprio circuito interno precaricato anticipatamente. In tal modo, il buffer d'indirizzo di riga R-ADB forma otto tipi di segnali di indirizzo di riga complementari a0 - a7, accettando i segnali di indirizzo di riga A0-A7.
Il buffer di indirizzo di colonne C-ADB accetta i segnali di indirizzo di colonne a 8 bit A - A in sincronismo con un segnale di temporizzazione interno 0 di livello alto formato in conformit? con la variazione di un segnale di selezione d'indirizzi CAS ad un livello basso. In corrispondenza di tale momento, il buffer di indirizzo di colonne C-ADB ha il nodo predeterminato del suo circuito interno precaricato anticipatamente. In tal modo, il buffer d'indirizzo di colonne C-ADB forma otto tipi di segnali di indirizzo di colonne complementari a - a , accettando i segnali d'indirizzo di colonne A8 - A .
Poich? il buffer di indirizzo di riga R-ADB e il buffer d'indirizzo di colonne C-ADB sono disposti individualmente, il buffer di indirizzo di colonne C-ADB pu? essere portato nello stato precaricato senza attendere la fine dell'operazione del buffer d'indirizzo di righe R-ADB. Perci?, nel caso in cui il buffer d?indirizzo di righe R-ADB e il buffer d'indirizzo delle colonne C-ADB devono essere fatti funzionare in maniera continua ad alta velocit?, il miglioramento o aumento della velocit? di funzionamento non ? limitato dal periodo di tempo per precaricare il buffer d'indirizzo di colonne C-ADB.
Secondo questa forma di realizzazione, perci?, la velocit? di funzionamento della MOSRAM di tipo dinamico del sistema q multiplazione di indirizzi pu? essere migliorata.
In aggiunta, in questa forma di realizzazione, al fine di disporre le celle di memoria con densit? pi? elevata, i collegamenti di uscita del buf fer R-ADB di indirizzo di riga e quelli del buffer di indirizzo delle colonne C-ADB sono collegati alle linee di segnale di indirizzo complementa ri comuni CR-ADL attraverso un multiplatore MPX secondo l'idea tecnica della presente invenzione. I segnali di uscita del buffer d? indirizzi R-ADB , e quelli del buffer di indirizzi C-ADB sono trasmessi in modo seriale nel tempo alle linee di segnale di indirizzo comuni CR-ADL attraverso il multiplatore MPX il cui funzionamento ? controllato dai segnali di temporizzazione interni 0 ,0 . Perci?, i segnali d'indirizzo complemen tari sono mantenuti ancora multiplati.
In figura 1, gli otto tipi di linee di segnale d'indirizzo complemen tari (linee di indirizzo di colonna/riga) CR-ADL sono estese verticalmente nella parte centrale del disegno (in realt? le linee di segnale di indirizzo complementari comuni CR-ADL sono disposte sulla piastrina di circuito integrato in maniera da passare sostanzialmente attraverso la parte intermedia del decodificatore delle colonne C-DCR)?Poich? queste linee di segnale di indirizzo complementari comuni CR-ADL sono impiegate in comune per i segnali di indirizzo complementari di selezione di righe a20 a7 e i segnali di indirizzo complementari di selezione delle colonne - a15 il numero di conduttori di collegamento e 1'area ?occupata di essi si dimezza rispetto al caso in cui le linee dei segnali di indirizzo sono disposte in maniera indipendente in corrispondenza delle righe e delle colonne.
Poich?, in questo modo, i collegamenti di uscita del buffer di indirizzo di riga R-ADB e quelli del buffer d'indirizzo di colonne C-ADB sono, resi comuni tramite il multiplatore MPX, l'area di collegamento ? dimezzata. Ci? rende possibile aumentare il numero di celle di memoria che devono essere formate su un'area fissa della piastrina di circuito integrato, ossia integrare le celle di memoria con densit? pi? elevata.
Le linee di indirizzo di colonna/riga CR-ADL sono diramate in entrambe le direzioni di destra e di sinistra e collegate ai decodificatori delle righe da R-DCR1 a R-DCR4, attraverso interruttori commutatori SW i quali sono disposti in prossimit? della zonafra la prima e la seconda riga del^ le matrici di memoria e fra la terza e quarta riga di esse.
Gli interruttori commutatori SW hanno le loro operazioni di commutazione controllate tramite il segnale di temporizzazione 0 in modo da lasciar passare attraverso di essi solo i segnali di indirizzo di riga complementari a 0 a 7 Il fatto se il decodificatore C-DCR delle colonne sia nel suo stato operativo oppure nel suo stato non operativo? determinato dal fatto se il segnale di temporizzazione del gruppo di colonne {segnale di controllo del decodificatore delle colonne) ? a livello alto oppure a livello basso. Perci?, i segnali di indirizzo di colonna complementari multiplati a 8 a15 sono distinti dai segnali di indirizzo compie mentari a0 - a7.
In figura 2 ? illustrato uno schema circuitale di una possibile forma di realizzazione del multiplatore MPX, del decodificatore C-DCR delle colonne, del decodificatore R-DCR delle righe e dell'interruttore commutatore SW menzionati precedentemente.
MOSFET a porta di trasferimento (transistor a effetto di campo a porta isolata) Q1, Q2 costituiscono il multiplatore MPX, mentre un MOSFET costituisce l'interruttore commutatore SW. Il segnale di temporizzazione 0 ? impresso sulle porte del MOSFET Q, per la trasmissione del segnale d'uscita del buffer d'indirizzo di righe R-ADB e del MOSFET Q^, precedentemente descritto, mentre il segnale di temporizzazione 0 ? impress? sulla porta del MOSFET Per trasmettere il segnale di uscita del buffer degli indirizzi delle colonne C-ADB.
Il decodificatore di riga R-DCR ? costituito da una pluralit? di circuiti a porte NOR. Uno dei circuiti a porta NOR ? costituito, ad esempio, da un MOSFET di precarica, e da MOSFET Q9, costituenti un blocco logico. Analogamente, il decodificatore C-DCR delle colonne ? costituito da una pluralit? di circuiti a porta NOR, uno dei quali ? costituito, ad esempio, da un MOSFET di precarica (3 e da MOSFET di blocco logico Q , Q simili ai precedenti e da un MOSFET Q disposto fra la sorgente comune dei MOSFET di blocco logico Q4, Q5 e un punto di massa. La porta di questo M0SFET 0 ? alimentata con il segnale di temporizzazione 0 .
Qui di seguito saranno descritte le operazioni o funzionamenti circuitali della D-RAM durante l'impostazione di un indirizzo, facendo rife rimento ad un diagramma di temporizzazione di figura 3.
Secondo la variazione del segnale di selezione di indirizzi RAS al livello basso, il segnale di temporizzazione 0 ?viene variato dal livello basso al livello alto. Il buffer d'indirizzo R-ADB ? fatto funzionare in sincronismo con la variazione del segnale di temporizzazione 0 al livello alto, con il risultato che sono formati otto tipi di segnali di indirizzo complementari - a7 corrispondenti ai segnali di indirizzo esterni A0 - A7. Questi segnali di indirizzo complementari a0 - sono trasmessi ai decodificatori delle righe da R-DCR1 a R-DCR4 attraverso il multiplatore MPX costituito dai MOSFET , eccetera e il commutatore SU' costituito dal MOSFET Q7, i MOSFET e Q7 essendo mantenuti nello stato 0N" tramite il livello alto del segnale di temporizzazione 0 Successivamente, in seguito a ascesa di un segnale di temporizzazione 0 di selezione delle linee delle parole al suo livello alto, i segnali di selezione delle linee delle parole sono rispettivamente formati tramite i quattro decodificatori di riga da R-DCR1 a R-DCR4 trasmessi alle linee WL delle parole delle matrici di memoria. Di conseguenza viene eseguita la selezione della linea delle parole.
Successivamente, il segnale di temporizzazione 0 viene reso di li vello basso prima di immettere i segnali di indirizzo di colonne A - A . Dopo aver atteso l'operazione di selezione della linea delle parole, un segnale di temporizzazione 0 viene portato al suo livello alto. Ampl?ficatori sensori SAI - SA8 sono attivati tramite il livello alto del segnale di temporizzazione 0 per amplificare dati memorizzati letti dal le celle di memoria selezionate sulle linee di dati DL.
Successivamente, il segnale di temporizzazione 0 passa dal livello basso al livello alto in conformit? con il passaggio del segnale di selezione indirizzi CAS al livello basso. Il dedodificatore C-DCR delle colonne diviene funzionante poich?ilMOSFET interruttoredi potenzaQ6di esso ? portato nello stato ON tramite il segnale di temporizzazione 0,_ di livello alto. Quando il segnale di temporizzazione 0 ? salito al livello alto, alquanto dopo della temporizzazione di ascesa del segnale di temporizzazione 0 al livello alto, il buffer di indirizzo C-ADB viene portato nello stato operativo, per formare gli otto tipi di segnali di indirizzo complementari a -a corrispondenti ai segnali di indirizzo esterni A - A . Questi segnali di indirizzi complementari a - a sono trasmessi al decodificatore C-DCR delle colonne attraverso il multipla tore C-DCR costituito dai MOSFET Q etc., il MOSFET Q essendo mantenuto nello stato ON mediante il livello alto del segnale di temporizzazione Poich?, in corrispondenza di questo momento,il segnale di temporizzazione 0 si trova gi? al livello basso, l'interruttore commutatore SW (Q7) ? "off", e quindi i segnali d'indirizzo complementari a9 - a non sono applicati al decodificatore R-DCR delle righe. I segnali di indirizzo di riga a0 - a6 sono mantenuti in corrispondenza dell'ingresso del decodificatore R-DCR di riga.
Successivamente, in seguito ad ascesa al suo livello alto di un segnale di controllo di commutazione di colonne 0 , il generatore del segna?
lezione di colonne ai selettori commutatori C5W-S1, CSW-S2 delle colonne sostanzialmente simultaneamente con la salita.
In questo modo, una coppia fra coppie di MOSFET, in totale 512, nei commutatori C-SW1 e C-SW2 delle colonne viene selezionata tramite i segnali di uscita del? decodificatore C-DCR delle colonne e del generatore 0 . SG del segnale 0 y i Di conseguenza, una coppia di linee di dati DL e DL nella matrice di memoria sono collegate ad una coppia di linee di dati comuni CDL, CDL attraverso la coppia di MOSFET selezionati.
In questa forma di realizzazione di D-RAM, le linee di segnale di indirizzo complementari comuni (CR-ADL) per alimentare gli otto tipi di segnali di indirizzo complementari ai decodificatori di righe da R-DCR1 a R-DCR4, e al decodificatore C-DCR delle colonne, rispettivamente, possono essere suddivise, in maniera tale che la densit? di integrazione della piastrina di circuito integrato pu? essere fortemente aumentata.
Inoltre, poich? ?'area occupata delle linee dei segnali di indiriz20 pu? essere ridotta grazie alla suddivisione in comune delle linee CR-ADL dei segnali d?indirizzo, le celle di memoria possono essere disposte nella direzione laterale per circa 40 volte pi? che nel caso in cui le linee dei segnali di indirizzo non sono suddivise. Poich? le 512 celle di memoria possono essere formate nella direzione verticale come ? stato descritto precedentemente, un'area corrispondente a circa 4 kbit nei termini dell'area occupata dalle celle di memoria pu? essere ridotta complessivamente.
Inoltre, poich? questa forma di realizzazione ? dotata dei buffer di indirizzo indipendenti per i segnali di indirizzo di riga A0 - A7 e i segnali di indirizzo di colonne ?8 - A15, l'operazione di accettare i segnali di indirizzo pu? essere resa veloce. Nel caso in cui un buffer di indirizzo ? impiegato per i segnali di indirizzo di riga ed i segnali di indirizzo di colonna in comune, un'operazione di precarica richiedente un tempo relativamente lungo ? richiesta nell'accettare i segnali d'indirizzo di colonna dopo aver accettato i segnali di indirizzo di riga e quindi l'operazione di accettazione dei segnali di indirizzo risulta ritardata del tempo di precarica.
La figura 4 ? uno schema circuitale di porzioni essenziali illustranti un'altra forma di realizzazione della presente invenzione.
In questa forma di realizzazione, utilizzando il fatto che le linee di dati comuni CDL, CDL sono collegate nella medesima direzione di quel la delle linee dei segnali di indirizzo CR-ADL, alcune delle linee CR-ADL dei segnali d'indirizzo sono impiegate come le linee di dati comuni CDL, CDL, in comune. La ragione del perch? tale impiego comune ? possibile ? costituita dal fatto che la temporizzazione con la quale i segnali dei dati di lettura/scrittura sono trasmessi alle linee di dati comuni CDL, CDL ? successiva alla trasmissione dei segnali d'indirizzo di colonna complementari a - a al decodificatore C-DCR delle colonne attraverso -8 ?15
le linee CR-ADL dei segnali d'indirizzo.
Nel caso in cui le linee di dati comuni CDL,?CDL e le linee dei segnali di indirizzo CR-ADL sono suddivise in questo modo, deve essere aggiunta la funzione di agganciare i segnali di indirizzo. Il decodificatore C-DCR delle colonne ? costituito da MOSFET simili a quelli del decodificatore C-DCR delle colonne di figura 2. Elem?nti circuitali che saranno illustrati in seguito, costituenti un circuito di aggancio LA, sono aggiunti allo.stadio di uscita del decodificatore C-DCR delle colonne.
L'uscita di una porta NOR costituente il decodificatore C-DCR delle colonne ? trasmessa alla porta -di un MOSFET Q costituente il selettore commutatore CSW-S delle colonne attraverso un MOSFET Q a porta di trasfe rimento nuovamente previsto.
La porta del MOSFET Q12 a porta di trasferimento ? collegata ad un MOSFET Q di precarica, e ad un MOSFET Q13 di scarica, la cui porta ? al_i mentata col segnale 0 di temporizzazione di selezione di commutazione delle colonne che ? passato attraverso il MOSFET Q14
Saranno ora descritte le operazioni del circuito di questa forma di realizzazione.
Quando i segnali di indirizzo delle colonne applicati dalle linee dei segnali di indirizzo complementari comuni CR-ADL alle porte dei MOSFET d'in gresso del decodificatore C-DCR delle colonne sono tutti al livello bas so e l?uscita di decodificazione di essi ? al livello alto, il segnale di temporizzazione 0 alimentato fa commutare allo stato "on" i M0-costituenti il commutatore C-SW delle colonne, commutan-
do pure allo stato "on" il MOSFET di scarica Q in maniera tale che il
Perci?, il segnale di uscita di decodificazione ? ritenuto in corrispondenza della porta del MOSFET Q . Simultaneamente con la commutazione in accensione dei MOSFET Q15, Q16 costituenti i'i commutatore C-SW del le colonne, nel modo di lettura, segnali di lettura dalle linee di dati DL, DL sono trasmessi a alcune delle linee di segnale d'indirizzo complementari comuni CR-ADL e applicati agli ingressi di un buffer d'uscita datijion rappresentato (DOB in figura 1), mentre nel modo a scrittura, dati di scrittura formati da un buffer d'ingresso dati non rappresentato (DIB in figura l)-sono trasmessi dalle linee dei segnali di indirizzo complementari comuni CR-ADL alle linee di dati DL, DL.
Anche quando, in corrispondenza di tale momento, MOSFET logici Q ,Q , eccetera, costituenti il decodificatore C-DCR delle colonne sono commutati allo stato "on" tramite i segnali di dati sulle linee dei segnali di indirizzo, nessuna influenza viene esercitata a causa dello stato "off" del MOSFET Q12.
In questa forma di realizzazione, l'area di collegamento delle linee di dati comuni CDL, CDL pu? essere ridotta suddividendo le linee di dati comuni CDL, CDL e le linee dei segnali di indirizzo complementari comuni CR-ADL, in modo tale che pu? essere ulteriormente ottenuto miglioramento
Claims (1)
- RIVENDICAZIONI1 - MOSRAM di tipo dinamico comprendente :un buffer di indirizzi di riga che forma, sulla base di segnali di indirizzo di riga d'ingresso, segnali di indirizzo di riga complementari corrispondenti ad essi in sincronismo con un primo segnale di temporizzazione interno;un buffer di indirizzi di colonna che forma, sulla base di segnali di indirizzo di colonna immessi mentre sono multiplati in serie nel tempo sui segnali di indirizzo di riga, segnali di indirizzo di colonna complementari corrispondenti ad essi in sincronismo con un secondo segnale di temporizzazione;un multiplatore il quale multipla in serie temporale i segnali di indirizzo di riga complementari ed i segnali di indirizzo di colonna com plementari e li trasmette a linee di segnali di indirizzo complementari comuni in sincronismo con il primo e secondo segnali di temporizzazione interni;un decodificatore di righe che forma un segnale di selezione delle li^ nee di parole sulla base dei segnali di indirizzo di riga complementari trasmessi a dette linee dei segnali di indirizzo ccynplementari comuni; e un decodificatore delle colonne che forma un segnale di selezione della linea di dati sulla base dei segnali di indirizzo di colonne complementari trasmessi a dette linee dei segnali di indirizzo complementari comuni.2 - MOSRAM di tipo dinamico secondo la rivendicazione 1 comprendente inoltre un circuito a porta di trasferimento il quale trasmette selettiva mente i segnali di indirizzo di riga complementari trasmessi a dette linee dei segnali di indirizzo complementari comuni, a detto decodificatore delle righe.3 - MOSRAM di tipo dinamico secondo la rivendicazione 2, in cui detto decodificatore delle colonne ? controllatoin nodo dafunzionaresolo mentre i segnali di indirizzo di colonne complementari vengono trasmessi a dette linee dei segnali di indirizzo complementari comuni.4 - MOSRAM di tipo dinamico secondo la rivendicazione 3, comprendente inoltre :un MOSFET di commutazione il cui percorso sorgente-pozzo accoppia la linea di segnale di indirizzo complementare comune e una linea di dati con terminali d'ingresso/uscita di una cella di memoria accoppiata ad essi; eun circuito di aggancio il quale aggancia il segnale di uscita di detto decodificatore delle colonne e il quale applica tale segnale ad una porta di detto MOSFET di commutazione;segnali d'ingresso/uscita della cella di memoria essendo trasmessi tramite detta linea dei segnali di indirizzo complementari comuni.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163887A JPS5954096A (ja) | 1982-09-22 | 1982-09-22 | ダイナミツク型ｍｏｓｒａｍ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| IT8322952A0 IT8322952A0 (it) | 1983-09-21 |
| IT8322952A1 true IT8322952A1 (it) | 1985-03-21 |
| IT1168282B IT1168282B (it) | 1987-05-20 |
Family
ID=15782682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT22952/83A IT1168282B (it) | 1982-09-22 | 1983-09-21 | Memoria ad accesso casuale di tipo mos |
Country Status (6)
| Country | Link |
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-
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- 1983-09-20 DE DE19833333974 patent/DE3333974A1/de not_active Withdrawn
- 1983-09-21 IT IT22952/83A patent/IT1168282B/it active
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TA | Fee payment date (situation as of event date), data collected since 19931001 |
Effective date: 19950927 |