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Hintergrund der Erfindung
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Fachgebiet der Erfindung
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Die
vorliegende Erfindung betrifft eine Speichervorrichtung und Teile
einer Speichervorrichtung zum synchronen Übertragen und Empfangen von
Signalen.
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Eine
herkömmliche
Speichervorrichtung weist ein Speicherzellenfeld, eine Steuerlogik
zum Adressieren einzelner Speicherzellen oder von Gruppen von Speicherzellen
und zum Einschreiben von Daten in bzw. zum Auslesen von Daten aus
dem Speicherzellenfeld, sowie einen Eingangs-/Ausgangsabschnitt
auf. Die Speichervorrichtung tauscht Daten-, Adress- und Steuersignale über den
Eingangs-/Ausgangsabschnitt mit außerhalb der Speichervorrichtung
liegenden Schaltungen aus, beispielsweise mit einer Speichersteuereinheit.
Das Speicherzellenfeld, eine Steuerlogik und der Eingangs-/Ausgangsabschnitt
umfassen Schnittstellen, um miteinander zu kommunizieren. Der Signalaustausch
zwischen den Schnittstellen des Speicherzellenfelds, der Steuerlogik
und dem Eingangs-/Ausgangsabschnitt ist asynchron.
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Der
Eingangs-/Ausgangsabschnitt weist Empfängerschaltungen und OCD-Treiber
auf, die als Schnittstelle zur Kommunikation mit den außerhalb der
Speichervorrichtung liegenden Schaltungen dienen. Der Eingangs-/Ausgangsabschnitt
ist in einen ersten Teil zum Empfangen von Steuersignalen von den
externen Schaltungen und einen zweiten Teil zum Empfangen von Adress- und Datensignalen
von und zum Übertragen
von Datensignalen zu den externen Schaltungen unterteilt.
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In
zukünftigen
Computern wird die Datenaustauschrate zwischen dem Prozessor, der
Speichersteuereinheit und den Speichervorrichtung weiter ansteigen.
Daher werden die Speichervorrichtungen Daten-, Adress- und Steuersignale über Hochgeschwindigkeits-Schnittstellen
mit sehr hohen Datenraten auf jeder einzelnen Leitung übertragen
und empfangen.
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Andererseits
werden aufgrund von Einschränkungen
in der für
die Herstellung von Speichervorrichtungen eingesetzten Halbleitertechnologie
die Bitraten auf den internen Leitungen der Speichervorrichtungen
viel geringer sein und viel langsamer ansteigen als die externen
Bitraten. Aus diesem Grund wird der Eingangs-/Ausgangsabschnitt
mit einem hohen und stetig ansteigenden Faktor externe Bitraten
in interne Bitraten und interne Bitraten in externe Bitraten umwandeln.
Um die gesamte Datenmenge konstant zu halten, unterschiedet sich
die Anzahl paralleler interner Leitungen von der Anzahl paralleler
externer Leitungen um denselben Faktor. Wenn beispielsweise die
externe Bitrate viermal höher
ist als die interne Bitrate, so ist die Anzahl der parallelen internen
Leitungen viermal so hoch wie die Anzahl der externen Leitungen.
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Die
Umwandlung eines geringfügig
parallelen (d.h. relativ wenige parallele Leitungen; z.B. acht oder
weniger parallele Leitungen) externen Datentransfers mit einer hohen
Bitrate in einen in hohem Maße
parallelen (d.h. relativ viele parallele Leitungen; z.B. 64 oder
mehr parallele Leitungen) internen Datentransfer mit einer niedrigen
Bitrate, und umgekehrt, im Eingangs-/Ausgangsabschnitt ist äußerst fehleranfällig. Das
Fehlerrisiko steigt mit dem Umwandlungsfaktor.
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Zusammenfassung der Erfindung
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Ein
Aspekt der vorliegenden Erfindung stellt eine verbesserte Speichervorrichtung
zur Verfügung, und
insbesondere eine Speichervorrichtung, die ohne oder mit geringem
Fehlerrisiko bei hohen externen und geringen internen Bitraten betrieben
werden kann.
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Eine
Ausführungsform
der vorliegenden Erfindung betrifft eine Speichervorrichtung mit
einem Speicherzellenfeld, einer Steuerlogik zum Einschreiben von
Daten in und zum Auslesen von Daten aus dem Speicherzellenfeld,
wobei die Steuerlogik eine erste Schnittstelle aufweist, mit einem
Eingangs-/Ausgangsabschnitt
zum Austauschen von Daten-, Adress- und Steuersignalen mit einer
außerhalb
der Speichervorrichtung liegenden Schaltung, wobei der Eingangs-/Ausgangsabschnitt
eine zweite Schnittstelle zum Versenden und Empfangen von Signalen
an bzw. von der ersten Schnittstelle der Steuerlogik aufweist, und
mit einer Synchronisationseinrichtung, die mit der ersten Schnittstelle
der Steuerlogik und mit der zweiten Schnittstelle des Eingangs-/Ausgangsabschnitts
verbunden ist, um ein Taktsignal der ersten Schnittstelle der Steuerlogik und
ein Taktsignal der zweiten Schnittstelle des Eingangs-/Ausgangsabschnitts
zu synchronisieren.
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Eine
weitere Ausführungsform
der vorliegenden Erfindung betrifft eine Speichervorrichtung mit
einem Speicherzellenfeld, einer Steuerlogik zum Einschreiben von
Daten in und zum Auslesen von Daten aus dem Speicherzellenfeld,
wobei die Steuerlogik eine erste Schnittstelle umfasst, mit einem
Eingangs-/Ausgangsabschnitt
zum Austauschen von Daten-, Adress- und Steuersignalen mit einer
außerhalb
der Speichervorrichtung liegenden Schaltung über eine erste Anzahl von parallelen
ersten Leitungen mit einer ersten Bitrate auf jeder Leitung, wobei der
Eingangs-/Ausgangsabschnitt eine zweite Schnittstelle zum Versenden
und Empfangen von Signalen zu bzw. von der ersten Schnittstelle
der Steuerlogik über
eine zweite Anzahl paralleler zweiter Leitungen mit einer zweiten
Bitrate auf jeder zweiten Leitung aufweist, wobei die zweite Anzahl
größer als
die erste Anzahl und die zweite Bitrate kleiner als die erste Bitrate
ist, sowie mit einer Synchronisationseinrichtung zum Synchronisieren
der ersten Schnittstelle der Steuerlogik und der zweiten Schnittstelle
des Eingangs-/Ausgangsabschnitts.
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Eine
weitere Ausführungsform
der vorliegenden Erfindung betrifft eine Speichervorrichtung mit
einem Speicherzellenfeld, einer Steuerlogik zum Einschreiben von
Daten in und zum Auslesen von Daten aus dem Speicherzellenfeld,
einem Eingangs-/Ausgangsabschnitt
zum Empfangen und Übertragen
von Daten-, Adress- und Steuersignalen, und einer Taktleitung, die
mit der Steuerlogik und dem Eingangs-/Ausgangsabschnitt zum Übertragen
eines Taktsignals zwischen der Steuerlogik und dem Eingangs-/Ausgangsabschnitt
verbunden ist.
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Eine
weitere Ausführungsform
der vorliegenden Erfindung betrifft eine Speichervorrichtung mit
einem Speicherzellenfeld, einer Steuerlogik zum Einschreiben von
Daten in und zum Auslesen von Daten aus dem Speicherzellenfeld,
einem Eingangs-/Ausgangsabschnitt
zum Empfangen und Übertragen
von Daten-, Adress- und Steuersignalen, und einer Synchronisationseinrichtung
zum Synchronisieren des Takts der Steuerlogik, des Takts des Eingangs-/Ausgangsabschnitts
und des zum Einschreiben von Daten oder zum Auslesen von Daten aus
dem Speicherzellenfeld vorgesehenen Takts.
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Eine
weitere Ausführungsform
der vorliegenden Erfindung betrifft eine Speichervorrichtung mit
einem Speicherzellenfeld, einer Steuerlogik zum Einschreiben von
Daten in und zum Auslesen von Daten aus dem Speicherzellenfeld,
einem Eingangs-/Ausgangsabschnitt
zum Empfangen und Übertragen
von Daten-, Adress- und Steuersignalen, einem Takt-Empfänger zum
Empfangen eines Taktsignals von einer externen Speichersteuereinheit,
und einer Synchronisationseinrichtung, die mit dem Takt-Empfänger, dem
Eingangs-/Ausgangsabschnitt und mit der Steuerlogik verbunden ist,
um die Steuerlogik und den Eingangs-/Ausgangsabschnitt zu der externen
Speichersteuereinheit zu synchronisieren.
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Ausführungsformen
der vorliegenden Erfindung beruhen auf der Idee, einen synchronen
Signalaustausch zwischen Bauteilen o der Abschnitten einer Speichervorrichtung
zur Verfügung
zu stellen. Zu diesem Zweck ist eine Synchronisationseinrichtung
zum Synchronisieren einer ersten Schnittstelle einer Steuerlogik
einer Speichervorrichtung und einer zweiten Schnittstelle des Eingangs-/Ausgangsabschnitts
der Speichervorrichtung vorgesehen. Die Synchronisationseinrichtung
ist mit der Schnittstelle der Steuerlogik und mit der zweiten Schnittstelle
des Eingangs-/Ausgangsabschnitts verbunden. In einer Ausführungsform
ist die Synchronisationseinrichtung eine Taktleitung, die mit der
ersten und der zweiten Schnittstelle oder direkt mit der Steuerlogik
und dem Eingangs-/Ausgangsabschnitt
verbunden ist. Die Synchronisationseinrichtung synchronisiert den
Takt der Steuerlogik, den Takt des Eingangs-/Ausgangsabschnitts
und den zum Einschreiben von Daten in bzw. zum Auslesen von Daten
aus dem Speicherzellenfeld vorgesehenen Takt. Gemäß einer
weiteren Ausführungsform
synchronisiert die Synchronisationseinrichtung die Steuerlogik und
den Eingangs-/Ausgangsabschnitt mit der externen Speichersteuereinheit.
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Ausführungsformen
der vorliegenden Erfindung weisen den Vorteil auf, dass der Austausch
von Signalen zwischen den Schnittstellen der Bauteile und Abschnitten
der Speichervorrichtung verbessert und sicherer gestaltet wird.
Insbesondere werden Vorteile dadurch erreicht, dass der Eingangs-/Ausgangsabschnitt
der Speichervorrichtung einen geringfügig parallelen externen Datentransfer
mit einer hohen Bitrate in einen in hohem Maße parallelen internen Datentransfer
mit einer niedrigen Bitrate, und umgekehrt, umwandelt. Diese Umwandlung
ist besonders stabil und zuverlässig,
wenn Bauteile oder Abschnitte der Speichervorrichtung oder ihre
Schnittstelle von einem Taktsignal synchronisiert werden, das von
einem externen Taktsignal durch Taktteilung abgeleitet wird. In
diesem Fall wird das externe Taktsignal durch denselben Faktor geteilt,
mit dem auch die externe Bitrate auf die interne Bitrate reduziert und
die Anzahl der parallelen Leitungen entsprechend von extern auf
intern erhöht
werden.
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Kurze Beschreibung der
Figuren
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Diese
und andere Aspekte und Merkmale der vorliegenden Erfindung werden
in der folgenden Beschreibung anhand der beigefügten Zeichnungen näher erläutert.
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1 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung.
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2 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung gemäß einer zweiten
Ausführungsform
der vorliegenden Erfindung.
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3 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung.
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4 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung gemäß einer
vierten Ausführungsform
der vorliegenden Erfindung.
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5 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung gemäß einer
fünften
Ausführungsform
der vorliegenden Erfindung.
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6 zeigt
ein schematisches Flussdiagramm eines Verfahrens gemäß einer
sechsten Ausführungsform
der vorliegenden Erfindung.
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Detaillierte Beschreibung
der bevorzugten Ausführungsform
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1 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung 10 gemäß einer ersten
Ausführungsform
der vorliegenden Erfindung. Die Speichervorrichtung 10 umfasst
ein Speicherzellenfeld 20. Die Speicherzellen können dynamische Speicherzellen
sein, und jede Speicherzelle kann einen Speicherkondensator und
einen Auswahltransistor, der den Speicherkondensator mit einer Bitleitung verbindet,
aufweisen, wobei der Auswahltransistor über eine Wortleitung gesteuert
wird. Alternativ können
die Speicherzellen des Speicherzellenfelds 20 jede andere
Art von dynamischen oder statische Speicherzellen sein.
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Das
Speicherzellenfeld 20 ist mit einer ersten Schnittstelle 22 zum
Empfangen von Daten oder Datensignalen, die in den Speicherzellen
des Speicherzellenfelds gespeichert werden sollen, und zum Übertragen
von Daten oder Datensignalen, die aus dem Speicherzellenfeld 20 ausgelesen
werden, versehen. Weiterhin weist das Speicherzellenfeld 20 zweite
und dritte Schnittstellen 24, 26 zum Empfangen
von Adressen oder Adresssignalen von Speicherzellen auf, in dem
Daten gespeichert oder aus dem Daten ausgelesen werden sollen. In
einer Ausführungsform
empfängt
die zweite Schnittstelle eine Spaltenadresse, die eine Bitleitung
bestimmt, und die dritte Schnittstelle 26 empfängt eine
Zeilenadresse, die eine Wortleitung bestimmt.
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Weiterhin
umfasst die Speichervorrichtung 10 eine Steuerlogik 30,
die auch Datenspeicher-Steuerlogik genannt wird. Die Steuerlogik 30 weist
eine vierte Schnittstelle 32, eine fünfte Schnittstelle 34 (die
mit der ersten Schnittstelle 22 des Speicherzellenfelds 20 verbunden
ist), eine sechste Schnittstelle 36, eine siebente Schnittstelle 38 (die mit
der zweiten Schnittstelle 24 des Speicherzellenfelds 20 verbunden
ist), und eine achte Schnittstelle 40 (die mit der dritten
Schnittstelle 26 des Speicherzellenfelds 20 verbunden
ist) auf. Die Speichervorrichtung 10 umfasst außerdem einen
Eingangs-/Ausgangsabschnitt mit einem ersten Teil Eingangs-/Ausgangsabschnitt 50 und
einem zweiten Teil Eingangs-/Ausgangsabschnitt 60.
Der erste Teil 50 weist eine neunte Schnittstelle 52 und
eine zehnte Schnittstelle 54 (die mit der vierten Schnittstelle 32 der
Steuerlogik 30 verbunden ist) auf. Der zweite Teil 60 des Eingangs-/Ausgangsabschnitts
umfasst eine elfte Schnittstelle 62 und eine zwölfte Schnitt stelle 64 (die mit
der sechsten Schnittstelle 36 der Steuerlogik 30 verbunden
ist).
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Die
Schnittstellen 22, 24, 26, 32, 34, 36, 38, 40, 54, 64,
die mit anderen Schnittstellen innerhalb der Speichervorrichtung
verbunden sind, sind über eine
oder mehrere entsprechende Vielzahlen paralleler Einzelleitungen
(oder über
einen oder mehrere entsprechende Busse) 72, 74, 76, 82, 84 miteinander verbunden
oder gekoppelt. Die neunte Schnittstelle 52 des ersten
Teils 50 des Eingangs-/Ausgangsabschnitts und die elfte
Schnittstelle 62 des zweiten Teils 60 des Eingangs-/Ausgangsabschnitts
sind mit einer Speichersteuereinheit oder mit irgendeiner anderen
außerhalb
der Speichervorrichtung 10 liegenden Schaltung über eine
entsprechende Vielzahl einzelner Leitungen (oder Busse) 86, 88 verbunden.
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Beispielsweise
ist gemäß 1 die
neunte Schnittstelle 52 mit der Speichersteuereinheit oder
irgendeiner anderen externen Schaltung über acht Leitungen (oder einen
Bus mit acht Leitungen) 86 verbunden; die elfte Schnittstelle 62 des
zweiten Teils 60 des Eingangs-/Ausgangsabschnitts ist mit
der Speichersteuereinheit oder mit anderen externen Schaltungen über vier
Leitungen (oder einen Bus mit vier Leitungen) 88 verbunden;
die zehnte Schnittstelle 54 des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts ist mit der vierten Schnittstelle 32 der
Steuerlogik 30 über
128 Leitungen (oder einen Bus mit 128 Leitungen) 82 verbunden;
und die zwölfte
Schnittstelle 64 des zweiten Teils 60 des Eingangs-/Ausgangsabschnitts
ist mit der sechsten Schnittstelle 36 der Steuerlogik 30 über 64 Leitungen
(oder einen Bus mit 64 Leitungen) 84 verbunden. Die Anzahl
der Leitungen 72, die die fünfte Schnittstelle 34 der
Steuerlogik 30 und die erste Schnittstelle 22 des
Speicherzellenfelds 20 verbinden, die Anzahl der Leitungen 74,
die die siebte Schnittstelle 38 der Steuerlogik 30 und
die zweite Schnittstelle 24 des Speicherzellenfelds 20 verbinden,
und die Anzahl der Leitungen 76, die die achte Schnittstelle 40 der
Steuerlogik 30 und die dritte Schnittstelle 26 des
Speicherzellenfelds 20 verbinden, hängen von der Architektur oder
der Organisation des Speicherzellenfelds ab.
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Wenn
die Adressdecoder in die Steuerlogik 30 integriert sind,
entspricht die Anzahl der Leitungen 74, 76, die
die siebte und achte Schnittstelle 38, 40 der
Steuerlogik und die zweite und dritte Schnittstelle 24, 26 des
Speicherzellenfelds 20 verbinden, der Anzahl der Bitleitungen
bzw. der Wortleitungen in dem Speicherzellenfeld 20. Wenn
das Speicherzellenfeld 20 mehrere untergeordnete Speicherzellenfelder
umfasst, die in Banken oder ähnliches
unterteilt sind, kann die Bankadresse über zusätzliche Leitungen übertragen
werden.
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Die
Leitungen (oder Busse) 72, 74, 76, 82, 84, 86, 88 sind
durch einköpfige
oder doppelköpfige Pfeile
dargestellt, die anzeigen, dass die Leitungen ein Signal in eine
oder in zwei Richtungen übertragen.
Insbesondere in dieser Ausführungsform
werden Steuer- und Adresssignale in eine Richtung lediglich von
der Speichersteuereinheit oder der externen Schaltung zu dem zweiten
Teil 60 des Eingangs-/Ausgangsabschnitts über die
Leitungen 88 und die zwölfte
Schnittstelle 64 übertragen.
In dem zweiten Teil 60 des Eingangs-/Ausgangsabschnitts und
seiner elften Schnittstelle 62 werden die Steuer- und Adresssignale
zwischengespeichert, verstärkt und
von einer hohen Bitrate auf vier parallelen Leitungen 88 auf
eine niedrige Bitrate auf 64 parallelen Leitungen 84 umgewandelt.
In dieser Beschreibung ist die Bitrate durchgängig als die Bitrate auf einer
einzelnen Leitung definiert. Da die Anzahl der parallelen Leitungen
von vier auf 64 erhöht
wird (d.h. durch den Faktor 16), wird die Bitrate um einen entsprechenden Faktor
16 verringert. Wenn beispielsweise die externe Bitrate auf jeder
der Leitungen 88 3,2 Gbit/s beträgt, so beträgt die interne Bitrate auf
jeder der Leitungen 84 200 Mbit/s.
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Die
umgewandelten Steuer- und Adresssignale können in einem FIFO-Speicher
(FIFO = first in first out) zwischengespeichert oder gepuffert,
und von Verstärkern
oder Treibern verstärkt
werden, wobei der FIFO-Speicher und die Verstärker zum zweiten Teil 60 des
Eingangs-/Ausgangsabschnitts und/oder seiner zwölften Schnittstelle 64 gehören.
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Die
umgewandelten Adress- und Steuersignale werden über die 64 Leitungen 84 und
die sechste Schnittstelle 36 an die Steuerlogik 30 übertragen. Die
Adress- und Steuersignale können
in der Steuerlogik 30 und ihrer sechsten Schnittstelle 36 verstärkt und/oder
zwischengespeichert oder gepuffert werden. Die Steuerlogik 30 kann
einen Adressdecoder zum Decodieren der Adresse und zum Aktivieren
entsprechender Bit- und Wortleitungen in dem Speicherzellenfeld 30 aufweisen.
Die Aktivierungssignale werden jeweils über die siebte Schnittstelle 38 der
Steuerlogik 30, die Leitungen 74 und die zweite
Schnittstelle 24, und über
die achte Schnittstelle 40 der Steuerlogik 30,
die Leitungen 76 und die dritte Schnittstelle des Speicherzellenfelds 20 übertragen.
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Wie
bereits erwähnt,
wird, wenn der Adressdecoder in die Steuerlogik 30 integriert
ist, eine zugeordnete Leitung 74, 76 für jede Bitleitung
und für
jede Wortleitung des Speicherzellenfelds 20 zur Verfügung gestellt.
Als vorteilhafte Alternative werden die Bitleitungen (oder Wortleitungen)
des Speicherzellenfelds 20 in Gruppen adressiert und jede
der Leitungen 74 (oder der Leitungen 76) wird
einer dieser Gruppen zugeordnet und mit ihr verbunden.
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Daten,
die in Speicherzellen eingeschrieben werden sollen, werden durch
die Speichervorrichtung 10 über die acht Leitungen 86 und
die neunte Schnittstelle 52 des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts empfangen. Die Datensignale werden
im ersten Teil 50 des Eingangs-/Ausgangsabschnitts und/oder
seiner neunten Schnittstelle 52 verstärkt und zwischengespeichert
oder gepuffert. Des weiteren werden die Datensignale von der hohen
Bitrate auf jeder der acht parallelen Leitungen 86 auf eine
niedrige Bitrate auf jeder der 128 parallelen Leitungen 82 umgewandelt.
In dem oben genannten numerischen Beispiel wird die Bitrate der
Datensignale extern von 3,2 Gbit/s auf jeder der acht Leitungen 86 auf
intern 200 Mbit/s auf jeder der 128 Leitungen 82 verringert.
Die umgewandelten Datensignale können in
einem FIFO-Speicher gepuffert und im ersten Teil 50 des
Eingangs-/Ausgangsabschnitts und seiner zehnten Schnittstelle 54 verstärkt werden,
bevor sie über
die Leitungen 82 an die vierte Schnittstelle 32 der
Steuerlogik 30 übertragen
werden.
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Die
Steuerlogik 30 steuert das Einschreiben der Daten, die
die Speichervorrichtung 10 über die Leitungen 86 empfängt, in
das Speicherzellenfeld 20. Die Speicherzellen, in die die
Daten eingeschrieben werden, werden durch eine Adresse oder durch Adressen,
die über
die Leitungen 88 empfangen wurden, ermittelt. Jede Adresse
kann eine oder eine vorgegebene Anzahl von Speicherzellen aus dem
Speicherzellenfeld identifizieren. Diese vorgegebene Anzahl kann
der Anzahl der Leitungen 72 entsprechen, die die fünfte Schnittstelle 34 der
Steuerlogik 30 und die erste Schnittstelle 22 des
Speicherzellenfelds 20 verbinden. Diese vorgegebene Anzahl
von Speicherzellen, die durch eine Adresse ermittelt wird, kann kleiner
oder größer als
die Anzahl der Leitungen 82 (z.B. 128 Leitungen) sein,
die die zehnte Schnittstelle 54 des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts und die vierte Schnittstelle 32 der
Steuerlogik 30 verbinden. Folglich werden Daten, die gleichzeitig über die
128 Leitungen 82 empfangen werden, in aufeinanderfolgenden
Schritten in verschiedene Gruppen von Speicherzellen eingeschrieben,
die durch eine oder mehrere Adressen ermittelt werden, oder es werden
Daten, die über
eine längere
Zeitdauer (d.h. mehrere Sätze
von 128 Datenbits) durch die Steuerlogik über die 128 Leitungen 82 empfangen werden,
gleichzeitig in eine Gruppe von Speicherzellen eingeschrieben, die
durch eine Adresse identifiziert wird.
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Das
Auslesen von Daten aus den Speicherzellen des Speicherzellenfelds 20 wird
durch die Steuerlogik 30 in ähnlicher oder analoger Weise
gesteuert. Die Speicherzelle oder die Speicherzellen, aus denen
die Daten ausgelesen werden sollen, werden durch eine Adresse ermittelt,
die der Speichervorrichtung 10 über die Leitungen 88 mitgeteilt
wird. Die Daten werden dann an den ersten Teil 50 des Eingangs-/Ausgangsabschnitts über die
vierte Schnittstelle 32 der Steuerlogik 30, die
Leitungen 82 und die zehnte Schnittstelle 54 des
ersten Teils 50 des Eingangs-/Ausgangsabschnitts übertragen. Ähnlich wie
beim oben beschriebenen Einschreiben können Daten, die gleichzeitig
aus einer Gruppe von Speicherzellen ausgelesen werden, an den ersten Teil 50 des
Eingangs-/Ausgangsabschnitts
gleichzeitig oder über
eine längere
Zeitdauer in Sätzen
zu je 128 Bits übertragen
werden, oder es können
Daten, die nacheinander aus mehreren Speicherzellensätzen ausgelesen
werden, gleichzeitig übertragen
werden.
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Im
ersten Teil 50 des Eingangs-/Ausgangsabschnitts oder seiner
zehnten Schnittstelle 54 können die Daten in einem FIFO-Speicher zwischengespeichert
oder gepuffert werden. Weiterhin werden die Datensignale von der
internen niedrigen Bitrate auf 128 parallelen Leitungen, die über die
128 parallelen Leitungen 82 empfangen wurde, zu einer hohen Bitrate
auf acht parallelen Leitungen umgewandelt und an die Speichersteuereinheit
oder andere externe Schaltung über
die acht parallelen Leitungen 86 übertragen. Bevor die umgewandelten
Datensignale übertragen
werden, können
sie im ersten Teil 50 des Eingangs-/Ausgangsabschnitts
oder in seiner neunten Schnittstelle 52 verstärkt werden.
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Das
Einschreiben von Daten in Speicherzellen und das Auslesen von Daten
aus Speicherzellen unterscheiden sich in der Umwandlungsrichtung
der Datensignale, oder im Format der Datensignale, in der zeitlichen
Abfolge der Adress- und Datensignale und der Steuersignale.
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Die
vorgehend in Bezug auf 1 beschriebene Speichervorrichtung
unterscheidet sich von einer herkömmlichen Speicher vorrichtung
durch eine Vielzahl von Taktleitungen 102, 104, 106, 108, 110, 112.
Die neunte Schnittstelle 52 des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts und die elfte Schnittstelle 62 des
zweiten Teils 60 des Eingangs-/Ausgangsabschnitt sind mit der Speichersteuereinheit
oder anderen externen Schaltungen über eine erste Taktleitung 102 zum
Empfangen des Takts oder des Taktsignals der externen Schaltung verbunden.
Die neunte Schnittstelle 52 des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts ist mit der externen Schaltung über eine
zweite Taktleitung 104 verbunden, um der externen Schaltung
den Takt vom ersten Teil des Eingangs-/Ausgangsabschnitts zur Verfügung zu
stellen. Die dritten und vierten Taktleitungen 106, 108 verbinden
die vierte Schnittstelle 32 der Steuerlogik 30 und
die zehnte Schnittstelle 54 des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts miteinander. Der zehnten Schnittstelle 54 wird
der Takt der Steuerlogik 30 über die dritte Taktleitung 106 zur
Verfügung
gestellt. Der erste Teil 50 des Eingangs-/Ausgangsabschnitts
stellt seinen Takt der Steuerlogik 30 über die vierte Taktleitung 108 zur Verfügung. Die
fünfte
Taktleitung 110 verbindet die erste Schnittstelle 22 des
Feldes 20 und die fünfte Schnittstelle 34 der
Steuerlogik 30, um den Takt des Feldes 20 der
Steuerlogik 30 zur Verfügung
zu stellen. Die sechste Taktleitung 112 verbindet die sechste
Schnittstelle 36 der Steuerlogik 30 und die zwölfte Schnittstelle 64 des
zweiten Teils 60 des Eingangs-/Ausgangsabschnitts, um den
Takt des letzteren der Steuerlogik 30 zur Verfügung zu
stellen.
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Die Übertragung
von Taktsignalen über
die Taktleitungen 102, 104, 106, 108, 110, 112 über die Leitungen 72, 82, 84, 86, 88 parallel
zu den Daten-, Steuer- und Adresssignalen verbessert die Signalübertragung
und insbesondere die Sicherheit und die Verlässlichkeit der Signalübertragung.
Dadurch wird ein Erhöhen
der Bitraten auf den Leitungen 72, 82, 84, 86, 88 vereinfacht.
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Die
Abbildung von 1 kann auf zweierlei Weise interpretiert
werden. Gemäß einer
ersten Interpretation werden die lokal durch jede der Schnittstellen 22, 32, 52, 54, 64 generierten
oder von der externen Schaltung zur Verfügung gestellten Taktsignale
an eine andere Schnittstelle 32, 34, 36, 52, 54, 62 oder
an die externe Schaltung entsprechend über eine der Taktleitungen 102, 104, 106, 108, 110, 112 übertragen,
und die Taktsignale werden nur lokal in der empfangenden Schnittstelle
empfangen und verwendet. Dies bedeutet, dass die zwischen den Schnittstellen
ausgetauschten Taktsignale ausschließlich zum Synchronisieren und
Verbessern der Datenübertragung
zwischen zwei Schnittstellen verwendet werden, wodurch die oben
genannten Vorteile entstehen.
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Eine
zweite Interpretation besteht darin, dass das von einer Schnittstelle
eines Bauteil oder eines Abschnitts der Speichervorrichtung 10 übermittelte
Taktsignal synchron zu dem von derselben oder einer anderen Schnittstelle
empfangenen Taktsignal desselben Bauteils oder Abschnitts der Speichervorrichtung 10 ist.
Dies bedeutet, dass die Schnittstelle und die Bauteile und Abschnitte
der Speichervorrichtung 10 mit demselben Takt versorgt
und gleichzeitig betrieben werden. Je nach Speicherzellentyp, nach Art
des Leseverstärkers
oder anderer Elemente des Speicherzellenfelds 20 und je
nach Auffrischmechanismus der Speicherzellen, kann die Gleichzeitigkeit in
Bezug auf das Speicherzellenfeld 20 aufgrund seiner physikalischen
Ausführung
begrenzt sein.
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Wie
bereits oben erwähnt,
unterscheiden sich die externen Bitraten auf den Leitungen 86, 88 und
die internen Bitraten auf den Leitungen 82, 84 z.B.
um den Faktor 16. In entsprechender Weise wird der über die
erste Taktleitung 102 erhaltene Takt innerhalb des Eingangs-/Ausgangsabschnitts 50, 60 durch
einen Faktor 16 dividiert. Dieser dividierte Takt wird zwischen
der Schnittstelle 22 des Speicherzellenfelds 20,
den Schnittstellen 32, 34, 36 der Steuerlogik 30 und
den Schnittstellen 54, 64 des Eingangs-/Ausgangsabschnitts 50, 60 über tragen
und verwendet. Auf diese Weise werden alle Bauteile und Abschnitte
der Speichervorrichtung 10 und all ihre Schnittstellen
synchron betrieben und von dem von der externen Schaltung erhaltenen
externen Takt und von dem von dem externen Takt durch Division abgeleiteten
globalen internen Takt gesteuert. Diese globale Synchronität gemäß der zweiten
Interpretation von 1 sorgt für den weiteren bedeutenden
Vorteil, dass die Sicherheit und Zuverlässigkeit beim Betrieb eines
jeden einzelnen Bauteils und Abschnitts der Speichervorrichtung 10 verbessert
werden können.
Insbesondere wird im Eingangs-/Ausgangsabschnitt die Umwandlung
der Steuer-, Adress- und Datensignale von einer hohen Bitrate auf
wenigen parallelen Leitungen auf eine niedrige Bitrate auf vielen parallelen
Leitungen und umgekehrt verbessert. Der hohe Umwandlungsfaktor (z.B.
ein Umwandlungsfaktor von 16) wird sogar nur aufgrund dieser globalen
Synchronität
ermöglicht.
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Andererseits
verursachen die ansteigende Diskrepanz zwischen rasch anwachsenden
Datenmengen, die zwischen der Speichersteuereinheit und der Speichervorrichtung
ausgetauscht werden müssen,
sowie die technologisch begründete
Geschwindigkeitsbeschränkung
der Speichervorrichtung einen Bedarf nach einem hohen und weiter
ansteigenden Umwandlungsfaktor. In dieser Hinsicht ist die vorliegende
Erfindung von besonderer Bedeutung bei der Anwendung von Speichervorrichtungen
in zukünftigen
Computersystemen mit enorm ansteigenden Datenmengen, die zwischen
der Speichersteuereinheit und der Speichervorrichtung ausgetauscht
werden.
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2 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung 210 gemäß einer zweiten
Ausführungsform
der vorliegenden Erfindung. Diese Speichervorrichtung 210 gleicht
der oben mit Bezug auf 1 beschriebenen Speichervorrichtung 10.
Im Gegensatz zu 1 wird der interne Aufbau des
Eingangs-/Ausgangsabschnitts 50, 60 dargestellt.
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Der
erste Teil 50 des Eingangs-/Ausgangsabschnitts umfasst
acht Spuren mit einer identischen inneren Struktur. Zwei der Spuren,
nämlich
die erste Spur 122 und die siebte Spur 124, sind
lediglich als Rechtecke dargestellt. Wie detailliert aus der achten Spur
hervorgeht, weist jede Spur eine Sendeschaltung 126 und
eine Empfangsschaltung 128 auf.
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Der
erste Teil 50 des Eingangs-/Ausgangsabschnitts weist weiterhin
einen ersten FIFO-Speicher 132 und einen zweiten FIFO-Speicher 134 auf. Der
erste Teil 50 des Eingangs-/Ausgangsabschnitts umfasst weiterhin
acht Kontaktflächen 138.
Jede der Kontaktflächen 138 ist
mit einer der Spuren 122, 124 verbunden. Aus der
achten Spur geht hervor, dass in jeder Spur die Sendeschaltung 126 und
die Empfangsschaltung 128 parallel mit der entsprechenden Kontaktfläche geschaltet
sind.
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Alle
Spuren sind außerdem
sowohl mit dem ersten, als auch mit dem zweiten FIFO-Speicher 132, 134 verbunden.
Wie aus der Detailansicht der achten Spur hervorgeht, ist die Sendeschaltung 126 in
jeder Spur mit dem ersten FIFO-Speicher 132 über sechzehn
Leitungen 142 und die Empfangsschaltung 128 in
jeder Spur mit dem zweiten FIFO-Speicher 134 über sechzehn
Leitungen 144 verbunden. Der erste FIFO-Speicher 132 ist über 128
Leitungen 146 mit der zehnten Schnittstelle 54 des
ersten Teils 50 des Eingangs-/Ausgangsabschnitts verbunden,
und der zweite FIFO-Speicher 134 ist über 128 Leitungen 148 mit
der zehnten Schnittstelle 52 verbunden.
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Der
zweite Teil 60 des Eingangs-/Ausgangsabschnitts umfasst
vier Spuren, von denen zwei in 2 mit den
Bezugszeichen 152, 154 dargestellt sind. Der zweite
Teil 60 des Eingangs-/Ausgangsabschnitts
umfasst vier Kontaktflächen 138,
von denen jede mit einer der Spuren 152, 154 verbunden
ist, sowie einen dritten FIFO-Speicher 156. Jede Spur ist über sechzehn
Leitungen 148 mit dem dritten FIFO-Speicher 156 verbunden.
Der dritte FIFO-Speicher 156 ist über 64 Leitungen 160 mit der
zwölften Schnittstelle 64 verbunden.
Im Gegensatz zu den Spurten des ersten Teils 50 des Eingangs-/Ausgangsabschnitts
weist jede Spur des zweiten Teils 60 eine Empfangsschaltung
auf, jedoch keine Sendeschaltung. Die Empfangsschaltungen der Spuren 152, 154 des
zweiten Teils 60 und die Empfangsschaltungen 128 der
Spuren des ersten Teils 50 können dieselbe oder eine ähnliche
innere Struktur aufweisen.
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Wie
in der achten Spur des ersten Teils 50 des Eingangs-/Ausgangsabschnitts
gezeigt ist, weist jede Sendeschaltung 126 einen ersten
Multiplexer 162, ein Register 164, einen zweiten
Multiplexer 166 und zwischen dem ersten FIFO-Speicher 132 und der
entsprechenden Kontaktfläche 138 in
Reihe geschalteten Verstärker 168 auf.
Der erste Multiplexer 162 verringert die Anzahl der parallelen
Leitungen von sechzehn auf acht und verdoppelt die Bitrate auf jeder
der Leitungen. Der zweite Multiplexer 166 verringert die
Anzahl der parallelen Leitungen von acht auf eins und erhöht die Bitrate
um einen Faktor 8. Der Verstärker 168 wird
manchmal als Treiber auf dem Chip (OCD – on-chip driver) bezeichnet.
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Wie
in der Darstellung der Empfangsschaltung 128 der achten
Spur des ersten Teils und von der Darstellung der ersten Spur des
zweiten Teils 60 des Eingangs-/Ausgangsabschnitts von 2 gezeigt
ist, weist die Empfangsschaltung einer jeden Spur des Eingangs-/Ausgangsabschnitts
einen Verstärker 172,
einen ersten Demultiplexer 174, ein Register 176 und
einen zweiten Demultiplexer 178, der zwischen die Kontaktfläche 138 und
den zweiten FIFO-Speicher 134 oder – entsprechend für die Empfangsschaltungen 128, 138 – den dritten
FIFO-Speicher 156 geschaltet ist, auf. Der Verstärker 172 wird auch
als Empfänger
bezeichnet. Der erste Demultiplexer 174 erhöht die Anzahl
paralleler Leitungen von eins auf acht und verringert die Bitrate
um den Faktor 8. Der zweite Demultiplexer 178 erhöht die Anzahl der
parallelen Leitungen von acht auf sechzehn und verringert die Bitrate
auf jeder einzelnen Leitungen um den Faktor 2.
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Die
Speichervorrichtung von 2 unterscheidet sich von der
in Bezug auf 1 gezeigten Speichervorrichtung
durch die Art, einen externen Takt von der Speichersteuereinheit
oder einer anderen externen Schaltung zu verarbeiten. Ein Taktgenerator
(CSU – clock
synthesizing unit) 182 ist mit einer ersten Kontaktfläche 184 zum
Empfangen eines Taktsignals und mit einer zweiten Kontaktfläche 186 zum Übertragen
eines Taktsignals verbunden. Der Taktgenerator 182 kann
eine PLL-(phase
lock loop) oder eine DLL-Einheit (delay lock loop) mit einer inhärenten Taktvervielfachung
sein.
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Der
Taktgenerator 182 erzeugt einen Normaltakt, der den Spuren 122, 124, 126, 128, 152, 154 des
Eingangs-/Ausgangsabschnitts 50, 60 und
einem ersten Taktteiler 188 zur Verfügung gestellt wird. Der von
dem Taktgenerator 182 zur Verfügung gestellte Normaltakt kann
insbesondere für
die Verstärker 168, 172 und/oder
den zweiten Multiplexer 166 und den ersten Demultiplexer 174 einer
jeden Leitung vorgesehen werden. Alternativ stellt jeder Verstärker 172 eine
inhärente
symbolische Taktsynchronisation zur Verfügung.
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Der
erste Taktteiler 188 teilt den von dem Taktgenerator 182 zur
Verfügung
gestellten Normaltakt durch einen Faktor 8. Der geteilte Normaltakt
wird den Spuren des Eingangs-/Ausgangsabschnitts 50, 60 und
einem zweiten Taktteiler 190 zur Verfügung gestellt. Der dividierte
Normaltakt kann für
die Register 164, 176 vorgesehen werden und der
dividierte Normaltakt kann außerdem
einem oder mehreren Elementen aus der Gruppe umfassend den ersten Multiplexer 162,
den zweiten Multiplexer 166, den ersten Demultiplexer 174 und
den zweiten Demultiplexer 178 zur Verfügung gestellt werden.
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Der
zweite Taktteiler 190 teilt den dividierten Normaltakt
durch den Faktor 2. Der zweimal geteilte Normaltakt wird den FIFO-Speichern 132, 134, 156, der
zehnten Schnittstelle 54 des ersten Teils 50 des Eingangs-/Ausgangsabschnitts
und der zwölften Schnittstelle 64 des
zweiten Teils 60 zur Verfügung gestellt. Die zehnte und
zwölfte
Schnittstelle 54, 64 kann den zweimal geteilten
Normaltakt über
die Taktleitungen 108, 112 jeweils für die vierte
und dritte Schnittstelle 32, 36 der Steuerlogik 30 vorsehen.
Das Speicherzellenfeld 20, die Steuerlogik 30,
ihre Schnittstellen 22, 24, 26, 32, 34, 36, 38, 40 und
ihr Betrieb entsprechen der ersten Ausführungsform.
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Für eine Anwendung
der Speichervorrichtung 10 in einem Computer ist diese über die
Kontaktflächen 138, 184, 186 mit
der Speichersteuereinheit des Computers verbunden. Der Taktgenerator empfängt über die
Kontaktfläche 184 einen
externen Takt von der Speichersteuereinheit. Dieser Takt kann z.B.
3,2 GHz betragen und wird von dem ersten und dem zweiten Taktteiler 188, 190 auf
einen internen Normaltakt von 200 MHz dividiert. Der erste Teil 50 des
Eingangs-/Ausgangsabschnitts empfängt in den Speicherzellen des
Speicherzellenfelds 20 zu speichernde Daten oder Datensignale über die
Kontaktflächen 138.
Diese Datensignale werden von dem Verstärker 168 der Empfangsschaltungen 128 einer jeden
Spur verstärkt.
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Die Übertragung
der Datensignale von der Speichersteuereinheit zu der Speichervorrichtung 10 wird
von einem externen Takt gesteuert. Während jedes Taktzyklusses werden
acht Bit parallel über
acht Kontaktflächen 138 empfangen.
In jeder Spur wandeln der erste Demultiplexer 174, das
Register 176 und der zweite Demultiplexer 178 den
parallelen 1-Bit 3,2 GHz-Datenstrom in einen parallelen 16-Bit 200 MHz-Datenstrom
um. Alle acht Spuren wandeln gemeinsam den parallelen 8-Bit 3,2
GHz-Datenstrom in einem parallelen 128-Bit 200 MHz-Datenstrom um, der
dem zweiten FIFO-Speicher 134 zur Verfügung gestellt wird. Über die
128 parallelen Leitungen 148, die zehnte Schnittstelle 54,
die 128 parallelen Leitungen 82 und die vierte Schnittstelle 32 werden
die Daten an die Steuerlogik weitergeleitet.
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Gleichzeitig
mit oder auf der Grundlage eines beliebigen anderen vorbestimmten
zeitlichen Zusammenhangs mit dem Empfang der Daten durch den ersten
Teil 50 des Eingangs-/Ausgangsabschnitts, empfängt der
zweite Teil 60 des Eingangs-/Ausgangsabschnitt Befehls-
und Adresssignale über
vier Kontaktflächen 138.
Die Befehlssignale zeigen an, dass die vom ersten Teil 50 des
Eingangs-/Ausgangsabschnitts empfangenen Daten in den Speicherzellen
des Speicherzellenfelds 20 gespeichert werden sollen. Die
Adresssignale ermitteln die Speicherzellen oder die Gruppen von
Speicherzellen des Speicherzellenfelds 20, in denen die
Daten zu speichern sind. Alternativ ermitteln die Adresssignale
die ersten und die letzten Adressen einer Reihe von Adressen oder
Bereichen für
die erste Adresse oder die Größe der Reihe
oder des Bereichs im Speicherzellenfeld 20, in denen die
nachfolgend übertragenen Daten
gespeichert werden sollen.
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Die Übertragung
der Befehls- und Adresssignale von der Speichersteuereinheit zu
der Speichervorrichtung 10 wird durch den über die
Kontaktfläche 184 empfangenen
externen Takt gesteuert. Die Befehls- und Adresssignale werden von
dem Verstärker 172 in
jeder Spur verstärkt.
In jeder Spur 152, 154 wird das Befehls- oder
Adresssignal durch den ersten Demultiplexer 174, das Register 176 und
den zweiten Demultiplexer 178 von parallelen 1-Bit 3,2
GHz auf parallele 16-Bit 200 MHz umgewandelt. Die vier Spuren 152, 154 wandeln
die parallelen 4-Bit-3,2-GHz-Strom von Befehls- und Adresssignalen
in einen parallelen 64-Bit-200-MHz-Strom von Befehls- und Adresssignalen
um, welcher dann dem dritten FIFO-Speicher 156 zur Verfügung gestellt wird. Über die
64 parallelen Leitungen 160, die zwölfte Schnittstelle 64,
die 64 parallelen Leitungen 84 und die sechste Schnittstelle 36 werden
die Befehle und Adressen an die Steuerlogik weitergeleitet.
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Die
Steuerlogik steuert das Einschreiben von Daten in die von den Adressen
oder den den Befehlen entsprechenden Adressen ermittelten Speicherzellen.
In der vorliegenden Ausführungs form
wird dem Speicherzellenfeld 20 kein Taktsignal zur Verfügung gestellt.
Vielmehr wird das Speicherzellenfeld 20 asynchron betrieben.
Viele Arten von Speicherzellen und viele Arten von Speicherzellenfeldern
müssen
aufgrund ihrer physikalischen Beschaffenheit asynchron betrieben
werden. Wenn jedoch das Speicherzellenfeld 20 synchron
betrieben werden kann, so kann der von dem Taktgenerator 182 und
den Taktteilern 188, 190 vorgesehene zweimal geteilte Takt
oder jeder beliebige, von diesem zweimal geteilten Takt abgeleitete
Takt dem Speicherzellenfeld 20 ebenfalls zur Verfügung gestellt
werden. Im Falle eines asynchronen Speicherzellenfelds 20,
kann die erste Schnittstelle des Speicherzellenfelds einen lokalen
Takt über
die Taktleitung 110 für
die fünfte Schnittstelle 34 der
Steuerlogik vorsehen. Dieser lokale Takt verbessert die Kommunikation
zwischen der Steuerlogik 30 und dem Speicherzellenfeld 20.
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Wenn
Daten aus dem Speicherzellenfeld 20 ausgelesen werden sollen,
werden ein Lesebefehl und eine die Speicherzelle oder die Speicherzellen ermittelnde
Adresse von der Speichersteuereinheit an den zweiten Teil 60 des
Eingangs-/Ausgangsabschnitts über die
entsprechenden vier Kontaktflächen 138 übertragen.
Im Hinblick auf die Verarbeitung von Signalen durch den Eingangs-/Ausgangsabschnitt 50, 60 unterscheidet
sich der Lesevorgang vom oben beschriebenen Schreibvorgang in zweierlei
Hinsicht. Erstens ist der zeitliche Zusammenhang zwischen den Befehls-
und Adresssignalen und den Datensignalen notwendigerweise so, dass
die Datensignale nach den Befehls- und Adresssignalen verarbeitet werden.
Außerdem
werden die Datensignale in die andere Richtung verarbeitet.
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Die
von der Steuerlogik 30 über
die erste Schnittstelle 22, die Leitungen 72 und
die fünfte Schnittstelle 34 aus
dem Speicherzellenfeld 20 ausgelesenen Daten werden an
den ersten Teil 50 des Eingangs-/Ausgangsabschnitts über die
vierte Schnittstelle 32 der Steuerlogik 30, die
128 parallelen Leitungen 82 und die zehnte Schnittstelle 54 übertragen.
Die Da ten werden dann über
die 128 parallelen Leitungen 146 an den ersten FIFO-Speicher 132 übertragen.
Die Daten werden von dem ersten FIFO-Speicher 132 über acht
Gruppen von je 16 Leitungen 142 an die acht parallelen
Spuren 122, 124 übertragen. In der Sendeschaltung 126 in
jeder Spur werden parallele 16-Bit-200-MHz-Datensignale über den
ersten Multiplexer 162, das Register 164 und den zweiten
Multiplexer 166 in parallele 1-Bit-3,2-GHz-Datensignale umgewandelt.
So wird der parallele 128-Bit-200-MHz-Datenstrom von den acht parallelen
Spuren in einen parallelen 8-Bit-3,2-GHz-Datenstrom umgewandelt.
Schließlich wird
dieser auf wenigen parallelen Leitungen liegende Datenstrom mit
hoher Bitrate von den Verstärkern 168 in
den Sendeschaltungen 128 in jeder Spur verstärkt und über die
Kontaktflächen 138 an
die Speichersteuereinheit übertragen.
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In
den Spuren werden die Multiplexer 162, 166 und
die Demultiplexer 174, 178 von dem von dem Taktgenerator 182 zur
Verfügung
gestellten Normaltakt, dem von dem ersten Taktteiler 188 dividierten
geteilten Normaltakt und von dem von dem zweiten Taktteiler 190 zweimal
geteilten Normaltakt gesteuert. Diese Steuerung der Umwandlung von
Befehls-, Adress- und Datenströmen
macht diese Umwandlungen selbst bei einem hohen Umwandlungsfaktor
wie z.B. 16 oder mehr höchst
zuverlässig.
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In
den oben mit Bezug auf die 1 und 2 beschriebenen
Ausführungsformen
umfassen das Speicherzellenfeld 20, die Steuerlogik 30 und
der Eingangs-/Ausgangsabschnitt 50, 60 die Schnittstellen 22, 24, 26, 32, 34, 36, 38, 40, 54, 64.
Jede dieser Schnittstellen kann lediglich die Position sein, an
der die Leitungen den Rand des entsprechenden Bauteils oder Abschnitts
kreuzen. Alternativ ist eine Schnittstelle eine Position, an der
ein von einem Bauteil oder Abschnitt ausgehendes Signal zum letzten Mal
manipuliert wird, oder wo ein eingehendes Signal zum ersten Mal
manipuliert wird. Jede Schnittstelle kann Verstärker oder Treiber für ausgehende
Signale oder Verstärker
oder Empfänger
für eingehende
Signale umfassen. Außerdem
kann jede Schnittstelle Zwischenspeicher oder Puffer oder Kurzzeitspeicher für die ein-
und ausgehenden Signale aufweisen. Folglich können die FIFO-Speicher 132, 134, 156 der zweiten
Ausführungsform
auch jeweils Teile der Schnittstellen 54, 64 des
Eingangs-/Ausgangsabschnitts sein.
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3 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung 310 gemäß einer dritten
Ausführungsform
der vorliegenden Erfindung. Diese Speichervorrichtung 310 weist
ein Speicherzellenfeld 20 auf, sowie eine Steuerlogik 30 und
einen Eingangs-/Ausgangsabschnitt 50, 60, die
denen der zweiten Ausführungsform
im Großen
und Ganzen recht ähnlich
sind.
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Die
dritte Ausführungsform
unterscheidet sich von der zweiten Ausführungsform darin, dass der
erste und der zweite FIFO-Speicher 132, 134 des ersten
Teils 50 des Eingangs-/Ausgangsabschnitts über 128
Leitungen 146 bzw. 128 Leitungen 148 direkt mit
der vierten Schnittstelle der Steuerlogik 30 verbunden
sind. Während
die zehnte Schnittstelle 54 des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts der zweiten Ausführungsform Mittel zum Umwandeln
von bidirektionalen Signalen auf den 128 Leitungen 82 in
unidirektionale Signale auf den 128 Leitungen 148 bzw.
den 128 Leitungen 148 und umgekehrt aufweisen muss, sind
diese Mittel in der dritten Ausführungsform
nicht erforderlich. In 3 sind die Steuerlogik 30 und
der erste Teil des Eingangs-/Ausgangsabschnitts nicht durch die
128 Leitungen 82 verbunden, die für die Signalübertragung in
beide Richtungen in der Ausführungsform
von 2 vorgesehen sind. Vielmehr sind die Steuerlogik 30 und
der erste Teil 50 des Eingangs-/Ausgangsabschnitts durch
128 Leitungen 148 zum Übertragen von
Signalen vom ersten Teil 50 zu der Steuerlogik und durch
128 Leitungen 156 zum Übertragen
von Signalen von der Steuerlogik 30 zum ersten Teil 50 verbunden.
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Außerdem unterscheidet
sich die Speichervorrichtung 10 der dritten Ausführungsform
von der zweiten Ausführungsform
dar in, dass der dritte FIFO-Speicher 156 des zweiten Teils 50 des
Eingangs-/Ausgangsabschnitts über
64 Leitungen 160 direkt mit der sechsten Schnittstelle 36 der
Steuerlogik verbunden ist. Während
die zwölfte
Schnittstelle 64 des zweiten Teils 60 des Eingangs-/Ausgangsabschnitts
in der zweiten Ausführungsform
z.B. Verstärker
und Treiber umfassen kann, sind solche in der dritten Ausführungsform
nicht enthalten.
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Weiterhin
unterscheidet sich die Speichervorrichtung 10 der dritten
Ausführungsform
von der zweiten Ausführungsform
darin, dass der zweimal dividierte Normaltakt, der von dem zweiten
Taktteiler 190 zur Verfügung
gestellt wird, der vierten Schnittstelle 32 und der sechsten
Schnittstelle 36 der Steuerlogik 30 direkt zur
Verfügung
gestellt wird. Dies bedeutet, dass die Steuerlogik 30 unter
Verwendung desselben zweimal geteilten Normaltakts direkt mit dem
Eingangs-/Ausgangsabschnitt
synchronisiert wird. Darüber
hinaus empfängt
die vierte Schnittstelle 32 der Steuerlogik 30 über die
Taktleitung 108 ein Taktsignal von dem zweiten FIFO-Speicher 134 zum Steuern
der Signal- oder Datenübertragung
vom zweiten FIFO-Speicher 134 zur vierten Schnittstelle 32 der
Steuerlogik 30. Außerdem
empfängt
der erste FIFO-Speicher 132 über die Taktleitung 106 ein
Taktsignal von der vierten Schnittstelle 32 der Steuerlogik 30 zum
Steuern der Signal- und Datenübertragung von
der Steuerlogik 30 zum ersten Teil 50 des Eingangs-/Ausgangsabschnitts.
Darüber
hinaus empfängt
die sechste Schnittstelle 36 der Steuerlogik 30 ein
Taktsignal von dem dritten FIFO-Speicher 156 zum Steuern
der Übertragung
von Signalen oder Befehlen oder Adressen vom zweiten Teil 60 des
Eingangs-/Ausgangsabschnitts zur sechsten Schnittstelle 36 der
Steuerlogik 30.
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Alternativ
sind zwischen den FIFO-Speichern 132, 134, 156 des
Eingangs-/Ausgangsabschnitts 50, 60 und der vierten
und sechsten Schnittstelle 32, 36 der Steuerlogik 30 keine
Taktleitungen 106, 108 vorgesehen. Diese Taktleitungen
können weggelassen
werden, da die FIFO-Speicher 132, 134, 156 und die
vierte und sechste Schnittstelle 32, 36 der Steuerlogik 30 direkt
mit demselben zweiten geteilten Normaltakt von dem zweiten Taktteiler 190 versorgt
werden. Dieser zweimal geteilte Normaltakt synchronisiert und steuert
jede beliebige Übertragung
von Signalen, Daten, Befehlen oder Adressen zwischen dem Eingangs-/Ausgangsabschnitt 50, 60 und
der Steuerlogik 30.
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Wie
bereits in der Beschreibung der ersten Ausführungsform erwähnt wurde,
kann die Anzahl der Leitungen 72, die die erste Schnittstelle 22 des Speicherzellenfelds 20 und
die fünfte
Schnittstelle 34 der Steuerlogik miteinander verbinden,
beliebig sein. In 3 wird die Anzahl der parallelen
Leitungen 72 mit 2048 angegeben, was ein typisches Beispiel
ist. Jedoch kann eine zufällige
Anzahl paralleler Leitungen 72 gegeben sein.
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In
den Speichervorrichtungen der ersten drei mit Bezug auf die 1 bis 3 beschriebenen Ausführungsformen
empfängt
der erste Teil 50 des Eingangs-/Ausgangsabschnitts Daten
von der Speichersteuereinheit und überträgt Daten an die Speichersteuereinheit
oder von und zu einer anderen externen Schaltung über dieselben
Leitungen 86. Daher ist die neunte Schnittstelle 52 des
ersten Teils 50 des Eingangs-/Ausgangsabschnitts der Speichervorrichtung 10 gemäß der ersten
Ausführungsform
zum Übertragen
und Empfangen von Signalen und zum Schalten zwischen Übertragung
und Empfang, und umgekehrt, ausgelegt. In der zweiten und dritten
Ausführungsform
wird die Anforderung, dass Signale über die Kontaktflächen 138 sowohl übertragen
als auch empfangen werden können,
durch das Vorsehen sowohl der Sendeschaltung 126 und der
Empfangsschaltung 128 in jeder Spur des ersten Teils des Eingangs-/Ausgangsabschnitts
erfüllt.
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4 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung 410 gemäß einer vierten
Ausführungsform
der vorliegenden Erfindung. Ähnlich
wie in der ersten und der dritten Ausführungsform weist die Speichervorrichtung 410 der vierten
Ausführungsform
ein Speicherzellenfeld 20, eine Steuerlogik 30 und
einen Eingangs-/Ausgangsabschnitt 50, 60 auf.
Diese Bauteile und Abschnitte weisen, ähnlich wie die entsprechenden
Schnittstellen der ersten Ausführungsform,
die Schnittstellen 22, 24, 26, 32, 34,36, 38, 40, 52, 54, 62, 64 auf.
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In
der ersten Ausführungsform
empfängt
der zweite Teil 60 des Eingangs-/Ausgangsabschnitts Befehls-
und Adresssignale von der Speichersteuereinheit und leitet diese
Befehls- und Adresssignale an die Steuerlogik 30 weiter.
Der erste Teil 50 des Eingangs-/Ausgangsabschnitts empfängt Datensignale
von der Speichersteuereinheit, die dann an die Steuerlogik 30 weitergeleitet
werden, und überträgt die von
der Steuerlogik 30 erhaltenen Datensignale auch an die
Speichersteuereinheit.
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Im
Gegensatz zur ersten Ausführungsform ist
in der vierten Ausführungsform
jeder Teil 50, 60 des Eingangs-/Ausgangsabschnitts lediglich für eine unidirektionale
Kommunikation vorgesehen. Der zweite Teil 60 des Eingangs-/Ausgangsabschnitts empfängt Befehls-,
Adress- und Datensignale von der Speichersteuereinheit über seine
elfte Schnittstelle 62 und überträgt diese Signale (nach einer
Umwandlung) über
die zwölfte
Schnittstelle 64 an die Steuerlogik 30, und der
erste Teil 50 des Eingangs-/Ausgangsabschnitts überträgt die von
der Steuerlogik über
die elfte Schnittstelle 54 erhaltenen Signale lediglich über die
zehnte Schnittstelle 52 an die Speichersteuereinheit. Mit
anderen Worten, der Eingangs-/Ausgangsabschnitt weist einen separaten Sender
(erster Teil 50) zum Übertragen
von Daten und Steuersignalen an die externe Speichersteuereinheit
auf, sowie einen separaten Empfänger
(zweiter Teil 60) zum Empfangen von Daten-, Adress- und Steuersignalen
von der externen Speichersteuereinheit.
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Hierzu
sind acht parallele Leitungen 88 vorgesehen, die die elfte
Schnittstelle 62 des zweiten Teils 60 des Eingangs- /Ausgangsabschnitts
mit der Speichersteuereinheit verbinden, sowie 128 parallele Leitungen 84,
die die zwölfte
Schnittstelle 64 des zweiten Teils 60 mit der
sechsten Schnittstelle 36 der Steuerlogik 30 verbinden.
Dadurch entspricht die gesamte Kapazität und Bandbreite für eine Übertragung
von Befehls-, Adress- und Datensignalen von der Speichersteuereinheit
der Speichervorrichtung 410 der Kapazität bzw. der Bandbreite der Übertragung
von Daten- und Steuersignalen von der Speichervorrichtung 410 zu
der Speichersteuereinheit. Die Funktionsfähigkeit und Struktur der Steuerlogik 30 der
vierten Ausführungsform
unterscheidet sich von denen der ersten bis dritten Ausführungsform,
da die Steuerlogik 30 nun über die sechste Schnittstelle 36 sowohl
Befehls-, Adress- als auch Datensignale empfängt und lediglich über die
vierte Schnittstelle 32 Datensignale überträgt.
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Diese
unidirektionale Kommunikation zwischen der vierten Schnittstelle 32 der
Steuerlogik 30 und der zehnten Schnittstelle 54 des
ersten Teils 50 des Eingangs-/Ausgangsabschnitts und zwischen der
neunten Schnittstelle 52 des ersten Teils 50 des Eingangs-/Ausgangsabschnitts
und der Speichersteuereinheit vereinfacht sowohl die Struktur des
ersten Teils 50, als auch seinen Betrieb. Die Struktur
des ersten Teils 50 des Eingangs-/Ausgangsabschnitts wird
vereinfacht, weil eine Konvertierung der Signale nur von einer auf
128 parallelen Bit liegenden niedrigen Bitrate auf eine auf 8 parallelen
Bit liegenden hohen Bitrate notwendig ist, jedoch nicht umgekehrt. Der
Betrieb des ersten Teils 50 des Eingangs-/Ausgangsabschnitts
wird dadurch vereinfacht, dass ein Schalten zwischen zwei Kommunikationsrichtungen, d.h.
zwischen einem Modus zum Versenden von Signalen an die Speichersteuereinheit
und einem Modus zum Empfangen von Signalen von der Speichersteuereinheit,
nicht erforderlich ist. Insbesondere bewirkt die Vereinfachung des
Betriebs des Eingangs-/Ausgangsabschnitts 50, 60 die
Gesamtgeschwindigkeit der Speichervorrichtung 10 und der
Datenmenge, die in einer gege benen Zeit in die Speichervorrichtung eingeschrieben
bzw. aus ihr ausgelesen werden kann.
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In
der vierten Ausführungsform
wird die Übertragung
von Befehls-, Adress- und Datensignalen von der Speichersteuereinheit
oder einer anderen externen Schaltung an den zweiten Teil 60 des
Eingangs-/Ausgangsabschnitts, von dort zur Steuerlogik 30 und
von der Steuerlogik 30 zum Speicherzellenfeld 20 von
Taktsignalen gesteuert, die parallel zu den Befehls-, Adress- und
Datensignalen über
die Taktleitungen 102, 112, 114 übertragen
werden. Das über
die Taktleitung 112 vom zweiten Teil 60 des Eingangs-/Ausgangsabschnitts
zur Steuerlogik 30 übertragene
Taktsignal entspricht dem von der Speichersteuereinheit über die
Taktleitung 102 an den Eingangs-/Ausgangsabschnitt 50, 60 übertragenen
Taktsignal oder ist davon durch Taktteilung abgeleitet. Der von
der Steuerlogik 30 über
die Taktleitung 114 an das Speicherzellenfeld 20 übertragene
Takt entspricht dem vom Eingangs-/Ausgangsabschnitt 50, 60 über die
Taktleitung 112 an die Steuerlogik 30 übertragenen
Takt oder ist davon durch Taktteilung abgeleitet. Die gesamte Steuerlogik 30 wird
von dem Takt gesteuert, den sie über
der Taktleitung 112 von dem Eingangs-/Ausgangsabschnitt 50, 60 erhält. Das
gesamte Speicherzellenfeld 20 wird von dem Takt gesteuert,
den es über
die Taktleitung 114 von der Steuerlogik 30 empfängt.
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Je
nach physikalischer Beschaffenheit des Speicherzellenfelds 20 oder
des Wiederauffrischmechanismus oder der Leseverstärker oder
beliebiger anderer Bauteile des Speicherzellenfelds 20 kann
es jedoch unmöglich
oder unzweckmäßig sein,
das Speicherzellenfeld durch diesen Takt zu steuern. In einem solchen
Fall hat das Speicherzellenfeld 20 seinen eigenen Zeitablauf,
und die Datenübertragung vom
Speicherzellenfeld 20 zur Steuerlogik 30 wird durch
einen Takt gesteuert, der durch das Speicherzellenfeld 20 generiert
von dem Speicherzellenfeld 20 über die Taktleitung 110 an
die Steuerlogik 30 übertragen
wird. Weiterhin kann es in einem solchen Fall von Vorteil sein,
die Datenübertragung
von der Steuerlogik zum ersten Teil 50 des Eingangs-/Ausgangsabschnitts
durch den von dem Speicherzellenfeld 20 generierten Takt
oder durch einen von letzterem abgeleiteten und von der Steuerlogik 30 über die Taktleitung 106 zum
Eingangs-/Ausgangsabschnitt 50, 60 übertragenen
Takt zu steuern. Es kann weiterhin von Vorteil sein, auch die Datenübertragung
vom ersten Teil 50 des Eingangs-/Ausgangsabschnitts zu der Speichersteuereinheit
durch einen Takt zu steuern, der synchron zu dem von dem Speicherzellenfeld 20 generierten
und über
die Taktleitung 104 an die Speichersteuereinheit übertragenen
Takt ist oder von diesem direkt oder indirekt abgeleitet wurde.
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5 zeigt
ein schematisches Schaltungsdiagramm einer Speichervorrichtung 510 gemäß einer fünften Ausführungsform
der vorliegenden Erfindung. Wie in Ausführungsform 1 bis 4 umfasst
die fünfte Ausführungsform
ein Speicherzellenfeld 20, eine Steuerlogik 30 und
einen Eingangs-/Ausgangsabschnitt 50, 60, die über die
Schnittstellen 22, 24, 26, 32, 34, 36, 38, 40, 54, 64 und
die Leitungen 72, 74, 76, 82, 84 miteinander
verbunden sind. Ähnlich
wie in der vierten Ausführungsform
ist der erste Teil 50 des Eingangs-/Ausgangsabschnitts
zum Übertragen
von Signalen nur in eine Richtung von der Steuerlogik zu einer externen
Speichersteuereinheit oder einer anderen externen Schaltung vorgesehen,
und der zweite Teil 60 des Eingangs-/Ausgangsabschnitts
ist nur zum Übertragen
von Signalen in eine Richtung von der externen Speichersteuereinheit
oder einer anderen Schaltung zur Steuerlogik vorgesehen.
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Anders
als die Speichervorrichtung 410 der vierten Ausführungsform
ist zwischen der zweiten Schnittstelle 24 des Speicherzellenfelds 20 und
der siebten Schnittstelle 38 der Steuerlogik 30 keine Taktleitung 114 vorgesehen.
Dies bedeutet, dass die Übertragung
von Adresssignalen von der Steuerlogik 30 zum Speicherzellenfeld 20 nicht
synchronisiert ist oder von irgendeinem Takt gesteuert wird. Jedoch kann
eine zusätzliche
Taktleitung zum Steuern der Übertragung
von Adresssig nalen und/oder von Teilen des Speicherzellenfelds 20 durch
einen Takt vorgesehen sein.
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5 zeigt
Einzelheiten des Eingangs-/Ausgangsabschnitts 50, 60.
Aus einem Vergleich von 5 mit 2 geht hervor,
dass sich die fünfte
Ausführungsform
von der zweiten Ausführungsform
aufgrund der Anzahl von Spuren im zweiten Teil 60 des Eingangs-/Ausgangsabschnitts
unterscheidet und dass jede Spur des ersten Teils 50 des
Eingangs-/Ausgangsabschnitts
nur eine Sendeschaltung (erster Multiplexer 162, Register 164,
zweiter Multiplexer 166, Verstärker 168), jedoch
keine Empfangsschaltung umfasst. In der fünften Ausführungsform beträgt die Anzahl
der Spuren im zweiten Teil 60 des Eingangs-/Ausgangsabschnitts
acht und entspricht der Anzahl von Spuren des ersten Teils des Eingangs-/Ausgangsabschnitts.
Daher umfasst der Eingangs-/Ausgangsabschnitt 50, 60 eine
größere Anzahl
von Spuren als in der zweiten Ausführungsform, jedoch ist die
Struktur einer jeden Spur des ersten Teils 50 einfacher
als die in 5 gezeigte Ausführungsform.
Insgesamt ist die Anzahl der Elemente (Multiplexer 162, 166,
Demultiplexer 174, 178, Register 164, 176,
Verstärker 168, 172)
verringert. Darüber hinaus
ist der Betrieb des Eingangs-/Ausgangsabschnitts einfacher gestaltet,
da es nicht erforderlich ist, bei der Signalübertragung zwischen zwei Richtungen
zu schalten.
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Aus
einem Vergleich von 5 mit 2 geht hervor,
dass in der fünften
Ausführungsform
die Verarbeitung des externen Takts und die Aufbereitung eines internen
Normaltakts durch einen Taktgenerator 182 und Taktteiler 188, 199 ähnlich ist
wie in der zweiten Ausführungsform.
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In
den oben mit Bezug auf die 1 bis 5 beschriebenen
Ausführungsformen
wurden bestimmte Anzahlen paralleler Leitungen 72, 74, 82, 84, 86, 88,
die die Schnittstellen miteinander verbinden, und bestimmte Anzahlen
von Spuren im ersten und zweiten Teil 50, 60 des
Eingangs-/Ausgangsabschnitts an gegeben. Darüber hinaus wurden der Faktor,
durch den die Parallelität
und die Bitrate auf jeder einzelnen Leitung in den Spuren des Eingangs-/Ausgangsabschnitts
verändert
wurde, die Anzahl der Stufen oder Multiplexer 162, 166 und
Demultiplexer 174, 178 und auch die Anzahl der
Taktteiler 188, 190, in spezifischen Zahlenwerten
angegeben. Die vorliegende Erfindung soll so eingesetzt werden,
dass eine beliebige andere Anzahl paralleler Leitungen 72, 74, 82, 84, 86, 88,
eine beliebige andere Anzahl von Spuren in den Teilen 50, 60 des
Eingangs-/Ausgangsabschnitts,
beliebige andere Umwandlungsfaktoren, eine beliebige andere Anzahl
von Multiplexern 162, 166 und Demultiplexern 174 178,
eine beliebige andere Anzahl von Taktteilern 188, 190 und
zufällige
externe und entsprechende interne Taktfrequenzen verwendet werden
können.
Darüber
hinaus geht aus der vorhergehenden Beschreibung der Ausführungsformen
klar hervor, dass die Speichervorrichtung gemäß den Ausführungsformen der Erfindung
mehrere Speicherzellenfelder aufweisen kann und dass die externe
Speichersteuereinheit oder eine andere externe Schaltung, die Daten
mit der Speichervorrichtung austauscht, auf einem separaten Speicherchip vorgesehen
sein kann, dass jedoch die Speichervorrichtung vorzugsweise auch
zusammen mit einer Speichersteuereinheit, einem Prozessor oder einer anderen
Schaltung auf einem einzelnen Speicherchip integriert vorliegen
kann.
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Die
Taktleitungen 102, 104, 106, 108, 110, 112, 114 sorgen
für eine
synchrone und somit zuverlässigere
Signalübertragung
durch das Übermitteln des
Taktsignals von der sendenden Schnittstelle zur empfangenden Schnittstelle.
Diese Taktsignale können
weiter zum Synchronisieren des Eingangs-/Ausgangsabschnitts 50, 60 und/oder
der Steuerlogik 30 und/oder des Speicherzellenfelds 20 oder
mindestens eines Teils davon verwendet werden. Ein globaler interner
Takt kann dem Eingangs-/Ausgangsabschnitt 50, 60 und
der Steuerlogik 30, aber auch dem Speicherzellenfeld 20 zur
Verfügung
gestellt werden. Zu diesem Zweck kann sich die Architektur oder die Topologie
der Taktleitungen von den mit Bezug auf die Figuren beschriebenen
Ausführungsformen
unterscheiden.
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Weiterhin
kann eine Synchronisationseinrichtung, die die Signalübertragung
zwischen den Schnittstellen oder Bauteilen und Abschnitten der Speichervorrichtung
synchronisiert, eine Synchronisationseinrichtung, die den Betrieb
von Bauteilen und Abschnitten der Speichervorrichtung synchronisiert, oder
eine Synchronisationseinrichtung, die die gesamte Speichervorrichtung
synchronisiert, mit einer kleineren Anzahl von Taktleitungen oder
sogar ohne Taktleitungen realisiert werden. Der die Signalübertragung
steuernde Takt ist implizit in dem auf der anderen Seite empfangenen
Signal enthalten. Daher kann die Synchronisationseinrichtung eine
Schaltung an jeder empfangenden Schnittstelle aufweisen, welche
den Übertragungstakt
des empfangenen Signals beispielsweise mithilfe eines einstellbaren
Oszillators mit einem hohen Q-Faktor ableitet. Als zusätzliche Alternative
kann der Takt als ein moduliertes Lichtsignal von einer die gesamte
Schaltung erleuchtenden Lichtquelle vorgesehen sein, wobei der Takt
von einem Phototransistor oder einer beliebigen anderen lichtempfindlichen
Vorrichtung an jeder Position in der Schaltung empfangen wird, an
der der Takt verwendet wird.
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6 zeigt
ein schematisches Flussdiagramm eines Verfahrens gemäß einer
sechsten Ausführungsform
der vorliegenden Erfindung. In einem ersten Schritt 202 wird
ein Taktsignal von einer Speichersteuereinheit oder einer anderen
außerhalb
der Speichervorrichtung liegenden Schaltung an die Speichervorrichtung übertragen.
In einem zweiten Schritt 204 werden Befehls-, Adress- oder
Datensignale von der Speichersteuereinheit an die Speichervorrichtung übertragen,
wobei diese Signale von dem Taktsignal gesteuert werden oder zu
diesem synchron sind.
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In
einem dritten Schritt 206 werden die Befehls-, Adress- oder Datensignale
von einer hohen Bitrate auf wenigen paral lelen Leitungen in eine
niedrige Bitrate auf vielen parallelen Leitungen umgewandelt. Diese
Umwandlung wird wiederum vom ersten Taktsignal und/oder von dem
zweiten Taktsignal, das vom ersten Taktsignal durch Taktteilung
abgeleitet wurde, gesteuert. In einem vierten Schritt 208 werden die
umgewandelten Befehls-, Adress- und Datensignale an eine Steuerlogik
der Speichervorrichtung übertragen.
Diese Übertragung
kann durch ein zweites Taktsignal gesteuert werden.
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In
einem fünften
Schritt 210 werden Daten in bzw. aus Speicherzellen, die
von der Steuerlogik gemäß den von
der Steuerlogik empfangenen Befehls-, Adress- oder Datensignalen
gesteuert werden, eingeschrieben bzw. ausgelesen.
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Im
fünften
Schritt 210, werden Daten aus den Speicherzellen ausgelesen,
und in einem sechsten Schritt 212 von der Steuerlogik zu
einem Eingangs-/Ausgangsabschnitt der Speichervorrichtung übertragen.
In einem siebten Schritt 214 werden die Datensignale in
dem Eingangs-/Ausgangsabschnitt der Speichervorrichtung von einer
niedrigen Bitrate auf vielen parallelen Leitungen in eine hohe Bitrate auf
wenigen parallelen Leitungen umgewandelt. Sowohl die Datenübertragung
im sechsten Schritt 212, als auch die Umwandlung der Daten
im siebten Schritt 214 kann vom zweiten Taktsignal gesteuert werden.
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In
einem achten Schritt 216 werden die umgewandelten Daten
zu der Speichersteuereinheit übertragen,
wobei diese Übertragung
abermals von dem ersten Taktsignal gesteuert wird.
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Obwohl
die vorhergehende Beschreibung Ausführungsformen der vorliegenden
Erfindung betrifft, können
andere und weiterführende
Ausführungsformen
der Erfindung entwickelt werden, ohne dabei über den grundsätzlichen
Umfang der Erfindung, wie er in den nun folgenden Ansprüchen definiert
ist, hinauszugehen.
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Figurenbeschriftung
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6
- 202
- Übertragen
des Taktsignals an die Speichervorrichtung
- 204
- Übertragen
von Befehls-, Adress- oder Datensignalen an
-
- die
Speichervorrichtung
- 206
- Umwandeln
der Befehls-, Adress- oder Datensignale
- 208
- Übertragen
der Befehls-, Adress- oder Datensignale an
-
- die
Steuerlogik
- 210
- Einschreiben
oder Auslesen von Daten in die bzw. aus
-
- den
Speicherzellen
- 212
- Übertragen
der Daten von der Steuerlogik
- 214
- Umwandeln
der Datensignale
- 216
- Übertragen
der Datensignale an die Speichersteuerein
-
- heit