DE10208716A1

DE10208716A1 - Steuerschaltung für ein S-DRAM

Info

Publication number: DE10208716A1
Application number: DE10208716A
Authority: DE
Inventors: Peter Schroegmeier; Stefan Dietrich; Sabine Kieser; Pramod Acharya; Christian Weis
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-02-28
Filing date: 2002-02-28
Publication date: 2003-09-18
Anticipated expiration: 2022-03-01
Also published as: DE10208716B4; US6717886B2; US20030161210A1

Abstract

Steuerschaltung für einen Datenpfad eines S-DRAM, der durch ein hochfrequenes Taktsignal (CLK) getaktet wird, mit einem programmierbaren Mode-Register (53) zum Speichern eines Latenzzeitwertes; einem Latenzzeitgenerator (47, 57) zur zeitlichen Verzögerung eines von einer internen Ablaufsteuerung (13) erzeugten Datenpfad-Steuersignals (PAR/PAW) mit einer schaltbaren Latenzzeit; einen Latenzzeit-Decoder (51, 55), der in Abhängigkeit von dem in dem Mode-Register (53) gespeicherten Latenzzeitwert (CAS) den Latenzzeitgenerator (47, 57) schaltet, wobei mindestens ein durch den Latenzzeit-Decoder (51, 55) zuschaltbares Signalverzögerungsglied (64, 68) zur Signalverzögerung des Datenpfad-Steuersignals (PAR/PAW) mit einer bestimmten Verzögerungszeit (Delay) vorgesehen ist, wobei der Latenzzeit-Decoder (47, 57) das zugehörige Signalverzögerungsglied (64, 68) zuschaltet, wenn der gespeicherte Latenzzeitwert hoch ist.

Description

Die Erfindung betrifft eine Steuerschaltung für den Datenpfad eines S-DRAM gemäß dem Oberbegriff des Patentanspruchs 1.
D-RAM-Bausteine sind Standardspeicherbausteine für Arbeitsspeicher. D-RAM-Speicher bestehen aus hoch integrierten Transistoren und Kondensatoren. Um die Informationen zu erhalten ist dabei eine ständige Auffrischung des Speicherinhalts notwendig (refresh). Ein synchroner D-RAM (S-DRAM) erlaubt den Speicherzugriff ohne zusätzliche Wartezyklen. Dabei erfolgt die Datenübergabe zwischen dem S-DRAM und einem externen Datenbus synchron dem externen Taktsignal.
Fig. 1 zeigt einen S-DRAM-Speicherbaustein nach dem Stand der Technik. Der S-DRAM-Speicherbaustein ist an einen externen Steuerbus, an einen externen Adressbus und an einen externen Datenbus angeschlossen. Über Kommando-PADS werden die an dem externen Steuerbus anliegenden Steuerbefehle durch einen integrierten Kommando-Receiver eingelesen und die Empfangssignale signalverstärkt an einen Befehls- bzw. Kommando- Decoder angelegt. Der Kommando-Decoder decodiert die beispielsweise 4 Bit breiten angelegten Steuerbefehle zu internen Steuerbefehle, wie etwa Write (WR) und Read (RD). In dem S-DRAM befindet sich eine State-Maschine bzw. eine Ablaufsteuerung, die die internen Abläufe in Abhängigkeit von den decodierten internen Steuerbefehlen steuert. Die Ablaufsteuerung wird durch ein Taktsignal getaktet. Hierzu wird an den S-DRAM ein externes Taktsignal CLK_ext angelegt und durch einen integrierten Taktsignal-Receiver signalverstärkt. Das verstärkte Taktsignal wird durch einen Clock-Tree baumartig in dem integrierten S-DRAM verteilt und gelangt über eine interne Taktleitung zu einer Ablaufsteuerung. Das externe Taktsignal ist ferner an eine Delay-Locked-Loop DLL angelegt. Durch die Delay-Locked-Loop DLL wird eine negative Phasenverschiebung des anliegenden externen Taktsignals CLK bewirkt. Das interne DLL-Clock-Signal läuft dem externen Clock-Signal bzw. Taktsignal voraus, damit die Daten synchron zu dem externen Clock-Signal an den Daten-Pads anliegen. Mit dem DLL-Clock- Signal DLL_CLK wird der in dem S-DRAM integrierte Ausgangssignaltreiber OCD (Off Chip Driver) eines Datenpfades getaktet. Dem Delay-Locked-Loop DLL ist ein Laufzeitglied nachgeschaltet, das ein internes Clock-Signal bildet (VE-CLK), welches dem externen Clock-Signal identisch nachgebildet ist, d. h. VE-CLK ist vollkommen synchron zu CLK_ext. Das Laufzeitglied gleicht hierzu die negative Phasenverschiebung der Delay- Locked-Loop DLL aus.
Die interne Ablaufsteuerung erzeugt in Abhängigkeit von den decodierten Befehlen Steuersignale für den internen Arbeitsablauf des S-DRAM. Die Ablaufsteuerung generiert ein RAS- Signal (Row Adress Strobe) zur Ansteuerung eines Zeilenadress-Latches und ein CAS-Signal (Column Adress Select) zum Ansteuern eines Spaltenadress-Latches. Das Zeilenadress-Latch und das Spaltenadress-Latch sind über einen internen Adressbus an einen Adresssignal-Receiver des S-DRAM angeschlossen. Der S-DRAM empfängt über den externen Adressbus an den Adress-PADS eine externe Adresse, wobei die anliegenden Adresssignale durch einen Adress-Receiver signalverstärkt werden. Um Anschlüsse einzusparen wird die Adresse bei DRAM- Speichern in zwei Schritten eingegeben. In einem ersten Schritt werden die unteren Adress-Bits mit dem RAS-Signal in das Row-Adress-Latch geladen. In einem zweiten Schritt werden die höherwertigen Adressbits mit dem CAS-Signal in das Colum- Adress-Latch geladen. Die Adressbits werden an einen Zeilen- bzw. Spaltendecodierer zum Zugriff auf eine Speicherzelle innerhalb des matrixförmigen Speicherzellenfeldes angelegt. Das Zeilenadress-Latch und das Spaltenadress-Latch sowie der Zeilen- und Spaltendecoder bilden zusammen einen Adresssignal-Decoder. Zum Auffrischen der Speicherzellen empfängt das Speicherzellenfeld ein Refresh-Steuersignal von der Ablaufsteuerung. Ein Refresh-Counter, der von der Ablaufsteuerung ein Enable-Signal erhält, erzeugt nacheinander alle existenten Zeilen bzw. Row-Adressen, die dann auf den Adressbus gelegt werden. Die Ablaufsteuerung erzeugt hierzu ein RAS- Steuersignal. Durch das Aktivieren einer Wordline werden alle mit ihr verbundenen Speicherzellen aufgefrischt.
Das Speicherzellenfeld ist ferner an Schreib-/Leseverstärker angeschlossen. Die Anzahl der Schreib-/Leseverstärker hängt von der Speicherarchitektur, der Wortbreite und dem Prefetch ab. Bei Prefetch 4 mit einer Wortbreite von 32 sind beispielsweise 128 Schreib-/Leseverstärker gleichzeitig in Betrieb. Sind beispielsweise vier unabhängige Speicherbänke vorgesehen, sind auf dem Speicherchip insgesamt 512 Schreib- /Leseverstärker integriert.
Über die Schreib-/Leseverstärker werden jeweils ein Datenbit in eine adressierte Speicherzelle eingeschrieben bzw. aus ihr ausgelesen. Die Schreib-/Leseverstärker sind über einen internen Datenbus mit einem internen Datenpfad des S-DRAM verbunden. Über den Datenpfad werden die in dem externen Datenbus anliegenden Daten synchron in das S-DRAM eingeschrieben und synchron von dem S-DRAM abgegeben. Der Datenpfad ist an die Daten-PADS des S-DRAM angeschlossen.
Zum Einlesen der Daten erhält der Datenpfad einen Daten- Receiver zum Empfangen der extern anliegenden Daten. Eine interne Treiberschaltung für die einzuschreibenden Daten (WR-Treiber) führt eine Signalverstärkung der empfangenen Daten durch und gibt die eingelesenen Daten über den internen Bus an die Schreib-/Leseverstärker ab. Die Treiberschaltung WR-Treiber wird durch einen Schreibe/Latenzzeitgenerator angesteuert, der durch das interne Taktsignal VE-CLK getaktet wird. Der Schreib-Latenzzeitgenerator ist seinerseits an einen Decoder angeschlossen.
Zur synchronen Datenausgabe enthält der Datenpfad ein Daten- FIFO-Register, dem eine Ausgangsdaten-Treiberschaltung (OCD- Treiber) nachgeschaltet ist. Das FIFO-Register wird von dem Schreib-/Leseverstärker mittels eines Input-Pointers und durch einen Lese-Latenzgenerator mittels eines Output- Pointers bzw. eines zeitverzögerten Datenfreigabesignals angesteuert. Der Lese-Latenzgenerator ist ebenfalls an einen Decoder angeschlossen.
Die beiden Decoder für den Lese-Latenzzeitgenerator und den Schreib-Latenzzeitgenerator sind über interne Steuerleitungen mit einem Mode-Register verbunden, in dem die Daten zur Steuerung der Betriebsmodi innerhalb des S-DRAM gespeichert sind. Das Mode-Register kann durch einen Mode-Register Set-Befehl über den internen Adressbus initialisiert werden. Das Mode- Register wird nach dem Einschalten initialisiert. Bevor externe Steuerbefehle an den S-DRAM angelegt werden, wird das Mode-Register initialisiert. Das Mode-Register enthält Steuerdaten für die CAS-Latenzzeit, für Testmodi und für einen DLL-Reset.
Die Ablaufsteuerung generiert in Abhängigkeit von den externen Steuerbefehlen einen internen Schreibbefehl PAW zum Aktivieren des Schreib-Latenzzeitgenerators und einen internen Lesebefehl PAR zum Aktivieren des Lese-Latenzzeitgenerators.
Fig. 2 zeigt ein Zeitablaufdiagramm zur Erläuterung der Funktionsweise eines herkömmlichen S-DRAM. An dem S-DRAM liegt ein externes Taktsignal CLK-Extern an. In Abhängigkeit von dem decodierten Read-Befehl RD generiert die State- Machine bzw. Ablaufsteuerung ein internes Befehlssignal. Das Read-Kommando wird relativ zu einer steigenden Signalflanke des externen Taktsignals CLK_ext angelegt. Das Taktsignal wird empfangen und verteilt. Mit dem internen Taktsignal CLK_int wird das Kommando übernommen und anschließend decodiert. Die Ablaufsteuerung erzeugt beispielsweise ein internes Lesebefehlssteuersignal PAR_int.
Das interne Steuersignal PAR_int wird mit einer gewissen Signalverzögerung generiert, nämlich einer Ausdecodierzeit Δt_DEK. Diese Ausdecodierzeit umfasst eine Signalverzögerung aufgrund des Taktsignal-Receivers, aufgrund des Taktsignalleitungsbaums (Clock-Tree) und aufgrund von Signalverzögerungen innerhalb der Ablaufsteuerung.
Mit einer geringen Signalverzögerung wird das generierte interne Lesesignal PAR_int an die Schreib-/Leseverstärker angelegt und diese geben die auszulesenden Daten an die internen Datenbus ab. Mit einer weiteren Zeitverzögerung Δt_FIFO gelangen die Daten von dem internen Datenbus über das FIFO- Register innerhalb des Datenpfades zu dem Eingang des OCD- Treibers. Der OCD-Treiber bzw. Datenausgabetreiber gibt mit einer weiteren Signalverzögerung Δt_OCD die Daten an die Daten-PADS des S-DRAM ab. Zwischen der Flanke des externen Taktsignals, bei der der decodierte interne Read-Befehl RD angelegt wird, bis zur Datenausgabe über die Daten-PADS liegt eine Verzögerungszeit ΔT.
Fig. 3a zeigt einen Lese-Latenzzeitgenerator und Fig. 3b zeigt einen Schreib-Latenzzeitgenerator nach dem Stand der Technik.
Wie man aus Fig. 3a erkennen kann, wird zum Erreichen einer Lese-Latenzzeit bzw. CAS-Latenzzeit von CAS = 6 das synchronisierte interne Lesesignal PAR"_int an die Kette der Zeitglieder innerhalb des Lese-Latenzzeitgenerators angelegt und mit einer Verzögerungszeit verzögert, die dem vierfachen der Taktzykluszeit Δt_zyklus entspricht. Zum Erreichen einer CAS- Latenzzeit von 5 durchläuft das synchronisierte interne Lesesignal lediglich 3 Zeitglieder und zum Erreichen einer CAS- Latenzzeit von 4 durchläuft das synchronisierte interne Lesesignal lediglich 2 Zeitglieder. Dementsprechend sind an einem internen Multiplexer des Lese-Latenzzeitgenerators drei Eingänge vorgesehen, die mit Ausgängen von Zeitgliedern innerhalb der Kette verbunden sind. Der Decoder decodiert die in dem Mode-Register digital abgespeicherte gewünschte CAS- Latenzzeit und steuert den Multiplexer über eine Steuerleitung an. Ist in dem Mode-Register beispielsweise eine CAS- Latenzzeit von 4 abgespeichert, schaltet der Decoder den dritten Eingang des Multiplexers an die Ausgangssteuerleitung durch. Der Multiplexer ist ausgangsseitig mit dem FIFO-Register verbunden und gibt ein zeitverzögertes Freigabesignal an das FIFO-Register ab.
Fig. 4a zeigt ein Zeitablaufdiagramm zur Erläuterung der Funktion eines Lese-Latenzzeitgenerators bzw. Latenzzeitzählers nach dem Stand der Technik, wie er in Fig. 3a dargestellt ist. Das in Fig. 4a dargestellte Beispiel zeigt den Ablauf bei einer abgespeicherten CAS-Latenzzeit von 4. Der Decoder erkennt die CAS-Latenzzeit von 4 und schaltet den Multiplexers um, so dass eine Zeitverzögerung durch zwei getaktete Zeitglieder erfolgt. Da die Zeitglieder bei dem Lese-Latenzzeitgenerator durch das interne Taktsignal DLL-CLK getaktet werden, erfolgt eine zeitverzögerte Datenfreigabe nach der dritten ansteigenden Flanke des DLL-CLK Taktsignals.
Das an den Lese-Latenzzeitgenerator angelegte interne Lesebefehlssignal gelangt allerdings erst zeitverzögert mit einer Zeitverzögerung Δt_DEK an den Latenzzeitgenerator. Mit zunehmender Taktfrequenz des externen Taktsignals nimmt die Zykluszeit t_zyklus des Taktsignals ab. Bei einer Taktrate von 500 MHz beträgt die Zykluszeit t_zyklus nur noch 2ns und kommt in den Bereich von Signallaufzeiten auf dem Chip. Da die Zeitverzögerung Δt_DEK konstant ist, tritt bei einem sehr hochfrequenten Taktsignal der Fall auf, dass die Signalzeitverzögerung Δt_DEK größer wird als die Zykluszeit t_zyklus. In diesem Fall erfolgt die Synchronisation des internen Lesesignals PAR_int auf PAR_int' fälschlicherweise um eine Taktflanke des VECLK-Taktes zu spät, das heißt mit der VECLK-Flanke 2 statt mit der VECLK-Flanke.
Ein zweiter davon unabhängiger Fehler-Mechanismus betrifft den Versatz zwischen der VECLK und der DLLCLK. Wenn die Laufzeit des OCD und die Laufzeit des FIFO größer als t_zyklus werden, wird auch der zeitliche Versatz zwischen VELCK und DLLCLK größer als 1 t_zyklus.
In diesem Falle erfolgt die Synchronisation des internen Lesesignals PAR'_int auf PAR"_int fälschlicherweise um eine Taktflanke des DLL-Taktsignals DLL-CLK später, d. h. mit der Signalflanke 2, anstatt korrekterweise mit der Signalflanke 1.
Der Lese-Latenzzähler nach dem Stand der Technik gemäß Fig. 3a schaltet somit sobald einer der beiden eben beschriebenen Fehler-Mechanismen eintritt ein sehr hochfrequentes anliegendes Taktsignal um einen Zähltakt zu spät und das S-DRAM gibt die Daten fälschlicherweise zu spät ab. Dies führt wiederum zu erheblichen Fehlfunktionen des Gesamtsystems, insbesondere des an den S-DRAM angeschlossenen Mikroprozessors.
Fig. 3b zeigt den Schreib-Latenzzeitgenerator nach dem Stand der Technik, der in dem Datenpfad des herkömmlichen S-DRAM enthalten ist. Der in Fig. 3b dargestellte herkömmliche Schreib-Latenzzeitgenerator empfängt von der Ablaufsteuerung ein internes Datenpfad-Steuersignal (PAW). Durch eine Synchronisationsschaltung, die lediglich aus einem Synchronisations-Latch A besteht, wird das interne Datenpfad-Steuersignal auf das VE-Clock-Signal aufsynchronisiert. Dieses Clock-Signal VE-CLK ist vollkommen synchron mit dem externen Taktsignal CLK-Extern. Das derart synchronisierte interne Datenpfad-Steuersignal wird an eine Kette von seriell verschalteten Zeitschaltgliedern angelegt, die jeweils einen Taktzyklus Zeitverzögerung verursachen. Die Zeitschaltglieder werden durch das Taktsignal VE-CLK getaktet. Jedes der Zeitschaltglieder bewirkt eine Signalzeitverzögerung, die identisch mit der Zykluszeit des Δt_zyklus des externen Taktsignals ist.
Bei dem in Fig. 3b dargestellten Schreib-Latenzzeitgenerator nach dem Stand der Technik ist in dem Mode-Register die CAS- Latenzzeit gespeichert, wobei beispielsweise eine CAS-Latenzzeit von 6, eine CAS-Latenzzeit von 5 und eine CAS-Latenzzeit von 4 in dem Mode-Register abgespeichert werden kann. Es gibt auch Speicher mit anderen Latenzzeiten, wie etwa 2, 3 oder 7.
Die Lese-Latenzzeit bzw. CAS-Latenzzeit gibt eine Anzahl von Takten zwischen dem Anlegen des externen Read-Kommandos und dem Erscheinen der ausgegebenen Daten an dem OCD-Treiber an. Unter Leselatenz CAS versteht man die Anzahl von Taktzyklen, die vergeht, bis nach Anlegen eines Lesebefehls an einen synchronen Speicher die angeforderten Daten am Ausgang des Speichers erscheinen. Eine niedrige Leselatenz CAS hat den Vorteil, dass ein angeschlossener Controller weniger Wartezyklen benötigt. Je nachdem, wie lange interne Signallaufzeiten, Decodierzeiten, Verstärkerlaufzeiten auf dem Speicherchip sind, kann eine niedrige Leselatenz CAS erreicht werden, oder man muss höhere Lese-Latenzzeiten in Kauf nehmen. Ein wichtiger Einflussfaktor hierbei ist die Güte des Herstellungsprozesses. Diese Prozessschwankungen bestimmen jedoch nicht nur die Leselatenzen CAS des Speicherchips, sondern sind auch ein Haupteinflussfaktor für die Fähigkeit des Speicherchips, hohe Taktraten zu erreichen.
Unter Schreib-Latenz versteht man die Anzahl von Taktzyklen, die vergeht, zwischen dem Anlegen eines Schreibbefehls und dem Anlegen der Daten an den Eingängen des Speicherchips. Die Lese-Latenzzeit CAS ist bei herkömmlichen S-DRAM in ein Mode- Register einprogrammierbar. Die Schreib-Latenz ist bei dem DDR2 Standard an die Lese-Latenz CAS gekoppelt und beträgt einen Taktzyklus weniger als die Leselatenz.

Schreib-Latenz = Lese-Latenz - 1.
Wie man aus Fig. 3b erkennen kann, entspricht eine CAS- Latenz von 4 einer Schreiblatenz von 3 und einer Zeitverzögerung von 2Δt_zyklus durch zwei Zeitglieder des Schreiblatenzzeitgenerators.
Die Fig. 4b zeigt einen Schreibvorgang bei einem S-DRAM bei einer abgespeicherten CAS-Latenzzeit von 4. Bei dem Taktzyklus 0 des externen Taktsignals wird ein Schreibbefehl WRITE angelegt und decodiert. Die Ablaufsteuerung generiert ein internes Zeitsteuersignal, das mit einer gewissen Signalverzögerung, nämlich mit der Ausdecodierzeit Δt_DEK generiert wird. Diese Ausdecodierzeit umfasst eine Signalverzögerung aufgrund des Taktsignalreceivers, des Taktsignalleitungsbaums, der Kommando-Decodierung und aufgrund von Signalverzögerungen innerhalb der Ablaufsteuerung. Mit zunehmender Taktfrequenz des externen Taktsignals nimmt die Zykluszeit t_zyklus des Taktsignals ab. Da die Zeitverzögerung Δt_DEK konstant ist, tritt bei einem sehr hochfrequenten Taktsignal der Fall auf, dass die Signallaufzeitverzögerung Δt_DEK größer ist als die Zykluszeit t_zyklus. In diesem Fall kann das PAW-Steuersignal nicht mehr mit der in Fig. 4b dargestellten Signalflanke 1 des VE-CLK empfangen werden, sondern erst mit der Signalflanke 2 des VE-CLK-Taktsignals. Dies hat zur Folge, dass die Synchronisation des internen Schreibsignals PAW auf PAW' durch die Synchronisierschaltung innerhalb des Schreib- Latenzzeitgenerators fälschlicherweise um einen ganzen Signaltakt später erfolgt, d. h. mit dem Signaltakt 2 anstatt mit dem Signaltakt 1. Sinkt somit die Taktzykluszeit aufgrund einer zu hohen Taktfrequenz in den Zeitbereich der Ausdecodierzeit ab, ist ein stabiles Einschalten des Schreibdatenpfades innerhalb des S-DRAM nicht mehr gewährleistet.
Um die oben gezeigte Fehlfunktion der Schreiblatenzschaltung nach dem Stand der Technik zu vermeiden, wurde bisher versucht, die Signallaufzeiten zu minimieren, um die Verzögerungszeit Δt_DEK zu verringern. Auf dieselbe Weise wird im Stand der Technik versucht die Dekodierzeit t_DEK durch Optimierung der Lauf- und Dekodierzeiten soweit zu minimieren, dass sie unter der Zeit t_zyklus bleibt.
Beim Lesen gibt es noch den zweiten Fehler-Mechanismus bei dem der Versatz von VECLK und DLCLK größer als t_cvc wird. Dies wurde im Stand der Technik durch eine Optimierung der Zeit (t_OCD + t_FIFO) gelöst.
Bei sehr hohen Taktfrequenzen stößt jedoch die Minimierung der Signallaufzeiten an ihre Grenzen bzw. ist nicht ausreichend, um eine Fehlfunktion zu verhindern.
Die Leselatenzen (CAS) hängen von der Güte des Herstellungsprozesses ab. Prozessschwankungen bestimmen dabei nicht nur die Leselatenz des Speicherchips, sondern auch die Fähigkeit des Speicherchips mit hohen Taktfrequenzen zu arbeiten. Deshalb werden alle Speicherchips nach der Produktion in sogenannte Geschwindigkeitsklassen eingeteilt.
Fig. 5 zeigt eine derartige Geschwindigkeitsklassentabelle nach dem Stand der Technik. Speicherzellen, die in eine hohe Geschwindigkeitsklasse einsortiert werden, sind in der Lage mit einer sehr hohen Arbeitstaktfrequenz zu arbeiten. Derart hochfrequente Taktfrequenzen bedeuten niedrige Taktzykluszeiten. Diese niedrigen Taktzykluszeiten machen es derartigen Speicherchips jedoch unmöglich, eine geringe Leselatenz zu gewährleisten, da die internen Signalverzögerungszeiten aufgrund des Herstellungsprozesses ebenfalls etwas kürzer sind, jedoch die absolute Signalverzögerungszeit im Verhältnis zu der Taktzykluszeit ungünstiger ist. Bei sehr hohen Arbeitstaktfrequenzen (t_CLK) und somit sehr geringen Taktzykluszeiten (t_CLK) kommen die Signalverzögerungszeiten in den Bereich der Taktzykluszeit oder unterschreiten diese sogar.
Die in Fig. 5 gezeigte Tabelle zeigt beispielhaft die Geschwindigkeitsklassenaufteilung für einen hoch performanten Grafikspeicher. Bei dem in Fig. 5 dargestellten Beispiel sind drei unterschiedliche CAS-Latenzzeiten in das Mode- Register einprogrammierbar. Bei einer CAS-Latenzzeit von 6 beträgt die maximal zulässige Arbeitstaktfrequenz 455 MHz und die zugehörige Taktzykluszeit 2,2 ns. Bei einer CAS- Latenzzeit von 4 beträgt die maximale Taktfrequenz 333 MHz und die zugehörige Taktzykluszeit 3 ns. Je niedriger die CAS- Leselatenzzeit, desto geringer ist die zulässige Arbeitstaktfrequenz und um so größer muss die entsprechende Taktzykluszeit sein, um Fehlfunktionen zu vermeiden.
Es ist die Aufgabe der vorliegenden Erfindung, eine Steuerschaltung für einen Datenpfad eines S-DRAM zu schaffen, die auch bei einem sehr hochfrequenten Taktsignal eine zuverlässige Funktionsweise des Datenpfades gewährleistet.
Diese Aufgabe wird erfindungsgemäß durch eine Steuerschaltung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft eine Steuerschaltung für einen Datenpfad eines S-DRAM, der durch ein hochfrequentes Taktsignal getaktet wird, mit
einem programmierbaren Mode-Register zum Speichern eines Latenzzeitwertes;
einem Latenzzeitgenerator zur zeitlichen Verzögerung eines von einer internen Ablaufsteuerung erzeugten Datenpfad- Steuersignals mit einer schaltbaren Latenzzeit;
einem Latenzzeit-Decoder, der in Abhängigkeit von dem in dem Mode-Register gespeicherten Latenzzeitwert den Latenzzeitgenerator schaltet, wobei sich die erfindungsgemäße Steuerschaltung dadurch auszeichnet, dass mindestens ein durch den Latenzzeit-Decoder zuschaltbares Signalverzögerungsglied zur Signalverzögerung des Datenpfad-Steuersignals mit einer bestimmten Verzögerungszeit vorgesehen ist;
wobei der Latenzzeit-Decoder das zugehörige Signalverzögerungsglied zuschaltet, wenn der gespeicherte Latenzzeitwert hoch ist.
Dabei ist vorzugsweise für jeden möglichen gespeicherten Latenzzeitwert ein zugehöriges Signalverzögerungsglied vorgesehen.
Das Datenpfad-Steuersignal wird vorzugsweise unverzögert durchgeschaltet, wenn der gespeicherte Latenzzeitwert niedrig ist.
Die maximal zulässige Taktsignalfrequenz des Taktsignals für den S-DRAM steigt vorzugsweise mit zunehmendem Latenzzeitwert an.
Die minimal zulässige Zykluszeit des Taktsignals für den S- DRAM nimmt mit zunehmendem Latenzzeitwert vorzugsweise ab.
Die Verzögerungszeit des Verzögerungsglieds liegt vorzugsweise zwischen einem minimalen Verzögerungszeitwert (Delay_min) und einer maximalen Verzögerungszeit (Delay_max),
wobei die minimale Verzögerungszeit (Delay_min) gleich der Differenz aus der größten zulässigen Zykluszeit und einer Steuersignal-Laufzeitverzögerung (t_DEK) des Datenpfad- Steuersignals ist, und
wobei die maximale Verzögerungszeit (Delay_max) gleich der Differenz aus der doppelten minimal zulässigen Zykluszeit und der Steuersignal-Laufzeitverzögerung (t_DEK) des Datenpfad- Steuersignals ist.
Die Signalverzögerungsglieder sind vorzugsweise parallel an Eingänge des ersten Multiplexers angeschlossen, der durch den Latenzzeit-Decoder ein erstes Steuersignal empfängt.
Bei dem Datenpfad-Steuersignal handelt es sich vorzugsweise um ein Datenfreigabe-Steuersignal für einen Latenzzeitgenerator des Datenpfades.
Bei dem Latenzzeitgenerator handelt es sich vorzugsweise um einen Lese-Latenzzeitgenerator oder einen Schreib- Latenzzeitgenerator.
Vorzugsweise weist der steuerbare Latenzzeitgenerator mehrere seriell verschaltete Zeitschaltglieder auf, die jeweils ein an einem Signaleingang anliegendes Signal je mit der Zykluszeit des Taktsignals zeitverzögert an ihren jeweiligen Signalausgang durchschalten.
Die Signalausgänge der Zeitschaltglieder sind dabei vorzugsweise jeweils mit einem Signaleingang eines steuerbaren zweiten Multiplexers innerhalb des Latenzzeitgenerators verbunden.
Der zweite Multiplexer weist vorzugsweise einen Steuereingang für ein von dem Latenzzeit-Decoder abgegebenes zweites Steuersignal auf.
Die Signalverzögerung aller seriell verschalteten Zeitschaltglieder ist vorzugsweise gleich einer maximal programmierbaren Latenzzeit (CAS) minus zwei Zykluszeiten.
Der Latenzzeit-Decoder steuert vorzugsweise den zweiten Multiplexer bei einer niedrigen gespeicherten Latenzzeit derart an, dass die durch die Zeitschaltglieder bewirkte Signalverzögerung gleich der gespeicherten Latenzzeit minus zwei Taktzykluszeiten ist und der Latenzzeit-Decoder steuert den zweiten Multiplexer bei einem hohen gespeicherten Latenzzeitwert derart an, dass die durch die Zeitschaltglieder bewirkte Signalverzögerung gleich der um eine weitere Zykluszeit verminderten gespeicherten Latenzzeit ist.
Der Latenzzeitgenerator weist bei einer bevorzugten Ausführungsform eine Synchronisationsschaltung zur Synchronisation des Datenpfad-Steuersignals auf ein Taktsignal auf, das zu dem externen Taktsignal synchron ist.
Im weiteren werden bevorzugte Ausführungsformen der erfindungsgemäßen Steuerschaltung unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
Es zeigen:
Fig. 1 ein Blockdiagramm eines herkömmlichen S-DRAM nach dem Stand der Technik;
Fig. 2 ein Ablaufdiagramm der Datenausgabe bei einem herkömmlichen S-DRAM nach dem Stand der Technik;
Fig. 3a, 3b herkömmliche Latenzzeitgeneratoren nach dem Stand der Technik;
Fig. 4a, 4b ein Signal-Zeitablaufdiagramm bei Lese- und Schreiblatenzzeitschaltungen nach dem Stand der Technik;
Fig. 5 eine Geschwindigkeitsklassifizierung eines hoch performanten Grafikspeichers nach dem Stand der Technik;
Fig. 6a, b ein Zeitablaufdiagramm zur Erläuterung der Funktionsweise der erfindungsgemäßen Steuerschaltung im Vergleich zum Stand der Technik;
Fig. 7 ein Blockschaltbild eines S-DRAM, der die erfindungsgemäße Steuerschaltung enthält;
Fig. 8 eine bevorzugte Ausführungsform eines Schreiblatenzzeitgenerators innerhalb des Datenpfades gemäß der Erfindung.
Fig. 9a, 9b Lese-Latenzzeitgeneratoren gemäß der Erfindung.
Wie man aus Fig. 7 erkennen kann, weist das S-DRAM 1 Kommando-PADS 2 zum Anschluss an einen externen Steuerbus 3 auf.
Darüber hinaus ist das S-DRAM 1 über Adress-PADS 4 an einen externen Adressbus 5 und über Daten-PADS 6 an einen externen Datenbus 7 angeschlossen. Über die Kommando-PADS 2 empfängt das S-DRAM externe Steuerbefehle, die über interne Leitungen 8 an einen Steuerbefehls-Receiver 9 angelegt werden. Die empfangenen externen Steuerbefehle werden über interne Leitungen 10 an einen Befehlsdecoder 11 zur Decodierung angelegt. Der Befehlsdecoder 11 decodiert die externen Steuerbefehle und generiert interne Steuerbefehle wie Read (RD) bzw. Write (WR), die über interne Steuerleitungen 12 an eine integrierte State-Machine bzw. Ablaufsteuerung 13 des S-DRAM 1 abgegeben werden. Die Ablaufsteuerung 13 generiert aus den Steuerbefehlen Ablaufsteuerbefehle zur Steuerung der internen Abläufe des S-DRAM 1. Diese Ablaufsteuerbefehle umfassen auch Datenpfad-Steuersignale zur Steuerung eines Datenpfades.
Die Ablaufsteuerung 13 empfängt über eine Taktsignalleitung 14 ein internes Taktsignal, das über einen Taktsignalleitungsbaum 15 von einem Taktsignal-Receiver 16 abgegeben wird. Der Taktsignal-Receiver 16 ist über eine Taktleitung 17a an ein Taktsignal-PAD 18a zum Empfang eines externen Arbeitstaktsignals CLK-Extern über eine externe Taktsignalleitung 19a angeschlossen. Über den Taktsignalleitungsbaum 15 gelangt das empfangene externe Taktsignal auch an eine interne Taktsignalgeneratorschaltung 17 innerhalb des S-DRAM 1. In einer Delay-Locked-Loop 18 wird zunächst ein internes Taktsignal DLL-CLK erzeugt, das gegenüber dem externen Taktsignal eine negative Phasenverschiebung aufweist. Die negative Phasenverschiebung entspricht dabei vorzugsweise im wesentlichen der Datensignalzeitverzögerung des Datenpfades. Das erzeugte interne Taktsignal DLL-CLK wird über eine interne Taktsignalleitung 19 abgegeben. Der DLL-Schaltung 18 ist ein Laufzeitglied 20 nachgeschaltet, das ein internes Taktsignal VE-CLK erzeugt, das völlig synchron zu dem externen Taktsignal CLK- Extern ist. Das synchrone interne Taktsignal VE-CLK wird über eine Taktsignalleitung 20a abgegeben.
Die interne Ablaufsteuerung 13 erzeugt ein internes RAS- Signal, das über eine Steuerleitung 21 an ein Zeilenadress- Latch 22 abgegeben wird. Darüber hinaus generiert die Ablaufsteuerung 13 ein internes CAS-Signal, das über eine Leitung 23 an ein Spaltenadress-Latch 24 abgegeben wird. Die Zeilenadress-Latch-Schaltung 22 sowie die Spaltenadress- Latch-Schaltung 24 sind über einen internen Adressbus 25 an den Ausgang eines Adresssignal-Receivers 26 angeschlossen. Dieser empfängt über interne Leitungen 27 das an die Adresssignal-PADS 4 angelegte externe Adresssignal.
Die Zeilenadress-Latch-Schaltung 22 ist über interne Adressleitungen 28 an einen Zeilen-Decoder 29 und die Spaltenadress-Latch-Schaltung 24 ist über interne Adressleitungen 30 an einen Spalten-Decoder 31 angeschlossen. Die beiden Latch-Schaltungen 22, 24 und die beiden Decoder 29, 31 bilden zusammen einen Adress-Decoder 32 innerhalb des S-DRAM 1. Durch den Adress-Decoder 32 werden Speicherzellen innerhalb eines Speicherzellenfeldes 33 adressiert. Die Speicherzellen werden mittels eines Refresh-Steuerbefehls, der durch die Ablaufsteuerung 13 generiert wird, in regelmäßigen Zeitabständen aufgefrischt.
Das Speicherzellenfeld 33 ist ferner über interne Datenleitungen 35 mit einem Schreib-/Leseverstärker 36 verbunden. Der Schreib-/Leseverstärker 36 ist über einen internen Datenbus 37 an einen Datenpfad 38 innerhalb des S-DRAM 1 angeschlossen. Der Datenpfad 38 sorgt für die synchrone Datenübergabe von Daten an den externen Datenbus 7.
Der Datenpfad 38 dient zum Einschreiben von Daten und zum Ausgeben von Daten.
Ein Daten-Receiver 39 empfängt über interne Datenleitungen 40 die an den Daten-PADS 6 einzuschreibenden externen Daten. Die empfangenen Daten gelangen über Datenleitungen 41 zu einer Treiberschaltung 42, die ausgangsseitig an den internen Datenbus 37 angeschlossen ist.
Umgekehrt werden die abzugebenden Daten über den internen Datenbus 37 an ein FIFO-Register 43 angelegt und gelangen über Datenleitungen 44 zu einem Ausgangsdatentreiber 45. Der Ausgangsdatentreiber 45 OCD (Off Chip Driver) gibt die abzugebenden Daten über Datenleitungen 46 an die Daten-PADS 6 ab.
Zum synchronen Einschreiben von Daten enthält die Treiberschaltung 42 ein Freigabesignal von einem Schreib- Latenzzeitgenerator 47 über eine Steuerleitung 48. Der Schreib-Latenzzeitgenerator 47 empfängt über eine Steuerleitung 49 ein internes Schreibbefehlssignal PAW, das durch die Ablaufsteuerung 13 generiert wird. Der Schreib- Latenzzeitgenerator 47 ist ferner über Leitungen 50 an einen Decoder 51 angeschlossen, der die an einen internen Steuerbus 52 anliegenden Betriebsmodusdaten decodiert. Der interne Steuerbus 52 dient zum Auslesen der in einem Betriebsmodusregister 53 hinterlegten Betriebsmodusdaten.
Das Betriebsmodusregister 53 ist über den internen Adressbus 25 initialisierbar. Hierzu generiert der Kommando-Decoder 11 beim Empfang eines entsprechenden externen Steuerbefehls einen Mode-Register Set-Befehl, der über eine Steuerleitung 54 an das Mode-Register 53 angelegt wird. Das Mode-Register 53 liest die zu dem Zeitpunkt an dem internen Adressbus 25 anliegenden Betriebsmodusdaten ein und speichert sie ab.
Der interne Steuerbus 52 ist ferner an einen Decoder 55 angeschlossen, der die an dem internen Steuerbus 52 anliegenden Betriebsmodusdaten decodiert und über eine Steuerleitung 56 einen Lese-Latenzzeitgenerator 57 ansteuert. Der Lese- Latenzzeitgenerator 57 empfängt über eine Steuerleitung 58 ein internes Lesebefehlssignal PAR_int, das durch die Ablaufsteuerung 13 generiert wird.
Die Steuersignalleitungen 49, 58 für die beiden Latenzzeitgeneratoren 47, 57 innerhalb des Datenpfades 38 sind mit einer Signalverzögerungsschaltung 59 innerhalb des S-DRAM 1 verbunden. Die Ablaufsteuerung 13 generiert den internen Steuerbefehl PAW/PAR zur Ansteuerung des Datenpfades 38 und gibt diese über interne Steuerleitungen 60, 61 ab. Die Ablaufsteuerung 13 ist über diese internen Steuerleitungen 60, 61 mit der Verzögerungsschaltung 59 verbunden. Die Verzögerungsschaltung 59 weist für jedes von der Ablaufsteuerung 13 empfangene Datenpfad-Steuersignal jeweils mindestens ein zuschaltbares Signalverzögerungsglied auf. Bei der in Fig. 8 dargestellten Ausführungsform gelangt das von der Ablaufsteuerung 13 generierte Steuersignal für den Lese- Latenzzeitgenerator 57 über die interne Steuerleitung 60 einerseits an einen ersten Eingang 62 eines Multiplexers 63 und andererseits zeitverzögert durch ein Verzögerungsglied 64 an einen zweiten Eingang 65 des Multiplexers 63. Der Multiplexer 63 wird über eine Steuerleitung 64a von dem Lese- Latenzzeitdecoder 55 angesteuert.
In gleicher Weise gelangt das von der Ablaufsteuerung 13 erzeugte Steuersignal für den Schreib-Latenzzeitgenerator 47 über die interne Steuerleitung 61 einerseits an einen ersten Eingang 66 eines Multiplexers 67 und andererseits zeitverzögert durch ein Verzögerungsglied 68 an einen zweiten Eingang 69 des Multiplexers 67. Der Multiplexer 67 wird über eine Steuerleitung 70 von dem Schreib-Latenzzeitdecoder 51 angesteuert.
Das von dem Multiplexer 63 durchgeschaltete Datenpfad- Steuersignal gelangt über die Steuerleitung 58 zu dem Lese- Latenzzeitgenerator 57 des Datenpfades 38. Das von dem Multiplexer 67 durchgeschaltete Datenpfad-Steuersignal gelangt über die Steuerleitung 49 zu dem Schreib-Latenzzeitgenerator 47 des Datenpfads 38.
Die beiden Decoder 51, 55 lesen über den internen Datenbus 52 die in dem Mode-Register 53 einprogrammierte CAS-Latenzzeit aus. Ist der CAS-Latenzzeitwert niedrig, ist die zugehörige maximale Taktfrequenz ebenfalls relativ niedrig (siehe Fig. 5). Beispielsweise beträgt die maximal zulässige Taktfrequenz bei einer CAS-Latenzzeit von vier 333 MHz und die zugehörige Taktzykluszeit beträgt 3 ns.
Ist die aus dem Mode-Register 53 ausgelesene CAS-Latenzzeit niedrig, liegt ein unkritischer Betriebsfall vor, d. h. die Taktzykluszeit (t_CLK) des anliegenden Taktsignals ist ausreichend hoch. In diesem Fall kann das PAW-Datenpfad- Steuersignal für den Schreib-Latenzzeitgenerator 47 innerhalb des ersten Signaltaktes zu dem Schreib-Latenzzeitgenerator 47 durch die Ablaufsteuerung 13 getrieben werden. Daher steuert der Schreib-Latenz-Decoder 51 über die Steuerleitung 70 den . Multiplexer 67 innerhalb der Signalverzögerungsschaltung 59 derart an, dass der Multiplexer 67 den ersten Signaleingang 66 auf die Ausgangssteuerleitung 49 durchschaltet. In diesem . Falle tritt keine Signalverzögerung durch die Signalverzögerungsschaltung 59 auf. Das Steuersignal gelangt von der Ablaufsteuerung 13 über die Steuerleitung 61 und die Steuerleitung 49 direkt zu dem Schreib-Latenzzeitgenerator 47. Das Steuersignal wird daher nur durch die Signallaufzeiten verzögert. Diese Signallaufzeitverzögerungen sind jedoch in diesem Falle unkritisch, da die Taktzykluszeit (t_CLK) ausreichend groß ist.
Ist der aus dem Mode-Register 53 ausgelesene CAS-Latenzzeitwert jedoch hoch, erkennt der Schreib-Decoder 51, dass ein kritischer Fall vorliegt. Bei einer CAS-Latenzzeit von 6 beträgt beispielsweise die Betriebstaktfrequenz 455 MHz und die zugehörige Taktzykluszeit lediglich 2,2 ns (siehe Fig. 6). Die Taktzykluszeit ist daher derart gering, dass sie in den Bereich der möglichen Signallaufzeitverzögerungen kommt und somit Fehlfunktionen auftreten können. Es besteht die Gefahr, dass die Signallaufzeiten länger als die Taktzykluszeit des angelegten externen Taktsignals sind, so dass der Datenpfad einen Taktzyklus zu spät in den Schreibmodus geschaltet wird. In diesem Fall schaltet der Schreib-Latenz- Decoder 51 über die Steuerleitung 70 des Multiplexers 67 von dem ersten Eingang 66 auf den zweiten Eingang 69 um. Das von der Ablaufsteuerung 13 abgegebene Steuersignal für den Schreib-Latenzzeitgenerator 47 wird in diesem Falle durch das Verzögerungsglied 68 mit einer vorbestimmten Zeitverzögerung verzögert an den Schreib-Latenzzeitgenerator 47 abgegeben. Diese Zeitverzögerung wird dabei derart gewählt, dass das Steuersignal innerhalb des zweiten Signaltaktes nach dem Absetzen des Schreibbefehls (WR) liegt. Das Einsetzen des zusätzlichen Delays garantiert also, dass das Steuersignal innerhalb des zweiten Taktes nach Absetzen des Befehls liegt. Das eingesetzte Delay wurde so gewählt, dass dies für sämtliche zugelassenen Frequenzen der betreffenden CAS-Latenz gilt.
Durch Einsetzen des Delays erfolgt die Synchronisation von PACO auf PAW' eine Taktflanke später. Dies wird dadurch wieder ausgeglichen, dass der Lese-Dekoder 55 im Lese-Latenz- Generator 57 das PAW-Signal um einen Takt weniger verzögern lässt.
Fig. 6a, 6b zeigen Zeitablaufdiagramme bei Ausführung eines Schreibbefehls gemäß der Erfindung im Vergleich zum Stand der Technik. Mit einem externen Taktsignal wird das Schreibkommando (WR) übernommen. Mit der ansteigenden Flanke des Taktsignals VE-CLK wird das von der Ablaufsteuerung erzeugte interne Datenpfad-Steuersignal (PAW) für den Schreib- Latenzzeitgenerator über interne Steuersignalleitungen zu dem Schreib-Latenzgenerator getrieben. Das Steuersignal PAW benötigt eine gewisse Zeit, bis es von der Ablaufsteuerung über die interne Steuerleitung zu dem Schreib-Latenzzeitgenerator gelangt. Das Datenpfad-Steuersignal PAW benötigt hierfür eine Signallaufzeit. Das externe Taktsignal und das interne Taktsignal auf dem Chip sind zueinander phasenverschoben, wobei der zeitliche Versatz t_V zwischen dem Taktsignal VE-CLK und dem internen Taktsignal CLK_int für alle Signalfrequenzen gleich ist. Die Signallaufzeit ist ebenfalls unabhängig von der Taktfrequenz. Das unverzögerte Datenpfad-Steuersignal PAW für den Schreib-Latenzzeitgenerator kommt bei der in Fig. 6 dargestellten Taktfrequenz in den Bereich der Taktzykluszeit. Hierdurch ist es nicht mehr sichergestellt, dass der Datenpfad noch mit der k-ten ansteigenden Signalflanke des Taktsignals in den Schreibmodus geschaltet wird. Dieses Problem tritt bei sehr hohen Arbeitstaktfrequenzen auf. Bei niedrigen Arbeitstaktfrequenzen ist stets gesichert, dass die k-te Flanke später liegt, da die Versatzzeit und die Signallaufzeit von der Taktfrequenz unabhängig sind. Sinkt die Taktzykluszeit unterhalb der Summe aus Versatzzeit und Signallaufzeit ab, ist ein stabiles Anschalten des Schreibdatenpfades innerhalb des S-DRAM nicht mehr gewährleistet und die erfindungsgemäße Steuerschaltung greift ein.
Fig. 6b zeigt die bewusst vorgenommene Signalverzögerung t_delay. Durch die Verzögerungsschaltung 59 wird das Datenpfad- Steuersignal für den Datenpfad mit einer bestimmten Zeitverzögerung t_delay zeitverzögert an den Datenpfad abgegeben, so dass der Datenpfad mit der Flanke j in den Schreibmodus geschaltet wird. Dieses um einen Signaltakt bewusst verspätete Einschalten des Datenpfades wird schaltungstechnisch in dem Schreib-Latenzzeitgenerator 47 ausgeglichen.

t_DELAYmax = t_zyklusmax - t_DEK

t_DELAYmin = 2.t_ZYKLUSmin - t_DEK
Fig. 8 zeigt eine bevorzugte Ausführungsform des in dem Datenpfad 38 enthaltenen Schreib-Latenzzeitgenerators 47. Der Schreib-Latenzzeitgenerator 47 empfängt über die Steuerleitung 49 das von der Verzögerungsschaltung 59 abgegebene Datenpfad-Steuersignal. Der Schreib-Latenzzeitgenerator 47 enthält eine Synchronisationsschaltung 71, bestehend aus einem Synchronisations-Latch zur Synchronisation auf das Taktsignal VE-CLK. Das durch die Synchronisationsschaltung 71synchronisierte Datenpfad-Steuersignal wird über eine interne Leitung 72 an eine Verzögerungsgliedkette 73 abgegeben. Die Verzögerungsgliedkette 73 besteht bei dem in Fig. 9 dargestellten Beispiel aus vier getakteten Verzögerungsgliedern 73-1 bis 73-5. Die Verzögerungsglieder werden durch das interne Taktsignal DLL-CLK getaktet und führen jeweils eine Signalverzögerung um eine Taktzykluszeit t_zyklus durch.
Der Schreib-Latenzzeitgenerator 47 enthält einen Multiplexer 74 mit mehreren Eingängen 75, einem Ausgang 76 und einem Steuereingang 77. Die Signaleingänge des Multiplexers sind jeweils mit Signalausgängen von Verzögerungsgliedern 73-1 innerhalb der Verzögerungsgliedkette 73 verbunden.
Im normalen Betriebsmodus, d. h. wenn die aus dem Mode- Register 53 ausgelesene Latenzzeit unkritisch bzw. niedrig ist (beispielsweise CAS-Latenzzeit 4) wird das synchronisierte Datenpfad-Steuersignal durch eine entsprechende Anzahl von Zeitverzögerungsgliedern innerhalb der Kette 73 verzögert. Dabei ist die Anzahl der von dem Steuersignal durchlaufenen Verzögerungsglieder gleich der decodierten Latenzzeit (AS) minus zwei. Bei dem in Fig. 9 dargestellten Beispiel steuert der Decoder 51 bei einer decodierten CAS-Latenzzeit von 4 den Multiplexer 74 derart an, dass der Signaleingang 75-3 an den Signalausgang 76 durchgeschaltet wird. Das an der internen Signalleitung 72 anliegende synchronisierte Datenpfad- Steuersignal wird in diesem Falle durch die freigeschalteten zwei Verzögerungsglieder 73-1, 73-2 und um zwei Taktzykluszeiten zeitlich verzögert an die Treiberschaltung 42 abgegeben.
In einem kritischen Betriebsfall, d. h. wenn die ausgelesene CAS-Latenzzeit hoch ist, wird durch die Verzögerungsschaltung 59 bewusst eine Signalverzögerung des Steuersignals vorgenommen. Dieses um einen Takt späteres Einschalten des Datenpfades in den Schaltmodus wird durch Ansteuerung des Multiplexers 74 innerhalb des Schreib-Latenzzeitgenerators 47ausgeglichen. Beträgt beispielsweise die ausgelesene CAS- Latenzzeit 6 und liegt somit ein kritischer Betriebsfall vor, bei dem die Taktzykluszeit lediglich 2,2 ns beträgt (siehe Fig. 5), steuert der Schreib-Latenzzeit-Decoder 51 über die Steuerleitung 70 den Multiplexer 67 derart an, dass eine Signalverzögerung des Datenpfad-Steuersignals durch das Verzögerungsglied 68 erfolgt. Gleichzeitig gibt der Schreib- Latenzzeit-Decoder 51 über die Steuerleitung 50 ein Steuersignal an den Steuereingang 77 des Multiplexers 74 ab, so dass ein Umschalten von dem Eingang 75-1 auf den Eingang 75-2 erfolgt. Das Steuersignal wird somit ein Verzögerungsglied vorher abgegriffen und durchläuft in diesem Falle nicht mehr das letzte Verzögerungsglied 73-5 innerhalb der Kette 73. Für niedrige CAS-Latenzzeitwerte, beispielsweise CAS- Latenzzeitwert 4 muss kein Ausgleich erfolgen, da die Verzögerungsschaltung 59 in diesem Falle den Datenpfad- Steuersignal-Befehl unverzögert an den Datenpfad 38 abgibt.
Durch die erfindungsgemäße Steuerschaltung ist es möglich, den Datenpfad 38 auch bei sehr hohen Taktfrequenzen stabil zu steuern und dabei Fehlfunktionen zu vermeiden. Es wird dabei auf die bereits vorgegebenen Geschwindigkeitsklassifikationen für S-DRAMs zurückgegriffen. Durch definierte Signalverzögerung im Steuersignalpfad ist ein sicheres Einschalten des Lese/Schreibmodus des Datenpfades 38 gewährleistet.
Bei der in Fig. 8 dargestellten Ausführungsform der erfindungsgemäßen Steuerschaltung ist für jedes Datenpfad- Steuersignal lediglich ein Verzögerungsglied 64 bzw. 68 vorgesehen. Der Schreib-Latenz-Decoder 51 unterscheidet bei dieser Ausführungsform lediglich, ob der aus dem Mode- Register 53 ausgelesene Latenzzeitwert hoch ist und somit ein kritischer Betriebsfall vorliegt oder nicht. Im kritischen Betriebsfall wird der Multiplexer 67 auf den zweiten Eingang 69 umgeschaltet, so dass eine zeitliche Verzögerung durch das Verzögerungsglied 68 erfolgt.
Bei einer alternativen Ausführungsform der Verzögerungsschaltung 59 sind mehrere Verzögerungsglieder parallel geschaltet, wobei vorzugsweise für jeden möglichen Latenzzeitwert ein eigenes Verzögerungsglied vorgesehen ist. Je höher der aus dem Mode-Register 53 ausgelesene CAS-Latenzzeitwert, d. h. je höher die Betriebstaktfrequenz und je geringer die Taktzykluszeit ist, desto länger wird die durch die Verzögerungsschaltung 59 vorgenommene Signalverzögerung, wobei dies durch Umschalten auf ein Verzögerungsglied mit einer entsprechend längeren Verzögerungszeit erreicht wird.
Die durch die Verzögerungsglieder erreichte Verzögerungszeit liegt vorzugsweise zwischen einer minimalen Verzögerungszeit (Delay_min) und einer maximalen Verzögerungszeit (Delay_max). Dabei ist die minimale Verzögerungszeit (Delay_min) gleich der Differenz aus der größten minimal zulässigen Zykluszeit (t_Ckmax) und der Steuersignal-Laufzeitverzögerung (Δt) des Datenpfad-Steuersignals.
Die maximale Verzögerungszeit des Verzögerungsglieds (Delaymax), die vorzugsweise gleich der Differenz aus der doppelten minimal zulässigen Zykluszeit (2.t_Ckmin) und der Steuersignal- Laufzeitverzögerung (Δt) des Datenpfad-Steuersignals.

Delay_max = (2.t_Ckmin) - Δt
Delay_min = t_Ckmax - Δt
Die Verzögerungszeit des Verzögerungsgliedes 68 wird vorzugsweise als Mittelwert zwischen der maximalen Verzögerungszeit (Delay_max) und der minimalen Verzögerungszeit (Delay_min) gewählt.
Fig. 9a, 9b weisen zwei verschiedene Ausführungsformen für den Lese-Latenz-Zeitgenerator 57 gemäß der Erfindung.
Die Fig. 9a zeigt den Lese-Latenz-Zeitgenerator 57 für den Fall, dass C_DEK größer t_ZYKLUS ist.
Fig. 9b zeigt eine alternative Ausführungsform des Lese- Latenz-Zeitgenerators 57 für den Fall, dass t_FIFO + t_OCD größer t_ZYKLUS ist.
Je nach dem welche der beiden Probleme zu lösen sind, kann auf dem S-DRAM 1 entweder der Lese-Latenz-Zeitgenerator nach Fig. 9a oder der Lese-Latenz-Zeitgenerator nach Fig. 9b integriert werden. Bei dem in Fig. 9a dargestellten Lese- Latenz-Zeitgenerator 57 befindet sich der Multiplexer 63, wie in Fig. 7 dargestellt in der Verzögerungsschaltung 59. Bei dem Lese-Latenz-Zeitgenerator 57 gemäß der in Fig. 9b dargestellten Ausführungsform befindet sich der Multiplexer 63 in der Synchronisationsschaltung innerhalb des Lese-Latenz- Zeitgenerators 57. Bezugszeichenliste 1 S-DRAM
2 Kommando-PADS
3 Externer Steuerbus
4 Adress-PADS
5 Externer Adressbus
6 Daten-PADS
7 Externer Datenbus
8 Leitungen
9 Kommando-Receiver
10 Leitungen
11 Kommando-Decoder
12 Steuerleitungen
13 Ablaufsteuerung
14 Taktleitung
15 Taktsignal-Leitungsbaum
16 Taktsignal-Receiver
17 Taktgeneratorschaltung
18 Delay-Locked-Loop
19 Taktleitung
20 Laufzeitglied
17a Leitung
18a Taktsignal-PAD
19a externe Taktleitung
20a Taktleitung
21 Steuerleitung
22 Zeilen-Adress-Latch
23 Steuerleitung
24 Spalten-Adress-Latch
25 Interner Adressbus
26 Adresssignal-Receiver
27 Leitungen
28 Adressleitungen
29 Zeilen-Adress-Decoder
30 Adressleitungen
31 Spalten-Adress-Decoder
32 Adress-Decoder
33 Speicherzellenfeld
34 Refresh-Steuerleitung
35 Leitungen
36 Schreib-/Leseverstärker
38 Datenpfad
39 Daten-Receiver
40 Leitungen
41 Leitungen
42 Treiberschaltung
43 FIFO-Register
44 Leitungen
45 Datenausgabetreiber
46 Leitungen
47 Schreib-Latenz-Zeitgenerator
48 Steuerleitung
49 Steuerleitung
50 Steuerleitung .
51 Decoder
52 Interner Steuerbus
53 Betriebsmodusregister
54 Steuerleitung
55 Decoder
56 Steuerleitung
57 Lese-Latenz-Zeitgenerator
58 Steuerleitung
59 Verzögerungsschaltung
60 Steuerleitung
61 Steuerleitung
62 Multiplexereingang
63 Multiplexer
64 Verzögerungsglied
65 Multiplexereingang
66 Multiplexereingang
67 Multiplexer
68 Verzögerungsglied
69 Multiplexereingang
70 Steuerleitung
71 Synchronisationsschaltung
72 Leitung
73 Verzögerungsglieder
74 Zweiter Multiplexer
75 Multiplexereingänge
76 Multiplexerausgang
77 Multiplexersteuereingang

Claims

1. Steuerschaltung für einen Datenpfad (38) eines S-DRAM (1), der durch ein hochfrequentes Taktsignal (CLK) getaktet wird, mit

a) einem programmierbaren Mode-Register (53) zum Speichern eines Latenzzeitwertes (CAS);

b) einem Latenzzeitgenerator (47, 57) zur zeitlichen Verzögerung eines von einer internen Ablaufsteuerung (13) erzeugten Datenpfad-Steuersignals (PAW) mit einer schaltbaren Latenzzeit;

c) einen Latenzzeit-Decoder (51, 55) der in Abhängigkeit von dem in dem Mode-Register (53) gespeicherten Latenzzeitwert (CAS) den Latenzzeitgenerator (47, 57) schaltet,

dadurch gekennzeichnet, dass
mindestens ein durch den Latenzzeit-Decoder (51, 55) zuschaltbares Signalverzögerungsglied (64; 68) zur Signalverzögerung des Datenpfad-Steuersignals (PAR; PAW) mit einer bestimmten Verzögerungszeit (Delay) vorgesehen ist,
wobei der Latenzzeit-Decoder (64; 68) das zugehörige Signalverzögerungsglied (64; 68) zuschaltet, wenn der gespeicherte Latenzzeitwert (CAS) hoch ist.

2. Steuerschaltung nach Anspruch 1 dadurch gekennzeichnet, dass das Datenpfad-Steuersignal (PAR/PAW) unverzögert durchgeschaltet wird, wenn der gespeicherte Latenzzeitwert (CAS) niedrig ist.

3. Steuerschaltung nach Anspruch 1 oder 2 dadurch gekennzeichnet, dass die maximal zulässige Taktsignalfrequenz (f_CLKmax) des Taktsignals (CLK) mit zunehmendem Latenzzeitwert (CAS) ansteigt.

4. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die minimal zulässige Zykluszeit (t_CLKmin) des Taktsignals mit zunehmendem Latenzzeitwert (CAS) abnimmt.

5. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet,
dass die Verzögerungszeit des Verzögerungsglieds (68) zwischen einer minimalen Verzögerungszeit (Delay_min) und einer maximalen Verzögerungszeit (Delay_max) liegt,
wobei die minimale Verzögerungszeit (Delay_min) gleich der Differenz aus der größten minimal zulässigen Taktzykluszeit und einer Steuersignal-Laufzeitverzögerung (Δt) des Datenpfad-Steuersignals ist, und
wobei die maximale Verzögerungszeit (Delay_max) gleich der Differenz aus der doppelten minimal zulässigen Taktzykluszeit und der Steuersignal-Laufzeitverzögerung (Δt) des Datenpfad- Steuersignals ist.

6. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die Signalausgänge der Zeitschaltglieder (70) jeweils mit einem Signaleingang (72) eines steuerbaren Multiplexers (71) innerhalb des Latenzzeitgenerators (57) verbunden sind.

7. Steuerschaltung nach Anspruch 6 dadurch gekennzeichnet, dass der Multiplexer (71) einen Steuereingang (73) für das von dem Decoder (55) abgegebene interne Steuersignal aufweist.

8. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass für jeden möglichen gespeicherten Latenzzeitwert (CAS) ein zugehöriges Signalverzögerungsglied (68-i) vorgesehen ist.

9. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass das Datenpfad-Steuersignal ein Datenfreigabe- Steuersignal für einen Latenzzeitgenerator (47, 57) ist.

10. Steuerschaltung nach Anspruch 9 dadurch gekennzeichnet, dass der Latenzzeitgenerator (47, 57) ein Schreib- Latenzzeitgenerator (47) ist.

11. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass der steuerbare Latenzzeitgenerator (47, 57) mehrere seriell verschaltete Zeitschaltglieder (73) aufweist, die jeweils ein an einem Signaleingang anliegendes Signal je mit der Zykluszeit (t_CK) des Taktsignals zeitverzögert an ihrem Signalausgang durchschalten.

12. Steuerschaltung nach Anspruch 11 dadurch gekennzeichnet, dass die Signalausgänge der Zeitschaltglieder (73) jeweils mit einem Signaleingang (75) eines steuerbaren zweiten Multiplexers (74) innerhalb des Latenzzeitgenerators verbunden sind.

13. Steuerschaltung nach Anspruch 11 dadurch gekennzeichnet, dass der zweite Multiplexer (74) einen Steuereingang (74) für ein von dem Latenzzeit-Decoder (51) abgegebenes zweites Steuersignal aufweist.

14. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass die Signalverzögerung aller seriell verschalteten Zeitschaltglieder (73) gleich einer maximalen programmierbaren Latenzzeit (CAS) minus zwei ist.

15. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet,
dass der Latenzzeit-Decoder (51) den zweiten Multiplexer (74) bei einem niedrigen gespeicherten Latenzzeitwert derart ansteuert, dass die durch die Zeitschaltglieder (73) bewirkte Signalverzögerung gleich der gespeicherten Latenzzeit minus zwei Taktzykluszeiten ist und
dass der Latenzzeit-Decoder den zweiten Multiplexer (74) bei einem hohen gespeicherten Latenzzeitwert derart ansteuert, so dass die durch die Zeitschaltglieder (73) bewirkte Signalverzögerung gleich der um eine weitere Taktzykluszeit (t_CLK) verminderten gespeicherten Latenzzeit ist.

16. Steuerschaltung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, dass der Latenzzeitgenerator eine Synchronisationsschaltung (71) zur Synchronisation des Datenpfad-Steuersignals auf ein Taktsignal aufweist, das zu dem externen Taktsignal synchron ist.