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Die vorliegende Erfindung bezieht sich auf einen digitalen Videospeicher und insbesondere auf einen digitalen Videospeicher, bei dem nacheinander auf Daten zugegriffen werden kann.
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In einem Videogerät, wie z. B. einer Videokamera, einem Fernseher, einem Videobandrecorder usw., wird ein analoges Signal, das mittels des Abtastens eines Bildes in einer Braun-Röhre oder einem Videoaufnahme-Gerät, z. B. einem CCD (CCD = Charge coupled device = ladungsgekoppeltes Element), digitalisiert und in einer Speichereinrichtung gespeichert. Eine solche Speichereinrichtung ist ein digitaler Videospeicher, der verwendet wird, um Bilddaten durch Lesen des Videosignals, das in demselben gespeichert ist, wiederherzustellen und das Bild auf einem Anzeigebildschirm wiederaufzubauen.
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Ein solcher digitaler Videospeicher ist in 1 gezeigt. Ein Betriebszeitablauf ist in 3 gezeigt. Eine Registerschaltung, die in diesem digitalen Videospeicher verwendet ist, ist in 2 gezeigt.
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Zuerst wird die Registerschaltung bezugnehmend auf 2 erklärt. In der Registerschaltung, die in 2 gezeigt ist, sind MP1 und MP2 PMOS-Transistoren. Die Source von MP1 ist mit einem Freigabesignal SRG verbunden, die Drain von MP1 ist mit einer Bitleitung (Datenleitung) /RBL verbunden und das Gate von MP1 ist mit einer Bitleitung (Datenleitung) RBL verbunden. Die Source von MP2 ist mit dem Freigabesignal FRG verbunden, die Drain von MP2 ist mit RBL verbunden und das Gate von MP2 ist mit /RBL verbunden. MN1 und MN2 sind N-MOS-Transistoren. Die Source von MN2 ist mit Vss verbunden, die Drain von MN2 ist mit RBL verbunden und das Gate von MN2 ist mit /RBL verbunden.
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MP1 und MN1 bilden den ersten Inverter und MP2 und MN2 bilden den zweiten Inverter. Der erste und der zweite Inverter arbeiten als Zwischenspeicher, dessen Eingang und dessen Ausgang belegt sind.
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Wenn an RBL ”1” (Spannung eines hohen Pegels) angelegt ist, an /RBL ”0” (Spannung eines geringen Pegels) angelegt ist und als Freigabesignal SRG eine Spannung hohen Pegels angelegt ist, schalten MN1 und MP2 ein und MN2 und MP1 schalten aus. Daher speichert dieses Register die Werte der RBL- und /RBL-Leitungen zwischen.
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1 ist ein Blockdiagramm eines üblichen digitalen Videospeichers, der aus einem DRAM-Teil 1 (DRAM = Dynamic random access memory = dynamischer Direktzugriffsspeicher), einem REGISTER-Teil 2 und einem Selektor-Teil 3 besteht.
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Der DRAM-Teil 1 umfaßt eine Mehrzahl von Leseverstärkern (SAs, SA = Sensing Amplifier) 4, 5, 6, 7 SA1, SA2, SA3, ... SAn, eine Mehrzahl von Bitleitungen BL und /BL und eine Mehrzahl von Wortleitungen WL.
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Der Register-Teil 2 umfaßt eine Anzahl von Registern 8, 9, 10, 11, RG1, RG2, RG3, ... RGn, die mit Übertragungsgattern (Schaltern) 12, 13, 14, 15, 16, 17, 18, 19 verbunden sind. Diese Übertragungsschalter (MOSFET-Transistoren) sind jeweils mit /BL und BL der Leseverstärker verbunden und die Gates des MOSFETs sind mit einem Übertragungssignal XF verbunden.
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Der Selektor-Teil 3 besitzt Schalttransistoren 20, 21, 22, 23, 24, 25, ... 26, 27, die NMOSFETs sind. BL und /BL (BL = Bit Line = Bitleitung), die jeweils mit den Leseverstärkern im DRAM-Teil 1 verbunden sind, sind ferner mit der Source eines Übertragungsschalters im REGISTER-Teil 2 verbunden. Die Gates der Übertragungsschalter-MOSFETs sind mit dem Signal XF verbunden und die Drains der Übertragungsschalter-MOSFETs sind jeweils mit einem Register verbunden. Jedes Register besitzt die Funktion des Zwischenspeicherns, wobei alle Freigabesignal-Leitungen mit einem Freigabesignal SRG verbunden sind, jeder Eingang der Register mit dem Drain eines Übertragungsschalters verbunden ist und jeder Ausgang mit der Source eines Schalttransistors des Selektor-Teils 3 verbunden ist.
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Jedes Paar von Gates der Schalttransistoren, die mit jeder BL und /BL des Selektor-Teils 3 verbunden sind, ist jeweils mit einem Auswahlsignal S1 bis Sn verbunden. Eine Drain jedes Schalttransistorpaars ist mit einer von zwei I/O-Leitungen (I/O = Input/Output = Eingabe/Ausgabe) verbunden, während die andere Drain jedes Schalttransistorpaars mit der anderen der I/O-Leitungen verbunden ist. Die RBL- und /RBL-Leitungen sind die Ausgänge jedes Registerteils 2.
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Der Betrieb dieser herkömmlichen Schaltung ist in 3 unter Verwendung eines Zeitablauf-Diagramms dargestellt. Im Lesemodus wird mittels einer Reihenadresse zuerst eine WL (WL = Word Line = Wortleitung) des DRAMs ausgewählt. Daten, die in den bezeichneten DRAM-Zellen gespeichert sind, welche mit der ausgewählten WL verbunden sind, werden durch die Leseverstärker verstärkt. Folglich werden die BLs und /BLs, die mit jedem Leseverstärker verbunden sind, gemäß den Daten, die in den DRAM-Zellen gespeichert sind, zu ”0” oder ”1” entwickelt. 3 zeigt den Fall, daß ein BL ”1” wird. Nachdem SRG für kurze Zeit einen Zustand Hi-Z annimmt, werden durch Einschalten als Antwort darauf, daß das das Signal XF ”1” ist, alle Signale BL und /BL jeweils zu den Registern übertragen. Danach nimmt SRG den Pegel Vcc an und die Eingangssignale aller BLs und /BLs werden jeweils in dem Register zwischengespeichert. Danach wählt eine Spaltenadresse als Reaktion auf einen Systemtakt /SC nacheinander S1 bis Sn aus, wodurch die Daten, die in dem DRAM gespeichert sind, entsprechend dem Systemtakt seriell von den Registern zu dem I/O-Datenbus ausgegeben werden. Bevor alle Daten in dem Register-Teil 2 ausgegeben sind, wird eine neue WL in dem DRAM-Teil 1 ausgewählt und Daten, die von dem Leseverstärker erfaßt werden, werden auf BL und /BL gehalten. Nachdem alle Daten im Register-Teil 2 über den I/O-Datenbus gelesen sind, nimmt SRG wieder den Pegel Hi-Z an und XF wird ”1”. Danach nimmt SRG den Pegel Vcc an, die Eingangssignale aller BL und /BL werden jeweils wieder in dem Register zwischengespeichert und eine Spaltenadresse wählt nacheinander S1 bis Sn aus, wodurch die Daten, die in dem DRAM gespeichert sind, entsprechend dem Systemtakt von den Registern seriell auf den I/O-Datenbus ausgegeben werden. Auf diese Weise können Daten, die in dem DRAM gespeichert sind, seriell von dem Register auf den I/O-Datenbus übertragen werden.
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Im Schreibmodus werden die Signale S1 bis Sn als Antwort auf die Spaltenadresse des DRAM-Teils entsprechend dem Systemtakt nacheinander freigegeben. Serielle Daten, die auf dem I/O-Datenbus erscheinen, werden jeweils in ein Register geschrieben, während das Registerfreigabesignal FRG den Pegel ”1” behält. Wenn Daten in einem Register zwischengespeichert werden, wird WL durch die Reihenadresse des DRAM ausgewählt, wobei die Daten des Registers dadurch zu einer Zelle des DRAM übertragen werden, daß das Übertragungssignal XF den Wert ”1” annimmt. Nach dieser Operation nimmt XF den Wert ”0” an und neue Daten werden von dem I/O-Datenbus in das Register geschrieben.
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Wie oben beschrieben wurde, kann bei einem herkömmlichen digitalen Videospeicher das Register keine neuen Daten von dem I/O-Datenbus empfangen, während der Wortleitung WL das Schreiben von Daten in die DRAM-Zellen zugewiesen ist und die Daten von dem Register übertragen werden, um Daten zu schreiben.
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Der digitale Videospeicher muß den Datenübertragungszyklus mit dem Systemtakt synchronisieren und aufeinanderfolgend schreiben, um aufeinanderfolgende Daten zu empfangen und zu speichern. Herkömmliche Techniken genügen jedoch diesen Ansprüchen nicht und sind nicht schnell genug, um aufeinanderfolgende serielle Daten von dem I/O-Datenbus zu empfangen.
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Aus der
EP 0487819 A2 ist ein Video-Direktzugriffsspeicher bekannt, der ein DRAM-Speicherarray und einen Seriellzugriffsspeicher aufweist, durch den Daten von dem DRAM-Speicher zu unterschiedlichen Schnittstellen kommuniziert werden können. Der Seriellzugriffsspeicher ist ferner über einen Decoder mit einem zweiten Seriellzugriffsspeicher verbunden, so dass ein bidirektionaler paralleler Datenaustausch zwischen den beiden Seriellzugriffsspeichern erfolgen kann. Der zweite Seriellzugriffsspeicher ist mit einem bidirektionalen seriellen Tor verbunden.
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Aus der
EP 0353090 A2 ist ein Bildverarbeitungssystem bekannt, bei dem Daten aus einem Bildspeicher über unterschiedliche Busse ausgelesen werden können.
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Die
EP 0561306 A2 offenbart eine Halbleiterspeichervorrichtung, bei der ein Leseregister und ein Schreibregister über Scrambler-Schaltungen und Busstrukturen mit DRAM-Speicherzellenarrays verbunden sind.
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Die
US-4891794 offenbart eine Speichervorrichtung, die zwei serielle Tore und ein Direktzugriffs-Speichertor aufweist. Ein serielles Tor ist mit einem seriellen Dateneingang verbunden, während das zweite serielle Tor mit einem seriellen Datenausgang verbunden ist.
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Es ist die Aufgabe der vorliegenden Erfindung, einen digitalen Videospeicher zu verbessern, um aufeinanderfolgende Daten auf einem I/O-Datenbus zu empfangen, während früher empfangene Daten in DRAM-Zellen geschrieben werden.
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Diese Aufgabe wird durch eine digitale Videospeicherschaltung gemäß den Ansprüchen 1 und 4 sowie ein Verfahren gemäß den Ansprüchen 7 und 8 gelöst.
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Ein digitaler Videospeicher gemäß der vorliegenden Erfindung ist in der Lage, serielle Daten, die aufeinanderfolgend auf einem I/O-Datenbus erscheinen, zu empfangen und die empfangenen Daten temporär in Registern zu speichern und die empfangenen Daten in die Zellen eines DRAM zu schreiben. Um solche Funktionen durchzuführen, verwendet der digitale Videospeicher der vorliegenden Erfindung zwei Registergruppen, von denen eine Daten von einem I/O-Datenbus empfängt, während die andere Daten in einen DRAM schreibt.
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Eine digitale Videospeicherschaltung gemäß der vorliegenden Erfindung umfaßt einen DRAM-Teil zum Speichern von Daten in demselben und Lesen von Daten aus demselben, einen Register-Teil mit Registern zum Halten der Daten, die in den DRAM-Teil geschrieben werden sollen und aus diesem gelesen werden sollen, einen Selektor-Teil mit Schalttransistoren, die die Register in dem Register-Teil jeweils mit dem I/O-Datenbus verbinden, um Daten auf dem I/O-Datenbus in dem DRAM-Teil zu speichern und um Daten von dem DRAM zu dem I/O-Datenbus zu übertragen. Der Register-Teil weist einen ersten Register-Teil und einen zweiten Register-Teil auf, die seriell zwischen den DRAM-Teil und den Selektor-Teil geschaltet sind, wobei der zweite Register-Teil Daten auf dem I/O-Datenbus zu dem ersten Register-Teil überträgt und der erste Register-Teil Daten von dem zweiten Register-Teil zu dem DRAM-Teil überträgt. Der zweite Register-Teil ist in der Lage, Daten auf dem I/O-Datenbus zu empfangen, während der erste Register-Teil vorherige Daten in den DRAM-Teil schreibt.
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Der DRAM-Teil besitzt die gleiche Struktur wie die herkömmliche DRAM-Schaltung und besitzt ferner die gleichen Funktionen wie die herkömmliche DRAM-Schaltung. Z. B. besitzt der DRAM eine Anzahl von Leseverstärkern, eine Mehrzahl von Bitleitungen BL und /BL und eine Mehrzahl von Wortleitungen WL, usw..
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Eine digitale Videospeicherschaltung gemäß einem weiteren Vorteil der vorliegenden Erfindung umfaßt einen DRAM-Teil, um Daten in demselben zu speichern und Daten aus demselben zu lesen, einen Register-Teil, um Daten, die in den DRAM-Teil geschrieben und aus demselben gelesen werden sollen, zu halten, und einen Selektor-Teil mit Schalttransistoren, die die Register in dem Register-Teil jeweils mit einem I/O-Datenbus verbinden, um Daten auf einem I/O-Datenbus in dem DRAM-Teil zu speichern und um Daten aus dem DRAM zu dem I/O-Datenbus zu übertragen, wobei der Register-Teil einen oberen Register-Teil und einen unteren Register-Teil aufweist, die parallel zueinander zwischen den DRAM-Teil und den Selektor-Teil geschaltet sind, wodurch der obere Register-Teil Daten, die in demselben zwischengespeichert sind, zu dem DRAM-Teil überträgt, während der untere Register-Teil Daten von dem I/O-Datenbus empfängt, und der obere Register-Teil Daten, die in demselben zwischengespeichert sind, zu dem I/O-Datenbus überträgt, während der untere Register-Teil Daten von dem DRAM-Teil empfängt.
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Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zu schaffen, um Daten von einem I/O-Datenbus in einen DRAM-Teil zu schreiben und Daten aus dem DRAM-Teil auf den I/O-Datenbus zu schreiben, wobei eine digitale Videospeicherschaltung verwendet wird, die den DRAM-Teil zum Speichern und Lesen von Daten, einen Register-Teil zum Halten der Daten, die in den DRAM-Teil geschrieben werden sollen und aus diesem gelesen werden sollen und einen Selektor-Teil mit Schalttransistoren, die die Register in dem Register-Teil jeweils mit dem I/O-Datenbus verbinden, einschließt, wobei der Register-Teil einen ersten Register-Teil und einen zweiten Register-Teil aufweist, die seriell zwischen den DRAM-Teil und den Selektor-Teil geschaltet sind, wobei der zweite Register-Teil Daten auf dem I/O-Datenbus zu dem ersten Register-Teil überträgt und der erste Register-Teil Daten von dem zweiten Register-Teil zu dem DRAM-Teil überträgt, wobei das Verfahren folgende Schritte aufweist: 1) gleichzeitiges Schreiben von Daten, die in dem ersten Register-Teil zwischengespeichert sind, in den DRAM-Teil, während Daten sequentiell von dem I/O-Datenbus empfangen werden, und Zwischenspeichern der empfangenen Daten in den zweiten Registern; 2) gleichzeitiges Übertragen von Daten, die in dem zweiten Register-Teil zwischengespeichert sind, zu dem ersten Register-Teil; und 3) Wiederholen der Schritte 1) und 2).
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Ein weiteres Verfahren der vorliegenden Erfindung zum Schreiben von Daten von einem I/O-Datenbus zu einem DRAM-Teil und zum Lesen von Daten von dem DRAM-Teil zu dem I/O-Datenbus unter Verwendung einer digitalen Videospeicherschaltung, die den DRAM-Teil zum Speichern und Lesen von Daten aus demselben einschließt, einen Register-Teil zum Halten von Daten, die in den DRAM-Teil geschrieben werden sollen und aus demselben gelesen werden sollen, und einen Selektor-Teil mit Schalttransistoren, die Register in dem Register-Teil jeweils mit einem I/O-Datenbus verbinden, um Daten auf einem I/O-Datenbus in dem DRAM-Teil zu speichern und um Daten von dem DRAM zu dem I/O-Datenbus zu übertragen, wobei der Register-Teil einen oberen Register-Teil und einen unteren Register-Teil aufweist, die parallel zueinander zwischen den DRAM-Teil und den Selektor-Teil geschaltet sind, weist folgende Schritte auf: 1) Schreiben von Daten, die in dem oberen Register-Teil zwischengespeichert sind, in den DRAM-Teil zu der gleichen Zeit, zu der Daten von dem I/O-Datenbus sequentiell empfangen werden und die empfangenen Daten in den unteren Registern zwischengespeichert werden; 2) Schreiben von Daten, die in dem unteren Register-Teil zwischengespeichert sind, in den DRAM-Teil zu der gleichen Zeit, zu der Daten von dem I/O-Datenbus sequentiell empfangen werden und die empfangenen Daten in den oberen Registern zwischengespeichert werden; und 3) Wiederholen der Schritte 1) und 2).
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Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
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1 ein Schaltungsdiagramm eines herkömmlichen digitalen Videospeichers;
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2 ein Schaltungsdiagramm einer Register-Schaltung, die in dem digitalen Videospeicher verwendet ist;
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3 ein Zeitablaufdiagramm, das den Betrieb der herkömmlichen Schaltung, die in 1 gezeigt ist, zeigt;
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4 ein Schaltungsdiagramm eines digitalen Videospeichers eines Ausführungsbeispiels der vorliegenden Erfindung;
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5 ein Zeitablaufdiagramm zum Erklären eines Betriebs der Schaltung, die in 4 gezeigt ist;
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6 ein Schaltungsdiagramm eines digitalen Videospeichers eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.
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Die vorliegende Erfindung verbessert herkömmliche Schreibvorgänge eines digitalen Videospeichers ohne Zeitverzögerung, wenn Daten in einem Schreibmodus aufeinanderfolgend in einen DRAM geschrieben werden.
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4 ist ein Blockdiagramm einer digitalen Videospeicherschaltung der vorliegenden Erfindung, wobei im Vergleich zu 1 gleiche Bezugszeichen für gleiche Elemente mit der gleichen Funktion und dem gleichen Betrieb verwendet sind.
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Die digitale Videospeicherschaltung der vorliegenden Erfindung umfaßt einen DRAM-Teil 1, einen ersten Register-Teil 2, einen zweiten Register-Teil 30 und einen Selektor-Teil 3. Wie in 4 gezeigt ist, ist verglichen mit dem digitalen Videospeicher in 1 der zweite Register-Teil zwischen den Register-Teil 2 und den Selektor-Teil 3 eingefügt.
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Der DRAM-Teil 1 besitzt eine Anzahl von Leseverstärkern SA1 4, SA2 5, SA3 6, ... SAn 7, Bitleitungen BL und /BL und Wortleitungen WL.
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Der erste Register-Teil 2 weist eine Anzahl von ersten Registern RG1 8, RG2 9, RG3 10, ... RGn 11, auf, die mit ersten Übertragungsschaltern verbunden sind. Die ersten Übertragungsschalter sind MOS-Transistoren 12, 13, 14, 15, 16, 17, 18, 19, die jeweils mit /BL und BL der Leseverstärker verbunden sind, wobei ihre Gates mit einem ersten Übertragungssignal XF verbunden sind. RBL und /RBL sind Datenleitungen des ersten Registers. Ein Freigabesignal des zweiten Registers ist mit einem ersten Freigabesignal SRG verbunden.
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Der zweite Register-Teil 30 ist ähnlich dem ersten Register-Teil, wobei er viele Register RG1 8', RG2 9', RG3 10', ..., RGn 11', aufweist, die über eine Mehrzahl von zweiten Übertragungsschaltern mit RBL und /RBL verbunden sind. Die zweiten Übertragungsschalter sind zweite MOS-Transistoren 12', 13', 14', 15', 16', 17' ... 18', 19'. RBL und /RBL sind Datenleitungen des ersten Registers. Alle Gates der zweiten MOS-Transistoren sind mit einem zweiten Übertragungssignal XF-R verbunden. Ein Freigabesignal des zweiten Registers ist mit einem zweiten Freigabesignal SRG-R verbunden.
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Der Selektor-Teil 3 umfaßt Schalttransistoren 20, 21, 22, 23, 24, 25, 26, 27, die MOS-Transistoren sind.
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BL und /BL, die Ausgänge der Leseverstärker in dem DRAM-Teil sind, sind mit den Sourcen der ersten Schalttransistoren in dem ersten Register-Teil verbunden. Die Gates der ersten Übertragungsschalter sind alle mit dem Signal XF verbunden und die Drains der ersten Übertragungsschalter sind jeweils mit den ersten Registern verbunden. Jedes der ersten Register, das die gleiche Struktur besitzt, die in 1 dargestellt ist, besitzt die Funktion des Zwischenspeichers, wobei sie verschaltet sind, um durch das erste Freigabesignal SRG freigegeben zu werden, die Eingänge der ersten Register sind jeweils mit den Drains der ersten Übertragungsschalter verbunden, während ihre Ausgänge jeweils mit den Sourcen der zweiten Übertragungsschalter in dem zweiten Register-Teil 30 verbunden sind. Die Gates der zweiten Übertragungsschalter sind mit dem Signal XF-R verbunden und die Drains der zweiten Übertragungsschalter sind jeweils mit einem zweiten Register verbunden. Alle zweiten Register sind verschaltet, um durch das zweite Freigabesignal SRG-R freigegeben zu werden, die Eingänge der zweiten Register sind mit den Drains der zweiten Übertragungsschalter verbunden und ihre Ausgänge sind mit den Schalttransistoren in dem Selektor-Teil verbunden. Die Gates der Schalttransistoren sind verschaltet, um sequentiell ein Signal S1 bis Sn auszuwählen und die Drains der Schalttransistoren sind mit RBL-R oder /RBL-R verbunden, die die Ausgänge des zweiten Register-Teils sind.
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Der Selektor-Teil besteht aus MOS-Transistoren, die die Ausgänge des zweiten Register-Teils mit einer Datenleitung I/O verbinden. Jedes Gate dieser Transistoren ist mit einem Signal S1, S2, S3, ... Sn, verbunden.
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Der Betrieb des digitalen Videospeichers ist bezugnehmend auf 5, ein Zeitablaufdiagramm, erklärt.
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Im Lesemodus wird eine WL mittels einer Reihenadresse des DRAM-Teils ausgewählt und Daten der DRAM-Zellen, die mit der ausgewählten Wortleitung WL verbunden sind, werden durch Leseverstärker verstärkt. Folglich werden BL und /BL auf ”0” oder ”1” geschaltet. In 5 ist der Fall dargestellt, bei dem BL ”1” ist. Nachdem das erste Freigabesignal SRG des ersten Register-Teils und das zweite Freigabesignal SRG-R des zweiten Register-Teils den Zustand Hi-Z angenommen haben, werden gleichzeitig sowohl das erste Übertragungssignal XF des ersten Register-Teils als auch das zweite Übertragungssignal XF-R des zweiten Register-Teils ”1” (Spannung hohen Pegels). Unmittelbar danach wird an SRG und SRG-R eine Spannung des Pegels Vcc angelegt, um die MOS-Transistoren in den Registern zu aktivieren. Folglich werden die Daten der BLs und /BLs zu den RBLs oder /RBLs und den RBL-Rs oder /RBL-Rs übertragen, wodurch sie in den jeweiligen Registern zwischengespeichert werden, und SRG-R wird auf ”1” gehalten, wobei die Daten in RBL-R und /RBL-R gehalten werden.
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Danach werden der DRAM und der erste Register-Teil dadurch, daß das Signal XF ”0” ist, voneinander getrennt.
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Als nächstes werden Daten eines ausgewählten Registers seriell durch Auswählen von Signalen S1 bis Sn zu einem I/O-Datenbus übertragen. Die Datenübertragung von dem DRAM zu dem Register weist für eine Übertragung mittels einer Schnellübertragung beinahe keine Zeitverzögerung auf. Während die Daten in dem zweiten Register-Teil zu I/O gelesen werden, empfängt der erste Register-Teil Daten von dem DRAM-Teil und speichert diese zwischen. Nachdem alle Daten in dem zweiten Register-Teil gelesen sind, werden die Daten in dem ersten Register-Teil zeitlich unverzüglich zu dem zweiten Register-Teil übertragen.
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Bei dem Verfahren des Schreibmodus, bei dem Daten über einen I/O-Datenbus in das DRAM geschrieben werden, wird zum Einschalten des jeweiligen Schalttransistors gleichlaufend mit dem Systemtakt S1 bis Sn ausgewählt, indem die Spaltenadresse des DRAM-Teils verwendet wird. Serielle Daten des I/O-Datenbusses werden in jedes Register des zweiten Registerteils geschrieben. Zur gleichen Zeit nehmen beide Freigabesignale SRG-R und SRG des ersten und des zweiten Register-Teils den Wert ”1” an. Das Übertragungssignal XF-R des zweiten Register-Teils ist ”0”. Wenn alle Daten in die zweiten Register des zweiten Register-Teils geschrieben sind, nimmt SRG des ersten Register-Teils den Zustand Hi-Z an, XF wird ”0” und das Signal XF-R wird ”1”. Dadurch werden die Daten in allen zweiten Registern des zweiten Register-Teils zu dem ersten Register-Teil übertragen. Danach hält das Register in dem ersten Register-Teil dadurch den Wert, daß das Signal SRG ”1” wird. Der erste und der zweite Register-Teil werden dadurch, daß das Signal XF-R ”0” wird, geteilt. Dadurch können Daten in dem zweiten Register-Teil zu dem ersten Register-Teil übertragen werden.
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Das nächste Mal empfängt das zweite Register in dem zweiten Register-Teil aufeinanderfolgend neue Daten. Bevor in allen Registern in dem zweiten Register-Teil neue Daten zwischengespeichert wurden, werden die Daten, die in dem ersten Register in dem ersten Register-Teil zwischengespeichert sind, dadurch, daß das Signal XF ”1” ist, zum DRAM übertragen, nachdem eine Wortleitung des DRAM, die geschrieben werden soll, ausgewählt ist. In diesem Fall hält XF den Wert ”1”, um Daten in die DRAM-Zelle zu schreiben, bis sich alle BLs und /BLs gemäß dem Datenzustand auf RBL und /RBL in dem ersten Register-Teil ändern.
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6 zeigt ein zweites Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem zweiten Ausführungsbeispiel umfaßt eine digitale Videospeicherschaltung zum Speichern von Daten auf einem I/O-Datenbus in einem DRAM-Teil und zum Übertragen der Daten von dem DRAM-Teil zu dem I/O-Datenbus einen DRAM-Teil 1 zum Speichern von Daten in demselben und zum Lesen von Daten aus demselben, einen Register-Teil 40 zum Halten von Daten, die in den DRAM-Teil geschrieben und aus demselben gelesen werden sollen, und einen Selektor-Teil 3 mit Schalttransistoren, die jeweils die Register in dem Register-Teil mit dem I/O-Datenbus verbinden.
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Der Register-Teil 40 umfaßt einen oberen Register-Teil und einen unteren Register-Teil, die parallel zueinander zwischen den DRAM-Teil 1 und den Selektor-Teil 3' geschaltet sind. Folglich überträgt der obere Register-Teil Daten, die in demselben gespeichert sind, zu dem DRAM-Teil, während der untere Register-Teil Daten von dem I/O-Datenbus empfängt. Der obere Register-Teil überträgt Daten, die in demselben gespeichert sind, zu dem I/O-Datenbus, während der untere Register-Teil Daten von dem DRAM-Teil empfängt.
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Der DRAM-Teil 1 ist in der gleichen Weise aufgebaut wie bei dem ersten Ausführungsbeispiel. Der DRAM-Teil 1 besitzt eine Anzahl von Leseverstärkern 61, SA1, SA2, SA3, ..., SAn, eine Mehrzahl von Bitleitungen BL und /BL und eine Mehrzahl von Wortleitungen WL.
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Der obere Register-Teil umfaßt eine Mehrzahl von oberen Registern 62, RG1-1, RG2-1, RG3-1, ..., RGn-1, um Daten in demselben zwischenzuspeichern, und eine Mehrzahl von oberen Übertragungsschaltern 63, die /BLs und BLs der Leseverstärker 61 in dem DRAM-Teil 1 jeweils mit den oberen Registern 62 verbinden, wobei alle Steuersignale der oberen Übertragungsschalter mit einem oberen Übertragungssignal XF-1 verbunden sind.
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Der untere Register-Teil umfaßt eine Mehrzahl von unteren Registern 64, RG1-2, RG2-2, RG3-2, ..., RGn-2, um Daten in demselben zu speichern, und eine Mehrzahl von unteren Übertragungsschaltern 65, die /BLs und BLs der Leseverstärker 61 in dem DRAM-Teil 1 jeweils mit den unteren Registern 64 verbinden, wobei alle Steuersignale der unteren Übertragungsschalter mit einem unteren Übertragungssignal XF-2 verbunden sind.
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Die oberen Übertragungsschalter 63 des oberen Register-Teils besitzen obere MOS-Transistoren, wobei die Sourcen der oberen MOS-Transistoren mit den BLs und /BLs der Leseverstärker 61 in dem DRAM-Teil verbunden sind, wobei die Gates der oberen MOS-Transistoren mit dem oberen Übertragungssignal XF-1 verbunden sind und wobei die Drains der oberen MOS-Transistoren jeweils mit den Bitleitungen RBL und /RBL der oberen Register verbunden sind.
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Die unteren Übertragungsschalter 65 des unteren Register-Teils umfassen untere MOS-Transistoren, wobei die Sourcen der unteren MOS-Transistoren mit den BLs und /BLs der Leseverstärker in dem DRAM-Teil verbunden sind, wobei die Gates der unteren MOS-Transistoren mit dem unteren Übertragungssignal XF-2 verbunden sind und wobei die Drains der unteren MOS-Transistoren jeweils mit den RBLs und /RBLs der unteren Register 64 verbunden sind.
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Die Bitleitungen RBL und /RBL der oberen Register 62 und die Bitleitungen RBL und /RBL der unteren Register 64 sind über obere Schalttransistoren 65 bzw. untere Schalttransistoren 67 mit dem I/O-Datenbus verbunden.
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Der Selektor-Teil 3' besitzt obere Schalttransistoren 66 und untere Schalttransistoren 67, wobei jedes Gate der Schalttransistoren 66, 67 mit Schaltsignalen S1-1, S1-2, S2-1, S2-2, ..., Sn-1, Sn-2 verbunden ist, welche die Schalttransistoren sequentiell einschalten. Die Schalttransistoren verbinden die Ausgangsdatenleitung RBL, /RBL des Register-Teils mit dem I/O-Bus. Die oberen Übertragungsschalter 66 sind mit den ersten Auswahlsignalen S1-1, S2-1, ..., Sn-1 verbunden, die die Ausgangsdatenleitung RBL-1, /RBL-1 des oberen Register-Teils mit dem I/O-Bus verbinden. Die unteren Übertragungsschalter 67 sind mit den zweiten Auswahlsignalen S1-2, S2-2, ..., Sn-2 verbunden, die die Ausgangsdatenleitung RBL-2, /RBL-2 des unteren Register-Teils mit dem I/O-Bus verbinden.
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Jedes Register besitzt die Funktion des Zwischenspeicherns.
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Die oberen Register 62 sind mit dem Freigabesignal SRG-1 verbunden, die unteren Register 64 sind mit dem Freigabesignal SRG-2 verbunden. Die Eingänge der Register sind jeweils mit dem Drain der oberen und unteren Übertragungsschalter verbunden und die Ausgänge der Register sind über RBL und /RBL mit dem Selektor-Teil verbunden.
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Die Datenleitungen des I/O-Datenbusses sind mit der Source der oberen Schalttransistoren, die NMOS-Transistoren sind, des Selektor-Teils verbunden. Die Gates der oberen Schalttransistoren sind mit Auswahlsignalen S1-1, ..., Sn-1 verbunden, während die Drain derselben mit RBL-1 oder /RBL-1 verbunden ist, die die Ausgänge des oberen Register-Teils sind.
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Ferner ist die Datenleitung des I/O-Datenbusses mit den Sourcen der unteren Schalttransistoren, die NMOS-Transistoren sind, des Selektor-Teils verbunden. Die Gates der unteren Schalttransistoren sind mit Auswahlsignalen S1-2, ..., Sn-2 verbunden, während die Drain derselben mit RBL-2 und /RBL-2, die die Ausgänge des unteren Register-Teils sind, verbunden sind.
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Beim Lesevorgang-Modus in der Schaltung von 6 wird mittels einer Reihenadresse des DRAM-Teils eine WL ausgewählt und Daten der DRAM-Zelle, die mit der ausgewählten Wortleitung verbunden sind, werden durch den Leseverstärker 61 verstärkt. Folglich werden BL und /BL auf ”0” oder ”1” geschaltet. Nachdem das Freigabesignal SRG-1 des oberen Registers 62 den Zustand Hi-Z annimmt, wird das obere Übertragungssignal XF-1 ”1”. Somit wird das Signal von BL oder /BL zu RBL-1 oder /RBL-1 übertragen, wodurch es zwischengespeichert wird. Hinterher werden der DRAM und der obere Register-Teil dadurch, daß das Signal XF-1 ”0” ist, voneinander getrennt. Als nächstes können Daten des gewünschten Registers ausgegeben werden, indem das gewünschte Signal S1-1, ..., oder Sn-1 ausgewählt wird.
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Der Betrieb des unteren Register-Teils ist der gleiche wie der des oberen Register-Teils.
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Bei einem solchen Betrieb werden Daten des DRAM in den Registern im unteren Register-Teil zwischengespeichert, während Daten des oberen Register-Teils zum I/O-Bus übertragen werden. Nachdem alle Daten des oberen Register-Teils übertragen sind, werden zwischengespeicherte Daten des unteren Register-Teils unverzüglich übertragen, so daß eine schnelle Leseverarbeitung stattfindet.
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Beim Schreibmodus-Vorgang durch den I/O-Datenbus werden S1 bis Sn gleichlaufend mit dem Systemtakt unter Verwendung der Spaltenadresse des DRAM-Teils freigegeben und serielle Daten des I/O-Datenbusses werden in jedes Register des oberen Register-Teils geschrieben. Zur gleichen Zeit ist das Freigabesignal SRG-1 des oberen Register-Teils ”1” und das Übertragungssignal XF-1 des oberen Register-Teils ist ”0”. Wenn alle Daten in die oberen Register des oberen Register-Teils geschrieben sind, wird XF-1 ”1”, so daß die Daten der oberen Register in den DRAM geschrieben werden. In diesem Fall behält XF den Wert ”1”, um Daten in die DRAM-Zelle zu schreiben, bis alle BLs und /BLs ihren Zustand in den von RBL-1 und /RBL-1 in dem oberen Register-Teil ändern.
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Während einer Periode, während der Daten des oberen Register-Teils in den DRAM geschrieben werden, geben die Register des unteren Register-Teils aufeinanderfolgend neue Daten ein. Folglich können im Schreibmodus Daten ohne Zeitverzögerung schnell in den DRAM geschrieben werden.
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Ein Verfahren der vorliegenden Erfindung, um Daten von einem I/O-Datenbus in einen DRAM-Teil zu schreiben und um Daten aus dem DRAM-Teil zu dem I/O-Datenbus zu lesen, wobei eine digitale Videospeicherschaltung verwendet wird, die den DRAM-Teil zum Speichern und zum Lesen von Daten aus demselben einschließt, einen Register-Teil zum Halten der Daten, die in den DRAM-Teil geschrieben und aus demselben gelesen werden sollen, und einen Selektor-Teil mit Schalttransistoren, die die Register in dem Register-Teil jeweils mit dem I/O-Datenbus verbinden, um Daten auf einem I/O-Datenbus in dem DRAM-Teil zu speichern und um Daten von dem DRAM zu dem I/O-Datenbus zu übertragen, wobei der Register-Teil einen oberen Register-Teil und einen unteren Register-Teil aufweist, welche parallel zueinander zwischen den DRAM-Teil und den Selektor-Teil geschaltet sind, umfaßt folgende Schritte: 1) Schreiben von Daten, die in dem oberen Register-Teil zwischengespeichert sind, in den DRAM-Teil zu der gleichen Zeit, zu der Daten sequentiell von dem I/O-Datenbus empfangen werden und die empfangenen Daten in den unteren Registern zwischengespeichert werden; 2) Schreiben von Daten, die in dem unteren Register-Teil zwischengespeichert sind, in den DRAM-Teil zu der gleichen Zeit, zu der Daten von dem I/O-Datenbus sequentiell empfangen werden und die empfangenen Daten in den oberen Registern zwischengespeichert werden; 3) Wiederholen der Schritte 1) und 2).
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Gemäß der vorliegenden Erfindung wird ein Lesebetrieb unmittelbar ohne Zeitverzögerung durchgeführt, wenn ein Register im Lesemodus verwendet ist. Ferner kann, während ein Register-Teil eine Übertragung von Daten, die in den Registern zwischengespeichert sind, zu dem I/O-Datenbus durchführt, der andere Register-Teil neue Daten von dem DRAM empfangen.
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Während ein Register-Teil Daten, die empfangen sind, in den DRAM schreibt, indem ein hohes Signal angelegt wird, bis BL oder /BL des DRAM auf einen entsprechenden Datenzustand des einen Registers eingestellt sind, empfängt beim Schreibmodus der vorliegenden Erfindung der andere Register-Teil neue Daten aufeinanderfolgend von dem I/O-Datenbus.
