CN102044288B - 存储器的电性地址与拓扑地址的转换方法 - Google Patents
存储器的电性地址与拓扑地址的转换方法 Download PDFInfo
- Publication number
- CN102044288B CN102044288B CN 200910197117 CN200910197117A CN102044288B CN 102044288 B CN102044288 B CN 102044288B CN 200910197117 CN200910197117 CN 200910197117 CN 200910197117 A CN200910197117 A CN 200910197117A CN 102044288 B CN102044288 B CN 102044288B
- Authority
- CN
- China
- Prior art keywords
- address
- topological
- electrical
- truth table
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Mobile Radio Communication Systems (AREA)
Abstract
本发明公开了一种存储器的电性地址与拓扑地址的转换方法，所述电性地址和所述拓扑地址分别具有相同位数的多个逻辑变量，通过将所述拓扑地址的任一个逻辑变量视为所述电性地址的所有逻辑变量的逻辑函数，从而采用奎因-麦克卢斯基算法求出所述拓扑地址的任一个逻辑变量的最简化表达式，或者将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，从而采用奎因-麦克卢斯基算法求出所述电性地址的任一个逻辑变量的最简化表达式。
Description
技术领域
本发明涉及硅半导体器件技术领域，特别涉及存储器的电性地址与拓扑地址的转换方法。
背景技术
在存储器中，每个存储单元都有一个对应的电性地址值。存储器设计者提供了存储器中电性地址的分布，电性地址值在输入存储器后，通过译码电路选取相应的存储单元。同时，每个存储单元还对应着一个由其在存储器中的排列位置决定的拓扑地址值。存储单元的电性地址值和拓扑地址值有可能出现不一致的情况，称之为做了不规则化处理(Scramble)，而把电性地址值转化成拓扑地址值称为去不规则性(De-scramble)。电性地址值选取的存储单元非常难以寻找，两个相邻的电性地址值所对应的存储单元在排列位置上未必相邻。例如，在一个静态随机存取存储器(Static Random Access Memory，SRAM)中，十六进制电性地址值(0x0000，0x0000)对应的存储单元在整个存储器的左上角位置，而其相邻的电性地址值(0x0001，0x0001)对应的存储单元却可能在整个存储器的底部中间位置。
在产品失效分析(Failure Ananlysis)中，测试工程师需要依据拓扑地址值找到失效的存储单元在存储器中的位置。由于产品失效测试的测试结果是电性地址值，因此必须将测得的电性地址值转换成拓扑地址值，即实现存储器的电性地址与拓扑地址的转换。然而，这个转换过程非常困难，一般都是依靠测试工程师用观察法通过手动推算得来，既不能保证准确率，出了问题又很难修正。此外，这种方法能否成功取决于存储器结构的复杂程度和测试工程师的经验。如果存储器的结构较为复杂，则这种方法所需的时间非常长，而且很有可能推算不出。
发明内容
有鉴于此，本发明的目的在于提供一种存储器的电性地址与拓扑地址的转换方法，即使对结构较为复杂的存储器，也能够快速准确地实现其电性地址与拓扑地址的相互转换。
本发明提供一种存储器的电性地址与拓扑地址的转换方法，所述存储器具有多个存储单元，所述电性地址和所述拓扑地址分别具有相同位数的多个逻辑变量，并且对于每个所述存储单元所述电性地址和所述拓扑地址具有一一对应的二进制电性地址值和二进制拓扑地址值，包括：
步骤1，根据所述存储器内预设的电性地址分布对所述存储器的电性地址信息进行切割规划，得到包含每个所述存储单元的二进制电性地址值的信息的电性地址真值表；
步骤2，根据每个所述存储单元的排列位置得到包含每个所述存储单元的二进制拓扑地址值的信息的拓扑地址真值表；以及
步骤3，根据所述拓扑地址真值表中的每个二进制拓扑地址值与所述电性地址真值表中的每个二进制电性地址值的一一对应关系，将所述拓扑地址的任一个逻辑变量视为所述电性地址的所有逻辑变量的逻辑函数，并采用奎因-麦克卢斯基算法求出所述拓扑地址的任一个逻辑变量的最简化表达式，或者将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，并采用奎因-麦克卢斯基算法求出所述电性地址的任一个逻辑变量的最简化表达式。
进一步的，所述步骤1具体包括：
将所述存储器的电性地址信息按照区级、块级以及字线-位线级进行切割规划，分别得到区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表；将所述区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表按照从高位到低位排列的顺序进行合并得到所述电性地址真值表。
进一步的，所述拓扑地址真值表中的每个二进制拓扑地址值按照先行后列的顺序递增。
与现有技术相比，本发明提供的存储器的电性地址与拓扑地址的转换方法，所述电性地址和所述拓扑地址分别具有相同位数的多个逻辑变量，通过将所述拓扑地址的任一个逻辑变量视为所述电性地址的所有逻辑变量的逻辑函数，从而采用奎因-麦克卢斯基算法求出所述拓扑地址的任一个逻辑变量的最简化表达式，或者将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，从而采用奎因-麦克卢斯基算法求出所述电性地址的任一个逻辑变量的最简化表达式。
附图说明
图1为本发明的存储器的电性地址与拓扑地址的转换方法的流程图；
图2A至图2C分别为根据本发明的存储器的电性地址与拓扑地址的转换方法的第1实施例的区级结构图和对应的区级电性地址真值表，块级结构图和对应的块级电性地址真值表，以及字线-位线级的结构图和对应的字线-位线级电性地址真值表；
图3为根据本发明的存储器的电性地址与拓扑地址的转换方法的第2实施例中存储器按区级、块级以及字线-位线级进行切割规划得到的综合结构图；
图4为显示根据本发明的存储器的电性地址与拓扑地址的转换方法的第2实施例中存储器的每根数据线对应着的32根列地址线的排列顺序的示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。
在描述本发明提供的存储器的电性地址与拓扑地址的转换方法之前，首先对后面会涉及的奎因-麦克卢斯基算法(Quine-McCluskey Algorithm)作说明。奎因-麦克卢斯基算法是最简化逻辑函数表达式的一种算法。它在功能上等同于卡诺图，下面结合一个简单的例子对该算法的简化过程进行说明。例如，化简如下四变量的逻辑函数表达式：
f(A，B，C，D)＝∑m(0，2，3，5，7，8，10，13，15) (1)
其中，函数表达式写成所有使函数值为1的四变量的最小项之和的形式，m(0)、m(2)、m(3)、m(5)、m(7)、m(8)、m(10)、m(13)以及m(15)均为最小项。
首先，按最小项中“1”的个数的多少对所有最小项进行排序，得到表1。表中，size代表‘1’的个数，minterm代表最小项。例如，m(0)为“0000”，size为0，m(2)为“0010”，size为1，如此类推，m(15)为“1111”，size为4。
表1
| size | minterms |
| 0 | m(0) 0000 |
| 1 | m(2) 0010m(8) 1000 |
| 2 | m(3) 0011m(5) 0101m(10) 1010 |
| 3 | m(7) 0111m(13) 1101 |
| 4 | m(15) 1111 |
表2
| size | minterms | size 2 implicants |
| 0 | m(0) 0000 | m(0，2) 00-0m(0，8) -000 |
| 1 | m(2) 0010m(8) 1000 | m(2，3) 001-m(2，10) -010m(8，10) 10-0 |
| 2 | m(3) 0011m(5) 0101m(10) 1010 | m(3，7) 0-11m(5，7) 01-1m(5，13) -101 |
| 3 | m(7) 0111m(13) 1101 | m(7，15) -111m(13，15) 11-1 |
| 4 | m(15) 1111 |
然后，对表1中可以组合的两个最小项进行组合得到大小为2的蕴涵项(implicant)，如表2所示。组合过程中，如果两个最小项只是某位不同，则可以用一个横杠来替代该位，来指示该位无关紧要。
接着，对表2中的大小为2的蕴涵项继续进行组合得到大小为4的蕴涵项，同时对不能再进行组合的蕴涵项标记上“*”，称为素蕴涵项(prime implicant)，如表3所示。
表3
| size | minterms | size 2 implicants | size 4 implicants |
| 0 | m(0) 0000 | m(0，2) 00-0m(0，8) -000 | *m(0，2，8，10) -0-0 |
| 1 | m(2) 0010m(8) 1000 | *m(2，3) 001-m(2，10) -010m(8，10) 10-0 | |
| 2 | m(3) 0011m(5) 0101m(10) 1010 | *m(3，7) 0-11m(5，7) 01-1m(5，13) -101 | *m(5，7，13，15) -1-1 |
| 3 | m(7) 0111m(13) 1101 | m(7，15) -111m(13，15) 11-1 | |
| 4 | m(15) 1111 |
表4
| 0 | 2 | 3 | 5 | 7 | 8 | 10 | 13 | 15 | ||
| *m(0，2，8，10) | X | X | X | X | -0-0 | |||||
| *m(5，7，13，15) | X | X | X | X | -1-1 | |||||
| m(2，3) | X | X | 001- | |||||||
| m(3，7) | X | X | 0-11 |
接下来，如此循环组合步骤直到得到所有素蕴涵项，构造素蕴涵项表，如表4所示。表中，纵向是刚才生成的所有素蕴涵项，横向是所有使函数值为1最小项。表中对所有本质素蕴涵项(essential prime implicant)都标记了“*”，即无法用其它蕴涵项的组合来覆盖的蕴涵项。表中，m(2，3)可以被m(0，2，8，10)和m(3，7)的组合覆盖，m(3，7)则可以被m(2，3)和m(5，7，13，15)的组合覆盖，因此都是非本质素蕴涵项。
最后，所有本质素蕴涵项都必须出现在最简化的逻辑函数表达式中。而当所有本质素蕴涵项的组合不能覆盖所有的最小项时，例如，本例中m(0，2，8，10)和m(5，7，13，15)的组合无法覆盖最小项m(3)，则可以组合这两个本质素蕴涵项与覆盖了最小项m(3)的两个非本质素蕴涵项中的一个以得到最简化的逻辑函数表达式：
f(A，B，C，D)＝m(0，2，8，10)+m(5，7，13，15)+m(2，3)
＝BD+BD+ABC (2)
用软件程序来实现奎因-麦克卢斯基算法的上述所有步骤，可以对任意一个复杂的逻辑函数表达式快速准确地进行最简化。
下面，说明本发明的存储器的电性地址与拓扑地址的转换方法，其流程图如图1所示，所述存储器具有多个存储单元，所述电性地址和所述拓扑地址分别具有相同位数的多个逻辑变量，并且对于每个所述存储单元所述电性地址和所述拓扑地址具有一一对应的二进制电性地址值和二进制拓扑地址值，包括：
S1：根据所述存储器内预设的电性地址分布对所述存储器的电性地址信息进行切割规划，得到包含每个所述存储单元的二进制电性地址值的信息的电性地址真值表。具体而言，首先，将所述存储器的电性地址信息按照区级(Bank级)、块级(Block级)以及字线-位线级(Wordline-Bitline级)进行切割规划，分别得到区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表。区级是存储器最上层的存储块，例如，一个64M的存储器，通常划分为4个区，每个区有16M的存储空间。如果将存储器分成N个区，则区级需要用到的地址位数为log2N。将各区再进行分块就有了块级。如果各区分成Y个块，则块级需要用到的地址位数为log2Y。当然块本身还可以继续向下分块，它的下一级称之为子块(sub-block)或者段(segment)，它们都放在块这一级。最后就是字线-位线级，描述了每个字线和位线的地址排布。如果同一级别的块或者子块里的字线和位线的数量分别为W和B，则地址位数分别为log2W和log2B。电性地址信息切割规划好后，每种级别的结构图就都有一张电性地址真值表与其对应，得到区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表。然后，将所述区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表按照从高位到低位排列的顺序进行合并，得到所述二进制电性地址表。
S2：根据每个所述存储单元的排列位置得到包含每个所述存储单元的二进制拓扑地址值的信息的拓扑地址真值表。具体地，所述拓扑地址真值表中的每个二进制拓扑地址值按照先行后列的顺序递增。
S3：根据所述拓扑地址真值表中的每个二进制拓扑地址值与所述电性地址真值表中的每个二进制电性地址值的一一对应关系，将所述拓扑地址的任一个逻辑变量视为所述电性地址的所有逻辑变量的逻辑函数，并采用奎因-麦克卢斯基算法求出所述拓扑地址的任一个逻辑变量的最简化表达式，或者将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，并采用奎因-麦克卢斯基算法求出所述电性地址的任一个逻辑变量的最简化表达式。
下面，描述具体实施例。
(实施例1)
在本实施例中，所述存储器为结构较简单的6位地址存储器，按照本发明的方法将该存储器的电性地址转换成拓扑地址。该存储器具有64个存储单元。该存储器的电性地址具有6个逻辑变量ER2、ER1、ER0、EC2、EC1、EC0，按照从高位到低位的排列顺序用(ER2，ER1，ER0，EC2，EC1，EC0)来表示，其中，ER2、ER1、ER0是电性行地址，EC2、EC1、EC0是电性列地址。该存储器的拓扑地址具有6个逻辑变量TR2、TR1、TR0、TC2、TC1、TC0，按照从高位到低位的排列顺序用(TR2，TR1，TR0，TC2，TC1，TC0)来表示，其中，TR2、TR1、TR0是拓扑行地址，TC2、TC1、TC0是拓扑列地址。对于该存储器的每个存储单元，电性地址(ER2，ER1，ER0，EC2，EC1，EC0)和拓扑地址(TR2，TR1，TR0，TC2，TC1，TC0)具有一一对应的二进制电性地址值和二进制拓扑地址值。
首先，根据该存储器内预设的电性地址分布对该存储器的电性地址信息进行切割规划，得到包含每个所述存储单元的二进制电性地址值的信息的电性地址真值表。具体而言，将所述存储器的电性地址信息按照区级、块级以及字线-位线级进行切割规划，分别得到区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表。图2A至图2C分别显示了区级结构图和对应的区级电性地址真值表，块级结构图和对应的块级电性地址真值表，以及字线-位线级的结构图和对应的字线-位线级电性地址真值表。其中，该存储器分成4个区，需要用到的地址位数为2，对应于(ER2，ER1)。每个区后面的标号代表了该区的区级电性地址值，例如，区0的区级电性地址值为(00)，区1的区级电性地址值为(01)，区2的区级电性地址值为(10)，区3的区级电性地址值为(11)。每个区又分成4个块，需要用到的地址位数为2，对应于(ER0，EC2)。各区中每个块后面的标号代表了该块的块级电性地址值，例如，块0的块级电性地址值为(00)，块1的块级电性地址值为(01)，块2的块级电性地址值为(10)，块3的块级电性地址值为(11)。每个块里字线的数量为2，需要用到的地址数为1，对应于EC1。每根字线后面的标号代表了该字线的字线级电性地址值，例如，字线0的字线级电性地址值为0，字线1的字线级电性地址值为1。每个块里位线的数量为2，需要用到的地址数为1，对应于EC0。每根位线后面的标号代表了该位线的位线级电性地址值，例如，位线0的位线级电性地址值为0，位线1的位线级电性地址值为1。将区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表按照从高位到低位排列的顺序进行合并，即按照(区，块，字线，位线)的顺序进行排列，得到如表5所示的包含每个存储单元的二进制电性地址值的信息的电性地址真值表。
表5
| 01，10，0，0 | 01，10，0，1 | 01，11，0，0 | 01，11，0，1 | 00，10，0，0 | 00，10，0，1 | 00，11，0，0 | 00，11，0，1 |
| 01，10，1，0 | 01，10，1，1 | 01，11，1，0 | 01，11，1，1 | 00，10，1，0 | 00，10，1，1 | 00，11，1，0 | 00，11，1，1 |
| 01，00，0，0 | 01，10，0，1 | 01，01，0，0 | 01，01，0，1 | 00，00，0，0 | 00，00，0，1 | 00，01，0，0 | 00，01，0，1 |
| 01，00，1，0 | 01，00，1，1 | 01，01，1，0 | 01，01，1，1 | 00，00，1，0 | 00，00，1，1 | 00，01，1，0 | 00，01，1，1 |
| 11，00，0，0 | 11，00，0，1 | 11，01，0，0 | 11，01，0，1 | 10，00，0，0 | 10，00，0，1 | 10，01，0，0 | 10，01，0，1 |
| 11，00，1，0 | 11，00，1，1 | 11，01，1，0 | 11，01，1，1 | 10，00，1，0 | 10，00，1，1 | 10，01，1，0 | 10，01，1，1 |
| 11，10，0，0 | 11，10，0，1 | 11，11，0，0 | 11，11，0，1 | 10，10，0，0 | 10，10，0，1 | 10，11，0，0 | 10，11，0，1 |
| 11，10，1，0 | 11，10，1，1 | 11，11，1，0 | 11，11，1，1 | 10，10，1，0 | 10，10，1，1 | 10，11，1，0 | 10，11，1，1 |
接着，根据每个存储单元的排列位置得到如表6所示的包含每个存储单元的二进制拓扑地址值的信息的拓扑地址真值表。表6中的二进制拓扑地址值按照先行后列的顺序递增。
表6
| 00，00，0，0 | 00，00，0，1 | 00，00，1，0 | 00，00，1，1 | 00，01，0，0 | 00，01，0，1 | 00，01，1，0 | 00，01，1，1 |
| 00，10，0，0 | 00，10，0，1 | 00，10，1，0 | 00，10，1，1 | 00，11，0，0 | 00，11，0，1 | 00，11，1，0 | 00，11，1，1 |
| 01，00，0，0 | 01，00，0，1 | 01，00，1，0 | 01，00，1，1 | 01，01，0，0 | 01，01，0，1 | 01，01，1，0 | 01，01，1，1 |
| 01，10，0，0 | 01，10，0，1 | 01，10，1，0 | 01，10，1，1 | 01，11，0，0 | 01，11，0，1 | 01，11，1，0 | 01，11，1，1 |
| 10，00，0，0 | 10，00，0，1 | 10，00，1，0 | 10，00，1，1 | 10，01，0，0 | 10，01，0，1 | 10，01，1，0 | 10，01，1，1 |
| 10，10，0，0 | 10，10，0，1 | 10，10，1，0 | 10，10，1，1 | 10，11，0，0 | 10，11，0，1 | 10，11，1，0 | 10，11，1，1 |
| 11，00，0，0 | 11，00，0，1 | 11，00，1，0 | 11，00，1，1 | 11，01，0，0 | 11，01，0，1 | 11，01，1，0 | 11，01，1，1 |
| 11，10，0，0 | 11，10，0，1 | 11，10，1，0 | 11，10，1，1 | 11，11，0，0 | 11，11，0，1 | 11，11，1，0 | 11，11，1，1 |
接下来，根据表5中的每个二进制电性地址值与表6中的每个二进制拓扑地址值的一一对应关系，将拓扑地址的逻辑变量TR2视为电性地址的所有逻辑变量ER2、ER1、ER0、EC2、EC1、EC0的逻辑函数，并采用奎因-麦克卢斯基算法求出TR2的最简化表达式：TR2＝ER2。采用相同的方法，可以求出拓扑地址的其它逻辑变量的最简化表达式：
TR1＝！ER2&！ER1|ER2&ER1；
TR0＝ER0；
TC2＝！EC2；
TC1＝EC1；
TC0＝EC0，
其中，“！”表示“非”运算，“&”表示“与”运算，“|”表示“或”运算。
现在，如果测试中得到某个存储单元的二进制电性地址值为(0，0，0，0，0，0)，即此时(ER2，ER1，ER0，EC2，EC1，EC0)＝(0，0，0，0，0，0)，则根据拓扑地址的6个逻辑变量的最简化表达式得到(TR2，TR1，TR0，TC2，TC1，TC0)＝(0，1，0，1，0，0)，即该存储单元的二进制拓扑地址值为(0，1，0，1，0，0)。
当然，将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，同样地可以求出所述电性地址的任一个逻辑变量的最简化表达式。
实施例1中的存储器结构较为简单，根据本方法可以很容易地实现其电性地址与拓扑地址的转换。本方法还可以用于结构较为复杂的存储器，下面将做进一步的说明。
(实施例2)
在本实施例中，所述存储器为一个8M SRAM的存储器R339，按照本发明的方法将其电性地址转换成拓扑地址。存储器R339具有223个存储单元。存储器R339的电性地址具有23位逻辑变量，并按照从高位到低位的排列顺序用(EC7，EC6，EC5，EC4，EC3，EC2，EC1，EC0，ER10，ER9，ER8，ER7，ER6，ER5，Q3，Q2，Q1，Q0，ER4，ER3，ER2，ER1，ER0)来表示。存储器R339的拓扑地址也具有23位逻辑变量，而且由于存储单元排列成211行和212列，需要11位行地址和12位列地址，因此存储器R339的拓扑地址按照从高位到低位的排列顺序用(TR10，TR9，TR8，TR7，TR6，TR5，TR4，TR3，TR2，TR1，TR0，TC11，TC10，TC9，TC8，TC7，TC6，TC5，TC4，TC3，TC2，TC1，TC0)来表示，其中，TR10～TR0是拓扑行地址，TC11～TC0是拓扑列地址。对于存储器R339的每个存储单元，电性地址和拓扑地址具有一一对应的二进制电性地址值和二进制拓扑地址值。
首先，根据存储器R339内预设的电性地址分布对存储器R339的电性地址信息按区级、块级以及字线-位线级进行切割规划，得到综合的结构图，如图3所示。图3中，存储器R339分成8个区，需要用到的地址位数为3，对应于(EC7，EC6，EC5)。各个区又分成4个块，需要用到的地址位数为2，对应于(EC4，EC3)。每个块里字线有512根，需要用到的地址位数为9，对应于(EC2，EC1，EC0，ER10，ER9，ER8，ER7，ER6，ER5)。每个块里位线有512根，需要用到的地址位数为9，对应于(DQ3，DQ2，DQ1，DQ0，ER4，ER3，ER2，ER1，ER0)。其中，存储器R339为512Kx16SRAM，具有由(DQ3，DQ2，DQ1，DQ0)决定的16根数据线D0～D15。每根数据线对应着由(ER4，ER3，ER2，ER1，ER0)决定的32根列地址线，该32根列地址线的排列顺序如图4所示。图3中，每个块里
的状态代表了其内部的字线的地址值排列顺序，也代表了位线的(DQ3，DQ2，DQ1，DQ0)的值的排列顺序，从而也看出块与块之间的对称性。例如，表示块里字线的地址值从上到下依次递减，即为(511～0)，而地址(DQ3，DQ2，DQ1，DQ0)的值从左到右依次递增。类似地，
表示块里字线的地址值从上到下依次递减，而地址(DQ3，DQ2，DQ1，DQ0)的值从左到右依次递减。由此，为了减少计算量，得到了字线和位线的地址的变化趋势后，就可以用少量的位地址来代表全部的位地址的变化趋势。例如，对于字线，用2位的(EC2，EC1)的变化来代表(EC2，EC1，EC0，ER10，ER9，ER8，ER7，ER6，ER5)的变化趋势，即如果是递增趋势，使得(EC2，EC1)的值从(00)递增至(11)，如果是递减趋势，使得(EC2，EC1)的值从(11)递减至(00)。而对于位线，用1位DQ3的变化来代表(DQ3，DQ2，DQ1，DQ0)的变化趋势，即如果是递增趋势，使得DQ3的值从0变至1，如果是递减趋势，使得DQ3的值从1变至0。将区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表按照从高位到低位排列的顺序进行合并，即按照(区，块，字线，位线)的顺序排列成(EC7，EC6，EC5，EC4，EC3，EC2，EC1，DQ3)，得到如表7所示的包含每个存储单元的二进制电性地址值的信息的电性地址真值表。
表7
接着，与实施例1类似，列出二进制拓扑地址值按照先行后列的顺序递增的包含每个存储单元的二进制拓扑地址值的信息的拓扑地址真值表。表中对应的拓扑地址为(TR10，TR9，TR8，TR7，TC11，TC10，TC9，TC8)，包括了4位高位的拓扑行地址和4位高位的拓扑列地址。
接下来，根据表7与拓扑地址真值表的一一对应关系，分别将拓扑地址的逻辑变量TR10、TR9、TR8、TR7、TC11、TC10、TC9、TC8视为电性地址在表7中出现的所有逻辑变量EC7、EC6、EC5、EC4、EC3、EC2、EC1、DQ3的逻辑函数，并采用奎因-麦克卢斯基算法可以求得：
TR10＝！EC7&EC5|！EC6&EC5|！EC7&EC6；
TR9＝！EC6&！EC5&EC4|！EC7&EC5&！EC4|！EC6&EC5&！EC4|！EC7&EC6&！EC4|EC7&EC6&EC4；
TR8＝！EC7&EC6&EC5&！EC4&！EC2|！EC7&！EC6&EC4&！EC2|EC6&！EC5&EC4&！EC2|EC6&EC5&EC4&EC2|！EC6&！EC4&EC2|！EC5&！EC4&EC2|EC7&！EC6&EC2|EC7&EC5&EC2；
TR7＝！EC7&EC6&EC5&！EC4&！EC1|！EC7&！EC6&EC4&！EC1|EC6&！EC5&EC4&！EC1|EC6&EC5&EC4&EC1|！EC6&！EC4&EC1|！EC5&！EC4&EC1|EC7&！EC6&EC1|EC7&EC5&EC1；
TC11＝！EC7&EC6&EC5|EC7&！EC6|EC7&！EC5；
TC10＝EC7&！EC6&！EC5|！EC7&EC6|EC6&EC5；
TC9＝！EC7&！EC6&EC4&！EC3|！EC7&EC5&！EC4&EC3|！EC7&EC6&EC5&EC3|EC7&EC6&EC5&！EC3|！EC7&！EC5&！EC3|EC7&！EC6&EC3|EC7&！EC5&EC3；
TC8＝！EC7&EC6&！EC5&！DQ3|EC7&！EC6&！EC5&！DQ3|EC7&EC6&！EC5&DQ3|EC7&EC6&EC5&！DQ3|！EC7&！EC6&DQ3|！EC7&EC5&DQ3|！EC6&EC5&DQ3；
其中，上述表达式中“！”表示“非”运算，“&”表示“与”运算，“|”表示“或”运算，“^”表示“异或”运算。所有表达式皆是最简化表达式。
由于表7中对于字线用2位的(EC2，EC1)的变化代表了(EC2，EC1，EC0，ER10，ER9，ER8，ER7，ER6，ER5)的变化趋势，相应地求出了拓扑行地址TR8和TR7的最简化表达式。从两个表达式可以看出，TR8与EC2相关，而TR7与EC1相关。由此只要分别用EC0、ER10、ER9、ER8、ER7、ER6、ER5替换掉TR7的最简化表达式中的EC1，即可类推剩下的7位拓扑行地址的最简化表达式：
TR6＝！EC7&EC6&EC5&！EC4&！EC0|！EC7&！EC6&EC4&！EC0|EC6&！EC5&EC4&！EC0|EC6&EC5&EC4&EC0|！EC6&！EC4&EC0|！EC5&！EC4&EC0|EC7&！EC6&EC0|EC7&EC5&EC0；
TR5＝！EC7&EC6&EC5&！EC4&！ER10|！EC7&！EC6&EC4&！ER10|EC6&！EC5&EC4&！ER10|EC6&EC5&EC4&ER10|！EC6&！EC4&ER10|！EC5&！EC4&ER10|EC7&！EC6&ER10|EC7&EC5&ER10；
TR4＝！EC7&EC6&EC5&！EC4&！ER9|！EC7&！EC6&EC4&！ER9|EC6&！EC5&EC4&！ER9|EC6&EC5&EC4&ER9|！EC6&！EC4&ER9|！EC5&！EC4&ER9|EC7&！EC6&ER9|EC7&EC5&ER9；
TR3＝！EC7&EC6&EC5&！EC4&！ER8|！EC7&！EC6&EC4&！ER8|EC6&！EC5&EC4&！ER8|EC6&EC5&EC4&ER8|！EC6&！EC4&ER8|！EC5&！EC4&ER8|EC7&！EC6&ER8|EC7&EC5&ER8；
TR2＝！EC7&EC6&EC5&！EC4&！ER7|！EC7&！EC6&EC4&！ER7|EC6&！EC5&EC4&！ER7|EC6&EC5&EC4&ER7|！EC6&！EC4&ER7|！EC5&！EC4&ER7|EC7&！EC6&ER7|EC7&EC5&ER7；
TR1＝！EC7&EC6&EC5&！EC4&！ER6|！EC7&！EC6&EC4&！ER6|EC6&！EC5&EC4&！ER6|EC6&EC5&EC4&ER6|！EC6&！EC4&ER6|！EC5&！EC4&ER6|EC7&！EC6&ER6|EC7&EC5&ER6；
TR0＝！EC7&EC6&EC5&！EC4&！ER5|！EC7&！EC6&EC4&！ER5|EC6&！EC5&EC4&！ER5|EC6&EC5&EC4&ER5|！EC6&！EC4&ER5|！EC5&！EC4&ER5|EC7&！EC6&ER5|EC7&EC5&ER5。
类似的，由于表7中用DQ3的变化代表了位线的(DQ3，DQ2，DQ1，DQ0)的变化趋势，相应地求出了拓扑列地址TC8的与DQ3相关的最简化表达式。只要分别用DQ2、DQ1、DQ0替换掉TC8的最简化表达式中的DQ3，即可类推其它3位拓扑列地址TC7、TC6、TC5的最简化表达式：
TC7＝！EC7&EC6&！EC5&！DQ2|EC7&！EC6&！EC5&！DQ2|EC7&EC6&EC5&！DQ2|EC7&EC6&！EC5&DQ2|！EC7&！EC6&DQ2|！EC7&EC5&DQ2|！EC6&EC5&DQ2；
TC6＝！EC7&EC6&！EC5&！DQ1|EC7&！EC6&！EC5&！DQ1|EC7&EC6&！EC5&DQ1|EC7&EC6&EC5&！DQ1|！EC7&！EC6&DQ1|！EC7&EC5&DQ1|！EC6&EC5&DQ1；
TC5＝！EC7&EC6&！EC5&！DQ0|EC7&！EC6&！EC5&！DQ0|EC7&EC6&！EC5&DQ0|EC7&EC6&EC5&！DQ0|！EC7&！EC6&DQ0|！EC7&EC5&DQ0|！EC6&EC5&DQ0。
剩下的5位拓扑列地址TC4、TC3、TC2、TC1、TC0应与(ER4，ER3，ER2，ER1，ER0)相关。而分析图4中由(ER4，ER3，ER2，ER1，ER0)决定的32根列地址线的排列顺序，前四位ER4、ER3、ER2、ER1的变化规律与DQ3一致，因此只要分别用ER4、ER3、ER2、ER1替换掉TC8的最简化表达式中的DQ3，即可类推拓扑列地址TC4、TC3、TC2、TC1的最简化表达式：
TC4＝！EC7&EC6&！EC5&！ER4|EC7&！EC6&！EC5&！ER4|EC7&EC6&！EC5&ER4|EC7&EC6&EC5&！ER4|！EC7&！EC6&ER4|！EC7&EC5&ER4|！EC6&EC5&ER4；
TC3＝！EC7&EC6&！EC5&！ER3|EC7&！EC6&！EC5&！ER3|EC7&EC6&！EC5&ER3|EC7&EC6&EC5&！ER3|！EC7&！EC6&ER3|！EC7&EC5&ER3|！EC6&EC5&ER3；
TC2＝！EC7&EC6&！EC5&！ER2|EC7&！EC6&！EC5&！ER2|EC7&EC6&！EC5&ER2|EC7&EC6&EC5&！ER2|！EC7&！EC6&ER2|！EC7&EC5&ER2|！EC6&EC5&ER2；
TC1＝！EC7&EC6&！EC5&！ER1|EC7&！EC6&！EC5&！ER1|EC7&EC6&！EC5&ER1|EC7&EC6&EC5&！ER1|！EC7&！EC6&ER1|！EC7&EC5&ER1|！EC6&EC5&ER1。
由于ER0的变化规律较为特殊，无法通过简单的逻辑变量的替换得到表达式，因此需要用(ER1，ER0)的变化信息去替代表7中的原来代表位线信息的DQ3，重新计算以得到TC0的最简化表达式：
TC0＝！EC7&EC6&！EC5&！(ER0^ER1)|EC7&！EC6&！EC5&！(ER0^ER1)|EC7&EC6&！EC5&(ER0^ER1)|EC7&EC6&EC5&！(ER0^ER1)|！EC7&！EC6&(ER0^ER1)|！EC7&EC5&(ER0^ER1)|！EC6&EC5&(ER0^ER1)。
由此，得到了拓扑地址的所有逻辑变量的最简化表达式。
此外，将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，同样地可以求出所述电性地址的任一个逻辑变量的最简化表达式。
综上所述，本发明提供的存储器的电性地址与拓扑地址的转换方法，所述电性地址和所述拓扑地址分别具有相同位数的多个逻辑变量，通过将所述拓扑地址的任一个逻辑变量视为所述电性地址的所有逻辑变量的逻辑函数，从而采用奎因-麦克卢斯基算法求出所述拓扑地址的任一个逻辑变量的最简化表达式，或者将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，从而采用奎因-麦克卢斯基算法求出所述电性地址的任一个逻辑变量的最简化表达式。
应当理解，本发明所涉及的奎因-麦克卢斯基算法可以采用很多种程序或脚本语言来实现，包括VB、汇编、C/C++、perl、shell、PHP和Java等。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (1)
1.一种存储器的电性地址与拓扑地址的转换方法，所述存储器具有多个存储单元，所述电性地址和所述拓扑地址分别具有相同位数的多个逻辑变量，并且对于每个所述存储单元所述电性地址和所述拓扑地址具有一一对应的二进制电性地址值和二进制拓扑地址值，其特征在于，包括：
步骤1，将所述存储器的电性地址信息按照区级、块级以及字线-位线级进行切割规划，分别得到区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表；
将所述区级电性地址真值表、块级电性地址真值表以及字线-位线级电性地址真值表按照从高位到低位排列的顺序进行合并，得到包含每个所述存储单元的二进制电性地址值的信息的电性地址真值表；
步骤2，根据每个所述存储单元的排列位置得到包含每个所述存储单元的二进制拓扑地址值的信息的拓扑地址真值表，其中，所述拓扑地址真值表中的每个二进制拓扑地址值按照先行后列的顺序递增；以及
步骤3，根据所述拓扑地址真值表中的每个二进制拓扑地址值与所述电性地址真值表中的每个二进制电性地址值的一一对应关系，将所述拓扑地址的任一个逻辑变量视为所述电性地址的所有逻辑变量的逻辑函数，并采用奎因-麦克卢斯基算法求出所述拓扑地址的任一个逻辑变量的最简化表达式，或者将所述电性地址的任一个逻辑变量视为所述拓扑地址的所有逻辑变量的逻辑函数，并采用奎因-麦克卢斯基算法求出所述电性地址的任一个逻辑变量的最简化表达式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910197117 CN102044288B (zh) | 2009-10-13 | 2009-10-13 | 存储器的电性地址与拓扑地址的转换方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910197117 CN102044288B (zh) | 2009-10-13 | 2009-10-13 | 存储器的电性地址与拓扑地址的转换方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102044288A CN102044288A (zh) | 2011-05-04 |
| CN102044288B true CN102044288B (zh) | 2013-07-31 |
Family
ID=43910347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200910197117 Active CN102044288B (zh) | 2009-10-13 | 2009-10-13 | 存储器的电性地址与拓扑地址的转换方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102044288B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1918660A (zh) * | 2003-09-30 | 2007-02-21 | 英飞凌科技股份公司 | 具有多个ram芯片的存储装置 |
| CN101310442A (zh) * | 2005-11-28 | 2008-11-19 | 太阳诱电株式会社 | 半导体器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8032688B2 (en) * | 2005-06-30 | 2011-10-04 | Intel Corporation | Micro-tile memory interfaces |
-
2009
- 2009-10-13 CN CN 200910197117 patent/CN102044288B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1918660A (zh) * | 2003-09-30 | 2007-02-21 | 英飞凌科技股份公司 | 具有多个ram芯片的存储装置 |
| CN101310442A (zh) * | 2005-11-28 | 2008-11-19 | 太阳诱电株式会社 | 半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102044288A (zh) | 2011-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9639458B2 (en) | Reducing memory accesses for enhanced in-memory parallel operations | |
| CN102880428B (zh) | 分布式独立磁盘冗余阵列的创建方法及装置 | |
| JP4703655B2 (ja) | 半導体装置 | |
| CN102043729B (zh) | 动态随机访问存储器的内存管理方法及系统 | |
| CN105190762A (zh) | 半导体装置及写入/读取登录位址于半导体装置中的方法 | |
| US6169685B1 (en) | Content addressable memories | |
| JP2022531786A (ja) | 高性能なベクトル処理のためのアドレス生成 | |
| CN105630491A (zh) | 程序的功能变更方法及装置 | |
| Chang et al. | Human capital and energy: A driver or drag for economic growth | |
| CN106844288A (zh) | 一种随机字符串生成方法及装置 | |
| JP5757098B2 (ja) | プログラム作成支援装置、プログラム作成支援方法 | |
| CN102044288B (zh) | 存储器的电性地址与拓扑地址的转换方法 | |
| US9230692B2 (en) | Apparatuses and methods for mapping memory addresses to redundant memory | |
| CN103744744A (zh) | 数据储存装置以及易失性存储器的数据校验方法 | |
| CN106294423A (zh) | 数据库分表的写入方法及装置 | |
| US20160314821A1 (en) | Method for accessing multi-port memory module, method for increasing write ports of memory module and associated memory controller | |
| CN106570029B (zh) | 分布式关系型数据库的数据处理方法及系统 | |
| CN104077176A (zh) | 增加虚拟机标识符域的方法及装置 | |
| US3527930A (en) | High speed division system | |
| CN102902629B (zh) | 存储空间映射方法及装置 | |
| KR101260165B1 (ko) | 오픈 데이터베이스 관리 시스템 | |
| CN102541745A (zh) | 微控制器数据存储器的寻址方法和微控制器 | |
| JP6461831B2 (ja) | メモリ検査装置 | |
| US8776049B2 (en) | Address aligned resource set allocation in a memory space | |
| JPWO2014168199A1 (ja) | 論理演算方法および情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Free format text: FORMER OWNER: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (SHANGHAI) CORPORATION Effective date: 20130614 Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (SHANGHA Effective date: 20130614 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201203 PUDONG NEW AREA, SHANGHAI TO: 100176 DAXING, BEIJING |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20130614 Address after: 100176 No. 18 Wenchang Avenue, Beijing economic and Technological Development Zone Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 No. 18 Zhangjiang Road, Shanghai Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |