JP3147996B2

JP3147996B2 - 半導体メモリのスタート信号制御方法

Info

Publication number: JP3147996B2
Application number: JP14518992A
Authority: JP
Inventors: 彦士長沢
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-06-05
Filing date: 1992-06-05
Publication date: 2001-03-19
Anticipated expiration: 2016-03-19
Also published as: JPH05342866A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体メモリのアクセス動作を開始するスタート信号を制
御するための半導体メモリのスタート信号制御方法に関
するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。文献；小柳光正著「サブミクロンデバイスＩ」（昭62−
7 −31）丸善（株）、Ｐ．５４−５６、６９−７１図２は、前記文献に記載された従来のスタート信号生成
回路を有するＤＲＡＭの一構成例を示すブロック図であ
る。このＤＲＡＭは、１Ｍビットの容量を有し、スター
ト信号φ１によって１０ビットのアドレスＡ₀〜Ａ_n-1
をラッチする行アドレスラッチレジスタ１を有し、その
出力側には、行アドレスデコーダ２および行ドライバ３
が接続されている。行アドレスデコーダ２は、行アドレ
スラッチレジスタ１のラッチ出力１０ビットをデコード
して１０２４本の信号を出力する回路である。行ドライ
バ３は、合計１０２４個のドライバ素子を有し、１０２
４本にデコードされた行アドレスが１対１に該ドライバ
素子に接続されている。この行ドライバ３の出力側は、
１０２４本のワードラインＷＬを介して１０２４×１０
２４（＝１Ｍビット）のメモリセルアレイ１０に接続さ
れている。

【０００３】また、１０ビットのアドレスＡ₀〜Ａ_n-1
を入力する列アドレスバッファ４が設けられ、その１０
ビットの出力側には、列アドレスデコーダ５およびセン
スアンプ６が接続されている。列アドレスデコーダ５
は、列アドレスバッファ４の１０ビットの出力をデコー
ドして１０２４本の信号をセンスアンプ６へ出力する回
路である。センスアンプ６は、スタート信号φ３によっ
てアクティブとなる１０２４個のセンスアンプ素子から
なり、それらのセンスアンプ素子が１０２４本のビット
ラインＢＬを介してメモリセルアレイ１０に接続されて
いる。

【０００４】メモリセルアレイ１０は、１０２４本のワ
ードラインＷＬと１０２４本のビットラインＢＬとの各
交差箇所にメモリセル１１がそれぞれ接続され、それら
のメモリセル１１がマトリクス状に配列されている。こ
のメモリセルアレイ１０において、行アドレスラッチレ
ジスタ１にラッチされた行アドレスにより、ワードライ
ンＷＬ中の１／１０２４本が選択され、かつ列アドレス
バッファ４の出力１０ビットによって１０２４個用意さ
れたセンスアンプ６の１つが選択され（即ち、１／１０
２４個が選択され）、最終的に行アドレスおよび列アド
レスの各１０ビットによって１／１０４８５７６（＝１
Ｍ）個が選択されることにより、１つのメモリセル１１
がアクセスされるようになっている。

【０００５】なお、アドレスＡ₀〜Ａ_n-1は、行アドレ
ス１０本および列アドレス１０本が本来必要であるが、
このようにすると外部ピンが多すぎて取り扱いが不便に
なる。そのため、通常は行アドレスおよび列アドレス兼
用の１０本のみ（＝アドレスマルチプレックス）として
おき、動作時にスタート信号φ１によって分離（＝アド
レスディマルチプレックス）する方式をとっている。

【０００６】メモリセルアレイ１０は、例えば１Ｍビッ
トの１トランジスタ型メモリセル１１で構成され、その
各メモリセル１１が、ＭＯＳトランジスタＱおよびキャ
パシタＣによりそれぞれ構成されている。ＭＯＳトラン
ジスタＱのソースはビットラインＢＬに、ゲートはワー
ドラインＷＬにそれぞれ接続され、さらにドレインがキ
ャパシタＣを介して固定電圧Ｖ_ａに接続されている。そ
して、１本のビットラインＢＬまたはワードラインＷＬ
には、各々１０２４個のメモリセル１１がそれぞれ接続
されている。１０２４個のセンスアンプ素子を有するセ
ンスアンプ６の出力側には、列アドレスデコーダ５によ
って１／１０２４に選択されて１本に絞られたセンスア
ンプ出力がデータ出力バッファ８に接続され、そのデー
タ出力バッファ８から読出しデータＤｏｕｔが出力され
るようになっている。また、このセンスアンプ６には、
書込みデータＤｉｎを入力するデータ入力バッファ７が
接続されている。

【０００７】なお、メモリセルアレイ１０は１Ｍビット
のメモリセル１１を１０２４×１０２４のマトリックス
構成とし、さらにセンスアンプ６は１０２４個設けられ
ているが、実際にはリフレッシュ時間との関係で、５１
２×２０４８のメモリマトリクスとなし、センスアンプ
６は２０４８個以上設けられる。このＤＲＡＭには、そ
れをアクセス動作させるためのスタート信号φ１〜φ３
を生成するスタート信号生成回路２０が設けられてい
る。このスタート信号生成回路２０は、ロウ・アドレス
・ストローブ信号（以下、ＲＡＳという）およびコラム
・アドレス・ストローブ信号（以下、ＣＡＳという）等
といったアドレス制御信号に基づき、所定のタイミング
のスタート信号φ１〜φ３を生成する回路であり、ＲＡ
ＳおよびＣＡＳからそれぞれ検出信号Ｓ２１，Ｓ２２を
出力するレベル検出回路２１，２２と、その検出信号Ｓ
２１，Ｓ２２からスタート信号φ１〜φ３を発生するタ
イミング発生回路２３とで、構成されている。

【０００８】図３は、図２の信号波形図である。この図
３では、横軸に時間、縦軸にＴＴＬ振幅がとられてい
る。ＲＡＳは、時刻ｔ１の立下りエッジタイミングにお
いて、アドレスＡ₀〜Ａ_n-1をサンプリングしてこれを
行アドレスＡＸとみなす。同様に、時刻ｔ２において、
ＣＡＳの立下りエッジタイミングにおいて、再度アドレ
スＡ₀〜Ａ_n-1をサンプリングしてこれを列アドレスＡ
Ｙとみなす。このようにすることにより、ＲＡＳおよび
ＣＡＳタイミングによってマルチプレックスされたアド
レスＡ₀〜Ａ_n-1を行アドレスＡＸおよび列アドレスＡ
Ｙに分離（＝ディマルチプレックス）できる。読出しデ
ータＤｏｕｔは、読出し情報の“１”または“０”レベ
ルに応じて“Ｈ”レベルまたは“Ｌ”レベルとしてデー
タ出力バッファ８より出力される。

【０００９】読出しデータＤｏｕｔの確立する時刻ｔ３
は、時刻ｔ１のＲＡＳ立下りタイミングおよび時刻ｔ２
のＣＡＳ立下りタイミングから決定される値で、それぞ
れＲＡＳアクセス時間ｔ_ｒおよびＣＡＳアクセス時間ｔ
_ｃと呼ばれる。このアクセス時間ｔ_ｒ，ｔ_ｃは、メモリ
ユーザにとってはスピード向上の観点から、非常に関心
のある時間であって、この値が小さければ小さいほど、
使い易いメモリとなる。一般に、アドレス制御信号の供
給タイミングは、ＲＡＳを基準として設定され、さらに
メモリのアクセス動作にしても、このＲＡＳの立下りエ
ッジ時刻ｔ１を動作の起点としている。

【００１０】図４は、図２におけるスタート信号生成回
路２０の信号波形図である。“Ｈ”側基準電圧Ｖ_H（例
えば２．４Ｖ）および“Ｌ”側基準電圧Ｖ_L（例えば
０．８Ｖ）は、それぞれレベル検出回路２１，２２内で
生成される電圧である。レベル検出回路２１，２２で
は、この２つの基準電圧Ｖ_HおよびＶ_Lと、外部から供
給されるＲＡＳ振幅またはＣＡＳ振幅とを、それぞれ比
較し、その比較結果に応じた検出信号Ｓ２１，Ｓ２２を
それぞれ出力する機能を有している。Ｖｓｓは、接地電
位（＝０Ｖ）である。検出信号Ｓ２１，Ｓ２２の立下り
時刻ｔ_ａは、ＲＡＳ（またはＣＡＳ）が“Ｌ”側基準電
圧Ｖ_Lより小さい振幅となった時、立上り時刻ｔ_ｂはＲ
ＡＳ（またはＣＡＳ）が“Ｈ”側基準電圧Ｖ_Hより大き
い振幅となった時を示す。

【００１１】レベル検出回路２１，２２において、ＲＡ
Ｓ（またはＣＡＳ）がアクティブとなったという検出
は、“Ｌ”側基準電圧Ｖ_Lという低いレベルで判定し、
ノンアクティブとなったという検出は、“Ｈ”側基準電
圧Ｖ_Hという高いレベルで判定するため、いわゆるヒス
テリシス特性を有し、その中間レベルでは、多少レベル
が変動しても、前記の検出レベルを超えていない限り、
動作には全く影響を与えない。この考え方が、ＴＴＬ駆
動の基本的考え方であり、半導体メモリの設計において
もこれに基づいて設計される。

【００１２】次に、図２の読出し動作について説明す
る。ＲＡＳ、ＣＡＳ、およびアドレスＡ₀〜Ａ_n-1が図
３に示すタイミングで、図２のＤＲＡＭに供給される。
すると、レベル検出回路２１は、ＲＡＳの振幅を監視
し、その値が図４の“Ｌ”側基準電圧Ｖ_L以下になる
と、立下り時刻ｔ_ａにおいて検出信号Ｓ２１をタイミン
グ発生回路２３へ送出する。タイミング発生回路２３で
は、検出信号Ｓ２１を入力し、その立下り時刻ｔ_ａから
一定時間τ１後にスタート信号φ１を発生し、続いて一
定時間τ２後にスタート信号φ２を発生する（通常はτ
１≦τ２）。一方のスタート信号φ１が行アドレスラッ
チレジスタ１に入力されると共に、他方のスタート信号
φ２が行ドライバ３に入力される。行アドレスラッチレ
ジスタ１では、スタート信号φ１に基づき、１０ビット
のアドレスＡ₀〜Ａ_n-1のサンプリングを行ってラッチ
する。このラッチされたアドレスＡ₀〜Ａ_n-1は、１０
ビットの行アドレスＡＸとして行アドレスデコーダ２へ
送られる。ここで、スタート信号φ１が発生する一定時
間τ１の値は、外部から供給されるアドレスＡ₀〜Ａ
_n-1に対し、セットアップタイムおよびホールドタイム
にある程度の余裕があるように予め設定されている。

【００１３】行アドレスラッチレジスタ１でラッチされ
た行アドレスＡＸは、行アドレスデコーダ２によってデ
コードされ、その結果、指定された行ドライバ３中の１
個のドライバ素子のみが、スタート信号φ２によって活
性化される。そのため、対応するワードラインＷＬに接
続されている１０２４個のメモリセル１１中の各ＭＯＳ
トランジスタＱがオン状態となる。各ＭＯＳトランジス
タＱがオン状態となると、各キャパシタＣの蓄積電荷に
対応してビットラインＢＬの電位が上昇あるいは下降し
て蓄積された情報が該ビットラインＢＬに読出される。
この読出された情報は、その振幅が微小なので、センス
アンプ６によって所定のレベルまで増幅される。レベル
検出回路２２に供給されたＣＡＳが、図３の時刻ｔ２時
に立下ると、その立下りが該レベル検出回路２２によっ
て検出され、その検出信号Ｓ２２がタイミング発生回路
２３へ送られる。タイミング発生回路２３では、図３の
時刻ｔ２から一定時間τ３後に、スタート信号φ３を発
生し、センスアンプ６へ送る。

【００１４】一方、列アドレスについては、アドレスラ
ッチレジスタが設けられていないので、ラッチパルスが
不要である。外部から供給される１０ビットのアドレス
Ａ₀〜Ａ_n-1は、列アドレスバッファ４を介して列アド
レスデコーダ５へそのまま供給される。列アドレスデコ
ーダ５では、列アドレスバッファ４からの１０ビットの
列アドレスＡＹをデコードし、センスアンプ６を構成す
る１０２４個のセンスアンプ素子中の１つの素子を選択
する。その後、タイミング発生回路２３からスタート信
号φ３がセンスアンプ６に供給されると、該センスアン
プ６で読出され増幅された情報が、データ出力バッファ
８を介して読出しデータＤｏｕｔの形で出力される。こ
のように行アドレスＡＸおよび列アドレスＡＹで指定さ
れたメモリセル１１の記憶情報が読出しデータＤｏｕｔ
の形で外部へ出力されるわけであるが、読出されたメモ
リセル１１は、その保存情報が読出し後に破壊されるの
で、通常はその後再書込みが行われる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記構
成のスタート信号制御方法では、次のような課題があっ
た。（ａ）ＤＲＡＭに対する外部からのトリガータイミン
グ（起動条件）は、ＲＡＳの振幅が“Ｌ”側基準電圧Ｖ
_Lより小さくなった時、つまり該ＲＡＳの立下り時刻ｔ
_ａである。この立下り時刻ｔ_ａから読出し情報が確立す
るまでが、図３に示すＲＡＳアクセス時間ｔ_ｒであり、
このＲＡＳアクセス時間ｔ_ｒを短くすることがメモリの
高速動作を図る上で重要である。ところが、外部回路か
ら図２のＤＲＡＭへＲＡＳまたはＣＡＳを供給する場
合、伝送ライン上、外部回路、あるいはＤＲＡＭ上に存
在する静電容量により、ＲＡＳまたはＣＡＳの立下り波
形がなまることが多い。そのため、外部回路がＲＡＳま
たはＣＡＳを発生してから、該ＤＲＡＭ内部でＲＡＳま
たはＣＡＳが“Ｌ”側基準電圧Ｖ_Lより小さくなるまで
の時間が、波形になまりが多くなればなるほど長くかか
る。これにより、ＤＲＡＭの起動タイミングが遅れ、ひ
いてはアクセス時間が増大するという問題があった。

【００１６】この前記を解決するため、“Ｌ”側基準電
圧Ｖ_Lを高く設定することにより、ＲＡＳまたはＣＡＳ
の立下り検出までの時間を短縮することが考えられる。
しかし、“Ｌ”側基準電圧Ｖ_Lを高く設定すれば、ある
程度の時間短縮を行うことができるものの、ノイズマー
ジンが減少するという欠点が生じる。その結果、メモリ
を使用するユーザ側の設計する外部回路等に大きな負担
を強いることとなる。また、伝送ラインの引き迴しは、
さらに細心の注意を払う必要が生じ、使いにくいＤＲＡ
Ｍとなってしまう。このように、従来のスタート信号制
御方法では、ノイズマージンの減少を伴なわずにＲＡＳ
またはＣＡＳ等といったアドレス制御信号の立下り検出
タイミングを早めることが困難であり、それによって使
いにくいメモリとなったり、アクセス時間が長くなると
いう問題があった。

【００１７】（ｂ）そこで、本願出願人は前記（ａ）
の問題を解決するため、先に特願平２−２８７５９１号
の出願を行った。この出願では、外部から入力されるア
ドレス制御信号（例えば、ＲＡＳ）と、レベルの異なる
第１および第２の基準電圧Ｖ_TG，Ｖ_Lとをそれぞれ比較
し、該アドレス制御信号の立下りエッジを検出して第１
および第２の検出信号Ｓ１，Ｓ２を生成する。この第１
の検出信号Ｓ１に基づき生成したスタート信号φ１ａを
ゲート回路を通して出力することにより、半導体メモリ
のアクセス動作を仮起動する。そして、第１の検出信号
Ｓ１を所定時間τだけ遅延させた遅延信号Ｓ１ａと第２
の検出信号Ｓ２とに基づきゲート開閉信号を生成し、そ
のゲート開閉信号によって前記ゲート回路を開閉制御す
るようにしている。

【００１８】このような構成によれば、外部から入力さ
れるアドレス制御信号が立下って第１および第２の基準
電圧Ｖ_TG，Ｖ_L以下になると、該第１の基準電圧Ｖ_TGに
対応して第１の検出信号Ｓ１が生成されると共に、該第
２の基準電圧Ｖ_Lに対応して第２の検出信号Ｓ２が生成
される。第１の検出信号Ｓ１が生成されると、その第１
の検出信号Ｓ１に基づきスタート信号φ１ａが生成さ
れ、該スタート信号φ１ａがゲート回路を通して出力さ
れて半導体メモリのアクセス動作が仮起動する。第１の
検出信号Ｓ１は所定時間τだけ遅延され、その遅延信号
Ｓ１ａの発生時において、第２の検出信号Ｓ２が発生し
ている場合、つまりアドレス制御信号が第２の基準電圧
Ｖ_L以下になっている時には、ゲート開閉信号によって
ゲート回路が開状態をそのまま維持する。そのため、前
記のアクセス動作の仮起動が本起動とみなされ、そのま
まアクセス動作が続行される。これに対し、遅延信号Ｓ
１ａの発生時において第２の検出信号Ｓ２が生成されて
いない時には、ゲート開閉信号によってゲート回路が閉
状態となり、前記の仮起動が中止される。これにより、
ノイズマージンを減少させずに、半導体メモリの起動タ
イミングを早めることができ、アクセス時間の短縮化が
図れる。

【００１９】（ｃ）ところが、前記（ｂ）の方法で
は、所定時間τの設定範囲が狭いという問題が生じる。
即ち、アドレス制御信号が第１の基準電圧Ｖ_TGを横切っ
たタイミングで半導体メモリへの仮起動をかけ、そのタ
イミングを時間τだけ遅延した時刻に、該アドレス制御
信号が第２の基準電圧Ｖ_L以下であるか否かによってア
クセス動作の続行／中断を決める。そのため、時間τが
長すぎると、スタート信号φ２ａが図２の行ドライバ３
へ送出され、該ドライバ３によってワードラインＷＬが
活性化されてしまい、該ワードラインＷＬに対応するメ
モリセル１１の電荷がビットラインＢＬに読出される。
特に、ＤＲＡＭセルの場合は破壊読出しであるため、前
記のようにメモリセル１１の電荷がビットラインＢＬに
読出されると、該メモリセル１１の情報が破壊されてし
まう。従って、時間τはスタート信号φ２ａが出る以前
の時間に限定されてしまう。

【００２０】なお、前記のようにメモリセル１１の情報
が破壊された場合、正常に以降のメモリ動作を続行する
ためにはその破壊された情報を再び同一メモリセル１１
に書込めばよい。しかし、この再書込み動作中に外部か
らアクセス指令が来ると、そのアクセス指令に対して誤
動作を行う可能性があるので、再書込み動作中であるこ
とを外部に知らせるビジー信号を用意し、外部ではその
ビジー信号を常時監視して該ビジー信号がオンのときに
はメモリアクセスを行わないように制御することによ
り、前記の誤動作を回避できるが、制御が複雑になり、
未だ技術的に充分満足のゆくスタート信号制御方法を提
供することが困難であった。本発明は、前記従来技術が
持っていた課題として、アドレス制御信号における時間
τの設定範囲が狭く、それによって製造上のマージン
（余裕）がないという点について解決した半導体メモリ
のスタート信号制御方法を提供するものである。

【００２１】

【課題を解決するための手段】本発明は、前記課題を解
決するために、アドレス制御信号に基づきスタート信号
を生成し、そのスタート信号によって半導体メモリのア
クセス動作を行う半導体メモリのスタート信号生成方法
において、次のような手段を講じている。即ち、レベル
の異なる第１および第２の基準電圧と前記アドレス制御
信号とをそれぞれ比較して第１および第２の検出信号を
発生し、前記第１の検出信号に基づいて生成したスター
ト信号によって前記アクセス動作を仮起動する。そし
て、前記第１の検出信号を所定時間遅延させた遅延信号
と前記第２の検出信号とによって前記アクセス動作の本
起動を行うようにしている。

【００２２】

【作用】本発明によれば、以上のように半導体メモリの
スタート信号制御方法を構成したので、第１の基準電圧
とアドレス制御信号との比較により、第１の検出信号を
発生し、この第１の検出信号に基づいて生成したスター
ト信号により、アクセス動作を仮起動し、いわば本起動
の準備段階たる諸動作を予め進めておく。そして、第１
の検出信号を所定時間遅延させた遅延信号と第２の検出
信号とにより、アドレス制御信号が真正アドレス制御信
号であると判明した後に、メモリセルの内容を破壊する
おそれのあるスタート信号を発生させ、メモリ動作の本
起動を行う。これにより、アドレス制御信号における遅
延時間τの設定範囲を広くできる。従って、前記課題を
解決できるのである。

【００２３】

【実施例】図１は、本発明の実施例を示すスタート信号
生成回路を有するＤＲＡＭの構成ブロック図であり、従
来の図２中の要素と共通の要素には共通の符号が付され
ている。このＤＲＡＭが従来のものと異なる点は、従来
のスタート信号生成回路２０に代えて、回路構成の異な
るスタート信号生成回路３０を設けた点である。このス
タート信号生成回路３０は、外部から入力されるＲＡＳ
およびＣＡＳのアドレス制御信号と、仮起動用基準電圧
（第１の基準電圧）Ｖ_TGと、“Ｌ”側基準電圧（第２の
基準電圧）Ｖ_Lとに基づき、所定のタイミングのスター
ト信号φ１１，φ１２，φ１３を生成し、それらを行ア
ドレスラッチレジスタ１、行ドライバ３、およびセンス
アンプ６へそれぞれ供給する回路である。スタート信号
φ１１は、行アドレスラッチレジスタ１に対してアドレ
スＡ₀〜Ａ_n-1をラッチするタイミングを与える信号、
スタート信号φ１２は行ドライバ３内の選択されたドラ
イバ素子のドライブタイミングを与える信号、およびス
タート信号φ１３はセンスアンプ６の出力をデータ出力
バッファ８へ供給する出力タイミングの信号である。

【００２４】スタート信号生成回路３０は、ＲＡＳおよ
び第１の基準電圧Ｖ_TGを入力する第１のレベル検出回路
３１と、ＲＡＳおよび第２の基準電圧Ｖ_Lを入力する第
２のレベル検出回路３２と、ＣＡＳを入力するレベル比
較回路３３とを備え、それらの出力側に、タイミング発
生回路４０が接続されている。第１のレベル検出回路３
１は、ＲＡＳと第１の基準電圧Ｖ_TGとのレベル比較を行
い、ＲＡＳが第１の基準電圧Ｖ_TGを高い側から低い側へ
遷移する時にパルス信号である第１の検出信号Ｓ３１を
出力する機能を有し、比較回路及びワンショットパルス
発生回路で構成されている。第２のレベル検出回路３２
は、ＲＡＳと第２の基準電圧Ｖ_Lとのレベル比較を行
い、ＲＡＳが第２の基準電圧Ｖ_Lより低い状態にある間
は連続して“Ｌ”の第２の検出信号Ｓ３２を出力する回
路である。レベル比較回路３３は、ＴＴＬ駆動方式の
“Ｈ”と“Ｌ”の基準電圧でＣＡＳを量子化してアドレ
ス制御信号Ｓ３３を出力する回路である。このレベル比
較回路３３は、スタート信号生成回路３０の外部に設け
たり、あるいはタイミング発生回路４０内に設けてもよ
い。

【００２５】タイミング発生回路４０は、第１，第２の
検出信号Ｓ３１，Ｓ３２およびアドレス制御信号Ｓ３３
に基づき、スタート信号φ１１，φ１２，φ１３を生成
する回路であり、第１の検出信号Ｓ３１を所定時間τ１
１だけ遅延させて遅延信号Ｓ４１を出力する遅延回路４
１と、スタート信号φ１２を所定時間τ１２だけ遅延さ
せて遅延信号Ｓ４２を出力する遅延回路４２と、２個の
２入力ＡＮＤゲート４３，４４とを備えている。第１の
検出信号Ｓ３１は遅延回路４１の入力側に接続され、そ
の出力側と第２の検出信号Ｓ３２がＡＮＤゲート４３の
入力側に接続されている。ＡＮＤゲート４３は、スター
ト信号φ１２を出力するゲートであり、その出力側に遅
延回路４２の入力側が接続されている。遅延回路４２の
出力側とアドレス制御信号Ｓ３３とはＡＮＤゲート４４
の入力側に接続され、そのＡＮＤゲート４４の出力側か
らスタート信号φ１３が出力されるようになっている。

【００２６】図５は、図１に示すスタート信号生成回路
３０の動作を示す信号波形図であり、この図を参照しつ
つ、本実施例のスタート信号制御方法について説明す
る。

【００２７】図５において、“Ｈ”側基準電圧Ｖ_Hと第
２の基準電圧（“Ｌ”側基準電圧）Ｖ_Lとは、ＴＴＬ駆
動方式の“Ｈ”，“Ｌ”であり、これらの基準電圧
Ｖ_H，Ｖ_Lと第１の基準電圧Ｖ_TGとが、Ｖ_TG＞Ｖ_H＞Ｖ
_Lのような関係にある。ＲＡＳ波形と各基準電圧Ｖ_TG，
Ｖ_H，Ｖ_Lとのレベル関係において、時系列上の時刻ｔ
１１，ｔ１２，…，ｔ１９は次のようになる。時刻ｔ１
１およびｔ１７は、ＲＡＳが第１の基準電圧Ｖ_TGより低
くなった時刻、時刻ｔ１２はＲＡＳが第２の基準電圧Ｖ
_Lより低くなった時刻、時刻ｔ１３およびｔ１８は時刻
ｔ１１から時間τ１１だけ遅延した時刻、時刻ｔ１４は
時刻ｔ１３から時間τ１２だけ遅延した時刻、時刻ｔ１
５はＲＡＳが第２の基準電圧Ｖ_Lより高くなった時刻、
時刻ｔ１６およびｔ１９はＲＡＳが第１の基準電圧Ｖ_TG
より高いレベルになった時刻を示す。図５中のＴａは、
時刻ｔ１２〜ｔ１５までの区間で、ＲＡＳが真正のＲＡ
Ｓである場合を示す。Ｔｂは、時刻ｔ１７〜ｔ１９まで
の区間で、ＲＡＳが真正なるＲＡＳでない場合を示す。
また、第１の検出信号Ｓ３１および遅延信号Ｓ４１は、
所定のパルス幅（≒２nsec）を持ったタイミングパルス
である。スタート信号φ１２および遅延信号Ｓ４２も、
所定のパルス幅を持ったタイミング信号である。

【００２８】図１において、外部からＲＡＳ，ＣＡＳお
よび基準電圧Ｖ_TG，Ｖ_Lがスタート信号生成回路３０に
供給されると、第１のレベル検出回路３１では、入力さ
れたＲＡＳを第１の基準電圧Ｖ_TGとレベル比較を行い、
そのＲＡＳが第１の基準電圧Ｖ_TGより低くなった時刻ｔ
１１で、第１の検出信号Ｓ３１を発生し、タイミング発
生回路４０へ与える。タイミング発生回路４０は、入力
された第１の検出信号Ｓ３１をそのままスタート信号φ
１１の形で出力し、行アドレスラッチレジスタ１へ与え
る。これによってＤＲＡＭが仮起動を開始する。即ち、
行アドレスラッチレジスタ１は、スタート信号φ１１に
基づき、外部から供給されるアドレスＡ₀〜Ａ_n-1をラ
ッチする。このラッチされた行アドレスは、直ちに行ア
ドレスデコーダ２でデコードされ、行ドライバ３内の１
個のドライバ素子（例えば、１０２４個のドライバ素子
の１個）が選択されて待機状態となる。

【００２９】タイミング発生回路４０では、第１の検出
信号Ｓ３１を遅延回路４１によって所定時間τ１１だけ
遅延し、時刻ｔ１３のタイミングで遅延信号Ｓ４１をＡ
ＮＤゲート４３へ送る。第２のレベル検出回路３２で
は、入力されたＲＡＳと第２の基準電圧Ｖ_Lとのレベル
比較を行い、そのＲＡＳが第２の基準電圧Ｖ_Lよりもレ
ベルが低い時には、時刻ｔ１２〜ｔ１５の間、“Ｌ”レ
ベルの第２の検出信号Ｓ３２を発生し、タイミング発生
回路４０内のＡＮＤゲート４３へ与える。ＡＮＤゲート
４３は、遅延信号Ｓ４１と第２の検出信号Ｓ３２との論
理積を求め、その第２の検出信号Ｓ３２が“Ｌ”レベル
のときには、遅延信号Ｓ４１をスタート信号φ１２の形
で出力し、行ドライバ３へ与える。

【００３０】すると、待機中の行ドライバ３は、スター
ト信号φ１２によって活性化され、それに対応するメモ
リセルアレイ１０の１本のワードラインＷＬが活性化す
る。そのため、この活性化された１本のワードラインＷ
Ｌに接続されている複数個（例えば、１０２４個）のメ
モリセル１１内のＭＯＳトランジスタＱがオンし、キャ
パシタＣの蓄積電荷が対応する複数本のビットラインＢ
Ｌへ読出され、読出し動作が行われる。各ビットライン
ＢＬに読出された電荷によって該ビットラインＢＬの電
位が変化し、その変化した信号が、各ビットラインＢＬ
に対応して設けられたセンスアンプ６内の複数個のセン
スアンプ素子で増幅され、スタート信号φ１３の到来を
待つ。ここで、外部から供給されたアドレスＡ₀〜Ａ
_n-1は列アドレスバッファ４に取込まれ、それが列アド
レスデコーダ５によってデコードされ、センスアンプ６
内の１個または複数個のセンスアンプ素子が選択され
る。時刻ｔ１３でスタート信号φ１２がＡＮＤゲート４
３から出力された後、外部から供給されるＣＡＳが立下
り、それがレベル比較回路３３で量子化されてアドレス
制御信号Ｓ３３も“Ｌ”レベルに立下る。ＡＮＤゲート
４３から出力されたスタート信号φ１２が遅延回路４２
で所定時間τ１２だけ遅延され、時刻ｔ１４で遅延信号
Ｓ４２がＡＮＤゲート４４へ与えられる。ＡＮＤゲート
４４は、遅延信号Ｓ４２とアドレス制御信号Ｓ３３との
論理積を求め、アドレス制御信号Ｓ３３が“Ｌ”レベル
であれば、遅延信号Ｓ４２をスタート信号φ１３の形で
出力し、センスアンプ６へ送る。センスアンプ６では、
スタート信号φ１３に基づき、選択されたセンスアンプ
出力をデータ出力バッファ８へ出力し、該データ出力バ
ッファ８から読出しデータＤｏｕｔの形で出力される。

【００３１】以上のように、時刻ｔ１３において、ＲＡ
Ｓが第２の基準電圧Ｖ_Lより低くなければ、スタート信
号φ１２，φ１３が発生しないことになる。また、時刻
ｔ１４において、ＣＡＳが第２の基準電圧Ｖ_Lより低く
ないときには、スタート信号φ１３が発生しない。よっ
て、ＲＡＳが区間Ｔａで与えられる真正ＲＡＳである場
合には、時刻ｔ１１からＤＲＡＭが仮起動を開始し、ス
タート信号φ１２，φ１３によってアクセス動作を続行
していく。これに対し、ＲＡＳが区間Ｔｂで与えられる
真正ＲＡＳでない場合は、スタート信号φ１１によって
アクセスの仮起動が開始するが、スタート信号φ１２，
φ１３が発生しないので、仮起動したアクセス動作が中
断される。

【００３２】そのため、仮起動によって行アドレスラッ
チレジスタ１のラッチ動作、行アドレスデコーダ２のデ
コード動作、および行ドライバ３の選択待機のみが行わ
れるが、該行ドライバ３の活性化が行われないので、メ
モリセル１１の情報はスタート信号φ１１によって破壊
されず、保存されることになる。従って、メモリ製造側
の製作容易性を保ち、システム設計側とのインタフェー
ス条件を損なわずに、ノイズマージンの減少を抑制し、
高速なアクセスタイムを実現できる。

【００３３】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。（ａ）上記実施例では、ＲＡＳまたはＣＡＳの“Ｌ”
への立下りをオン状態とし、“Ｈ”への立上りをオフ状
態としてＤＲＡＭの動作を説明したが、その“Ｌ”およ
び“Ｈ”の論理を反転した場合でも、上記実施例と同様
の動作を行うことが可能となる。

【００３４】（ｂ）上記実施例では、ＲＡＳに基づき
スタート信号φ１１，φ１２，φ１３を発生するように
しているが、これに限定されない。例えば、読出しデー
タ出力タイミング用のスタート信号φ１３については、
ＲＡＳに基づかず、ＣＡＳが第２の基準電圧Ｖ_L以下に
なったときに発生するように構成することも可能であ
る。このようにすると、システム設計側では、ＣＡＳの
発生タイミングを制御することにより、読出しデータＤ
ｏｕｔが出力ラインに出力されるタイミングを制御でき
るようになる。

【００３５】（ｃ）図１のタイミング発生回路４０
は、他のゲート回路等で構成したり、あるいはメモリセ
ルアレイ１０側の回路を図示以外の回路に構成してもよ
い。さらに、本発明はＤＲＡＭ以外の他の半導体メモリ
にも適用可能である。

【００３６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、第１の基準電圧とアドレス制御信号とのレベル比
較を行って第１の検出信号を発生し、この第１の検出信
号によってアクセス動作を仮起動し、本起動の準備段階
たる諸動作を予め進めておく。そして、第１の検出信号
を所定時間遅延させた遅延信号と第２の検出信号とによ
り、アドレス制御信号が第２の基準電圧より例えば低い
レベルになった時点で、実際の読出し動作、即ち本起動
をかけるようにしている。そのため、メモリ製造側の製
作容易性を保ち、システム設計側とのインタフェース条
件を損なわずに、ノイズマージンを減少させることな
く、高速なアクセスタイムを実現できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すＤＲＡＭの構成ブロック
図である。

【図２】従来のＤＲＡＭの構成ブロック図である。

【図３】図２の信号波形図である。

【図４】図２に示すスタート信号生成回路の信号波形図
である。

【図５】図１に示すスタート信号生成回路の信号波形図
である。

【符号の説明】

１行アドレスラッチレジスタ２行アドレスデコーダ３行ドライバ４列アドレスバッファ５行アドレスデコーダ６センスアンプ７データ入力バッファ８データ出力バッファ１０メモリセルアレイ１１メモリセル３０スタート信号生成回路３１，３２第１，第２のレベル検出回
路３３レベル比較回路４０タイミング発生回路４１，４２遅延回路４３，４４ＡＮＤゲートＡ₀〜Ａ_n-1 アドレスＤｉｎ書込みデータＤｏｕｔ読出しデータＶ_L 第２の基準電圧（“Ｌ”側
基準電圧）Ｖ_H “Ｈ”側基準電圧Ｖ_TG 第１の基準電圧（仮起動用
基準電圧）Ｓ３１，Ｓ３２第１，第２の検出信号 φ１１，φ１２，φ１３スタート信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/419 ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】アドレス制御信号に基づきスタート信号
を生成し、そのスタート信号によって半導体メモリのア
クセス動作を行う半導体メモリのスタート信号制御方法
において、レベルの異なる第１および第２の基準電圧と前記アドレ
ス制御信号とをそれぞれ比較して第１および第２の検出
信号を発生し、前記第１の検出信号に基づいて生成した
スタート信号によって前記アクセス動作を仮起動し、前
記第１の検出信号を所定時間遅延させた遅延信号と前記
第２の検出信号とによって前記アクセス動作の本起動を
行うことを特徴とする半導体メモリのスタート信号制御
方法。