JP2012164416A - 行および列へのアクセス動作を同期させるための方法および装置 - Google Patents

行および列へのアクセス動作を同期させるための方法および装置 Download PDF

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Abstract

【課題】非同期半導体メモリ装置において行および列のアクセスを同期化させる。
【解決手段】ワード線タイミングパルスを第１の所定期間だけ遅延させて第１の遅延ワード線タイミングパルスを生成する第１の遅延回路と、該第１の遅延ワード線タイミングパルスを第２の所定期間だけ遅延させて第２の遅延ワード線タイミングパルスを生成する第２の遅延回路とを有し、該ワード線タイミングパルスと該第１の遅延ワード線タイミングパルスおよび該第２の遅延ワード線タイミングパルスとを組合わせて、ビット線センス動作および列アクセスを順次行うとともに、ワード線タイミングパルスの非活性化に応じてビット線センス動作および列アクセスを完了する。
【選択図】図４

Description

この発明は、一般に、半導体メモリデバイスにおける行および列へのアクセス動作の同期に関し、特定的に、高速ダイナミックランダムアクセスメモリにおける行および列へのアクセス動作に関する。
半導体メモリ集積回路は、行および列を有して個々のデータ記憶場所、すなわちメモリセルを規定する行−列アドレス交差点を備えたアレイとして規定される内部アーキテクチャをこれまで用いてきた。典型的に、これらの交差点は内部アドレスバスを介してアドレス指定され、それらの場所に記憶されるかまたはそこから読出されるべきデータは、内部入力／出力バスに転送される。データ記憶場所の群は、通常はワード線に沿ってともに結合される。この基本的なアーキテクチャを用いる半導体構成には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、電気的プログラマブル読出専用メモリ（ＥＰＲＯＭ）、消去可能ＥＰＲＯＭ（ＥＥＰＲＯＭ）に加え、「フラッシュ」メモリが含まれる。
このようなメモリデバイスに対する性能の、より重要な尺度の１つに、使用可能な総データ帯域幅がある。データ帯域幅に影響を及ぼすタイミング遅延の主なタイプをアクセス時間と呼ぶ。アクセス時間は、アドレスバスにおける新規のアドレス情報の到着と、入力／出力バス上のアクセスされたデータが利用可能になるときとの間の遅延として規定される。
ＤＲＡＭメモリアレイからのデータの読出またはそこへのデータの書込のいずれかを行なうために、多くのシーケンシャルな動作が行なわれる。最初に、ビット線の対がイコライズされ、プリチャージされる。次に、選択されたワード線がアサートされて、アドレス指定されたメモリセルの充電状態をビット線上に読出す。次に、ビット線センスアンプを活性化して、ビット線の対間の電圧差を最大ロジックレベルにまで増幅する。次に、典型的にｎチャネルパストランジスタである列アクセストランジスタがイネーブルにされて、ビット線の状態をＤＲＡＭの読出データ増幅器および出力に結合するか、または、ビット線の状態をＤＲＡＭ書込データ入力からの新規の値で重ね書きする。
ほぼすべてのＤＲＡＭアーキテクチャにおいて、メモリアレイのアドレス指定の二次元の特性により、外部メモリコントローラにとって直接アクセス可能となる。非同期式のＤＲＡＭアーキテクチャでは、行（またはｘアドレス）および列（またはｙアドレス）へのアクセス動作を制御するために、別個の制御信号が用いられる。同期式のＤＲＡＭアーキテクチャでは、上述の、別個の行および列の制御信号を用いることもできる。さらに、同期式ＤＲＡＭアーキテクチャについては、行および列の制御信号の両方に対して、１つのコマンドパスを用いることができる。
これらの場合、ビット線センスアンプの活性化は、通常は、行活性化コマンドによって開始されるＤＲＡＭ動作の自己タイミングされたシーケンスの最終段階として行なわれる。列アクセストランジスタは、ｙアドレスデコーディングロジックによって制御され、個々の読出および書込のコマンドと関連する制御信号によってイネーブルにされる。
しかしながら、非同期式および同期式のＤＲＡＭアーキテクチャの両方において、ビット線のセンシングと、列アクセストランジスタのイネーブル化との間のタイミングマージンを最小化する能力は、行アクセス動作および列アクセス動作に対する別個の制御パス間のタイミングの変動性によって制限される。同期式の設計においても、ｘアドレスおよびｙアドレスのデコーディングロジックパスは完全に別個である。ビット線のセンシングの完了と、列アクセストランジスタの活性化の開始との間のタイミングの変動性には、ｘアドレスデコーディングパスとｙアドレスデコーディングパスとの間の変動性と、ビット線センスアンプを活性化させる自己タイミングされたチェインの変動性と、制御信号のフライト差（flight differences）の時間との総和が含まれる。すなわち、制御信号は、メモリデバイスの別個の領域に位置付けられた行および列の制御ロジックから所与のメモリアレイに到着するため、異なった活性化のタイミングを有し得る。
ＤＲＡＭのアクセス時間を減じ、読出および書込動作が行なわれ得る速度を上げるために、ＤＲＡＭを機能させるために必要な、上述のシーケンシャルな動作の各々に対して必要とされる時間を減じようとすることが重要である。さらに、連続したＤＲＡＭアクセス機能の各々を、前の動作の後にできるだけ早く開始する必要性が同じく重要である。
特に、ビット線の復元と、列活性化デバイスのイネーブル化との間の遅延が、正しいＤＲＡＭ動作および低いアクセスレイテンシの達成の両方に対して重要である。列アクセストランジスタのイネーブル化が早すぎると、ビット線上に読出されたメモリセルが破損するおそれがある。この破損は、列アクセストランジスタを介して結合されたビット線上のノイズから直接生じ得るか、または、列アクセストランジスタを介して駆動されたビット線と、隣接する選択されていないビット線との間の容量結合によって間接的に生じ得る。データは破壊読出しされるため、データが破損すると、それを検索することができない。反対に、列アクセストランジスタのイネーブル化が遅すぎると、不必要な遅延がメモリアクセスレイテンシに加わる。さらに、後のアクセス動作に備えたビット線のイコライズおよびプリチャージが、列アクセストランジスタがオフにされるまで有効に続行し得ない恐れがある。
したがって、不必要な遅延が殆どまたは全くなく、メモリセルのデータを破損することなく、連続するＤＲＡＭアクセス機能を開始することのできるメモリデバイスが必要とされる。したがって、この発明の目的は、上述の不利益の少なくともいくつかを回避または緩和することである。
この発明の一実施例に従い、ビット線の対、ワード線、メモリセル、センスアンプ、およびセンスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための回路が提供される。この回路は、ワード線のうちの少なくとも１つを活性化させるためのワード線タイミングパルスと、ワード線タイミングパルスに結合されて、ワード線タイミングパルスを第１の予め定められた期間だけ遅延する第１の遅延回路と、ワード線タイミングパルスと第１の遅延回路によって遅延されたワード線タイミングパルスとを論理的に組合せるための第１のロジック回路とを含む。第１のロジック回路の出力は、センスアンプ電源回路をイネーブルにするためのセンスアンプイネーブル信号を与える。この回路は、ワード線タイミングパルスに結合されてワード線タイミングパルスを第２の予め定められた期間だけ遅延する第２の遅延回路をさらに含む。この回路は、ワード線タイミングパルスと第２の遅延回路によって遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を与えるための第２のロジック回路をさらに含む。列選択イネーブル信号により、複数の列アクセスデバイスのうちの選択されたデバイスがイネーブルにされ、それらはセンスアンプ電源回路がイネーブルにされた後に、予め定められた時間期間だけ活性化される。
ビット線の対、ワード線、メモリセル、センスアンプ、およびセンスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための方法もまた提供される。この方法は、ワード線タイミングパルスを生成して、ワード線の少なくとも１つを活性化するステップと、ワード線タイミングパルスを第１の予め定められた時間だけ遅延するステップと、ワード線タイミングパルスと第１の遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を与えるステップとを含む。センスアンプイネーブル信号は、センスアンプ電源回路をイネーブルにする。この方法は、ワード線タイミングパルスを第２の予め定められた時間だけ遅延するステップと、ワード線タイミングパルスと第２の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を与えるステップとをさらに含む。列選択イネーブル信号は、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルにし、複数の列アクセスデバイスのうちの選択されたデバイスは、センスアンプ電源回路がイネーブルにされた後に、予め定められた時間期間だけ活性化される。
非同期式ＤＲＡＭアーキテクチャ（先行技術）の概略図である。 共通のコマンドおよびアドレスパスを備えた同期式ＤＲＡＭアーキテクチャ（先行技術）の概略図である。 この発明の一実施例に従ったＤＲＡＭアーキテクチャの概略図である。 図３に示されたＤＲＡＭアーキテクチャのタイミング図である。 図３に示された概略図の代替的な一実施例である。 図３に示された概略図のさらなる代替的な一実施例である。
次に、この発明を、以下の図面を参照することにより、例としてのみ説明する。
便宜上、説明中の同じ番号は、図面中の同じ構造を指す。図１を参照すると、別個の制御信号を用いて行および列へのアクセス動作を制御する非同期式ＤＲＡＭアーキテクチャの先行技術の実現例が、番号１００によって包括的に示される。ビット線の対のすべては、アクティブサイクルの前にプリチャージされ、イコライズされる。外部メモリコントローラ１０２は、行制御信号１０４を行制御ロジックデバイス１０６に送る。外部メモリコントローラ１０２は、列制御信号１０８を列制御論理デバイス１１０に送る。外部メモリコントローラ１０２はまた、行制御ロジックデバイス１０６と列制御ロジックデバイス１１０との両方にアドレス信号１１２を送る。
活性化信号に応答して、行制御ロジックデバイス１０６は、アドレス信号１１２のデコーディングに従い、ワード線１１４をアサートする。メモリセル１１３の充電状態が、相補的なビット線の対１１６上に読出される。センスアンプ１１５はビット線１１６間の電圧を増幅する。次に、列制御ロジック１１０は、アドレス信号１１２のデコーディングに従い、列選択信号１１７をアサートする。列選択信号は、列アクセストランジスタ１１９をイネーブルにする。ワード線１１４とビット線１１６との交差点は、アドレス信号１１２によって特定されるアドレスである。このアドレスは、データバスセンスアンプ１１８ａおよび後に出力バッファ１１８ｂを介してメモリアレイから読出されるか、または入力バッファ１１８ｃおよび後に書込ドライバ１１８ｄを介してメモリアレイに書込まれるべきものである。
図２を参照すると、行および列へのアクセス動作の両方に対して１つのコマンドパスを有する同期式ＤＲＡＭアーキテクチャの先行技術の実現例が番号２００によって包括的に示される。外部メモリコントローラ１０２は、アドレス信号１１２およびコマンド信号２０２を同期式フロントエンド２０４に送る。同期式フロントエンド２０４は、このアドレス信号１１２を行制御ロジックデバイス１０６だけでなく、列制御ロジックデバイス１１０にも与える。さらに、同期式フロントエンド２０４は、行制御信号１０４を行制御ロジックデバイス１０６に与え、列制御信号１０８を列制御ロジックデバイス１１０に与える。
行制御ロジックデバイス１０６および列制御ロジックデバイス１１０は、図１に関して上述の態様と同じように、ワード線１１４および列選択信号１１７をアサートする。入力／出力パス２０６は、図１に示された入力／出力パス１１８と同様に機能するが、例外として、入力／出力パス２０６は、入力データラッチ２０８ａおよび出力データラッチ２０８ｂも含み、データの同期転送を行なう。同期式フロントエンド２０４およびラッチ２０８の両方は、同じクロック２１０によってクロックされる。
図１および図２を参照して説明される実現例のいずれも、ビット線のセンシングと列アクセストランジスタの活性化との間のタイミングの不確実性および変動性を欠点として有する。ビット線のセンシングと列アクセストランジスタの活性化との間のタイミングの不確実性および変動性を減じるための１つの方法に、選択されたメモリアレイの周辺領域内で２つの動作をローカルに同期させることが含まれる。列アクセストランジスタの活性化と、ビット線センスアンプの活性化に基づいて生成される制御信号とを組合せることにより、ビット線のセンシングと列へのアクセスとの間の不必要な遅延を大いに減じることができる。これにより、メモリアクセスのレイテンシを減じかつメモリ動作をより高速で行なうことができる。
図３を参照すると、この発明の一実施例に従ったＤＲＡＭアーキテクチャが番号３００によって包括的に示される。ワード線タイミングパルス信号ＷＴＰが第１の遅延要素Ｄ１の入力に結合される。第１の遅延要素Ｄ１の出力は、ＡＮＤゲートＡ１の入力に結合される。ワード線タイミングパルスＷＴＰは、ＡＮＤゲートＡ１の第２の入力である。ＡＮＤゲートＡ１の出力は、センスアンプイネーブル信号ＳＡＥＮであり、これはビット線センスアンプ電源回路３０２の入力である。ビット線センスアンプ電源回路３０２は、ビット線の対３０６間の電圧を増幅するためのセンスアンプ３０４に給電する。給電は、ｐチャネル電源信号ＳＡＰおよびｎチャネル電源信号ＳＡＮを、アクティブセンシングのサイクル中には正の電源電圧ＶDDおよび接地電源電圧ＶSSにそれぞれ選択的に結合し、プリチャージサイクル中にはビット線プリチャージ電圧ＶBLPに選択的に結合することによって、行なわれる。
第１の遅延要素Ｄ１の出力は、第２の遅延要素Ｄ２の入力にさらに結合される。第２の遅延要素Ｄ２の出力は、第２のＡＮＤゲートＡ２の入力に結合される。ワード線タイミングパルスＷＴＰは、ＡＮＤゲートＡ２の第２の入力である。ＡＮＤゲートＡ２の出力は、列選択イネーブル信号ＣＳＥである。ＣＳＥ信号は、プリデコードされた列アドレス信号を含むグローバル列選択信号ＧＣＳＬ1とＡＮＤゲート３１２（簡素化するために、このうちの２つのみを示す）を介して組合され、ＡＮＤゲート３１２はローカル列選択信号ＬＣＳＬ1を生成する。次いで、ローカル列選択信号ＬＣＳＬ1は、アクセスされるべき適切な列をイネーブルにする。ワード線タイミングパルスＷＴＰもまた、複数のＡＮＤゲート３１４（簡素化するために、このうちの１つのみを示す）を介して、関連するワード線３０８に結合され、プリデコードされたｘアドレスによって選択された適切なワード線をイネーブルにする。
図４を参照すると、上述の回路のためのタイミング図が示される。回路の動作を図３および図４を参照して説明し、読出動作について述べるが、書込動作は、読出動作が説明されると当業者には明らかとなるであろう。ワード線タイミングパルスＷＴＰの立上がり端に応答して、選択されたワード線が立上がり、そのメモリセル用のアクセストランジスタをオンにする。選択されたセルに記憶されたデータがビット線上にダンプされ、セルとビット線のキャパシタンスとの間の電荷の共有が生じる。ワード線タイミングパルスＷＴＰの立上がり端を受けてから、（遅延要素Ｄ１によって生成された）遅延Ｔ１の後に、ビット線センスアンプ３０４は、センスアンプイネーブル信号ＳＡＥＮのアサートによってイネーブルにされる。センスアンプイネーブル信号ＳＡＥＮをアサートすることにより、センスアンプ電源回路３０２は、センスアンプ電源レールＳＡＰおよびＳＡＮ上の電圧を、ビット線プリチャージ電圧ＶBLPから、それぞれ正の電源電圧ＶDDおよび接地電源電圧ＶSSに駆動することができる。センスアンプがイネーブルにされると、ビット線上のデータはフルスイングレベルまで増幅される。
センスアンプイネーブル信号のアサートから、（遅延要素Ｄ２によって生成された）遅延Ｔ２の後に、列選択イネーブル信号ＣＳＥがアサートされる。列選択イネーブル信号ＣＳＥは、ローカルな列選択のためにｙアドレスデコードロジックによって生成された１組のグローバル列選択信号ＧＣＳＬ1を適切と認める（qualify）ように用いられる。列選択信号ＬＣＳＬ1は、個々のＤＲＡＭアレイに対してローカルであり、列選択イネーブルＣＳＥ信号とグローバル列選択信号ＧＣＳＬ1との論理積を行なうことによって生成される。したがって、列選択イネーブル信号ＣＳＥがアサートされて、グローバル列選択信号ＧＣＳＬ1がアサートされると、対応するローカル列選択信号ＬＣＳＬ1がイネーブルにされる。次いで、ローカル列選択信号ＬＣＳＬ1は、ローカルなビット線をデータバスに結合する列アクセストランジスタ３１０をイネーブルにする。したがって、図４を再び参照すると、ローカル列選択信号ＬＣＳＬ1は、遅延Ｔ１およびＴ２の後に生成される。ローカル列選択信号ＬＣＳＬ1は、第１の列アクセストランジスタ３１０ａをイネーブルにする。ワード線タイミングパルスＷＴＰの次の立上がり端によって開始される第２の読出サイクル中に、第２のローカル制御信号ＬＣＳＬ2が遅延Ｔ１およびＴ２の後にイネーブルにされる。第２のローカル列選択信号ＬＣＳＬ2は、第２の列アクセストランジスタ３１０ｂをイネーブルにする。この実施例では、ＬＣＳＬ2は説明のためにＬＣＳＬ1とは異なっているよう示されるが、実際はそうである必要はない。
ローカル列選択イネーブル信号ＬＣＳＬ1は、ワード線タイミングパルスＷＴＰの立上がり端から、遅延Ｔ１およびＴ２の後に活性化され、列選択イネーブル信号ＣＳＥの立下がり端によって非活性化される。センスアンプは、ワード線タイミングパルスＷＴＰの立上がり端から、遅延Ｔ１の後に、ビット線センスアンプ電源回路３０２によって給電され、ＳＡＥＮ信号の立下がり端によって非活性化される。ＡＮＤゲートＡ１およびＡ２により、ワード線タイミングパルスＷＴＰの立下がり端に応答して、センスアンプイネーブル信号ＳＡＥＮおよび列選択イネーブル信号ＣＳＥの両方が、確実に、直ちにディスエーブルにされる。ワード線３０８は、ワード線タイミングパルスＷＴＰが活性である限りイネーブルされた状態にある。
したがって、個々のＤＲＡＭアレイ内の列アクセストランジスタのイネーブル化を、そのアレイに関連するビット線センスアンプの活性化の後の予め定められた時間期間に同期させることができる。センスアンプ間の予め定められた遅延が、最適な読出および書込の性能を達成するよう選択的にプログラムされ得ることに注目されたい。
図５を参照すると、図３に記載された実施例の一代替例が番号５００によって包括的に示される。ビット線センスアンプ電源回路３０２は、上述の実施例で示されたとおり、タイミング制御信号ＷＴＰとタイミング制御信号ＷＴＰの遅延されたものとの論理積を行なうことによってイネーブルにされる。しかしながら、この実施例において、列選択イネーブル信号ＣＳＥは、タイミング制御信号ＷＴＰとコンパレータ５０２の出力との論理積の結果である。
コンパレータ５０２は、ｐチャネル電源信号ＳＡＰまたはｎチャネル電源信号ＳＡＮのいずれか一方のレベルを予め定められたしきい値電圧ＶSWと比較する。図５において、コンパレータは、ｐチャネル電源信号ＳＡＰと、ＶBLPおよびＶDDの間の値を有するようセットされたしきい値電圧ＶSWとを比較する。ＳＡＰがしきい値電圧ＶSWを超えるとすぐ、コンパレータは対応する出力をアサートし、それにより、ＡＮＤゲートＡ２を介して列選択イネーブル信号ＣＳＥをイネーブルにする。列選択イネーブル信号ＣＳＥは、上述の実施例で説明されたように、列選択信号（図示せず）をイネーブルにするために用いられる。
さらに、一代替例において、コンパレータは、ｐチャネル電源信号ＳＡＰを受取る代わりにｎチャネル電源信号ＳＡＮを受取り、しきい値電圧ＶSWはＶBLPとＶSSとの間の値にセットされる。したがって、ｎチャネル電源信号ＳＡＮ電圧が予め規定されたしきい値ＶSWよりも下がると、コンパレータの出力は、列選択イネーブル信号ＣＳＥがイネーブルにされるようなものとなる。列選択イネーブル信号ＣＳＥは第１の実施例で示されたとおり、列選択信号をイネーブルにするために用いられる。
任意に、上述の実施例のいずれに対しても、さらなる遅延要素５０４を加えて遅延を与えてから、列選択イネーブル信号ＣＳＥをイネーブルにすることができる。
さらに、代替的一実施例が図６に示され、番号６００によって包括的に示される。上述の実施例においてと同様に、センスアンプイネーブル信号ＳＡＥＮは、ワード線タイミングパルスＷＴＰとワード線タイミングパルスＷＴＰの遅延されたものとの論理積の結果として生成される。しかしながら、この実施例において、列選択イネーブル信号は、ワード線タイミングパルスＷＴＰとワード線タイミングパルスＷＴＰの遅延されたものとの論理積の結果である。第２の遅延要素Ｄ３は、Ｔ１およびＴ２の組合された時間遅延だけワード線タイミングパルスＷＴＰを遅延する。したがって、第１の実施例とは異なり、ワード線タイミングパルスＷＴＰは第２の遅延要素Ｄ３の入力において直接与えられる。
ワード線タイミングパルスＷＴＰの否定とビット線センスアンプ電源回路３０２のディスエーブル化との間の時間は、ワード線タイミングパルスＷＴＰとＡＮＤゲートＡ１の入力との間に遅延要素を挿入することによって調節され得る。同様に、ワード線タイミングパルスＷＴＰの否定と列選択イネーブル信号ＣＳＥの否定との間の時間は、ワード線タイミングパルスＷＴＰとＡＮＤゲートＡ２の入力との間に遅延要素を挿入することによって調節され得る。
ビット線のセンシングと列へのアクセスとの間のタイミングのより正確な制御が、上述の実施例のすべてによって達成されたため、ビット線のセンシングが部分的にしか完了していない内に列へのアクセスを開始して、読出および書込の動作をさらに加速することもできる。
この発明を或る特定の実施例を参照して説明してきたが、この明細書において前掲の請求項に略述されるとおり、この発明の精神および範囲から逸脱することのないこの発明のさまざまな変更が、当業者には明らかとなるであろう。さらに、この発明は、アレイとして構成されかつ別個のシーケンシャルなｘおよびｙのアドレス指定段階を用いてアドレス指定される、いかなるタイプの電子メモリにも応用することができる。これらには、ＳＲＡＭ、ならびにＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ、およびＦＲＡＭ等のさまざまな不揮発性メモリが含まれる。

Claims (29)

  1. ビット線対、複数のワード線、複数のメモリセル、複数のセンスアンプ、および前記複数のセンスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための回路であって、
    ワード線タイミングパルスを第１の予め定められた期間だけ遅延するための第１の遅延回路と、
    前記ワード線タイミングパルスと前記遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を生成し、前記センスアンプ電源回路をイネーブルにするための第１のロジック回路とを備え、前記第１のロジック回路は前記ワード線タイミングパルスの終了に応答して前記センスアンプイネーブル信号をディスエーブルして前記センスアンプ電源回路を非活性化し、
    前記ワード線タイミングパルスを第２の予め定められた期間だけ遅延するための第２の遅延回路と、
    前記ワード線タイミングパルスと前記第２の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を生成して、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルにするための第２のロジック回路を含み、前記第２の予め定められた時間期間は、複数の列アクセスデバイスのうちの選択されたデバイスが、前記センスアンプ電源回路がイネーブルにされた後に活性化されるよう選択され、前記第２のロジック回路は前記ワード線タイミングパルスの前記終了に応答して前記列選択イネーブル信号をディスエーブルして前記複数の列アクセスデバイスのうちの前記選択されたデバイスを非活性化する、回路。
  2. 前記第１の遅延回路は第１の遅延要素である、請求項１に記載の回路。
  3. 前記第２の遅延回路は第２の遅延要素である、請求項２に記載の回路。
  4. 前記第２の遅延要素は、前記第１の遅延要素を介して前記ワード線タイミングパルスに結合される、請求項３に記載の回路。
  5. 前記列選択イネーブル信号と複数の列アドレス信号とを論理的に組合せて、前記複数の列アクセスデバイスのうちの前記選択されたデバイスをイネーブルにするための複数のロジック回路をさらに含む、請求項４に記載の回路。
  6. 前記第２の予め定められた時間は、前記第１の予め定められた時間よりも長い、請求項３に記載の回路。
  7. 前記ワード線タイミングパルスを遅延してから前記ワード線タイミングパルスを前記第１のロジック回路に入力するための第３の遅延要素をさらに含む、請求項６に記載の回路。
  8. 前記ワード線タイミングパルスを遅延してから前記ワード線タイミングパルスを前記第２のロジック回路に入力するための第３の遅延要素をさらに含む、請求項６に記載の回路。
  9. 前記第２の遅延回路は、前記センスアンプ電源回路の電源信号に結合された第１の入力と、予め定められたしきい値電圧に結合された第２の入力とを有するコンパレータであり、前記コンパレータは、前記第１の入力と第２の入力との間の比較に依存してアサートされる出力を有する、請求項２に記載の回路。
  10. 前記第１の入力は、前記センスアンプ電源回路のｐチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｐチャネル電源信号が前記しきい値よりも大きい場合にアサートされる、請求項９に記載の回路。
  11. 第３の遅延回路が、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項１０に記載の回路。
  12. 前記第１の入力は、前記センスアンプ電源回路のｎチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｎチャネル電源信号が前記しきい値よりも小さい場合にアサートされる、請求項９に記載の回路。
  13. 第３の遅延回路が、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項１２に記載の回路。
  14. ビット線の対、ワード線、メモリセル、センスアンプ、および前記センスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための方法であって、
    ワード線タイミングパルスを生成して、前記ワード線の少なくとも１つを活性化するステップと、
    前記ワード線タイミングパルスを第１の予め定められた時間だけ遅延するステップと、
    前記ワード線タイミングパルスと前記第１の遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を与えるステップとを含み、前記センスアンプ電源回路をイネーブルしかつ前記ワード線タイミングパルスの終了に応答して前記センスアンプ電源回路をディスエーブルするためのものであり、
    前記方法はさらに、
    前記ワード線タイミングパルスを第２の予め定められた時間だけ遅延するステップと、
    前記ワード線タイミングパルスと前記第２の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を与えるステップとを含み、前記列選択イネーブル信号は、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルしかつ前記ワード線タイミングパルスの終了に応答して前記複数の列アクセスデバイスの前記選択されたデバイスをディスエーブルするためのものであり、前記複数の列アクセスデバイスのうちの前記選択されたデバイスは、前記センスアンプ電源回路がイネーブルにされた後に、予め定められた時間期間だけ活性化される、方法。
  15. 前記列選択イネーブル信号は、複数の列アドレス信号と論理的に組合され、前記複数の列アクセスデバイスのうちの前記選択されたデバイスをイネーブルにする、請求項１４に記載の方法。
  16. 前記第２の予め定められた時間は、前記第１の予め定められた時間よりも長い、請求項１４に記載の方法。
  17. 前記ワード線タイミングパルスは、遅延されてから前記第１の遅延されたワード線タイミングパルスと論理的に組合せられる、請求項１４に記載の方法。
  18. 前記ワード線タイミングパルスは、遅延されてから前記第２の遅延されたワード線タイミングパルスと論理的に組合せられる、請求項１４に記載の方法。
  19. 前記ワード線タイミングパルスは、前記ワード線タイミングパルスを第１の遅延回路に結合することによって前記第１の予め定められた時間だけ遅延される、請求項１４に記載の方法。
  20. 前記ワード線タイミングパルスは、前記ワード線タイミングパルスを第２の遅延回路に結合することによって前記第２の予め定められた時間だけ遅延される、請求項１９に記載の方法。
  21. 前記ワード線タイミングパルスは、前記ワード線タイミングパルスを前記第１および前記第２の遅延回路の両方に結合することによって第２の予め定められた時間だけ遅延される、請求項２０に記載の方法。
  22. 前記第２の遅延回路は、前記センスアンプ電源回路の電源信号に結合された第１の入力と、予め定められたしきい値電圧に結合された第２の入力とを有するコンパレータであり、前記コンパレータは、前記第１の入力と第２の入力との間の比較に依存してアサートされる出力を有する、請求項２１に記載の方法。
  23. 前記コンパレータの前記第１の入力は、前記センスアンプ電源回路のｐチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｐチャネル電源信号が前記しきい値よりも大きい場合にアサートされる、請求項２２に記載の方法。
  24. 第３の遅延回路が、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項２３に記載の方法。
  25. 前記コンパレータの前記第１の入力は、前記センスアンプ電源回路のｎチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｎチャネル電源信号が前記しきい値よりも小さい場合にアサートされる、請求項２２に記載の方法。
  26. 前記第３の遅延回路は、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項２５に記載の方法。
  27. 複数のビット線対と複数のワード線と複数のメモリセルとを備え、２値データを記憶および検索するための少なくとも１つのメモリアレイと、
    前記複数のビット線対間の差動信号を検知拡大するためのビット線センスアップの組と、
    ビット線対をデータ線に結合するための列アクセスデバイスの組と、
    前記ビット線センスアンプに給電するためのビット線センスアンプ電源回路と、
    ワード線タイミング信号を所定の時間遅延するための第１および第２の遅延回路とを備え、前記第１および第２の遅延回路は、直列に結合されて前記第１の遅延回路が前記ワード線タイミング信号を第１の時間遅延し、かつ前記第２の遅延回路が前記第１の時間の遅延を付加して前記ワード線タイミングパルスをさらに遅延して更なる遅延信号を生成し、
    前記ワード線タイミングパルスと前記ワード線タイミングパルスの第１の遅延信号とを組合わせてビット線センスアンプイネーブル信号を生成して前記ビット線センスアンプ電源回路をイネーブルするための第１のロジック回路とを備え、前記第１のロジック回路は、前記ワード線タイミングパルスの終了に応答して前記ビット線センスアンプイネーブル信号をディスエーブルして前記ビット線センスアンプ電源回路をディスエーブルし、
    前記ワード線タイミングパルスと前記ワード線タイミングパルスの更なる遅延信号とを組合わせて列選択イネーブル信号を生成して前記列アクセスデバイスの少なくとも１つをイネーブルするための第２のロジック回路を備え、前記第２のロジック回路は、前記ワード線タイミングパルスの前記終了に応答して前記列アクセスデバイスの前記少なくとも１つをディスエーブルする、ランダム・アクセス・メモリ。
  28. 半導体メモリ装置であって、
    複数のメモリセル、複数のビット線、および複数のワード線を有するメモリアレイ、
    前記ビット線からの信号を検知し増幅するための複数のセンスアンプ、
    前記ビット線を前記半導体メモリ装置のデータ線に結合するための複数の列アクセスデバイス、および
    ワード線タイミング信号を遅延する第１および第２の回路を備え、前記第１の回路が前記ワード線タイミングパルスを遅延して遅延ワード線タイミングパルスを生成し、前記第２の回路が前記遅延ワード線タイミング信号をさらに遅延して更なる遅延ワード線タイミング信号を生成するように前記第１および第２の回路が互いに結合され、
    前記遅延ワード線タイミング信号に対応する第１の時間に前記センスアンプをイネーブルし、かつ前記ワード線タイミングパルスの終了に応答して前記センスアンプをディスエーブルするための第３の回路と、
    前記更なる遅延ワード線タイミング信号に対応する第２の時間に前記列アクセスデバイスをイネーブルしかつ前記ワード線タイミング信号の前記終了に応答して前記列アクセスデバイスをディスエーブルするための第４の回路とを備える、半導体メモリ装置。
  29. 行列状に配列される複数のメモリセルと複数のワード線と複数のビット線とを有する半導体メモリ装置を動作させるための装置であって、
    ワード線タイミング信号を遅延するための第１の回路、および
    該遅延ワード線タイミング信号に対応する第１の時間にセンスアンプを活性化しかつ前記ワード線タイミング信号の終了に応答して前記センスアンプをディスエーブルするための第２の回路を備え、前記センスアンプは選択メモリセルからのデータを検知し増幅するためのものであり、
    前記ワード線タイミング信号をさらに遅延するための第３の回路と、
    前記さらに遅延されたワード線タイミング信号に対応する第２の時間に列アクセスデバイスを活性化し、かつ前記ワード線タイミング信号の前記終了に応答して前記列アクセスデバイスをディスエーブルする第４の回路とをさらに備え、前記列アクセスデバイスは前記選択メモリセルを前記半導体メモリ装置のデータ線に接続する、装置。
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