JPS58182185A

JPS58182185A - 半導体記憶装置

Info

Publication number: JPS58182185A
Application number: JP57065024A
Authority: JP
Inventors: Hideo Fujita; 藤田　英雄
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-04-19
Filing date: 1982-04-19
Publication date: 1983-10-25
Also published as: JPH0237035B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体記憶装置に関する。

従来、ディジタル画像処理等においては、アナログ画像
信号のサンプリング周波数が高いことや量子化ピット数
が６ビツトから１０ビット程度必要とされるために、使
用される記憶装置には高速の並列処理や非同期の書込み
、読出し機能が要求される。ディジタル画像信号のデー
タ・レートはサンプリング周波数によ如決定されるが、
７０〜９０ナノ秒である。現在のＭＯＳダイナミックメ
モリでは、このサイクルでデータ処理を行なうことは不
可能であるため、記憶装置には種々の手段が施されてい
る。

第１図は従来の記憶装置の一例のブロック図。

第２図は第１図の記憶装置を動作させるときの信号の波
形図である。

仁の記憶装置は高速の並列データの書込みと読出しを独
立に行う記憶装置である。第１図において、１はデータ
ーイン・バスで、書込みレジスタ２〜７の共通入力であ
る。８〜１３は各書込みレジスタの出力で、各メモリ・
デバイス１４〜１９のデータ入力となる。２０〜２５は
各メモリ・デバイスのデータ出力で、それぞれ読出しレ
ジスタ２６〜３１０入力となる。３２は読出しレジスタ
２６〜３１に共通のデータ・アウト・バスである。３３
は書込みレジスタ制御回路で、３４．３５はその出力、
３６は読出しレジスタ制御回路で、３７゜３８はその出
力である。Ｗ　Ｒ（１）〜ＷＲ−はそれぞれ書込みレジ
スタ２〜７のデータ・ラッチ・クロックで、ＣＥは各メ
モリ・デバイスに共通のメインクロック、ＷＥＩ及びＲ
ＥＩはメモリ・デバイス１４〜１６に対する書込み、読
出しクロック、ＷＥ２及びＲＥ２はメモリ拳デバイス１
７〜１９に対する書込み、読出しクロック、ＲＲ（１）
〜ＲＲｉはそれぞれ読出しレジスタ２６〜３１のデータ
・ラッチクロック、ＷＥＸ　、ＲＥ−Ｘは書込みレジス
タ（以下ＷＲと記す）、読出しレジスタ（以下ＲＲと記
す）の制御クロックである。記憶装置全体は３９．４０
の２つのブロックに分割される。

書込みは以下のようにして行なわれる。時間ｔ。

でＷＥＸが制御回路３３に加えられ、出力３４゜３５に
よりブロック３９の各ＷＲｔラッチ可能状態に、ブＯｙ
り４０の各ＷＲをラッチ不可能状態にする。データ・イ
ン・バス１上に高速で時分割に送られて来たデータｄ１
はＷ　Ｒ（１１によりＷＲ２にラッチされ、データｄ２
はＷＲ（２）により、ＷＲ３にランチされ、以て連続し
てデータｄｍがＷＲ４にランチされるまでラッチ動作が
続く。時間ｔ１（でＷＥＸが制御回路３３に加えられる
と、ＷＲ２−ＷＲ４にラッチされていたデータｄｌ−ｄ
ｍがバス８，９．１０上に送られ、同時に出力３４によ
動ブｏ　、７り３９の各ＷＲ’にラッチ不可能状態に、
出力３５によりブロック４０の各ＷＲをラッチ可能状態
にしてブロック切換えをする。時間ｔ２にブロック３９
の各メモリ・デバイス１４〜１６に対して書込み信号Ｗ
ＥＩが同時に加えられｓ　　ｄｉ＋ｄ＆・・・・・・ｄ
ｍがメモリ・デバイスに書込まれる。メモリ・デバイス
のメモリサイクルはｔ２から次のＷ「Ｙが加えられるｔ
３　　までに相幽し、データ・イン・バス１上のデータ
のサイクルタイムｔ−Ｎナノ秒とすると、ｔ２からｔ３
までの時間はｌ’ＪＸｍナノ秒となり、ｍｔ−適尚な数
にとると現在のＭＯＳダイナミックメモリでも充分なメ
モリサイクルが得られる。ブロック３９のメモリ・デバ
イスにデータが書込まれるｔ２からｔ３までの間、ブロ
ック鉛の各ＷＲにはブロック３９の場合と同様に連続し
て、データＤ１〜ＤｍがＷＲ５〜ＷＲ７にラッチされる
。これらのデータはｔ３のＷＥＸＫよりバス１１〜１３
上に送られ、ＷＥ（２１によりメモリ・デバイス１７〜
１９に書込まれる。このようにすると、実質的に１個当
りのメモリ・デバイスにサイクルタイムＮナノ秒のデー
タを書込んでいることになる。

絖出しの場合はブロック３９の各ＷＲにデータがラッチ
されている１、）からｔｌのメモリサイクル期間内のｔ
４　にブロック３９の各メモリ・デバイス１４〜１６に
対して読出しクロックＲＥ　（１１が加えられ、バス２
０〜２２上に、各メモリ・デバイスからのデータｑｌが
現われる。ｔ５でＲＥＸが制御回路３６に加えられると
、出力３７によりブロック３９の各ＲＲ２６〜２８がラ
ッチ可能状態になり、データｑ１がＲＲ２６〜２８にラ
ッチされ、同時に、ブロック４０の各ＲＲ２９〜３１は
出力３８によりラッチ不可能状態になり、各ＲＲの出力
は高インピーダンス状態になる。ブロック３９の各ＲＲ
２６〜２８にラッチされたデータは各ＲＲに別々にサイ
クルタイムＮの時分割で与えられるＲ　Ｒ１１）　、　
ＲＲ１２）　、・・・・・・ＲＲｍにより連続してデー
タ・アウト・バス３２上に取出される。この間にブロッ
ク４０では各ＷＲからのデータが各メモリーデバイスに
ＣＥ及びＷＦ２により同時に書込まれている。ブロック
４０のメモリ・デバイスの書込みサイクルが終了しｔｌ
での次のＲＥＸの前ＫＲＥ２が加えられ、メモリ・デバ
イス１７〜１９のデータがバス２３〜２５上に送られる
。

ｔｌでのＲＥＸにより、バス２３〜２５上のデータがＲ
Ｒ２９〜３１にラッチされ、ＲＲ（１）、ＲＲ（２）、
〜ＲＲ−により取出される。このようＫすると書込みの
場合と同様に実質的に１個のデノ（イス当りサイクルタ
イム８秒のデータを読出すことになる。

以上述べたように、記憶装置ｔ−２つく分割し、書込み
し力すのデータ・ラッチ、メモリーデバイスのデータ書
込み及び読出し、読出しレジスタのデータ・ラッチとデ
ータ取出しｔ２つのブロック間で交互に行なうことによ
り現在のＭＯＳダイナミック・メモリを用いても高速の
データの処理が可能になり、またＷＩＸ、ＲＥＸにより
記憶装置のデータ書込み、読出しを非同期に行うことが
可能になる。しかし、上記の方法では記憶装置ｔ−２つ
のブロックに分割しなくてはなら々いこと、各ブロック
のメモリ・デバイスに対して、それぞれ、異った書込み
クロック、読出しクロックを加えなければならないこと
、書込みレジスタ、読出しレジスタの制御回路が必要な
仁と、各メモリ・デバイスに対して書込みレジスタと読
出しレジスタを外部に加えた場合、記憶装置全体の規模
が大きくなるという欠点がある。

本発明は上記欠点を除き、書込みレジスタと続出しレジ
スタを各２個のデータ転送手段と２個のデータ・ラッチ
手段とで構成することにより素子数を少なくシ、書込み
レジスタと読出しレジスタとをランダム拳アクセス拳メ
そり回路と同一の半導体チップ上に載せて小型化と高速
動作をはかった半導体記憶装置を提供するものである。

本発明の半導体記憶装置は、２個のデータ転送手段と２
個のデータラッチ手段とを有し外部データ入力端子に入
力部が接続する書込みレジスタと。

データ人力バッファとデータ出力バッファとを有し該デ
ータ人力バッファが前記書込みレジスタの出力に接続す
るランダム・アクセス−メモリ回路と、２個のデータ転
送手段と２個のデータラッチ手段とを有し入力部が前記
データ出力バッファの出力に接続し、出力部が外部デー
タ出力端子に接続する読出しレジスタとを含んで構成さ
れる。

前記組体レジスタは、外部データ入力端子のデータをそ
の入力に受は第１のクロックにより増幅真補レベルをそ
の出力に発生する第１の手段と、前記真補レベルをその
入力に受けこれをその出力にラッチする第２の手段と、
咳第２の手段によるラッチ完了後に加えられる第２のク
ロックによシ前記第２の手段にラッチされた真補レベル
をその入力に受けその出力に転送する第３の手段と、ｌ
＊第３の手段により転送された真補レベルをその人力に
受けこれをその出力にラッチする第４の手段とで構成さ
れる。

前記読出しレジスタは、前記書込みレジスタの前記第４
の手段によるラッチ完了後にランダム・アクセス・メモ
リ回路の書込み動作を行ないランダム・アクセス・メそ
り回路の読出し動作により生じるデータ出力バッファの
真補レベルをその入力に受けこれをその出力にラッチす
る第５の手段と、該第５の手段によるラッチ完了後に加
えられる第３のクロックにより前記第５の手段にラッチ
された真補レベルをその入力に受けその出力に転送する
第６の手段と、該第６の手段により転送さ才（た貝、袖
レベルをその入力に受けこれなぞの出力にラッチする第
７の手段と、該第７の手段による出力をその入力に受は
該第７の手段によるラッチ完了後に加えられる第４のク
ロックにより外部データ出力端子にデータをもたらす第
８の手段とで構成される。

次に、本発明の冥施例について説明する。

第３図は本発明の一実施例のブロック図である。

この実施例は、第１の手段４２．第３の手段Ｉ４４とか
ら成る２個のデータ転送手段と、第２の手段４３と第４
の手段４５とから成る２個のテークラッチ手段とを有し
外部データ入力端子に入力部か接続する書込みレジスタ
と、テータ入カパッファとデータ出力バッファとを有し
該データ入力バッファが前記書込々レジスタの出力に接
続するランダム・アクセス・メモリ回路４７と、第５の
手段５０と第７の手段５２から成る２個のデータら成る
２個のテークラッチ手段とを有し入力部が前前記データ
出力バッファの出力に接続し出力部が外部データ出力端
子に接続する話出しレジスタとを含んで構成される。

ここで、誉込みレジスタ１才外部テータ入力端子のデー
タをその入力に受は第１のクロックＶｌｔ（１）。

ＷＲ（２＋、・・・・・・ＷＲ（ｎ）により増幅真補レ
ベルをその出力に発生する第１の手段４２と、第１の手
段４２かもの真補レベルをその入力に受けこれをその出
力にラッチする第２の手段４３と、第２の手段４３によ
るラッチ完了後に加えられる第２のクロックＷＥＸによ
り第２の手段４３にラッチされた真補レベルをその入力
に受けその出力に転送する第′３の手段４４と、第３の
手段４４により転送された真補レベルをその入力に受け
これをその出力にラッチする第４の手段４５とで構成さ
れる。

また、絖出しレジスタは、前記書込みレジスタの第４の
手段４５によるラッチ完了後にランダム・アクセス・メ
モリ回路の書込み動作を行ない、ランタム・アクセス・
メモリ回路の読出し動作げより生−（るデータ出力バッ
ファの真補レベルをその入力に受けこれをその出力にラ
ッチする第５の手段５０と、この第５の手段５０による
ラッチ完了後に加えられる第３のクロックＲＥＸにより
第５の手段５０にラッチされた真補レベルをその入力に
受けその出力に転送する第６の手段５１と、第６の手段
５１により転送された真補レベルをその入力に受けこれ
をその出力にラッチする−７の手゛＼攻５２と、第７の手段５２による出力をそ゛の入力に９
ｋｊ’、第７の手段５２によるラッチ完了後に加えもれ
る第４のクロックＲ−）Ｌ（１）、　ＲＲ（２＋、・・
・・・・ＨＩｔ　（ｎｌにより外部データ出力端子にデ
ータをもたらイ第８の手段とで構成される。

次に第３図に示す一実施例の動作について説明する。第
４図は第３図に示す一実施例を動作させるとぎり４６号
の波形図である。

ま−（、書込汐動作につ（・て説明する。Ｎ個のデバイ
スに共通のデータ・イン・バス４１上にサイクルタイム
Ｔで入力データＱ、、Ｑ、　　・・・・・・Ｑｎ　が送
られて来る。これらのデータを同じくＴのサイクルタイ
ムで各デバイスに順次’ｒｔ　ｌ　Ｔ２　＊・・・・・
・Ｔ３の時分割で与えら昨る各デバイスに対して第１の
りＯ−／りであるＷＲ（ｔ）　、　ＷＲ（２１、−−−
−−−ＷＲ（Ｉｌｌ　　ＧＣよ勧告デバイスの第１の手
段４２に取込み第２の手段４３に転送し、第２の手段は
これをラッチする。Ｎ個のデバイスの総ての第２の手段
４３によるラッチが完了した時刻Ｔ４に第２のクロック
であるＷＥＸが各デバイスに同時に加えられ、第２の手
段４３にラッチされたデータを第３の手段楓に取込み、
第４の手段４５に転送し、第４の手段４５はこれをラッ
チする。各デバイスのバス４６上には第４の手段４５に
よるラッチ出力Ｄｉ　ｎｌが送られる。ここで、１番目
のデバイスの第２の手段４３はＴｌからＴｉ１での期間
、データを保持しなければならない。バス４６上にデー
タが送られた状態で、時刻Ｔ＄で各デバイスのランダム
・アクセス＠メモリ回路に対してメインクロックＣ百及
びアドレス入力Ａｄｄが同時に与えられ、時刻Ｔｌｏに
書込みクロックであるＷＥが同時に与えられ、ラッチ出
力Ｄ１ｎ１が記憶セルに書込まれる。この間時刻Ｔ６に
次のＷ　Ｒ（１１が加えられ、１番目のデバイスの第１
の手段４２にデータＱｕが取込まれ、＃Ｉ２の手ｍ４３
に転送され、ラッチされている。しかし、このラッチは
第４の手段４５に影４１に−与えない。時間ＮＸＴの間
にランダム−アクセス・メモリ回路への書込み上行なう
ことＫより、実質的には１個のデバイスにサイクルタイ
ムＴの入力データを書込むことになる。ここで、第４の
手段４５は時刻Ｔ４からＴｉｔでの間データを保持しな
ければならない。

次に１続出しについて説明する０時刻Ｔ７にランダム・
アクセス・メモリ回ＭＫ対してメインクロックＣＥ、ア
ドレス人力Ａｄｄが、時刻Ｔｌｌに読出しクロックＲＥ
がＮ個のデバイスに同時に与えられ、Ｎ個のデバイスの
パス４９上に出力データＤｏｕｔＯが送られる。Ｄｏｕ
ｔｏ　を受けてｊｌｌＥ５゜手段５０がこれ會ラッチす
る。時刻Ｔ１ｓ　でＮｌｌのデバイスよりデータを取出
し、Ｎ個のデバイスの第５の手段５０のラッチが完了し
た時刻Ｔ１ｚに第３のクロックであるＲＥＸがＮ個のデ
バイスに同時に加えられ、第５の手段５０によりラッチ
されていたデータを第６の手段５１に取込み、これを第
７の手段５２に転送し、第７の手段５２はこれをラッチ
する。ここで、第５の手段５０はパス４９上に送られた
データを時刻Ｔ１２ｔで保持しなければならない。Ｎ個
のデバイスの第７の手段５２のラッチが完了するとＮ個
のデバイスに別々に第４のりＯｙりであるＲ　Ｒ（１）
　、　ＲＲ（２）、　・・−・・ＲＲ（ｎｌが時刻Ｔｘ
２ｔ　Ｔｔａ　ｒ　Ｔ１４　ＫサイクルタイムＴで順次
１時分割で与えられ、Ｎｌｌのデバイスの第８の手段Ｓ
３により第７の手段５２にラッチされてい九データｔＩ
Ｎ次Ｄｏｔ　、　Ｄｏｓ・・・・・・とじてデータ・ア
ウト・パス５４上に取出していく。ここでｎ番目のデバ
イスの第７の手段５２は時刻Ｔ１ｍからＲＲ面が加えら
れるまでの時間データを保持し危ければならない。書込
みの場合と同様に１時間ＮＸＴのｆｌａＫランダム・ア
クセス・メモリ回路の読出し動作を行なうことにより、
実質的に１＠当りのデバイスからサイクルタイムＴでデ
ータを読出し九ことになる。またランダム嗜アクセスΦ
メモリ回路の書込みのタイミングに第２のクロックＷＥ
Ｘを同期させ、ランダムΦアクセス・メモリ回路の絖出
しのタイミングＫ１１３のクロックＲＥＸを同期させる
ことＫより、第１の手段４２によりデータ取込みと第８
０手段によるデータ敗出し１非同期に行うことが可能に
なる。

本発明による半導体記憶装置を複数偵用いた画像処理用
記憶装置では装置全体を２つのブロックに分割する必要
がなく、またランダム・アクセス・メモリに対するクロ
ックの共通化、及び書込みレジスタ制御回路、読出しレ
ジスタ制御回路が必要なく、また書込みレジスタ及び読
出しレジスタをランダム・アクセス・メモリ回路と同一
半導体チップ上に載せることにより、装置全体の規模の
縮小化が可能となり、また、高速のデータ処理及び互い
に一同期のデータ書込み、読出しも可能である。

本発明による第１の手段、第２の手段、第３の手段、＠
４の手段ｔ−ＮチャンネルＭＯ８）ランジスタで実現し
た場合の回路の１例を第５図に、第５の手段、第６の手
段、第７の手段、第８の手段ｋＮチャンネルＭｏｌラン
ジスタで実現し九場第５図において、Ｗｌ、Ｗ２．Ｗ３
．ＤＬ、ＰＷはＷ　Ｒ（［１）から発生するクロックで
ある。Ｗｌ、ＷｌＷ３は％第１の手段である転送レジス
タ６０の駆動クロックであって、その位相はＷ　Ｒ＋Ｉ
ｎ）と逆相であり％ＤＬはレジスター６０の−た−めの
データラッチクロック、ＰＷはプリチャージ０クロツク
で、共Ｋ　Ｗ　Ｒ（ｆｉｌと同相である。ＷＥＸ、ＰＷ
ＫはＶＥＸから発生するクロックで、ＷＥＸは第３の手
段である転送レジスタ６２の駆動クロックでＷＥＸと逆
相％ＰＷＥはプリチャージ・クロックでｗｇｘと同相で
ある。６１．６３はそれぞれ第２．第４の手段に対応す
るラッチレジスタである。

時刻ＴｏｏでＷ　Ｒ（ｆｌ）がロー・レベルになるとき
、入力ＤＩはハイ・レベルとする。Ｗ　Ｒ（ｆｉｔがロ
ー・レベルになると、ＤＬにより節点６４にハイ・レベ
ルがラッチされる。Ｗｌ、Ｗ２により節点６５゜６６が
それぞれハイ−レベル、ロー・レベルに６り、それぞれ
トランジスタ６７．６８のゲートに伝えられる。この状
態でＷ３がハイ・レベルとなると。

節点６９．７０がハイ・レベル、ロー−レベルになり、
それを受けて、第２の手段のラッチレジスタの出力節点
７１．７２がロー・レベル、ハイ・Ｌ／　ヘ／ｌ／　Ｋ
　ｆｘ　ｈ。時’Ｍ　Ｔ　ａ　ｓでＷ　Ｒ（ｎｌがハイ
・レベル１ＣＰＷ＞！ハイ６　Ｌ’ぺに、Ｗｌ　ｌＷ２
　＃Ｗ３がロー・レベルになり、レジスタ６ｏがプリチ
ャージ状態に入ると節点６９．７０はロー−レベルにな
るが、レジスタ６１の節点７１．７２はそのまま時刻Ｔ
ｅ５ｔでロー・レベル、ハイ・レベルを維持する。節点
７１．７２のレベルは第３の手段の転送レジスタ６２の
トランジスタ７３，７４のゲートにそれぞれ伝えられる
。この状態罠なって１時刻ＴｓｚＫＷＥＸがｏ−＠　レ
ベルになり、ＷＥＸがハイ・レベルになると、レジスタ
６２０節点７５゜７６ｔｉハイ・レベル、ロー・レベル
ｉｃす！り、ツレｔ−受けて、第４の手段のラッチレジ
スタ６３の節点’１７．７８はロー・レベルとなり節点
７８がランダム・アクセス・メモリ回路のデータ人力バ
ッファへの入力となる。時刻Ｔａ５ｃＷＥＸ　　がハイ
・レベルとな？、ＰＷＥがハイ・レベル、ＷＥＸがロー
・レベルになってレジスタ６２がプリチャージ状態に入
ると、節点７Ｓがロー・レベルになるが、レジスタ６１
と同様に節点７７．７８はロー・レベル、ハイ・レベル
を維持する。１番目のデバイスの場合、ＷＥＸの直後Ｋ
　Ｗ　Ｒ（１）が加えられ、新たな入力データがレジス
タ６１にラッチされるが、それはレジスタ６２のトラン
ジスタ７３．７４のゲートに伝えられるだけ“ぐ−ある
ので、レジスタ６３０節点７７．７８には影響はなく１
節点７７．７８のレベルは時刻Ｔｅ５ｔで維持され、そ
の間にランダム・アクセス・メモリ回路の書込み動作が
行われる１時刻Ｔｓａ以降はＤＩがロー・レベルの場合
であるが、このときは各節点の動きは上とは逆圧なる。

１番目のデバイスの場合である。

ランダム・アクセス・メそり回路に対する絖出しサイク
ル中％ＲＥにより時刻Ｔ、ｏＫ第８図に示すデータ出力
バッファの出力真補レベルＯＵＴ。

ＯＵＴが発生されるとする。出力真補レベルＯＵＴ　、
　ＯＵ　Ｔ　ハ時Ｊ［ＩＩＴｓｘ　Ｋランダム・アクセ
ス・メモリ回路の出力がリセットされるとすれば共に低
レベルになり、節点８０．８１に読出し情報がダイナミ
ックに貯えられる。出力真補レベルＯＵＴ。

０ＵＴｔ−受けて、レジ：Ｘｆｉ　１０　Ｇｏ節点８０
．８１はハイ・レベル、ロー−レベルとなり、　ソれら
は第６の手段である転送レジスタ１０１のトランジスタ
８２，８３のゲートに伝えられる０時刻Ｔｌ１ＫＯＵＴ
　、ＯＵＴがリセット状態になっても、節点８０．８１
のレベルに変化はなく時刻Ｔｓｓｔで維持される。この
状態で時刻Ｔｓｍ４ＣＲＥＸがロー・レベルになり、Ｐ
ＲＥ　、ＲＥ）ｌＩ、　　ロー・レベル。

ハイ・レベルになると、レジスタ１０１の節点８４゜８
！ｌローレベル、ハイ・レベルになり、　ツレｅ受けて
第７の手段であるラッチレジスタ１０２の節点８６．８
７はハイ・レベル、ロー−レベルとなる０時刻Ｔｓｓｌ
ＣＲＥＸがハイ・レベルになり％ＲＥＸ、ＰＲＥがロー
・レベル、ハイ−レベルにな、って、レジスタ１０１が
プリチャージ状態に入りても、レジスタ１０２０節点８
６．８７のレベルに変化はなく時刻Ｔｓｙ　ｔで維持さ
れる０節点８６゜８７のレベルが決定されて後時刻Ｔ　
ｓａ　Ｋ　ＲＲ（１）がロー・レベルにｌ）、ＰＲＲ，
ＲＲがロー・レベル、ハイ・レベルになると、纂８の手
段である転送レジスタ１０３の節点９０．９１がロー・
レベル、ハイ・レベルになり１１１点ｓ　１のレベルｔ
−受けた出力トランジスタ９２により、ハイ・レベルの
出力Ｄｏが１番目の出力として取出される。時ｍＴｓｉ
ＫＲＲ（１）がハイ・レベルになり、ＰＲＲＫより節点
９３はハイ・インピーダンス状態になり。

２番目のデバイスの出力がＤＯとして取出される。

第６図、第８図からもわかるように、各レジスタは少数
のトランジスタで構成されてお勤、ランダム・アクセス
自メモリ回路と同一の半導体チップ上に載せることが可
能である。

以上詳細に説明したように２本発明によれば小型化と高
速代金はかった半導体記憶装置が得られるのでその効果
は大きい。

【図面の簡単な説明】第１図は従来の記憶装置の一例のブロック図。＠２図は第１図に示す記憶装置を動作させるときの信号
の波形図、第３図社本発明の一実施例のブロック図、第
４図は篤３図に示す一実施例を動作させるときの信号の
波形図、第５図は第３図に示す書込みレジスタの一例の
詳細回路図、第６図は第５図に示す書込みレジスタを動
作させるときの信号の波形図、＃Ｉ７図はｇｓ図に示す
続出しレジスタの一例の詳細回路図、３１１８図は第７
図に示す読出しレジスタを動作させると１１０信号の波
形図である。１・・・・・・データ・イン・バス、２〜７・・・・・
・書込みレジスタ、８〜１３・・・・・・書込みレジス
タの出力。１４〜１９・・・・・・ランダム拳アクセスＯメモリ、
２０〜２５・・・・・・ランダム・アクセス・メモリの
出力。２６〜３１・・・・・・読出しレジスタ、３２・・・・
・・データ・アウト・バス、３３・・・・・・書込みレ
ジスタ制御回路、３４．３５・・・・・・書込みレジス
タ制御回路の出力、３６・・・・・・読出しレジスタ制
御回路、３７．３８・・・・・・読出しレジスタ制御回
路の出力、３９．４０・・・・・・記憶装置全体ｔ−２
分割した場合の各ブロック、４１・・・・・・データ・
イン・バス、４２・・・・・・第１の手段、４３・・・
・・・第２の手段、４４・・・・・・第３の手段、４５
・・・・・・第４の手段、４６・・・・・・第４の手段
の出力、４７・・・・・・ランダム・アクセスＯメモリ
、４８・・・・・・＃１１〜＃Ｉ８の手段とランダム・
アクセス・メモリを含む１個のデバイス、４９・・・・
・・ランダム・アクセスｅメモリの出力、５０・・・・
・・第５の手段、５１・・・・・・１１６の手段、５２
・・・・・・第７の手段、５３・・・・・・第８の手段
％　５４・・・・・・データ・アウト・バス、６０・・
・・・・第１の手段（転送レジスタ）、６１・・・・・
・第２の手段、６２・・・・・・第３の手段（転送レジ
スタ）、６３・・・・・・第４の手段、６４，６５．６
６・・・用節点、６７．６８・・・・・・トランジスタ
、６９〜７２・・・・・・節点、７３，７４・・・・・
・トランジスタ、７５〜７８・・・・・・節点、８０．
８１・・・・・・節点、８２．８３・・・・・・トラン
ジスタ、８４〜８７・・・・・・１１１点、８８．８９
・・・・・・トランジスタ、９０．９１・・・・・・節
点、９２・・・・・・出力トランジスタ、９３・・・・
・・節点、１００・・・・・・レジスタ、１０１・・・
・・・転送レジスタ、１０２・・・・・・レジスタ、１
０３・・・・・・転送レジスタ。猶１　図Ｒ跨）　　　　　　　　　　　〜Ｔ＃Ｄｔ　　　　　　　　　　　　　　　　　　　　　　　
、、、、、、、　　　−。隼（（社）＃７　図

Claims

【特許請求の範囲】

（１）２個のデータ転送手段と２個のデーターラッチ手
段とを有し外部データ入力端子に入力部が接続する書込
みレジスタと、データ人カパッファとデータ出力バッフ
ァとを有し骸データ人カバッファが前記書込みレジスタ
の出力に接続するランダム・アクセス・メモリ回路と、２個のデータ転送手段と２個のデータ・ラッチ手段とを
有し入力部が前記データ出力バッファの出力に接続し、
出力部が外部データ出力端子に接続する読出しレジスタ
とを含むことｔ−特徴とする半導体記憶装置。
（２）　前記書込みレジスタが、外部データ入力端子の
データをその人力に受けＩＩｌのクロックにより増幅真
補レベルをその出力に発生する第１の手段と、前記真補
レベルをその入力に受けこれをその出力にラッチすゐ第
２の手段と、該第２の手段によるラッチ完了後に加えら
れる第２のクロックにより前記第２の手段にラッチされ
た真補レベルをその入力に受け、その出力に転送する第
３の手段と、鋏ＩＥ３０手段により転送された真補レベ
ルをその入力に受けこれをその出力にラッチする第４の
手段とで構成されていることを特徴とする特許請求の範
囲第（１）項記載の半導体記憶装置。
（３）　　前記読出しレジスタが、前記書込みレジスタ
の前記第４の手段によるラッチ完了後にランダム拳アク
セス会メモリ回路の書込み動作を行ないランダム・アク
セス・メモリ回路の読出し動作により生じるデータ出力
バッファの真補レベルをその人力に受けこれをその出力
にラッチする第５の手段と、該第５の手段によるラッチ
完了後に加えられる第３のクロックにより前記第５の手
段にラッチされた真補レベルをその人力に受けその出力
に転送する第６の手段と、該第６の手段によシ転送され
た真補レベルをその入力に受けこれをその出力にランチ
する＠７の手段と、該第７の手段による出力音その入力
に受は該第７の手段によるラッチ完了後に加えられる第
４のクロックにより外部データ出力端子にデータをもた
らす第８の手段とで構成されていることを特徴とする特
許請求の範囲第（１）項記載の半導体記憶装置。