JPH11328964A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11328964A JPH11328964A JP11100290A JP10029099A JPH11328964A JP H11328964 A JPH11328964 A JP H11328964A JP 11100290 A JP11100290 A JP 11100290A JP 10029099 A JP10029099 A JP 10029099A JP H11328964 A JPH11328964 A JP H11328964A
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- JP
- Japan
- Prior art keywords
- clock signal
- internal clock
- data
- address
- latch circuit
- Prior art date
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Abstract
(57)【要約】
【課題】 パイプラインの各段を有効に利用した半導体
記憶装置を提供する。 【解決手段】 クロックφ１を所定遅延時間遅延してク
ロックφ２，φ３を発生する制御回路１６を備える。３
段で構成されたパイプラインの各段を区切るラッチ回路
２，４，１３のうち、ラッチ回路２，１３はクロックφ
１に同期して動作し、ラッチ回路４はクロックφ２に同
期して動作し、またリードバッファ１１はクロックφ３
に同期して動作するので、パイプラインの１段目のデー
タ伝達が終了すると、次のサイクルの外部クロックＣＬ
Ｋの供給を待たずともパイプラインの２段目のデータ伝
達が開始される。
記憶装置を提供する。 【解決手段】 クロックφ１を所定遅延時間遅延してク
ロックφ２，φ３を発生する制御回路１６を備える。３
段で構成されたパイプラインの各段を区切るラッチ回路
２，４，１３のうち、ラッチ回路２，１３はクロックφ
１に同期して動作し、ラッチ回路４はクロックφ２に同
期して動作し、またリードバッファ１１はクロックφ３
に同期して動作するので、パイプラインの１段目のデー
タ伝達が終了すると、次のサイクルの外部クロックＣＬ
Ｋの供給を待たずともパイプラインの２段目のデータ伝
達が開始される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、パイプライン動作を行う半導体記憶装置に関
する。
し、特に、パイプライン動作を行う半導体記憶装置に関
する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化が要望されている。しかし、プロセス微
細化の物理的限界や、大容量化に伴うチップサイズの増
大等により、この要望は、必ずしも果たせているとは云
えない。そこで、この問題を打破する一つの手段とし
て、例えば、特開昭６１−１４８６９２号公報や特開平
６−７６５６６号公報などに記載された内部パイプライ
ン構造を持つ半導体記憶装置（以下従来の半導体記憶装
置）が提案されている。
憶装置の高速化が要望されている。しかし、プロセス微
細化の物理的限界や、大容量化に伴うチップサイズの増
大等により、この要望は、必ずしも果たせているとは云
えない。そこで、この問題を打破する一つの手段とし
て、例えば、特開昭６１−１４８６９２号公報や特開平
６−７６５６６号公報などに記載された内部パイプライ
ン構造を持つ半導体記憶装置（以下従来の半導体記憶装
置）が提案されている。
【０００３】従来の半導体記憶装置をブロックで示す図
８を参照すると、この従来の半導体記憶装置は、外部の
クロック信号ＣＬＫの供給に応答して内部のクロック信
号φ１を出力する入力回路１５と、外部アドレスデータ
ＡＤＤの供給に応答して複数のアドレスデータ信号ａを
出力する複数の入力回路１と、アドレスデータ信号ａの
供給を受けてこれをラッチし内部クロックφ１に同期し
て複数のアドレスデータ信号ｂを出力する複数のラッチ
回路２と、アドレスデータ信号ｂの供給に応答して複数
のアドレスデータ信号ｃを出力するカラムデコーダ３
と、アドレスデータ信号ｃの供給を受けてこれをラッチ
しクロックφ１に同期して複数のアドレスデータ信号ｄ
を出力する複数のラッチ回路４と、入出力端子ＴＤＱか
らの外部の書込データＤの供給に応答して内部の書込デ
ータｅを出力する入力回路７と、書込データｅの供給を
受けてこれをラッチしクロックφ１に同期して書込デー
タｆを出力するラッチ回路８と、書込データｆの供給を
受けこれをラッチし内部クロックφ１に同期してリード
ライトバスＧに書込データｗを出力するラッチ回路９
と、書込データｗの供給を受け書込データｈを出力する
ライトバッファ１０と、複数のメモリセル６と、アドレ
スデータ信号ｄ及び書込データｈの供給を受け複数のメ
モリセル６とビット線対ｌで接続されさらに内部の読出
データｉを出力する複数のセンスアンプ５と、読出デー
タｉの供給を受けリードライトバスＧに読出データｒを
出力するリードバッファ１１と、読出データｒの供給に
応答して読出データｊを出力するデータアンプ１２と、
読出データｊの供給を受けてこれをラッチしクロックφ
１に同期して読出データｋを出力するラッチ回路１３
と、読出データｋの供給に応答して入出力端子ＤＱに外
部読出データＱを出力する出力回路１４とを備える。
８を参照すると、この従来の半導体記憶装置は、外部の
クロック信号ＣＬＫの供給に応答して内部のクロック信
号φ１を出力する入力回路１５と、外部アドレスデータ
ＡＤＤの供給に応答して複数のアドレスデータ信号ａを
出力する複数の入力回路１と、アドレスデータ信号ａの
供給を受けてこれをラッチし内部クロックφ１に同期し
て複数のアドレスデータ信号ｂを出力する複数のラッチ
回路２と、アドレスデータ信号ｂの供給に応答して複数
のアドレスデータ信号ｃを出力するカラムデコーダ３
と、アドレスデータ信号ｃの供給を受けてこれをラッチ
しクロックφ１に同期して複数のアドレスデータ信号ｄ
を出力する複数のラッチ回路４と、入出力端子ＴＤＱか
らの外部の書込データＤの供給に応答して内部の書込デ
ータｅを出力する入力回路７と、書込データｅの供給を
受けてこれをラッチしクロックφ１に同期して書込デー
タｆを出力するラッチ回路８と、書込データｆの供給を
受けこれをラッチし内部クロックφ１に同期してリード
ライトバスＧに書込データｗを出力するラッチ回路９
と、書込データｗの供給を受け書込データｈを出力する
ライトバッファ１０と、複数のメモリセル６と、アドレ
スデータ信号ｄ及び書込データｈの供給を受け複数のメ
モリセル６とビット線対ｌで接続されさらに内部の読出
データｉを出力する複数のセンスアンプ５と、読出デー
タｉの供給を受けリードライトバスＧに読出データｒを
出力するリードバッファ１１と、読出データｒの供給に
応答して読出データｊを出力するデータアンプ１２と、
読出データｊの供給を受けてこれをラッチしクロックφ
１に同期して読出データｋを出力するラッチ回路１３
と、読出データｋの供給に応答して入出力端子ＤＱに外
部読出データＱを出力する出力回路１４とを備える。
【０００４】また、入出力端子ＤＱからセンスアンプ５
までの書込パスと、センスアンプ５から入出力端子ＤＱ
までの読出パスは、それぞれ図示しない書込制御信号及
び読出制御信号の供給にそれぞれ応答して、書込，読出
の許可，不許可が制御されるように構成されている。
までの書込パスと、センスアンプ５から入出力端子ＤＱ
までの読出パスは、それぞれ図示しない書込制御信号及
び読出制御信号の供給にそれぞれ応答して、書込，読出
の許可，不許可が制御されるように構成されている。
【０００５】次に、図８およびこの回路の読出動作のタ
イムチャートである図９を参照して従来の半導体記憶装
置の読出動作について説明すると、内部のクロックφ１
は、供給を受けた外部クロックＣＬＫの立ち上がりエッ
ジに応答して（以下同期）１ショット分の期間（一定パ
ルス幅）Ｈレベルとなる。サイクルＣ１での外部クロッ
クＣＬＫに同期して外部アドレス端子ＡＤＤから供給さ
れたアドレスデータＡ１はラッチ回路２にラッチされ、
クロックφ１に同期してアドレスデータ信号ｂが出力さ
れる。次に、サイクルＣ２でクロックφ１が発生する
と、このサイクルＣ２で供給され入力回路２にラッチさ
れてたアドレスデータＡ２がアドレスデータ信号ｂとし
て出力される。同時に、アドレスデータＡ１はラッチ回
路４にラッチされ、アドレスデータ信号ｄとして出力さ
れる。さらに、このサイクルＣ２でアドレスデータＡ１
に対応する読出データＤ１がセンスアンプ５から読出さ
れデータｉとして出力され、リードバッファ１１，リー
ドライトバスＧ，およびデータアンプ１２を経由して対
応のデータｊがラッチ回路１３にラッチされる。次のサ
イクルＣ３では、同様にクロックφ１に同期して、アド
レスデータＡ２及び読出データＤ２が伝達される一方、
ラッチ回路１３の読出データＤ１はクロックφ１の発生
に応答して読出データｋとして出力され、出力回路１４
を経由して出力データＱとして入出力端子ＤＱに出力さ
れる。
イムチャートである図９を参照して従来の半導体記憶装
置の読出動作について説明すると、内部のクロックφ１
は、供給を受けた外部クロックＣＬＫの立ち上がりエッ
ジに応答して（以下同期）１ショット分の期間（一定パ
ルス幅）Ｈレベルとなる。サイクルＣ１での外部クロッ
クＣＬＫに同期して外部アドレス端子ＡＤＤから供給さ
れたアドレスデータＡ１はラッチ回路２にラッチされ、
クロックφ１に同期してアドレスデータ信号ｂが出力さ
れる。次に、サイクルＣ２でクロックφ１が発生する
と、このサイクルＣ２で供給され入力回路２にラッチさ
れてたアドレスデータＡ２がアドレスデータ信号ｂとし
て出力される。同時に、アドレスデータＡ１はラッチ回
路４にラッチされ、アドレスデータ信号ｄとして出力さ
れる。さらに、このサイクルＣ２でアドレスデータＡ１
に対応する読出データＤ１がセンスアンプ５から読出さ
れデータｉとして出力され、リードバッファ１１，リー
ドライトバスＧ，およびデータアンプ１２を経由して対
応のデータｊがラッチ回路１３にラッチされる。次のサ
イクルＣ３では、同様にクロックφ１に同期して、アド
レスデータＡ２及び読出データＤ２が伝達される一方、
ラッチ回路１３の読出データＤ１はクロックφ１の発生
に応答して読出データｋとして出力され、出力回路１４
を経由して出力データＱとして入出力端子ＤＱに出力さ
れる。
【０００６】サイクルＣ４では、同様に読出データＤ２
が出力される。
が出力される。
【０００７】次に、この回路の書込動作タイムチャート
である図１０を参照して書込動作について説明すると、
サイクルＣ１，Ｃ２でそれぞれ供給されたアドレスデー
タＡ１，Ａ２は、読出時と同様に伝達される。また、サ
イクルＣ１での外部クロックＣＬＫに同期して入出力端
子ＤＱから供給された書込データＤ１は、入力回路７に
ラッチされ、クロックφ１に同期して書込データｆが出
力される。次にサイクルＣ２でクロックφ１が発生する
と、サイクルＣ２で供給されラッチ回路８にラッチされ
ていた書込データＤ２が書込データｆとして出力されラ
ッチ回路９にラッチされる。このデータｆはラッチ回路
９からリードライトバスＧに書込データｗとして出力さ
れる。さらにこのサイクルＣ２で、書込データＤ１は書
込データｈとしてセンスアンプ５に書込まれ、その後サ
イクルＣ２からサイクルＣ３にかけて、外部クロックＣ
ＬＫとは非同期にメモメリセル６に書込まれる。
である図１０を参照して書込動作について説明すると、
サイクルＣ１，Ｃ２でそれぞれ供給されたアドレスデー
タＡ１，Ａ２は、読出時と同様に伝達される。また、サ
イクルＣ１での外部クロックＣＬＫに同期して入出力端
子ＤＱから供給された書込データＤ１は、入力回路７に
ラッチされ、クロックφ１に同期して書込データｆが出
力される。次にサイクルＣ２でクロックφ１が発生する
と、サイクルＣ２で供給されラッチ回路８にラッチされ
ていた書込データＤ２が書込データｆとして出力されラ
ッチ回路９にラッチされる。このデータｆはラッチ回路
９からリードライトバスＧに書込データｗとして出力さ
れる。さらにこのサイクルＣ２で、書込データＤ１は書
込データｈとしてセンスアンプ５に書込まれ、その後サ
イクルＣ２からサイクルＣ３にかけて、外部クロックＣ
ＬＫとは非同期にメモメリセル６に書込まれる。
【０００８】同様に、サイクルＣ３からサイクロＣ４に
かけて、書込データＤ２が書込まれる。
かけて、書込データＤ２が書込まれる。
【０００９】また、２つのラッチ回路４，１３を区切り
とし３段のステージに分割された３段パイプライン回路
の読出パスにおいて、１段目のラッチ回路２，４間のデ
ータ伝達時間をｔ1、２段目のラッチ回路４，１３間の
データ伝達時間をｔ2、ラッチ回路１３から入出力端子
ＤＱまでのデータ伝達時間をｔ3とすると、伝達時間ｔ3
は、この半導体記憶装置のアクセス時間であり、伝達時
間ｔ1，ｔ2は、サイクル時間を決める要素であり、大き
いほうがサイクル時間となる。また、アクセス時間短縮
のため、ラッチ回路１３は、チップ上で入出力端子ＤＱ
になるべく近くなるように配置されるので、伝達時間ｔ
3は、伝達時間ｔ1，ｔ2のうちのサイクル時間対応の大
きいほうに比べ小さくなっている。
とし３段のステージに分割された３段パイプライン回路
の読出パスにおいて、１段目のラッチ回路２，４間のデ
ータ伝達時間をｔ1、２段目のラッチ回路４，１３間の
データ伝達時間をｔ2、ラッチ回路１３から入出力端子
ＤＱまでのデータ伝達時間をｔ3とすると、伝達時間ｔ3
は、この半導体記憶装置のアクセス時間であり、伝達時
間ｔ1，ｔ2は、サイクル時間を決める要素であり、大き
いほうがサイクル時間となる。また、アクセス時間短縮
のため、ラッチ回路１３は、チップ上で入出力端子ＤＱ
になるべく近くなるように配置されるので、伝達時間ｔ
3は、伝達時間ｔ1，ｔ2のうちのサイクル時間対応の大
きいほうに比べ小さくなっている。
【００１０】また、２段目のラッチ回路４は、センスア
ンプ５よりもむしろ外部アドレス端子ＡＤＤの付近に配
置しているため、センスアンプ５等を含む２段目のパス
が１段目よりも長くなり（ｔ2＞ｔ1）、アドレスアクセ
ス時間Ｔは、次式で表される。
ンプ５よりもむしろ外部アドレス端子ＡＤＤの付近に配
置しているため、センスアンプ５等を含む２段目のパス
が１段目よりも長くなり（ｔ2＞ｔ1）、アドレスアクセ
ス時間Ｔは、次式で表される。
【００１１】Ｔ＝ｔ2×２＋ｔ3したがって、純粋にデー
タ伝達に必要とする時間（ｔ1＋ｔ2＋ｔ3）に比べ、次
式で示されるアドレスアクセス時間の損失ＴLが生じ
る。 ＴL＝（ｔ2×２＋ｔ3）−（ｔ1＋ｔ2＋ｔ3）＝ｔ2−ｔ1
タ伝達に必要とする時間（ｔ1＋ｔ2＋ｔ3）に比べ、次
式で示されるアドレスアクセス時間の損失ＴLが生じ
る。 ＴL＝（ｔ2×２＋ｔ3）−（ｔ1＋ｔ2＋ｔ3）＝ｔ2−ｔ1
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、チップ上で第２段目の入力のラッチ回路が
外部アドレス端子付近に配置されセンスアンプから遠く
なるためこの２段目のパスが１段目よりも長くなり、そ
の差であるアドレスアクセス時間損失を生じるが、この
損失は初期設計段階での３段パイプラインの構成如何で
決まってしまい、設計の後半でのシミュレーション結果
や、製品段階での評価結果からのフィードバックを適用
して上記損失を小さくするのは困難であるという欠点が
あった。
記憶装置は、チップ上で第２段目の入力のラッチ回路が
外部アドレス端子付近に配置されセンスアンプから遠く
なるためこの２段目のパスが１段目よりも長くなり、そ
の差であるアドレスアクセス時間損失を生じるが、この
損失は初期設計段階での３段パイプラインの構成如何で
決まってしまい、設計の後半でのシミュレーション結果
や、製品段階での評価結果からのフィードバックを適用
して上記損失を小さくするのは困難であるという欠点が
あった。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルアレイと、アドレス端子と、データ端子
と、外部より供給される外部クロック信号に基づき第１
の内部クロック信号を生成する手段と、前記第１の内部
クロック信号を受けこれに基づき第２の内部クロック信
号を生成する手段と、前記第１の内部クロック信号を受
けこれに基づき第３の内部クロック信号を生成する手段
と、前記アドレス端子を介して供給されるアドレス信号
を前記第２の内部クロック信号に応答して保持するアド
レスラッチ回路と、前記アドレスラッチ回路に保持され
たアドレス信号に基づき前記メモリセルアレイから読み
出されたデータを前記第３の内部クロック信号に応答し
てバッファリングするリードバッファと、前記リードバ
ッファによりバッファリングされたデータを前記第１の
内部クロック信号に応答して保持するデータラッチ回路
と、前記データラッチ回路に保持されたデータを前記デ
ータ端子に供給する手段とを備えている。
は、メモリセルアレイと、アドレス端子と、データ端子
と、外部より供給される外部クロック信号に基づき第１
の内部クロック信号を生成する手段と、前記第１の内部
クロック信号を受けこれに基づき第２の内部クロック信
号を生成する手段と、前記第１の内部クロック信号を受
けこれに基づき第３の内部クロック信号を生成する手段
と、前記アドレス端子を介して供給されるアドレス信号
を前記第２の内部クロック信号に応答して保持するアド
レスラッチ回路と、前記アドレスラッチ回路に保持され
たアドレス信号に基づき前記メモリセルアレイから読み
出されたデータを前記第３の内部クロック信号に応答し
てバッファリングするリードバッファと、前記リードバ
ッファによりバッファリングされたデータを前記第１の
内部クロック信号に応答して保持するデータラッチ回路
と、前記データラッチ回路に保持されたデータを前記デ
ータ端子に供給する手段とを備えている。
【００１４】また、本発明の半導体記憶装置は、メモリ
セルアレイと、アドレス端子と、データ端子と、クロッ
ク信号に基づき第１の内部クロック信号を生成する手段
と、前記第１の内部クロック信号を受けこれに基づき第
２の内部クロック信号を生成する手段と、前記第１の内
部クロック信号を受けこれに基づき第３の内部クロック
信号を生成する手段と、前記アドレス端子より供給され
るアドレス信号を前記第１の内部クロック信号に応答し
て保持する第１のアドレスラッチ回路と、前記第１のア
ドレスラッチ回路に保持されたアドレス信号をデコード
するデコーダ回路と、前記デコーダ回路によりデコード
されたアドレス信号を前記第２の内部クロック信号に応
答して保持する第２のアドレスラッチ回路と、前記第２
のアドレスラッチ回路に保持されたアドレス信号に基づ
き前記メモリセルアレイから読み出されたデータを前記
第３の内部クロック信号に応答してバッファリングする
リードバッファと、前記リードバッファによりバッファ
リングされたデータを前記第１の内部クロック信号に応
答して保持するリードデータラッチ回路と、前記リード
データラッチ回路に保持されたデータを前記データ端子
に供給する手段とを備えている。
セルアレイと、アドレス端子と、データ端子と、クロッ
ク信号に基づき第１の内部クロック信号を生成する手段
と、前記第１の内部クロック信号を受けこれに基づき第
２の内部クロック信号を生成する手段と、前記第１の内
部クロック信号を受けこれに基づき第３の内部クロック
信号を生成する手段と、前記アドレス端子より供給され
るアドレス信号を前記第１の内部クロック信号に応答し
て保持する第１のアドレスラッチ回路と、前記第１のア
ドレスラッチ回路に保持されたアドレス信号をデコード
するデコーダ回路と、前記デコーダ回路によりデコード
されたアドレス信号を前記第２の内部クロック信号に応
答して保持する第２のアドレスラッチ回路と、前記第２
のアドレスラッチ回路に保持されたアドレス信号に基づ
き前記メモリセルアレイから読み出されたデータを前記
第３の内部クロック信号に応答してバッファリングする
リードバッファと、前記リードバッファによりバッファ
リングされたデータを前記第１の内部クロック信号に応
答して保持するリードデータラッチ回路と、前記リード
データラッチ回路に保持されたデータを前記データ端子
に供給する手段とを備えている。
【００１５】
【発明の実施の形態】次に、本発明の実施例を図８と共
通の構成要素には共通の参照文字／数字を付して同様に
ブロックで示す図１を参照すると、この図に示す本実施
例の半導体記憶装置は、従来と共通の構成要素１〜１５
に加えて、入力回路１５の出力のクロックφ１の供給に
応答してクロックφ２，φ３を出力する制御回路１６を
さらに備え、ラッチ回路４，９には、クロックφ１に代
りクロックφ２を供給し、また、リードバッファ１１に
クロックφ３を供給するよう構成される。
通の構成要素には共通の参照文字／数字を付して同様に
ブロックで示す図１を参照すると、この図に示す本実施
例の半導体記憶装置は、従来と共通の構成要素１〜１５
に加えて、入力回路１５の出力のクロックφ１の供給に
応答してクロックφ２，φ３を出力する制御回路１６を
さらに備え、ラッチ回路４，９には、クロックφ１に代
りクロックφ２を供給し、また、リードバッファ１１に
クロックφ３を供給するよう構成される。
【００１６】また、制御回路１６の構成を示す図２を参
照すると、供給を受けたクロックφ１を所定時間遅延さ
せてクロックφ２，φ３の各々を出力するディレイ素子
ＤＬ１，ＤＬ２を備える。これらディレイ素子ＤＬ１，
ＤＬ２の各々の遅延量は拡散の後半の配線工程で容易に
変更できるよう構成されている。
照すると、供給を受けたクロックφ１を所定時間遅延さ
せてクロックφ２，φ３の各々を出力するディレイ素子
ＤＬ１，ＤＬ２を備える。これらディレイ素子ＤＬ１，
ＤＬ２の各々の遅延量は拡散の後半の配線工程で容易に
変更できるよう構成されている。
【００１７】次に、図１，図２及びリード動作のタイム
チャートである図３を参照して本実施例の読出動作につ
いて説明すると、クロックφ１は、従来と同様に１ショ
ット分の期間Ｈレベルとなり、クロックφ２、φ３は、
クロックφ１から所定遅延時間後に一定パルス幅の期間
Ｈレベルとなる。
チャートである図３を参照して本実施例の読出動作につ
いて説明すると、クロックφ１は、従来と同様に１ショ
ット分の期間Ｈレベルとなり、クロックφ２、φ３は、
クロックφ１から所定遅延時間後に一定パルス幅の期間
Ｈレベルとなる。
【００１８】サイクルＣ１でラッチ回路２にラッチされ
たアドレスデータＡ１は、サイクルＣ１期間中のクロッ
クφ２に同期してラッチ回路４にラッチされ、アドレス
データｄとして出力される。さらに、読出データＤ１
が、センスアンプ５から読出データｉに出力される。
たアドレスデータＡ１は、サイクルＣ１期間中のクロッ
クφ２に同期してラッチ回路４にラッチされ、アドレス
データｄとして出力される。さらに、読出データＤ１
が、センスアンプ５から読出データｉに出力される。
【００１９】次のサイクルＣ２で、内部クロックφ３が
発生するとリードバッファ１１は読出データＤ１対応の
データｒをリードライトバスＧに出力し、ラッチ回路１
３にラッチする。このサイクルＣ２でクロックφ２が発
生すると、次のアドレスデータＡ２がラッチ回路４にラ
ッチされ、対応する読出データＤ２が、読出データｉと
して出力される。次のサイクルＣ３では、同じく読出デ
ータＤ２が伝達される一方、前の読出データＤ１は、内
部クロックφ１に応答して読出データｋとして出力回路
１４に供給され、次いで出力回路１４からこの読出デー
タｋ対応のデータＤ１が入出力端子ＤＱに出力される。
発生するとリードバッファ１１は読出データＤ１対応の
データｒをリードライトバスＧに出力し、ラッチ回路１
３にラッチする。このサイクルＣ２でクロックφ２が発
生すると、次のアドレスデータＡ２がラッチ回路４にラ
ッチされ、対応する読出データＤ２が、読出データｉと
して出力される。次のサイクルＣ３では、同じく読出デ
ータＤ２が伝達される一方、前の読出データＤ１は、内
部クロックφ１に応答して読出データｋとして出力回路
１４に供給され、次いで出力回路１４からこの読出デー
タｋ対応のデータＤ１が入出力端子ＤＱに出力される。
【００２０】次のサイクルＣ４では、同様に読出データ
Ｄ２が出力される。
Ｄ２が出力される。
【００２１】次に、この回路の書込動作タイムチャート
である図４を参照して書込動作について説明すると、サ
イクルＣ１，Ｃ２でそれぞれ供給されたアドレスデータ
Ａ１，Ａ２は、読出時と同様に伝達される。
である図４を参照して書込動作について説明すると、サ
イクルＣ１，Ｃ２でそれぞれ供給されたアドレスデータ
Ａ１，Ａ２は、読出時と同様に伝達される。
【００２２】また、サイクルＣ１での外部クロックＣＬ
Ｋに同期して入出力端子ＤＱから供給された書込データ
Ｄ１は入力回路７にラッチされ、クロックφ１に同期し
て書込データｆが出力される。さらに、クロックφ２の
発生に応答してサイクル書込データＤ１はラッチ回路９
にラッチされ、リードライトバスＧ，ライトバッファ１
０を経由して書込データｈとしてセンスアンプ５に供給
され書込まれる。その後サイクルＣ１からサイクルＣ３
にかけて、外部クロックＣＬＫとは非同期にメモリセル
６に書込まれる。
Ｋに同期して入出力端子ＤＱから供給された書込データ
Ｄ１は入力回路７にラッチされ、クロックφ１に同期し
て書込データｆが出力される。さらに、クロックφ２の
発生に応答してサイクル書込データＤ１はラッチ回路９
にラッチされ、リードライトバスＧ，ライトバッファ１
０を経由して書込データｈとしてセンスアンプ５に供給
され書込まれる。その後サイクルＣ１からサイクルＣ３
にかけて、外部クロックＣＬＫとは非同期にメモリセル
６に書込まれる。
【００２３】同様に、サイクルＣ２からサイクルＣ４に
かけて、書込データＤ２が書込まれる。
かけて、書込データＤ２が書込まれる。
【００２４】ここで、ディレイ素子ＤＬ１，ＤＬ２の各
々の遅延量をそれぞれｔD1、ｔD2とし、遅延量ｔD1を、
次式のようにパイプライン１段目のデータ伝達時間ｔ1
と同一に設定する。
々の遅延量をそれぞれｔD1、ｔD2とし、遅延量ｔD1を、
次式のようにパイプライン１段目のデータ伝達時間ｔ1
と同一に設定する。
【００２５】ｔD1＝ｔ1 さらに、パイプライン２段目のデータ伝達時間ｔ2のラ
ッチ回路４からリードバッファ１１までのデータ伝達時
間をｔ21、リードバッファ１１からラッチ回路１３まで
のデータ伝達時間をｔ22とすると、それぞれ次式を満足
するようにｔD2を設定する。
ッチ回路４からリードバッファ１１までのデータ伝達時
間をｔ21、リードバッファ１１からラッチ回路１３まで
のデータ伝達時間をｔ22とすると、それぞれ次式を満足
するようにｔD2を設定する。
【００２６】ｔ1＋ｔ21＝（ｔ1＋ｔ2）／２＋ｔD2 ｔ22 ＝（ｔ1＋ｔ２）／２−ｔD2 すると、ｔ1，ｔ2は最小値でかつｔ1＝ｔ2となり、読出
時のアドレスアクセス時間Ｔは、次式で表される。
時のアドレスアクセス時間Ｔは、次式で表される。
【００２７】Ｔ＝ｔ1＋ｔ2＋ｔ3 クロックφ３に同期して動作するリードバッファ１１
は、チップ上でラッチ回路２，１３の中間点よりラッチ
回路１３寄りの位置に配置すれば、ｔD2が負になること
はない。
は、チップ上でラッチ回路２，１３の中間点よりラッチ
回路１３寄りの位置に配置すれば、ｔD2が負になること
はない。
【００２８】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図５を参照すると、この図に示す本実施例
の第１の実施例との相違点は、制御回路１６の代りにデ
ィレイ素子ＤＬ３，ＤＬ４を有しディレイ素子ＤＬ４に
クロックφ１の極性を反転して供給しディレイ素子ＤＬ
３，ＤＬ４の出力のＯＲ論理を取ってクロックφ２Ａを
発生する制御回路１６Ａを備えることと、ラッチ回路
４，９にクロックφ２の代りにクロックφ２Ａを、リー
ドバッファ１１にクロックφ３の代りに反転したクロッ
クφ２Ａをそれぞれ供給することである。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図５を参照すると、この図に示す本実施例
の第１の実施例との相違点は、制御回路１６の代りにデ
ィレイ素子ＤＬ３，ＤＬ４を有しディレイ素子ＤＬ４に
クロックφ１の極性を反転して供給しディレイ素子ＤＬ
３，ＤＬ４の出力のＯＲ論理を取ってクロックφ２Ａを
発生する制御回路１６Ａを備えることと、ラッチ回路
４，９にクロックφ２の代りにクロックφ２Ａを、リー
ドバッファ１１にクロックφ３の代りに反転したクロッ
クφ２Ａをそれぞれ供給することである。
【００２９】また、ディレイ素子ＤＬ３，ＤＬ４の各々
の遅延量は独立に拡散の後半の配線工程で容易に変更で
きるよう構成されている。
の遅延量は独立に拡散の後半の配線工程で容易に変更で
きるよう構成されている。
【００３０】図６及びリード動作のタイムチャートであ
る図７を参照して本実施例の読出動作について説明する
と、ラッチ回路４は、クロックφ２Ａに同期して動作
し、リードバッファ１１は、クロックφ２Ａの反転信号
に同期して動作する。このとき、クロックφ２Ａの立上
がり，立下がりそれぞれのエッジを、データ伝達開始の
タイミングとして利用している。
る図７を参照して本実施例の読出動作について説明する
と、ラッチ回路４は、クロックφ２Ａに同期して動作
し、リードバッファ１１は、クロックφ２Ａの反転信号
に同期して動作する。このとき、クロックφ２Ａの立上
がり，立下がりそれぞれのエッジを、データ伝達開始の
タイミングとして利用している。
【００３１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、第１及び第３の一時記憶回路に第１のクロッ
クに同期して伝送データの出力制御を行わせるとともに
第２の一時記憶回路に第１のクロックのタイミングより
先立って上記伝送データの出力制御を行わせる制御回路
を備えるので、アドレスアクセス損失の要因である各パ
イプライン間のデータ伝達時間の差を補償することによ
り、ネットのデータ伝達所要時間をパイプライン段数で
除した時間をサイクル時間とするよう容易に最適化する
ことができるという効果がある。
憶装置は、第１及び第３の一時記憶回路に第１のクロッ
クに同期して伝送データの出力制御を行わせるとともに
第２の一時記憶回路に第１のクロックのタイミングより
先立って上記伝送データの出力制御を行わせる制御回路
を備えるので、アドレスアクセス損失の要因である各パ
イプライン間のデータ伝達時間の差を補償することによ
り、ネットのデータ伝達所要時間をパイプライン段数で
除した時間をサイクル時間とするよう容易に最適化する
ことができるという効果がある。
【図１】 本発明の半導体記憶装置の第１の実施例を示
すブロック図である。
すブロック図である。
【図２】 図１の制御回路の構成を示すブロック図であ
る。
る。
【図３】 本実施例の半導体記憶装置におけるリード動
作のタイムチャートである。
作のタイムチャートである。
【図４】 本実施例の半導体記憶装置におけるライト動
作のタイムチャートである。
作のタイムチャートである。
【図５】 本発明の半導体記憶装置の第２の実施例を示
すブロック図である。
すブロック図である。
【図６】 図５の制御回路の構成を示すブロック図であ
る。
る。
【図７】 本実施例の半導体記憶装置におけるリード動
作のタイムチャートである。
作のタイムチャートである。
【図８】 従来の半導体記憶装置の一例を示すブロック
図である。
図である。
【図９】 従来の半導体記憶装置におけるリード動作の
タイムチャートである。
タイムチャートである。
【図１０】 従来の半導体記憶装置におけるライト動作
のタイムチャートである。
のタイムチャートである。
１，７，１５ 入力回路 ２，４，８，９，１３ ラッチ回路 ３ カラムデコーダ ５ センスアンプ ６ メモリセル １０ ライトバッファ １１ リードバッファ １２ データアンプ １４ 出力回路 １６，１６Ａ 制御回路 ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４ ディレイ素子
Claims (9)
- 【請求項１】 メモリセルアレイと、アドレス端子と、
データ端子と、外部より供給される外部クロック信号に
基づき第１の内部クロック信号を生成する手段と、前記
第１の内部クロック信号を受けこれに基づき第２の内部
クロック信号を生成する手段と、前記第１の内部クロッ
ク信号を受けこれに基づき第３の内部クロック信号を生
成する手段と、前記アドレス端子を介して供給されるア
ドレス信号を前記第２の内部クロック信号に応答して保
持するアドレスラッチ回路と、前記アドレスラッチ回路
に保持されたアドレス信号に基づき前記メモリセルアレ
イから読み出されたデータを前記第３の内部クロック信
号に応答してバッファリングするリードバッファと、前
記リードバッファによりバッファリングされたデータを
前記第１の内部クロック信号に応答して保持するデータ
ラッチ回路と、前記データラッチ回路に保持されたデー
タを前記データ端子に供給する手段とを備える半導体記
憶装置。 - 【請求項２】 前記アドレスラッチ回路は前記アドレス
端子の近傍に配置されており、前記データラッチ回路は
前記データ端子の近傍に配置されていることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記第２の内部クロック信号を生成する
手段及び前記第３の内部クロック信号を生成する手段は
前記第１の内部クロック信号を遅延させてそれぞれ前記
第２の内部クロック信号及び前記第３の内部クロック信
号を生成するものであり、前記第２の内部クロック信号
を生成する手段の方が前記第３の内部クロック信号を生
成する手段よりも前記第１の内部クロック信号を遅延さ
せる量が大きいことを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項４】 前記第２の内部クロック信号を生成する
手段が前記第１の内部クロック信号を遅延させる量及び
前記第３の内部クロック信号を生成する手段が前記第１
の内部クロック信号を遅延させる量は、いずれも拡散の
後半の工程で変更できることを特徴とする請求項３記載
の半導体記憶装置。 - 【請求項５】 前記アドレスラッチ回路は前記第１の内
部クロック信号の第１のパルスに対応した前記第２の内
部クロック信号のパルスに応答して前記アドレス信号を
保持し、前記リードバッファは前記第１の内部クロック
信号の前記第１のパルスに続く第２のパルスに対応した
前記第３の内部クロック信号のパルスに応答して前記メ
モリセルアレイから読み出されたデータをバッファリン
グし、前記データラッチ回路は前記第１の内部クロック
信号の前記第２のパルスに続く第３のパルスに対応して
前記リードバッファによりバッファリングされたデータ
を保持することを特徴とする請求項３又は４記載の半導
体記憶装置。 - 【請求項６】 メモリセルアレイと、アドレス端子と、
データ端子と、クロック信号に基づき第１の内部クロッ
ク信号を生成する手段と、前記第１の内部クロック信号
を受けこれに基づき第２の内部クロック信号を生成する
手段と、前記第１の内部クロック信号を受けこれに基づ
き第３の内部クロック信号を生成する手段と、前記アド
レス端子より供給されるアドレス信号を前記第１の内部
クロック信号に応答して保持する第１のアドレスラッチ
回路と、前記第１のアドレスラッチ回路に保持されたア
ドレス信号をデコードするデコーダ回路と、前記デコー
ダ回路によりデコードされたアドレス信号を前記第２の
内部クロック信号に応答して保持する第２のアドレスラ
ッチ回路と、前記第２のアドレスラッチ回路に保持され
たアドレス信号に基づき前記メモリセルアレイから読み
出されたデータを前記第３の内部クロック信号に応答し
てバッファリングするリードバッファと、前記リードバ
ッファによりバッファリングされたデータを前記第１の
内部クロック信号に応答して保持するリードデータラッ
チ回路と、前記リードデータラッチ回路に保持されたデ
ータを前記データ端子に供給する手段とを備える半導体
記憶装置。 - 【請求項７】 前記第１のアドレスラッチ回路は前記第
１の内部クロック信号の第１のパルスに対応して前記ア
ドレス端子より供給されるアドレス信号を保持し、前記
第２のアドレスラッチ回路は前記第１の内部クロック信
号の前記第１のパルスに対応した前記第２の内部クロッ
ク信号のパルスに応答して前記デコーダ回路によりデコ
ードされたアドレス信号を保持し、前記リードバッファ
は前記第１の内部クロック信号の前記第１のパルスに続
く第２のパルスに対応した前記第３の内部クロック信号
のパルスに応答して前記メモリセルアレイから読み出さ
れたデータをバッファリングし、前記リードデータラッ
チ回路は前記第１の内部クロック信号の前記第２のパル
スに続く第３のパルスに対応して前記リードバッファに
よりバッファリングされたデータを保持することを特徴
とする請求項６記載の半導体記憶装置。 - 【請求項８】 前記第２の内部クロック信号を生成する
手段は前記第１の内部クロック信号を遅延させて前記第
２の内部クロック信号を生成するものであり、その遅延
時間はアドレス信号が前記第１のアドレスラッチ回路か
ら前記第２のアドレスラッチ回路に伝達されるに要する
伝達時間と実質的に等しいことを特徴とする請求項７記
載の半導体記憶装置。 - 【請求項９】 前記データ端子より供給されるデータを
前記第１の内部クロック信号に応答して保持する第１の
ライトデータラッチ回路と、前記第１のライトデータラ
ッチ回路に保持されたデータを前記第２の内部クロック
信号に応答して保持する第２のライトデータラッチ回路
と、前記第２のライトデータラッチ回路に保持されたデ
ータを前記メモリセルアレイに書き込むライトバッファ
とをさらに備えることを特徴とする請求項６、７又は８
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100290A JPH11328964A (ja) | 1999-04-07 | 1999-04-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100290A JPH11328964A (ja) | 1999-04-07 | 1999-04-07 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232732A Division JP3013714B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328964A true JPH11328964A (ja) | 1999-11-30 |
Family
ID=14270061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11100290A Pending JPH11328964A (ja) | 1999-04-07 | 1999-04-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328964A (ja) |
-
1999
- 1999-04-07 JP JP11100290A patent/JPH11328964A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020312 |