JPS59170937A - 論理演算回路 - Google Patents
論理演算回路Info
- Publication number
- JPS59170937A JPS59170937A JP58045473A JP4547383A JPS59170937A JP S59170937 A JPS59170937 A JP S59170937A JP 58045473 A JP58045473 A JP 58045473A JP 4547383 A JP4547383 A JP 4547383A JP S59170937 A JPS59170937 A JP S59170937A
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- JP
- Japan
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- Granted
Links
- 230000015654 memory Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本分、明は、集積回路で実現されたマイクロ−ボンピユ
ータ熔におｒするビット操作を目的とする論理演算回路
に関する。。
ータ熔におｒするビット操作を目的とする論理演算回路
に関する。。
マイクロコンビーータのソフトウェアの設計に際し、そ
のソフトウェア内で使用するフラグ類はメそり内（（“
まとめて（／ヒとえばバイト単位に）置かれる。これら
フラグ類の扱いは、１ビツトづつがそれぞれ異なる意味
を持っているので、１ビツトだけの操作が必要となる。
のソフトウェア内で使用するフラグ類はメそり内（（“
まとめて（／ヒとえばバイト単位に）置かれる。これら
フラグ類の扱いは、１ビツトづつがそれぞれ異なる意味
を持っているので、１ビツトだけの操作が必要となる。
操作に（、づ２．１ビットのセット又はリセノｌ−１曲
のビットとの論理演算や１ピツトデータの転送等が考え
られる。このような操作を行なう、１づ合、通常、演算
処理装置（以下Ａ、 Ｌ ＩＪと称す。）にて処理する
。ＡＬＵは故ビット（／ことえｔｒｘ ４ビツトや８ビ
ツト）を単位として演算を行なうので１ビツトだけの処
理には向かない。１ビツトのセント、リセットは特に問
題ないが、他ビットとの論理演算やビット転送等を行な
おうとすると、多くのプログシムステップ数がかかって
しまう。
のビットとの論理演算や１ピツトデータの転送等が考え
られる。このような操作を行なう、１づ合、通常、演算
処理装置（以下Ａ、 Ｌ ＩＪと称す。）にて処理する
。ＡＬＵは故ビット（／ことえｔｒｘ ４ビツトや８ビ
ツト）を単位として演算を行なうので１ビツトだけの処
理には向かない。１ビツトのセント、リセットは特に問
題ないが、他ビットとの論理演算やビット転送等を行な
おうとすると、多くのプログシムステップ数がかかって
しまう。
本発明（ｄトｄ「：欠点をＪ枳セ除き、マイクロコンビ
ーータ内でのビット操作を容易にする論理辿幻７回路な
提供することを目的とする。。
ーータ内でのビット操作を容易にする論理辿幻７回路な
提供することを目的とする。。
本発明によれば、マイクロコンピコ４−夕等に丸・いて
、被演算数を記憶する複数ビットのテンポラリ・レジス
タと演算数を記憶する１ビツトのフリップフロップと、
前記テンポラリ・レジスタの任意のビットを選択するビ
ット選択回路と前記ビット選択回路によシ選択されるテ
ンポラリ・レジスタの任意ビット情報と前記フリップフ
ロップとの論理演算を実行する論理演算回路を具備した
該論理演算回路が得られる。
、被演算数を記憶する複数ビットのテンポラリ・レジス
タと演算数を記憶する１ビツトのフリップフロップと、
前記テンポラリ・レジスタの任意のビットを選択するビ
ット選択回路と前記ビット選択回路によシ選択されるテ
ンポラリ・レジスタの任意ビット情報と前記フリップフ
ロップとの論理演算を実行する論理演算回路を具備した
該論理演算回路が得られる。
本発明によれば前記ビット選択回路を介して前記テンポ
ラリ・レジスタの被選択ビットに格納することによって
ビット操作を容易に行なえるようになる。
ラリ・レジスタの被選択ビットに格納することによって
ビット操作を容易に行なえるようになる。
以下に本発明を実施例に従い、図面を用いて説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図において１１は制御回路であシ、このビット操作回
路の各部に制御信号ａ、ｂ、ｃ、ｄ。
１図において１１は制御回路であシ、このビット操作回
路の各部に制御信号ａ、ｂ、ｃ、ｄ。
ｅを送っている。１２は被操ピットを持つ情報を記憶す
るテンポラリ・レジスタである。このレジスタは、−便
宜上８ビツトのレジスタとする。１３は上記テンポラリ
・レジスタ内の任意の１ビツトを選択するため情報を記
憶する３ビツトの選択レジスタである。１４は選択レジ
スタ１３の３ビツトの信号ｆ、ｇ、ｈによって、テンポ
ラリ嗜レジスタ１２内の１ビツトを選択する選択回路で
ある。
るテンポラリ・レジスタである。このレジスタは、−便
宜上８ビツトのレジスタとする。１３は上記テンポラリ
・レジスタ内の任意の１ビツトを選択するため情報を記
憶する３ビツトの選択レジスタである。１４は選択レジ
スタ１３の３ビツトの信号ｆ、ｇ、ｈによって、テンポ
ラリ嗜レジスタ１２内の１ビツトを選択する選択回路で
ある。
選択レジスタ１３は制御回路１１からの信号ａによって
バスから３ビツトの選択情報を受は取り、それぞれ対応
する信号ｆ、ｇ、ｈを選択回路１４へ送る。テンポラリ
・レジスタ１２はバスＯ〜７から８ビツト情報を受けそ
の８ビツト情報を選択回路１４へ送る。ぞして演算結果
を選択回路を通して受は取シ、バス０〜７へ出力する。
バスから３ビツトの選択情報を受は取り、それぞれ対応
する信号ｆ、ｇ、ｈを選択回路１４へ送る。テンポラリ
・レジスタ１２はバスＯ〜７から８ビツト情報を受けそ
の８ビツト情報を選択回路１４へ送る。ぞして演算結果
を選択回路を通して受は取シ、バス０〜７へ出力する。
これらの動作は制御回路１１によって制御される。図面
の都合で第１図には、上記動作に対応する制御信号はｂ
で代表させ、説明は、信号すによって上記動作を行なわ
れるものとする。１６は１ビツトの７リツプ７０ツブで
ラシ、信号ｊを出力する。１７は選択回路１４の出力ｉ
と、クリップ７０ツブｊとの論理演算回路である。この
論理演算回路１７の出力には制御回路１１からの制御信
号Ｃによって制御されるトランジスタ１５と選択回路１
４を通ってテンポラリ・レジスタ１２の選択されたビッ
トへ結果が入力される。（トランジスタ１５はＮ−チャ
ンネルＭＯ８ＦＥＴ としゲートには信号Ｃが接続して
いる。）フリップフロップ１６は制御回路１１からの信
号ｄにｊニー）てセット、１ノセツトされるか又は、論
理演算回路１７の出力に７５ｉ入力される。
の都合で第１図には、上記動作に対応する制御信号はｂ
で代表させ、説明は、信号すによって上記動作を行なわ
れるものとする。１６は１ビツトの７リツプ７０ツブで
ラシ、信号ｊを出力する。１７は選択回路１４の出力ｉ
と、クリップ７０ツブｊとの論理演算回路である。この
論理演算回路１７の出力には制御回路１１からの制御信
号Ｃによって制御されるトランジスタ１５と選択回路１
４を通ってテンポラリ・レジスタ１２の選択されたビッ
トへ結果が入力される。（トランジスタ１５はＮ−チャ
ンネルＭＯ８ＦＥＴ としゲートには信号Ｃが接続して
いる。）フリップフロップ１６は制御回路１１からの信
号ｄにｊニー）てセット、１ノセツトされるか又は、論
理演算回路１７の出力に７５ｉ入力される。
ビット操作しようとする８ビツトの情報は、演算制御回
路１１によって、メモリ又はレジスタよシバスＯ〜７へ
出力され信号すによってテンポラリ・レジスタ１２に入
力される。次に制御回路１１は、８ピツ、ト中の１ビツ
トを選ぶ選択情報をノ（ス０〜２に乗せ、信号ａにより
て選択レジスタ１３に入力する。選択レジスｊ１１３は
その３ビツトの情報を受取るとそれを保持するとともに
選択回路１４へ信号ｆ、ｇ、ｂとして出力する。制御回
路１１は、どのようなビット操作するかに応じて必要な
状＠（論理値°“０″又は１″）をフリップフロップ１
６に信号ｄによってセットし、クリップ“フロップ１６
はその情報を信号ｊとして論理演算回路１７へ出力する
。選択回路１４は、信号ｆ 、ｇ。
路１１によって、メモリ又はレジスタよシバスＯ〜７へ
出力され信号すによってテンポラリ・レジスタ１２に入
力される。次に制御回路１１は、８ピツ、ト中の１ビツ
トを選ぶ選択情報をノ（ス０〜２に乗せ、信号ａにより
て選択レジスタ１３に入力する。選択レジスｊ１１３は
その３ビツトの情報を受取るとそれを保持するとともに
選択回路１４へ信号ｆ、ｇ、ｂとして出力する。制御回
路１１は、どのようなビット操作するかに応じて必要な
状＠（論理値°“０″又は１″）をフリップフロップ１
６に信号ｄによってセットし、クリップ“フロップ１６
はその情報を信号ｊとして論理演算回路１７へ出力する
。選択回路１４は、信号ｆ 、ｇ。
ｈによってテンポラリφレジスタ１２の１ビツトを選択
して信号監として論理演算回路１７へ出力する。制御回
路１１はどのような論理演算するかを信号ｅによって論
理演算回路１７へ指示する。
して信号監として論理演算回路１７へ出力する。制御回
路１１はどのような論理演算するかを信号ｅによって論
理演算回路１７へ指示する。
論理演算回路１７は、信号ｅによって指定された論理演
算を信号ｉと信号ｊについて行ないその結果を信号にと
して出力する。制御回路１１は信号Ｃを出力してトラン
ジスタ１５を開き、信号すによってテンポラリ・レジス
タ１２の選択ビットへ選択回路１４を通してビット操作
の結果である信号にの内容をセットする。ビット操作の
結果を次のビット操作に使用する場合は信号ｋを制御回
路１１は信号ｄによってフリップフロップ１６にセット
することができる。こうしてビット操作した後のテンポ
ラリ雫レジスタ１２の内容をもとの情報の格納場所であ
るメモリー又はレジスタに戻してピッ１作を終了する。
算を信号ｉと信号ｊについて行ないその結果を信号にと
して出力する。制御回路１１は信号Ｃを出力してトラン
ジスタ１５を開き、信号すによってテンポラリ・レジス
タ１２の選択ビットへ選択回路１４を通してビット操作
の結果である信号にの内容をセットする。ビット操作の
結果を次のビット操作に使用する場合は信号ｋを制御回
路１１は信号ｄによってフリップフロップ１６にセット
することができる。こうしてビット操作した後のテンポ
ラリ雫レジスタ１２の内容をもとの情報の格納場所であ
るメモリー又はレジスタに戻してピッ１作を終了する。
次にビットの転送について説明する。論理演算回路］７
で論理演算する手前までの手続きは２、上述の説明と同
じでおる。制御回路１１は診理演替。
で論理演算する手前までの手続きは２、上述の説明と同
じでおる。制御回路１１は診理演替。
回路１７に対して信号ｅによって信号１１すなわち選択
ビットの内容をそのまま信号ｋに出力づるよう指示する
。次に信号ｄによってフリップフロップ１６に信号ｋを
セントする。上述と同様にテンポラリ・レジスタ１２へ
の格納は行々われるが内容はもちろん変らない。次に転
送先に当る情（ゼをテンポラリ・レジスタ１２へ入力し
、転送先にすべきビット：Ｉ＼択を行なう。今回は論理
演算回路１７はフリップフロップ１６の内容をそのま１
信号ｋに出力して、テンポラリ・レジスタ１２へ格納す
る。このようにしてビットの転送もｆ）・ｊＪ、ｉｉに
できる。
ビットの内容をそのまま信号ｋに出力づるよう指示する
。次に信号ｄによってフリップフロップ１６に信号ｋを
セントする。上述と同様にテンポラリ・レジスタ１２へ
の格納は行々われるが内容はもちろん変らない。次に転
送先に当る情（ゼをテンポラリ・レジスタ１２へ入力し
、転送先にすべきビット：Ｉ＼択を行なう。今回は論理
演算回路１７はフリップフロップ１６の内容をそのま１
信号ｋに出力して、テンポラリ・レジスタ１２へ格納す
る。このようにしてビットの転送もｆ）・ｊＪ、ｉｉに
できる。
次に選択回路１４におけるテンポラリ・レジスタ１２と
論理演算回路１７との入出力双方向の・１清報転送機構
について費明する。
論理演算回路１７との入出力双方向の・１清報転送機構
について費明する。
第２図が選択回路１４をトランジスタ、インバータ等で
表わした回路図で舌、る。第２図において２１．２２．
２３はそれぞれインバータでおる。２４で示し、た記号
は、第１図と同様にＮ−チャンネルＭＯ８ＦＥＴであシ
、縦方向に走る信号線はトランジスタのゲートに入って
いる。Ｂ Ｑ 、−Ｂ ７はテンポラリ・レジスタの各
ビットに対応する信号線である。選択レジスタからの信
号ｆ、ｇ、ｈによって信号線ＢＱ〜Ｂ７の内１本が選択
される。たとえばｆを論理値ＩＩ Ｑ １８ 、ｇを１
１”、ｈを０″とするとＢ２が選択される。（Ｂ２線上
のトランジスタはすべてＯＮ、他線上のトランジスタは
かならず１つはＯＦＦ ｌ、ている。）ＲＡＭのアド
レスデコーダと同様である。こうしてＢ２が選択され、
テンポラリ・レジスタの下から３ビツト目の内存が信号
１へ出力される。次に論理演算回路の出力信号ｋをテン
ポラリレジスタに姻、き込むときには第１図における制
御回路１１から信号すによってテンポラリ・レジスタ１
２の選択回路１４側の信号線（第２図のＢＱ、Ｂ７に対
応する）への出力をｏｆｆｌ、、て入力状態にする。そ
して第２図のトランジスタ２５（第１図のトランジスタ
１５に相当）を信号ＣによってＯＮし、信号にはトラン
ジスタ１５を通り、信号Ｂ２線上のトランジスタ３つ通
ってテンポラリ・レジスタへ書き込れるのである。
表わした回路図で舌、る。第２図において２１．２２．
２３はそれぞれインバータでおる。２４で示し、た記号
は、第１図と同様にＮ−チャンネルＭＯ８ＦＥＴであシ
、縦方向に走る信号線はトランジスタのゲートに入って
いる。Ｂ Ｑ 、−Ｂ ７はテンポラリ・レジスタの各
ビットに対応する信号線である。選択レジスタからの信
号ｆ、ｇ、ｈによって信号線ＢＱ〜Ｂ７の内１本が選択
される。たとえばｆを論理値ＩＩ Ｑ １８ 、ｇを１
１”、ｈを０″とするとＢ２が選択される。（Ｂ２線上
のトランジスタはすべてＯＮ、他線上のトランジスタは
かならず１つはＯＦＦ ｌ、ている。）ＲＡＭのアド
レスデコーダと同様である。こうしてＢ２が選択され、
テンポラリ・レジスタの下から３ビツト目の内存が信号
１へ出力される。次に論理演算回路の出力信号ｋをテン
ポラリレジスタに姻、き込むときには第１図における制
御回路１１から信号すによってテンポラリ・レジスタ１
２の選択回路１４側の信号線（第２図のＢＱ、Ｂ７に対
応する）への出力をｏｆｆｌ、、て入力状態にする。そ
して第２図のトランジスタ２５（第１図のトランジスタ
１５に相当）を信号ＣによってＯＮし、信号にはトラン
ジスタ１５を通り、信号Ｂ２線上のトランジスタ３つ通
ってテンポラリ・レジスタへ書き込れるのである。
以上説明したように、本発明によれば、マイクロコンビ
ーータ等において、被演算数を記憶する複数ビットのテ
ンポラリ・レジスタと、演算数を記憶する１ビツトの７
リツプフロツプと前記テンポラリ−レジスタの任意のビ
ットを選択するビット選択回路と、前記ビット選択回路
によシ選択されるテンポラリレジスタの任意ビット情報
と前記フリップフロップとの論理演算を実行する論理演
算回路を具備し、該論理演算回路の出力を前記選択回路
を介して前記テンポラリ・レジスタの被選択ビットに格
納することを特徴とする論理演算回路が得られ、ビット
操作を簡単に行ガうことが出来、ビットごとの処理の自
由度が増加し、その効果は多大である。
ーータ等において、被演算数を記憶する複数ビットのテ
ンポラリ・レジスタと、演算数を記憶する１ビツトの７
リツプフロツプと前記テンポラリ−レジスタの任意のビ
ットを選択するビット選択回路と、前記ビット選択回路
によシ選択されるテンポラリレジスタの任意ビット情報
と前記フリップフロップとの論理演算を実行する論理演
算回路を具備し、該論理演算回路の出力を前記選択回路
を介して前記テンポラリ・レジスタの被選択ビットに格
納することを特徴とする論理演算回路が得られ、ビット
操作を簡単に行ガうことが出来、ビットごとの処理の自
由度が増加し、その効果は多大である。
第１図は本発明の一実施例を示すブロック図である。第
２図は第１図の要部を示す回路図である。 第１図において、１１・・・・・・制御回路、１２・・
・・・・テンポラリ−レジスタ、１３・・・・・・選択
レジスタ、１４・・・・・・選択回路、１５・・・・・
・Ｎ−チャンネルＭＯ８ＦＥＴ、１６・・・・・・フリ
ップフロップ、１７・・・・・・論理演算回路である。 第２図は選択回路の回路図である。第２図において、２
１，２２．２３・・・・・・インノく一タ、２４．２５
・・・・・・Ｎ−チャンネルＭＯ８ＦＥＴである。
２図は第１図の要部を示す回路図である。 第１図において、１１・・・・・・制御回路、１２・・
・・・・テンポラリ−レジスタ、１３・・・・・・選択
レジスタ、１４・・・・・・選択回路、１５・・・・・
・Ｎ−チャンネルＭＯ８ＦＥＴ、１６・・・・・・フリ
ップフロップ、１７・・・・・・論理演算回路である。 第２図は選択回路の回路図である。第２図において、２
１，２２．２３・・・・・・インノく一タ、２４．２５
・・・・・・Ｎ−チャンネルＭＯ８ＦＥＴである。
Claims (1)
- 被演算数を記憶する複数ビットのレジスタと、演算数を
記憶する１ビツトのフリップフロップと、前記レジスク
の任意のビットを選択するビット選択回路と、前記ビッ
ト選択回路によシ黄択されるレジスタの任意ビット情報
と前記フリップフロップとの論理演算を実行する論理演
算回路を具備し７、該論理演算回路の出力を前記選択回
路を介し２て、前記レジスタの被選択ビットに格納する
ことを特徴とする論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045473A JPS59170937A (ja) | 1983-03-18 | 1983-03-18 | 論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045473A JPS59170937A (ja) | 1983-03-18 | 1983-03-18 | 論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59170937A true JPS59170937A (ja) | 1984-09-27 |
| JPH0545978B2 JPH0545978B2 (ja) | 1993-07-12 |
Family
ID=12720357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045473A Granted JPS59170937A (ja) | 1983-03-18 | 1983-03-18 | 論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038016A (ja) * | 1989-06-05 | 1991-01-16 | Koufu Nippon Denki Kk | ラッチデータビット操作回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731174A (en) * | 1981-04-10 | 1982-02-19 | Hitachi Ltd | Manufacture of lateral transistor |
| JPS59135548A (ja) * | 1983-01-22 | 1984-08-03 | Toshiba Corp | 演算装置 |
-
1983
- 1983-03-18 JP JP58045473A patent/JPS59170937A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731174A (en) * | 1981-04-10 | 1982-02-19 | Hitachi Ltd | Manufacture of lateral transistor |
| JPS59135548A (ja) * | 1983-01-22 | 1984-08-03 | Toshiba Corp | 演算装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038016A (ja) * | 1989-06-05 | 1991-01-16 | Koufu Nippon Denki Kk | ラッチデータビット操作回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0545978B2 (ja) | 1993-07-12 |
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