JPS59135548A - 演算装置 - Google Patents
演算装置Info
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- JPS59135548A JPS59135548A JP58008883A JP888383A JPS59135548A JP S59135548 A JPS59135548 A JP S59135548A JP 58008883 A JP58008883 A JP 58008883A JP 888383 A JP888383 A JP 888383A JP S59135548 A JPS59135548 A JP S59135548A
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- JP
- Japan
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- bit
- instruction
- circuit
- accumulator
- storage circuit
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- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 3
- 241000238413 Octopus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/764—Masking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は演算装置に係シ、特に有用なビット処理命令を
実行できる電子計算機の演算装置に関する。
実行できる電子計算機の演算装置に関する。
従来、電子計算機の命令のうちアキュムレータ中の指足
されたビットの情報を処理するビット処理命令としては
、ＴＥＳＴ命令、ＳＥＴ命令、ＲＥＳＥＴＳＥＴ命令れ
ている。’ｒＥＳＴ命令とは、アキュムレータＡＣＣ中
の指定されたビットの情報をフラグレジスタＦＲへ移動
する命令である。
されたビットの情報を処理するビット処理命令としては
、ＴＥＳＴ命令、ＳＥＴ命令、ＲＥＳＥＴＳＥＴ命令れ
ている。’ｒＥＳＴ命令とは、アキュムレータＡＣＣ中
の指定されたビットの情報をフラグレジスタＦＲへ移動
する命令である。
ＳＥＴ命令およびＲＥＳＥＴ命令はアキュムレータＡＣ
Ｃ中の指定されたビットへ、それぞれ「／」および「Ｏ
」を誉込む命令である。これらＴＥＳＴ命令、ＳＥＴ命
令、ＲＥ’ Ｓ Ｅ Ｔ命令の一例をそれぞれ第７図（
、）、（ｂ）、（ｃ）に示す。
Ｃ中の指定されたビットへ、それぞれ「／」および「Ｏ
」を誉込む命令である。これらＴＥＳＴ命令、ＳＥＴ命
令、ＲＥ’ Ｓ Ｅ Ｔ命令の一例をそれぞれ第７図（
、）、（ｂ）、（ｃ）に示す。
ところがアキュムレータＡＣＣ中のあるビット（例えば
Ｊビット）の情報を他のビット（例えばにビット）に曹
込む必要が生ずる場合がある、従来は、上述した命令を
使う限シ下記のようにする必要があった。
Ｊビット）の情報を他のビット（例えばにビット）に曹
込む必要が生ずる場合がある、従来は、上述した命令を
使う限シ下記のようにする必要があった。
ＴＥＳＴ Ｊ
ＪＵＭＰ Ｐ ＩＦ Ｊ＝Ｏ８ＥＴ
Ｋ ＪＵＭＰ Ｐ十／ Ｐ ＲＥＳＥＴ Ｋ Ｐ十／ （客の命令） このように従来は、あるビットの情報な曲のビットに菩
込むのに！ステップを要し、プログラム作成上および処
理時間上から問題を生じていた。
Ｋ ＪＵＭＰ Ｐ十／ Ｐ ＲＥＳＥＴ Ｋ Ｐ十／ （客の命令） このように従来は、あるビットの情報な曲のビットに菩
込むのに！ステップを要し、プログラム作成上および処
理時間上から問題を生じていた。
本発明は上記事情を考慮してなされたもので、アキュレ
ータ中のビット情報の移動をおこなう際に、プログラム
の命令ステップを簡単にし処理スピードの向上をはかる
ことができる新規なビット処理がおこなえる演算装置を
提供することを目的とする。
ータ中のビット情報の移動をおこなう際に、プログラム
の命令ステップを簡単にし処理スピードの向上をはかる
ことができる新規なビット処理がおこなえる演算装置を
提供することを目的とする。
この目的を達成するために、本発明による演算装置は、
第１の記憶回路の各ビットに書込むデータが第一の記憶
回路に格納されたデータが否かを選択する選択回１路を
各ビット毎に備え、前記第１の記憶回路中の選ばれた指
定ビットに対応する前記選択回路のみが前記フラグレジ
スタに格納されたデータを書込むように選択されること
により、前記第２の記憶回路に格納されたデータケ前記
第１の記憶回路中の指定した指定ビットに替込む新規な
ビット処理命令（ＳＴＯＲＥＢＩＴ命令：第２図参照・
）を実行することを特徴とする。
第１の記憶回路の各ビットに書込むデータが第一の記憶
回路に格納されたデータが否かを選択する選択回１路を
各ビット毎に備え、前記第１の記憶回路中の選ばれた指
定ビットに対応する前記選択回路のみが前記フラグレジ
スタに格納されたデータを書込むように選択されること
により、前記第２の記憶回路に格納されたデータケ前記
第１の記憶回路中の指定した指定ビットに替込む新規な
ビット処理命令（ＳＴＯＲＥＢＩＴ命令：第２図参照・
）を実行することを特徴とする。
本発明の第１の実施例による電子計算機の演算装置を第
３図に示す。命令レジスタ／に格納された内容はデコー
ダ２で解読され、その解読された内容に従ってセレクタ
３０． ！；／ 、 ５．２．５３およびバッファ♂Ｏ
２♂／、♂λ、♂３に制御信号を出力する。ｌビット構
成のアキュムレータユ０，２／、Δ、力の第Ｏピット（
コＯ）、第１ピツト（２／）第一ビット（ｕ）、第３ピ
ツ）（Ｊ３）にはそれぞれ上も己セレクタ３０．汐／、
Ｓ、２．５３とバッフ ７１０． ＩＩ、 ｌｒ２．１
３が接続されている。セレクタｓｏ、 ５／、 ５．２
．５．？は、アキュムレータ）、０．．２／、 、）、
２．２３に書込むデータをフラッフレジスタｌの内容と
するか、アキュムレータに、、２／、２２．Ｑ３そのも
のの内容とするか選択する回路であり、バッファざ０．
ＩＩ、 １２．１３は制御端子つきのもので、アキュ
ムレータ、：）、０．２／ 、 、ｕ。
３図に示す。命令レジスタ／に格納された内容はデコー
ダ２で解読され、その解読された内容に従ってセレクタ
３０． ！；／ 、 ５．２．５３およびバッファ♂Ｏ
２♂／、♂λ、♂３に制御信号を出力する。ｌビット構
成のアキュムレータユ０，２／、Δ、力の第Ｏピット（
コＯ）、第１ピツト（２／）第一ビット（ｕ）、第３ピ
ツ）（Ｊ３）にはそれぞれ上も己セレクタ３０．汐／、
Ｓ、２．５３とバッフ ７１０． ＩＩ、 ｌｒ２．１
３が接続されている。セレクタｓｏ、 ５／、 ５．２
．５．？は、アキュムレータ）、０．．２／、 、）、
２．２３に書込むデータをフラッフレジスタｌの内容と
するか、アキュムレータに、、２／、２２．Ｑ３そのも
のの内容とするか選択する回路であり、バッファざ０．
ＩＩ、 １２．１３は制御端子つきのもので、アキュ
ムレータ、：）、０．２／ 、 、ｕ。
２３のデータをフラグレジスタｌに出力するものである
。
。
次に本実施例の動作を説明する。５ＴＯＲＥＢＩＴ命令
が命令レジスタ／に格納されているとする。まずデコー
ダ２によシ命令レジスタ／が解説され、５ＴＯＲＥ Ｂ
ＩＴ命令であることと、書込むべきビット（指定ビット
）の位置がわかる。
が命令レジスタ／に格納されているとする。まずデコー
ダ２によシ命令レジスタ／が解説され、５ＴＯＲＥ Ｂ
ＩＴ命令であることと、書込むべきビット（指定ビット
）の位置がわかる。
今、指定ビットが第一ビットであるとすると、セレクタ
５．２への制御信号がアクティブになる。これを受けて
第一ビットのセレクタ５．２は、第２ビツトのアキュム
レータｎに薔込むデータとしてフラグレジスタダの内容
を選択する。他のビットのセレクタ５０．３／ 、 ５
．７は、アキュムレータ、２０．２／ 、 ｆｆそのも
のの内容を選択する。したがって、この状態でアキュム
レータ、）、０ 、２／ 、Ω、Ｊへの’！ 込ミ’動
作を実行すると指定ビットであるＨｓビットのアキュム
レータ、２ツにフラグレジスタｌの内容が書込まれ、
他のビットは不変となり、５ＴＯＲＥＢＩＴ命令が実行
されることとなる。ＴＥＳＴ命令の場合には、デコーダ
λからはバッファＡ’０． ＩＩ、 Ｊ’２゜ざ３のう
ちＴＥＳＴ命令によシ指定された指定ビットのバッファ
への制御信号がアクティブとなシ、その指定ピントのア
キュムレータの内容がフラグレジスタダに書込まれる。
５．２への制御信号がアクティブになる。これを受けて
第一ビットのセレクタ５．２は、第２ビツトのアキュム
レータｎに薔込むデータとしてフラグレジスタダの内容
を選択する。他のビットのセレクタ５０．３／ 、 ５
．７は、アキュムレータ、２０．２／ 、 ｆｆそのも
のの内容を選択する。したがって、この状態でアキュム
レータ、）、０ 、２／ 、Ω、Ｊへの’！ 込ミ’動
作を実行すると指定ビットであるＨｓビットのアキュム
レータ、２ツにフラグレジスタｌの内容が書込まれ、
他のビットは不変となり、５ＴＯＲＥＢＩＴ命令が実行
されることとなる。ＴＥＳＴ命令の場合には、デコーダ
λからはバッファＡ’０． ＩＩ、 Ｊ’２゜ざ３のう
ちＴＥＳＴ命令によシ指定された指定ビットのバッファ
への制御信号がアクティブとなシ、その指定ピントのア
キュムレータの内容がフラグレジスタダに書込まれる。
このように本実施例によれば、５ＴＯＲＥ ＢＩＴ命令
とＴＥＳＴ命令が共に実行可能であシ、アキュムレータ
の第Ｊビットの情報を第にビットに移動させるには、次
に示すようなコステップのプログラムでよい。
とＴＥＳＴ命令が共に実行可能であシ、アキュムレータ
の第Ｊビットの情報を第にビットに移動させるには、次
に示すようなコステップのプログラムでよい。
ＴＥＳＴ Ｊ
ＳＴＯＲＥ ＢＩＴ Ｋ
したがって、プログラムが簡単になり処理スピードの向
上が図れる。
上が図れる。
次に本発明の第２の実施例による電子計算機の演算装置
を第１図に示す。本実施例は、＠／の実施例による演算
装置をｌビットの具体的な回路として構成したものであ
る。命令は命令レジスタ／に格納されており、命令デコ
ーダコではこの命令レジスタ／に格納された命令の種類
を解読し、アドレスデコーダ３は、その命令で指定され
た指定ビットをデコードする。回路ブロック／θ、 ／
／、 Ａ２゜Ａ３は、各ビットごとの回路をまとめたも
のであり、回路ブロック１０は第Ｏビットに、回路ブロ
ックフッ回路ブロック１３は第３ピツトに対応している
。各回路ブロック１０ 、 ｌｌ 、 Ａ２． Ａ３は
同一構成であり、論理演算ユニット（ＡＬＵ）３ｏ、Ｊ
／、 ３ｘ、：；３ど、セレクタ’ｌ−０．Ｉ１．／、
値、ｔ３と、セレクタ、ＳＯ，５／ 、見。
を第１図に示す。本実施例は、＠／の実施例による演算
装置をｌビットの具体的な回路として構成したものであ
る。命令は命令レジスタ／に格納されており、命令デコ
ーダコではこの命令レジスタ／に格納された命令の種類
を解読し、アドレスデコーダ３は、その命令で指定され
た指定ビットをデコードする。回路ブロック／θ、 ／
／、 Ａ２゜Ａ３は、各ビットごとの回路をまとめたも
のであり、回路ブロック１０は第Ｏビットに、回路ブロ
ックフッ回路ブロック１３は第３ピツトに対応している
。各回路ブロック１０ 、 ｌｌ 、 Ａ２． Ａ３は
同一構成であり、論理演算ユニット（ＡＬＵ）３ｏ、Ｊ
／、 ３ｘ、：；３ど、セレクタ’ｌ−０．Ｉ１．／、
値、ｔ３と、セレクタ、ＳＯ，５／ 、見。
５３と、アキュムレータユｏ、、２ｉ、工１．２３と、
バッフ７ｇ０． ＩＩ、 ＩＪ、 １１３と、バ’／７
７りＯ２り／、りＪ。
バッフ７ｇ０． ＩＩ、 ＩＪ、 １１３と、バ’／７
７りＯ２り／、りＪ。
り３とから構成されている。論理演算ユニツ）（ＡＬＵ
）、３０，３／、３コ２３３は通常の加算、減算等をお
こなうものであシ、種々の公知の回路構成が可能である
。
）、３０，３／、３コ２３３は通常の加算、減算等をお
こなうものであシ、種々の公知の回路構成が可能である
。
セレクタ３０ 、３／ 、 ５．２．５３は、アドレス
デコーダ３からの信号線乙θ２６／、乙λ、６３によシ
、セレクタ弘０．弘／ 、 ｌＡ２ 、’Ａ３に転送す
るデータをアキュムレータ）、０．、！／、、２２．２
３自身の内容か、フラグレジスタｌの内容かを選択する
ものである。セレクタψ。
デコーダ３からの信号線乙θ２６／、乙λ、６３によシ
、セレクタ弘０．弘／ 、 ｌＡ２ 、’Ａ３に転送す
るデータをアキュムレータ）、０．、！／、、２２．２
３自身の内容か、フラグレジスタｌの内容かを選択する
ものである。セレクタψ。
’／−７、ψツ、 ’Ａ３は、命令デコーダコからの制
御信号Ｂにり、アキュムレータ；）、０ 、２／ 、二
２．２３に通常の演算結果を格納する力・、ビット処理
した結果を格納するか選択するものである。すなわち命
令が演算命令かビット処理命令かによシアキュムレ−タ
コ０゜コ／、ユニ、ｕｖｌ−格納するものを異ならしめ
る。セレクタ１１０． Ｉｔ／、 侵、弘３ ； ３０
’、 ５／ 、 ’；２ 、５ｒ３は同一構成であるの
でセレクタＩＩ０のみについてその内部構成を説明する
。セレクタ１１．０はインバータｔｉ−ｏｉと、一つの
アンド回路ｕ、！ 、 １１０３と、オア回路ＩＡｏｌ
とからなシ、入力する制御線知！によシ、入力態ｔａｏ
ｔ 。
御信号Ｂにり、アキュムレータ；）、０ 、２／ 、二
２．２３に通常の演算結果を格納する力・、ビット処理
した結果を格納するか選択するものである。すなわち命
令が演算命令かビット処理命令かによシアキュムレ−タ
コ０゜コ／、ユニ、ｕｖｌ−格納するものを異ならしめ
る。セレクタ１１０． Ｉｔ／、 侵、弘３ ； ３０
’、 ５／ 、 ’；２ 、５ｒ３は同一構成であるの
でセレクタＩＩ０のみについてその内部構成を説明する
。セレクタ１１．０はインバータｔｉ−ｏｉと、一つの
アンド回路ｕ、！ 、 １１０３と、オア回路ＩＡｏｌ
とからなシ、入力する制御線知！によシ、入力態ｔａｏ
ｔ 。
ｌｌ−０７への入力信号のうちどちらか一方が選択され
出力線ｐｏ♂に出力される。
出力線ｐｏ♂に出力される。
バ２ ７ −ｔ ｌｒＯ，ｇ／、 １２． Ｉｒ
３． ９０． ９／、 ９．２． ９３は制御端子つ
きのバッファで、制御端子への人力信号が「／」の場合
導通状態とな！ｌｌｌ「Ｏ」の場合、高抵抗状態となる
ように動作する。バッファ♂０１Ｉｒ／ 、♂２．Ｉｒ
３はアキュムＶ−’１．：）、０．．２／、 、？Ｊ、
：１３の内容を共通出力）Ｊ＆に出力するためのもの
であるが、アドレスデコーダ３からの信号線乙θ、ｌ、
／、６２゜６３によシ各ビットごとに出力するか否かが
制御できる。バッファタ０．り／、り２，５り３はシス
テムバス７０、７／、 ７２．７３への出力バッファで
ある。
３． ９０． ９／、 ９．２． ９３は制御端子つ
きのバッファで、制御端子への人力信号が「／」の場合
導通状態とな！ｌｌｌ「Ｏ」の場合、高抵抗状態となる
ように動作する。バッファ♂０１Ｉｒ／ 、♂２．Ｉｒ
３はアキュムＶ−’１．：）、０．．２／、 、？Ｊ、
：１３の内容を共通出力）Ｊ＆に出力するためのもの
であるが、アドレスデコーダ３からの信号線乙θ、ｌ、
／、６２゜６３によシ各ビットごとに出力するか否かが
制御できる。バッファタ０．り／、り２，５り３はシス
テムバス７０、７／、 ７２．７３への出力バッファで
ある。
アキュムレータ、ｚ、ｏ、 ｘ／、 、ｕ、 ’＃、フ
ラグレジメタｌはエツジトリガＤラッチにより構成され
、フラグレジスタｌには、入力喘りへの人力信号を選択
ｔ’るセレクタ停と、クロックφにより同期的に動作さ
せるためのアンド回路帖が設けられている。
ラグレジメタｌはエツジトリガＤラッチにより構成され
、フラグレジスタｌには、入力喘りへの人力信号を選択
ｔ’るセレクタ停と、クロックφにより同期的に動作さ
せるためのアンド回路帖が設けられている。
なお制御回路ｊは、アキュムレータ２０．．２／、Ω。
ｎの最下位ビットに入れるキャリーイン信号（ＣＩＮ）
を制御する回路である。
を制御する回路である。
次に本実施例の動作を説明する。本実施例による演算装
置はＴＥＳＴ命令、５ＴＯＲＥ ＢＩＴ命令等のビッ
ト処理命令の他に通常の加算、減算等の演算命令も実行
できることが特徴である。まず加算演算をするＡＤＤ命
令について説明する。
置はＴＥＳＴ命令、５ＴＯＲＥ ＢＩＴ命令等のビッ
ト処理命令の他に通常の加算、減算等の演算命令も実行
できることが特徴である。まず加算演算をするＡＤＤ命
令について説明する。
ＡＤＤ命令では外部レジスタ（図示せず）とアキュムレ
ータ、）、０． ：１．／、 、２２． Ｏ３との内容
を加算して、その加算結果をアキュムレータ：）、０
、Ｆ／ 、 、２．２ 、２３に残すようにする。ＡＤ
Ｄ命令が命令レジスタ／に格納されると、命令デコーダ
２によシ各種のｔｂｌｊ御信号線信号線化される。信号
線ＡＫは、演算結果をアキュムレータ、７．０ 、２／
、、 、ｕ 、 力にラッチ可ｉ毛とする信号が出力さ
九、信号線ＦＫは、フラグレジスタ弘をラッチ可能とす
る信号が出力され、信号゛線Ｃには、論理演算ユニット
（ＡＬＵ ）３０．３／。
ータ、）、０． ：１．／、 、２２． Ｏ３との内容
を加算して、その加算結果をアキュムレータ：）、０
、Ｆ／ 、 、２．２ 、２３に残すようにする。ＡＤ
Ｄ命令が命令レジスタ／に格納されると、命令デコーダ
２によシ各種のｔｂｌｊ御信号線信号線化される。信号
線ＡＫは、演算結果をアキュムレータ、７．０ 、２／
、、 、ｕ 、 力にラッチ可ｉ毛とする信号が出力さ
九、信号線ＦＫは、フラグレジスタ弘をラッチ可能とす
る信号が出力され、信号゛線Ｃには、論理演算ユニット
（ＡＬＵ ）３０．３／。
３ユ、３３を制御するための信号が出力される０またア
ドレスデコーダ３によシ外部Ｖジスタのうちのひとつが
選択され、その内容はバス７０．７／、 ７．２゜７３
を通して論理演算ユニット３０．３／、 ３２．３３に
入力される。一方、アキームレータ：ＺＯ，２／、 、
２．２． ］の内容も論理演算ユニット３０．３／、
３．２．’ ３３Ｖｃ入力される。また制御線（図示せ
ず）により制御回路！はキャリーイン信号として「Ｏ」
を出力する０論理演算ユニット３０．３／、 ３：ｌ、
３３の各ビットは３人力のアダー と同様に動作して
各ビット毎に演算結果とキャリーを出力する。最上位ビ
・ソトのキャリーはキャリーアウト信号ＣＯＵＴ信号と
してフラグレジスタ≠に人力される。また信号線Ｂは「
Ｏ」であるからアキームｖ −夕２０．．２／、 ：ｌ
：ｌ、 ：ｌ−１への入力は、論理演算ユニット３０．
３／、 ３．２．３３の出力がセＶクタｌｌｏ、弘／、
弘ユ、 ’Ａ３によって選択さする。したがってアキー
ムレータ；１．０．２／、 ｕ、 ］には論理演算ユニ
ット３０．３／、 ３．２．．３３の出力が人力し、加
算結果が書込まれる。
ドレスデコーダ３によシ外部Ｖジスタのうちのひとつが
選択され、その内容はバス７０．７／、 ７．２゜７３
を通して論理演算ユニット３０．３／、 ３２．３３に
入力される。一方、アキームレータ：ＺＯ，２／、 、
２．２． ］の内容も論理演算ユニット３０．３／、
３．２．’ ３３Ｖｃ入力される。また制御線（図示せ
ず）により制御回路！はキャリーイン信号として「Ｏ」
を出力する０論理演算ユニット３０．３／、 ３：ｌ、
３３の各ビットは３人力のアダー と同様に動作して
各ビット毎に演算結果とキャリーを出力する。最上位ビ
・ソトのキャリーはキャリーアウト信号ＣＯＵＴ信号と
してフラグレジスタ≠に人力される。また信号線Ｂは「
Ｏ」であるからアキームｖ −夕２０．．２／、 ：ｌ
：ｌ、 ：ｌ−１への入力は、論理演算ユニット３０．
３／、 ３．２．３３の出力がセＶクタｌｌｏ、弘／、
弘ユ、 ’Ａ３によって選択さする。したがってアキー
ムレータ；１．０．２／、 ｕ、 ］には論理演算ユニ
ット３０．３／、 ３．２．．３３の出力が人力し、加
算結果が書込まれる。
次にＴＥＳＴ命令を実行するときの動作を説明する。Ｔ
ＥＳＴ命令で指定された指定ビットがアドレスデコーダ
３でデコードされる。例えば「ＴＥＳＴ λ」として
第２ビツトが指定されたとすると、第２ビツト′のアキ
ームＶ−タｎの出力が制御端子つきのバッファ乙によシ
選択され共通出力紳乙に出力される。これはアドレスデ
コーダ３の信号線６２がアクティブになるためである。
ＥＳＴ命令で指定された指定ビットがアドレスデコーダ
３でデコードされる。例えば「ＴＥＳＴ λ」として
第２ビツトが指定されたとすると、第２ビツト′のアキ
ームＶ−タｎの出力が制御端子つきのバッファ乙によシ
選択され共通出力紳乙に出力される。これはアドレスデ
コーダ３の信号線６２がアクティブになるためである。
他のビットのアキームレータ２０．．２／、 、２．？
の出力は、信号線ＡＯ，６１，６３がアクティブでない
ため共通出力線乙に出力されんい。共通出力綿６に出力
されたデータは、信号線Ｂ、Ｆがアクティブであること
からフラグレジスタ≠にラッチされる。またこの時、信
号線ＡはアクティブでないのでアキームＶ−タ２０、．
２／、 ：Ｌ、？、 ｕの内容は、ＴＥＳＴ命令実行後
も変化しない０このようにしてアキームレータＪ。
の出力は、信号線ＡＯ，６１，６３がアクティブでない
ため共通出力線乙に出力されんい。共通出力綿６に出力
されたデータは、信号線Ｂ、Ｆがアクティブであること
からフラグレジスタ≠にラッチされる。またこの時、信
号線ＡはアクティブでないのでアキームＶ−タ２０、．
２／、 ：Ｌ、？、 ｕの内容は、ＴＥＳＴ命令実行後
も変化しない０このようにしてアキームレータＪ。
２／、 ｕ、 ］中の指定ビット（この場合は第λビ・
ット）の内容がフラグレジスタ≠に書込まれる０次に新
規なビット処理命令である５ＴＯＲＥＢＩＴ命令を実行
するときの動作を説明する。５ＴＯＲＥ ＢＩＴ命令
が実行さすると、フラグレジスタぴの内容がアキ、ムレ
ータ２０．２／、 、２．２． ］中の指定ビットに格
納され、指定ビット以外は変化しなり０例えばｒｓｒｏ
ＲＥ ＢＩＴ ユ」として第２ビツトが指定ビットの
場合について説明する。まずアドレスデコーダ３により
指定ビ・ノドが第２ビツトであることが“わかると、信
号線６２カーアクデイプとなり、フラグレジスタ≠の内
容が、セレクタ３；２．弘２を通して第ユビ・ソトのア
キロムレータニにラッチされる。すなわちセレクタ５コ
では、フラグレジスタ≠の内容が選択されて出力し、そ
してセレクタにでは、信号線Ｂがアクティブとなるため
、論理演算ユニット３ツの出力ではなくて、セレクメ弘
２の出力すなわちフラグレジスタ弘の内容が選択されて
アキ−ムレ−ターに出力してう・ソチされる。指定ビッ
ト以外の他のビ・ットでは信号１ｉＪｂＯ，６／、 ６
３がアクティブでないため、セレクタ！；０．３／、
ｊ、？ｆハフ＊ 、 ムＶ−夕２０．２／、 ｎの内容
が選択され、セレクタ語、弘／、弘３を通してアキａム
レータ２０．ｓ、ｉ、−にラッチされる０すなわち、自
分自身の内容がラッチされることになる０なお、信号線
Ｆはアクティブでないためフラグレジスタ≠の内容は変
化しない。
ット）の内容がフラグレジスタ≠に書込まれる０次に新
規なビット処理命令である５ＴＯＲＥＢＩＴ命令を実行
するときの動作を説明する。５ＴＯＲＥ ＢＩＴ命令
が実行さすると、フラグレジスタぴの内容がアキ、ムレ
ータ２０．２／、 、２．２． ］中の指定ビットに格
納され、指定ビット以外は変化しなり０例えばｒｓｒｏ
ＲＥ ＢＩＴ ユ」として第２ビツトが指定ビットの
場合について説明する。まずアドレスデコーダ３により
指定ビ・ノドが第２ビツトであることが“わかると、信
号線６２カーアクデイプとなり、フラグレジスタ≠の内
容が、セレクタ３；２．弘２を通して第ユビ・ソトのア
キロムレータニにラッチされる。すなわちセレクタ５コ
では、フラグレジスタ≠の内容が選択されて出力し、そ
してセレクタにでは、信号線Ｂがアクティブとなるため
、論理演算ユニット３ツの出力ではなくて、セレクメ弘
２の出力すなわちフラグレジスタ弘の内容が選択されて
アキ−ムレ−ターに出力してう・ソチされる。指定ビッ
ト以外の他のビ・ットでは信号１ｉＪｂＯ，６／、 ６
３がアクティブでないため、セレクタ！；０．３／、
ｊ、？ｆハフ＊ 、 ムＶ−夕２０．２／、 ｎの内容
が選択され、セレクタ語、弘／、弘３を通してアキａム
レータ２０．ｓ、ｉ、−にラッチされる０すなわち、自
分自身の内容がラッチされることになる０なお、信号線
Ｆはアクティブでないためフラグレジスタ≠の内容は変
化しない。
このように本実施例によれば、５ＴＯＲＥ ＢＩＴ命
令とＴＥＳＴ命令と共に通常の加算、減算等の演算命令
が可能である。またアキロムレータのあるビットの情報
をあるビットに移動させるには第７の実施例と同様に簡
単なプログラムで為速処理できる。
令とＴＥＳＴ命令と共に通常の加算、減算等の演算命令
が可能である。またアキロムレータのあるビットの情報
をあるビットに移動させるには第７の実施例と同様に簡
単なプログラムで為速処理できる。
なお特に第２の実施例では具体的な回路構成を示したが
、同様の機能を有す水ものであればどのような回路構成
でもよいことはいうまでもない。
、同様の機能を有す水ものであればどのような回路構成
でもよいことはいうまでもない。
以上の通シ、本発明によｎばアキロムレータ中のビット
情報の移動が、プログラム上も簡単に、かつ処理スピー
ドの向上を図ることができる。
情報の移動が、プログラム上も簡単に、かつ処理スピー
ドの向上を図ることができる。
また、制御をおこなうプログラムにお込て、フラグレジ
スタを種々の情報をあられすために使用するが、その際
あるレジスタ（例えば［ＲＥＧＪと名づける）の指定ピ
ット（例えばにピット）にフラグレジスタの内容を格納
しておく必要が生ずる場合がある。この場合も、本発明
によれば下記の３ステツプによシ簡単におこなうことが
できる。
スタを種々の情報をあられすために使用するが、その際
あるレジスタ（例えば［ＲＥＧＪと名づける）の指定ピ
ット（例えばにピット）にフラグレジスタの内容を格納
しておく必要が生ずる場合がある。この場合も、本発明
によれば下記の３ステツプによシ簡単におこなうことが
できる。
ＬＯＡＤ ＲＥＧＳＴＯ
ＲＥ ＢＩＴ ＫＳＴＯＲＥ
ＲＥＧ特に強調すべきことは、種々の
計算結果は通常フラグレジスタに残されるため、その値
がひとつの命令ですぐにアキームＶ−夕に呼び出される
ということは、あらゆる場合に便利であり、イｏｆラム
作成上のメリットが大きい。
ＲＥ ＢＩＴ ＫＳＴＯＲＥ
ＲＥＧ特に強調すべきことは、種々の
計算結果は通常フラグレジスタに残されるため、その値
がひとつの命令ですぐにアキームＶ−夕に呼び出される
ということは、あらゆる場合に便利であり、イｏｆラム
作成上のメリットが大きい。
まりＦ＞Ｔ）Ｏ’＝Ｒ’、Ｂ Ｂ Ｉ Ｔ命令はＴＥ
ＳＴ命令と対称的な動作をするものであシ、プログラム
作成上大変便利である。
ＳＴ命令と対称的な動作をするものであシ、プログラム
作成上大変便利である。
第１図（ａ）、（ｂ）、（ｃ）はそれぞれＴＥＳＴ命令
、ＳＥＴ命令、ＲＥＳＥＴ命令の動作を示す図、第２図
は８ＴＯＲＥ ＢＩＴ命令の動作を示す図、第３図は
本発明の第７の実施例による電子計算機の演算装置を示
すブロック図、第≠図は本発明の第２の実施例による電
子計算機の演算装置を示す回路図である。 ｌ・・・命令レジスタ、コ・・・命令デコーダ、３・・
・アドレスデコーダ、≠・・・フラグレジス％ 、ｒ、
、２／、。 ｎ、力・・・アキュムレータ、３０．３／、 ３ユ、３
３・・・論理演算ユニット（ＡＬＵ ）、グ０．弘／、
弘ユ、弘３，３０゜ｊ／、見、Ｓ３・・・セレクタ、１
０． ＆／、 Ａｊ、 ６３・・・信号線、７０、７／
、 ７２．７３・・・バス、ざ０．ざ／、ざｄ、♂３．
り０．９／。 タコ、り、？・・・バッフ、。 出願人代理人 猪 股 清
、ＳＥＴ命令、ＲＥＳＥＴ命令の動作を示す図、第２図
は８ＴＯＲＥ ＢＩＴ命令の動作を示す図、第３図は
本発明の第７の実施例による電子計算機の演算装置を示
すブロック図、第≠図は本発明の第２の実施例による電
子計算機の演算装置を示す回路図である。 ｌ・・・命令レジスタ、コ・・・命令デコーダ、３・・
・アドレスデコーダ、≠・・・フラグレジス％ 、ｒ、
、２／、。 ｎ、力・・・アキュムレータ、３０．３／、 ３ユ、３
３・・・論理演算ユニット（ＡＬＵ ）、グ０．弘／、
弘ユ、弘３，３０゜ｊ／、見、Ｓ３・・・セレクタ、１
０． ＆／、 Ａｊ、 ６３・・・信号線、７０、７／
、 ７２．７３・・・バス、ざ０．ざ／、ざｄ、♂３．
り０．９／。 タコ、り、？・・・バッフ、。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 ｌ 命令をデコードするデコード回路と、複数のビット
を有し、並列にアクセスできる第１の記憶回路と、この
第１の記憶回路と別に設けられた第２の記憶回路とを備
え、前記デコード回路によシブコードされた命令信号に
従って演算処理する演算装置において、 前記第１の記憶回路の各ビットに書込むデータとして前
記第２の記憶回路に格納されたデータを選択する選択回
路を各ビット毎に備え、前記デコードされた命令信号が
前記第一の記憶回路に格納されたデータを前記第１の記
憶回路中の指定された指定ビットに書込む命令信号の場
合に、前記指定ビットに対応する前記選択回路のみが前
記第一の記憶回路に格納されたデータを蕾込むように選
択されることにより、前記第一の記憶回路に格納された
データを前記第１の記憶回路中の前記指定ビットに書込
むことを特徴とする演算装置。 コ 特許請求の範囲第１項記載の装置において、前記第
１の記憶回路はアキュムレータであシ、前記Ｚ−Ｘの記
憶回路は状態コードを格納するフラグレジスタであるこ
とを特徴とする演算装置。 ３ 特許請求の範囲第１項記載の装置において、前記第
１の記憶回路はアキュムレータであシ、前記第一の記憶
回路は状態コ・−ドを格納する複数のフラグレジスタで
あることを特徴とする演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008883A JPS59135548A (ja) | 1983-01-22 | 1983-01-22 | 演算装置 |
| US06/572,313 US4747066A (en) | 1983-01-22 | 1984-01-20 | Arithmetic unit |
| DE8484100584T DE3484687D1 (de) | 1983-01-22 | 1984-01-20 | Arithmetische einheit. |
| EP84100584A EP0114683B1 (en) | 1983-01-22 | 1984-01-20 | Arithmetic unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008883A JPS59135548A (ja) | 1983-01-22 | 1983-01-22 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135548A true JPS59135548A (ja) | 1984-08-03 |
Family
ID=11705070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008883A Pending JPS59135548A (ja) | 1983-01-22 | 1983-01-22 | 演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4747066A (ja) |
| EP (1) | EP0114683B1 (ja) |
| JP (1) | JPS59135548A (ja) |
| DE (1) | DE3484687D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59170937A (ja) * | 1983-03-18 | 1984-09-27 | Nec Corp | 論理演算回路 |
| WO1992003780A1 (en) * | 1990-08-20 | 1992-03-05 | Fujitsu Limited | Register circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW237534B (en) * | 1993-12-21 | 1995-01-01 | Advanced Micro Devices Inc | Method and apparatus for modifying the contents of a register via a command bit |
| US6484255B1 (en) * | 1999-09-20 | 2002-11-19 | Intel Corporation | Selective writing of data elements from packed data based upon a mask using predication |
| KR101332210B1 (ko) * | 2005-06-30 | 2013-11-25 | 인튜어티브 서지컬 인코포레이티드 | 멀티암 로보트 원격 외과수술에서 툴 상태에 대한 인디케이터와 통신 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4242675A (en) * | 1977-12-02 | 1980-12-30 | Texas Instruments Incorporated | Display and keyboard scanning for electronic calculation or the like |
| US3924110A (en) * | 1973-09-13 | 1975-12-02 | Texas Instruments Inc | Calculator system featuring a subroutine register |
| FR2361718A1 (fr) * | 1976-08-11 | 1978-03-10 | Adersa | Processeur parallele associatif a hierarchie de memoire, notamment pour l'acquisition et le traitement rapides des signaux |
| US4156927A (en) * | 1976-08-11 | 1979-05-29 | Texas Instruments Incorporated | Digital processor system with direct access memory |
| US4078251A (en) * | 1976-10-27 | 1978-03-07 | Texas Instruments Incorporated | Electronic calculator or microprocessor with mask logic effective during data exchange operation |
| US4164037A (en) * | 1976-10-27 | 1979-08-07 | Texas Instruments Incorporated | Electronic calculator or microprocessor system having combined data and flag bit storage system |
| CA1119307A (en) * | 1978-12-15 | 1982-03-02 | Guenther K. Machol | Microcomputer having separate bit and word accumulators and separate bit and word instruction sets |
| US4524455A (en) * | 1981-06-01 | 1985-06-18 | Environmental Research Inst. Of Michigan | Pipeline processor |
| FR2537785A1 (fr) * | 1982-12-13 | 1984-06-15 | Electricite De France | Dispositif de controle de la capacite d'une batterie d'elements d'accumulateur |
-
1983
- 1983-01-22 JP JP58008883A patent/JPS59135548A/ja active Pending
-
1984
- 1984-01-20 US US06/572,313 patent/US4747066A/en not_active Expired - Lifetime
- 1984-01-20 EP EP84100584A patent/EP0114683B1/en not_active Expired
- 1984-01-20 DE DE8484100584T patent/DE3484687D1/de not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59170937A (ja) * | 1983-03-18 | 1984-09-27 | Nec Corp | 論理演算回路 |
| JPH0545978B2 (ja) * | 1983-03-18 | 1993-07-12 | Nippon Electric Co | |
| WO1992003780A1 (en) * | 1990-08-20 | 1992-03-05 | Fujitsu Limited | Register circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0114683B1 (en) | 1991-06-12 |
| US4747066A (en) | 1988-05-24 |
| DE3484687D1 (de) | 1991-07-18 |
| EP0114683A2 (en) | 1984-08-01 |
| EP0114683A3 (en) | 1987-09-02 |
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