KR970006413B1

KR970006413B1 - 퍼지 컴퓨터

Info

Publication number: KR970006413B1
Application number: KR1019930030986A
Authority: KR
Inventors: 이광형; 박규호; 김영달
Original assignee: 한국전기통신공사; 조백제
Priority date: 1993-12-29
Filing date: 1993-12-29
Publication date: 1997-04-28
Also published as: JP3014605B2; KR950020233A; US5677996A; JPH07210388A

Abstract

내용없음.

Description

퍼지 컴퓨터

제1도는 본 발명에 의한 퍼지컴퓨터의 전체 구성을 개략적으로 나타낸 블록도.

제2도는 본 발명에 의한 퍼지 컴퓨터의 퍼지연산 제어부 구성을 나타낸 일실시 예시도.

제3도는 상기 제2도의 동작 파형도.

제4도는 본 발명에 의한 퍼지 컴퓨터의 퍼지 연산 처리부 구성을 나타낸 일실시 예시도.

제5a도는 상기 제4도 퍼지연산 처리부내의 조건적명령수행부를 설명하기 위한 일예시도로서, 격렬적 연산자(drastic product)와 그를 구현한 마이크로프로그램 예시도.

제5b도는 상기 제5a도의 격렬적 연산자 구현을 지원하는 하드웨어 구조를 나타낸 일실시예 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 퍼지연산제어부 200a-200n : 퍼지연산처리부.

본 발명은 퍼지정보를 고속으로 처리하기 위한 퍼지 컴퓨터에 관한 것으로, 특히 퍼지 정보 처리과정을 병렬로 수행하여 고속의 퍼지처리기능을 얻도록 하되, 시스템의 크기증가를 최소화하도록 구성한 퍼지 컴퓨터에 관한 것이다. 퍼지데이타를 처리하는 퍼지연산은 일반 컴퓨터에 수행될 때 많은 시간을 요하게 된다.

특히 가장 많이 사용되고 있는 퍼지연산자인 논리연산자(min,max)는 일반컴퓨터에서는 3개 내지 4개의 명령을 수행해야 한다. 퍼지(Fuzzy)가 응용되는 분야가 간단하고 계산량이 적을 경우는 일반컴퓨터에서 시뮬레이션하여 사용해도 속도에 별문제가 없었으나, 실시간 처리등의 고속퍼지 연산을 수행하는데는 특별한 하드웨어가 필요하게 되었다.

이를 위한 몇가지 하드웨어가 개발되었으나, 이들은 모두 내부구조를 간단하게 하고 계산속도를 향상시키기 위한 방편으로 논리연산자에 기반을 둔 맴다니(Mamdani)의 추론방법을 그대로 하드웨어화하여 개발되었다.

그러나 응용분야가 점점넓어짐에 따라 요구하는 퍼지연산 방식도 다양화되어 이를 지원하는 하드웨어가 계속 첨가되면서 구조가 현저하게 복잡해지고 있는 실정이다.

그리고, 퍼지데이타 처리의 또하나의 특징은 퍼지데이타가 벡터형식으로 표현되는 집합으로서, 각 원소에 대해 똑같은 연산을 수행하게 된다. 따라서, 속도 향상면에서 퍼지연산 프로세서를 여러개 두어 처리하면 그만큼의 빠른속도를 얻을 수 있다.

그러나, 퍼지추론칩 자체가 복잡해지는 동시에 복수개를 둠으로서 발생되는 전체 시스템의 크기의 증가 문제가 실제 그 구현에 어려움을 주고 있다.

즉, 기존의 퍼지칩은 하나의 퍼지처리기를 독립된 칩으로 각각 구현하였기 때문에, 이를 병렬로 사용할 경우 많은 부분에서 중복된 회로를 가지게 되고, 또한 이를 통합 제어하기 위한 별도의 회로가 필요하게 되는 단점을 내포하고 있었다.

따라서, 본 발명은 상기 종래 기술의 제한 문제점을 해결하기 위해 안출된 것으로서, 퍼지연산제어부와 퍼지연산처리부를 분리시키고 연산부만을 중복으로 두고 하나의 퍼지제어부가 그들을 모두 관리하도록 하여, 많은 양의 퍼지데이타를 고속으로 처리하면서도 회로의 구성을 단순화시켜 쉽게 구별할 수 있도록 하는 퍼지컴퓨터를 제공함에 그 목적을 두고 있다.

본 발명은 상기 목적을 실현하기 위하여, 호스트 시스템에 연결되어 필요한 데이타와 프로그램을 다운로드 받아 동작하되, 퍼지정보를 고속으로 처리하기 위하여 퍼지정보 처리를 병렬로 수행하는 퍼지 컴퓨터에 있어서, 연산프로그램을 상기 호스트 시스템으로부터 자신의 제어메모리에 다운로드 받아 지정한 뒤, 자신의 명령레지스터(IR)로 들어오는 신호에 따라 퍼지 연산을 시작하고, 상태레지스터를 통해 처리상황을 상기 호스트 시스템에 알리는 단일의 퍼지연산 제어 수단 및 상기 단일의 퍼지연산제어 수단에 시스템버스를 통해 병렬적으로 각각 연결되어 있으며, 상기 호스트 시스템으로 부터의 퍼지데이타를 내장된 각각의 지식 베이스에 다운로드 받아, 상기 퍼지연산제어 수단으로부터의 제어 신호에 병렬적으로 각각 기능을 수행하는 다수의 퍼지연산처리수단을 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예를 상세히 설명하기로 한다.

제1도는 본 발명에 의한 퍼지 컴퓨터의 전체 구성을 개략적으로 나타낸 블록도로서, 도면에서 100은 퍼지연산제어부, 111은 명령레지스터, 113은 상태레지스터, 130은 제어메모리부, 140은 퍼지제어부, 200a 내지 200n 은 퍼지연산처리부, 210은 지식베이스, 220은 퍼지연산부를 각각 나타낸 것이다.

도면에 도시된 바와 같이, 본 발명에 의한 퍼지 컴퓨터의 구성은 단일의 퍼지연산제어부(100)와, 상기 퍼지연산제어부(100)에 시스템버스를 통해 병렬적으로 각각 연결된 다수의 퍼지연산처리부(200a 내지 200n)로 구성되어 있다.

즉, 전체시스템 구성은 하나의 제어부(100)와 여러개의 연산부(200a 내지 200n)로 구성되고 호스트 시스템(도시하지 않았음)에 연결되어, 필요한 데이타와 프로그램을 다운로드 받아 동작하는 것이다.

이와 같이, 본 발명에서는 제어부의 중복을 없애기 위해 퍼지 처리기를 퍼지연산제어부(100)와 퍼지연산처리부(200)로 분리하되, 상기 제어부를 통합하여 하나로 구성하고 상기 다수의 연산부를 동시에 관리하는 구조를 채택하고 있다.

상기 퍼지연산제어부(100)는 연산프로그램을 호스트로부터 자신의 제어메모리(130)에 다운로드 받아 지정한 뒤 자신의 명령레지스터(IR)(111)로 들어오는 신호에 따라 퍼지연산을 시작한다.

또 처리상황을 호스트에 알리기 위해 상태레지스터(113)를 사용하도록 되어 있다.

그리고, 상기 퍼지연산제어부(100)는 하나의 독립된 칩으로 구성되며, 다수의 퍼지연산처리부(200)의 관리와 그의 인터페이스를 담당하게 된다. 이 때 관리하에 작동하는 퍼지연산처리부의 수는 제한을 받지 않는다.

상기 퍼지연산 처리부(F.P.E: Fuzzy Processing Element)(200a 내지 200n)는 퍼지데이타를 저장하는 지식베이스(210)와 퍼지연산을 수행하는 퍼지연산부(220)로 구성된다. 상기 호스트 시스템은 상기 지식베이스(210)에 퍼지데이타를 다운로드시켜 처리하게 한다. 그리고, 상기 각 퍼지연산처리부(200a 내지 200n)는 상기 퍼지연산제어부로부터 지식베이스 제어신호와 퍼지연산제어신호를 받아 동기되어 수행한다.

따라서, 상기 퍼지연산제어부(100)의 제어하에 연산을 수행하는 각각의 퍼지연산처리부(200a 내지 200n)는 종래의 경우와 비교해 볼 때, 그 제어부가 분리되어 있기 때문에 각각의 크기가 작아져서, 하나의 칩에 다수개의 퍼지연산처리기 구현이 용의하게 되며, 이는 전체 시스템의 크기 축소면에서 큰 역할을 하게 된다.

또한, 종래의 연산처리기 구조가 가지는 문제점으로 여러개의 퍼지연산처리기를 하나의 칩에 통합할 때 발생하는 메모리대역폭문제를 들 수 있는바, 예로서, 메모리의 데이타버스를 8비트로 사용할 때 16개의 퍼지연산처리기가 하나의 칩으로 구현된다고 가정하면 이 칩의 요구핀수는 8*16=128+메모리제어신호수만큼 필요하게 되고, 여기에 퍼지연산처리기 자체의 제어신호를 합하면 요구되는 칩의 외부핀수는 큰 문제점으로 대두된다.

그러나, 본 발명에서는 상기한 바와 같이 퍼지데이타를 저장하는 지식베이스를 퍼지연산처리기와 함께 하나의 칩내부에 각각 구현하므로써, 이러한 메모리 대역폭문제를 간단하게 해결할 뿐만 아니라, 메모리 엑세스 타임의 감소로 처리속도 또한 현저한 증가를 가져온다.

제2도는 본 발명에 의한 퍼지 컴퓨터의 퍼지연산 제어부 구성을 나타낸 일실시 예시도이고, 제3도는 상기 제2도의 동작파형도이다.

그리고, 도면에서, 110은 호스트 인터페이스부로서 111은 명령레지스터, 113은 상태레지스터이고, 130은 제어메모리부로서 131은 콘트롤메모리, 133은 컨트롤메모리버퍼레지스터(CMBR)이며, 140은 퍼지제어부(일명 시퀀스제어부라 함)로서 141은 루프 카운터(loop counter), 142는 제로 디텍터(zero detector), 143 및 144는 멀티플렉서, 145는 인크리먼터(incrementer)이다.

본 발명에 의한 퍼지 컴퓨터의 퍼지연산제어부(100)의 역할은 크게 3부분으로 나누어지는 바, 상기 퍼지 연산처리부(200)를 제어하기 위한 마이크로프로그램의 수행을 제어하는 퍼지제어부(140)와, 마이크로프로그램을 저장하는 제어메모리부(130)와, 호스트시스템과의 인터페이스를 수행하는 인터페이스부(110)로 구성된다.

상기 퍼지연산제어부(100)는 마이크로프로그램 기법을 이용하여 상기 퍼지연산처리부(200)를 제어하는데, 이를 위한 신호와 시스템진행순서는 마이크로프로그램 형태로 상기 콘트롤 메모리(131)에 저장된다. 마이크로 명령어는 소정 비트의 크기를 가지며 상기 콘트롤메모리(131)에 저장되며, 마이크로 프로그램 제어명령으로 반복문과 분기(branch)를 사용할 수 있다.

상기 루프 카운터(loop counter)(141)와 제로 디텍터(zero detector)(142)는 반복문을 실행하기 위해 구비된 것이다. 이때, 반복 횟수는 마이크로 프로그램의 차기 어드레스(next address)필드에서 루프카운터(loop counter)로 절재된다. 각 명령들은 한 사이클에 하나씩 수행된다.

그리고, 상기 퍼지연산제어부(100)의 마이크로 프로그램 실행과 상기 퍼지연산처리부(200)의 실행에 대한 타이밍도(timming diagram)는 제3도에 도시되어 있다. 상기 퍼지연산제어부(100)의 내부 레지스터는 클럭1에 동기되어 동작하고, 상기 각 퍼지 연산처리부(200)의 내부 레지스터는 클럭4에 동기되어 동작한다.

주 클럭으로는 4개의 서로 다른 동기를 가지는 클럭으로 만들어 클럭1에서 컨트롤메모리버퍼레지스터(CMBR: Control Memory Buffer Register)(133)에 저장한다. 이때가 새로운 퍼지연산명령의 시작이 된다.

상기 컨트롤메모리버퍼레지스터(CMBR)에 있는 내용중 퍼지연산처리부(200)를 제어하기 위한 신호는 버스를 통해 각 퍼지연산처리부(200)의 지식베이스(210)에 전달되어 퍼지연산을 수행하게 되고, 시스템진행순서를 결정하는 신호(BR,NA)는 다음 마이크로프로그램의 위치를 결정짓는다.

그리고, 호스트 시스템으로부터 마이크로프로그램을 다운로드 받은 뒤 명령레지스터(111)의 수행시작 플래그를 셋트하면 컨트롤메모리(131)의 0번지부터 수행을 시작한다.

즉, 시스템의 초기상태는 상기 명령레지스터(111)의 수행시작 플래그가 리셋되어 있고 이 신호를 컨트롤메모리버퍼레지스터(CMBR)의 리셋신호단에 연결되어 상기 컨트롤메모리버퍼레지스터(CMBR)(133)의 출력이 0이 되게 한다.

그러면, 상기 퍼지연산처리부(200)는 이러한 신호에 NOP를 계속 수행하게 되고 시스템진행순서를 결정짓는 시이퀀스제어부는 0번지를 계속해서 무조건분기를 하게 된다. 따라서 수행시작 플래그가 셋되면 0번지에서부터 수행이 시작되는 것이다.

또한, 퍼지 연산이 끝남을 호스트에 알리기 위해서는 마이크로프로그램의 마지막 명령에서 종료비트를 셋트하여, 상기 상태레지스터(111)를 통하여 호스트 시스템에 알리게 된다.

제4도는 본 발명에 의한 퍼지 컴퓨터의 퍼지연산처리부 구성를 나타낸 일실시 예시도로서, 도면에서 210은 퍼지집합의 소속함수 값을 저장하는 지역메모리인 지식베이스이고, 221은 퍼지연산기(FALU), 222는 플래그, 223 및 224는 멀티플렉서, RO-R6은 범용 레지스터, MRD 및 MWR은 메모리입출력 버퍼용 레지스터를 각각 나타낸 것이다.

도면에 도시된 바와 같이 퍼지연산처리부는 지식베이스(210)를 자신의 지역메모리로하고, 실제로 퍼지연산을 수행하는 퍼지연산기(FALU)(221)를 구비하고 있으며, 연산 중간결과를 저장하기 위해 7개의 범용레지스터(RO-R6)와, 2개의 메모리입출력 버퍼용 레지스터(MRD,MWR)와, 상기 각 레지스터의 출력단에 그 입력단이 연결되고 상기 퍼지연산기(FALU)에 그 출력단이 각각 연결되는 2개의 멀티플레서(223, 224)와, 상기 퍼지연산기(FALU)에 연결되어 있는 상태플래그(222)를 구비하고 있다.

상기 지식베이스(210)는 어드레스(10비트)와 제어신호(2비트 : chip enable, r/w)에 따라 데이터를 읽고 쓰며, 상기 퍼지연산기(221)는 소정비트의 연산자 명령부, 연산입력으로 사용되는 소정의 레지스터 결정비트와, 결과를 저장하는 소정의 레지스터 결정비트로 구성된다. 또한 메모리에서 데이터를 읽고, 쓰기 위해 하위비트가 더 사용된다.

그리고, 본 발명의 일실시예에서는 호스트시스템에서 직접 접근할 수 있는 상기 지식베이스를 1K 바이트로 구성하였는 바, 이는 8비트로 표현되는 퍼지집합의 소속함수를 1000개 저장할 수 있다. 즉, 이는 추론시 1000개의 규칙을 이용할 수 있음을 의미한다.

모든 퍼지연산처리부(200)는 퍼지연산제어부(100)로부터 이러한 신호를 받아 동기적으로 각각의 기능을 수행한다.

한편, 각 수행결과에 따른 상태를 저장하는 상태플래그(222)가 있다. 이는 연산결과에서 케리(carry)의 발생을 저장하는 케리플래그(c)와, 연산결과는 퍼지에서 소속함수값을 나타내는데 이때 소속함수값중 0과 1은 자주 사용되므로 이를 나타내는 플래그(Z,O)로 구성된다. 또한, 상기와 같이 다수의 모듈로 구성되는 퍼지연산처리부(200a-200n)는 하나의 칩으로 구성할 수 있다.

그리고, 퍼지연산을 수행하는 동안, 앞의 결과에 따라 다르게 작동 해야하는 경우가 있다. 즉 퍼지연산제어부(100)로부터 같은 명령을 전달받더라도 자신의 상태플래그에 의해 다르게 수행해야 하는 것을 말하는, 제5a도 및 제5b도에 이러한 경우의 한 예인 격렬적연산자(drastic product)와 이를 구현한 마이크로프로그램, 지원하드웨어 구조를 도시되었다.

제5a도는 상기 제4도 퍼지 연산 처리부내의 조건적명령수행부를 설명하기 위한 일예시도로, 격렬적 연산자(drastic product)와 그를 구현한 마이크로프로그램 예시도이고, 제5b도는 상기 제5a도의 격렬적 연산자 구현을 지원하는 하드웨어 구조를 나타낸 일실시예 회로도이다. 그리고, 도면에서 251은 멀티플랙서, 252는 레지스터, 253은 AND 게이트, 254는 상태플래그이다.

여기서 사용한 상태플래그(254)는 소속함수 값이 1임을 가리키는 0플래그이다. 그리고 다른 플래그에 대해서도 똑같은 구조의 선택회로가 적용된다.

그리고, 각각의 플래그(C, Z, O)에 구비되는 선택회로는 상기 상태플래그에 일입력단이 연결되고 다른 한입력단으로 명령코드(opcode)를 입력하는 논리곱(AND) 게이트(253)와, 상기 논리곱(AND) 게이트의 출력단에 그 제어단이 연결된 2 : 1 멀티플렉서(MUX)(251)와, 상기 2 : 1 멀티플렉서(MUX)의 출력단에 연결된 레지스터(252)로 구성된다.

퍼지연산처리부(200)를 복수개로 두고 하나의 퍼지연산제어부(100)에서 이를 모두 관리할 때, 대부분의 퍼지연산이 상기 퍼지연산처리(200)에서 똑같이 수행되나, 몇몇 연산(산술연산자, 한계적연산자)등에서 상기 각 연산기는 자신의 상태 플래그에 따라 다르게 작동해야 할 때가 있다.

본 발명에서는 이때에 조건적명령(conditional instruction)을 사용함으로써 사용자가 원하는 연산을 기대할 수 있게 한다. 즉, 조건적명령은 앞단계에서 수행한 결과에 의해 발생하는 상태플래그의 값에 따라 사용하는 오퍼랜드를 선택하는 연산자로, 예로서 조건적이동(conditional move instruction)명령의 경우 MOV.0, R1, R2, R3는 케리(carry)플래그의 값이 0이면 R1을 R3에, 그리고 1이면 R2를 R3에 각각 이동시킨다.

이제, 상기 선택회로의 동작을 살펴보면, 오퍼랜드를 선택하는 과정에서 MOV.0가 아닌 다른 명령에서는 S1 이 사용되고, MOV.0일 때는 플래그의 값에 따라 S1과 S2중 어느하나가 선택된다. 이러한 구조하에서 한계적 연산은 4개의 마이크로프로그램으로 구현가능하게 된다.

상기한 바와 같은 본 발명은 실시간처리를 요하는 제어분야나 많은 양의 데이터를 다루어야 하는 컴퓨터비전, 음성인식, 로봇제어등의 첨단분야에서 유용하게 이용될 수 있는 것이다.

또한, 본 발명은 상기한 바와 같이, 퍼지연산제어부와 퍼지연산처리부를 분리시키고, 하나의 퍼지제어부가 병렬적으로 연결된 다수의 퍼지연산처리부들을 모두 관리하도록 하여, 많은 양의 퍼지 데이터를 고속으로 처리하면서도 회로의 구성을 단순화시켜 주는 뛰어난 효과를 갖는다.

Claims

호스트 시스템에 연결되어 필요한 데이터와 프로그램을 다운로드 받아 동작하되, 퍼지정보를 고속으로 처리하기 위하여 퍼지정보 처리를 병렬로 수행하는 퍼지 컴퓨터에 있어서, 연산프로그램을 상기 호스트 시스템으로부터 자신의 제어메모리에 다운로드 받아 지정한 뒤, 자신의 명령레지스터(IR)로 들어오는 신호에 따라 퍼지연산을 시작하고, 상태 레지스터를 통해 처리상황을 상기 호스트 시스템에 알리는 단일의 퍼지연산 제어 수단(100); 및 상기 단일의 퍼지연산제어 수단(100)에 시스템버스를 통해 병렬적으로 각각 연결되어 있으며, 상기 호스트 시스템으로부터의 퍼지데이타를 내장된 각각의 지식베이스에 다운로드 받아, 상기 퍼지연산제어 수단(100)으로부터의 제어신호에 따라 병렬적으로 각각 기능을 수행하는 다수의 퍼지연산처리 수단(200a 내지 200n)을 포함하는 것을 특징으로 하는 퍼지 컴퓨터.
제1항에 있어서, 상기 퍼지연산제어 수단(100)은 상기 다수의 퍼지연산처리 수단(200)을 제어하기 위한 마이크로프로그램의 수행을 제어하는 퍼지제어수단(140); 상기 퍼지제어 수단(140)에 연결되어 있으며 마이크로프로그램을 저장하는 제어메모리 수단(130); 및 상기 호스트 시스템과의 인터페이스를 수행하는 인터페이스 수단(110)을 포함하는 것을 특징으로 하는 퍼지 컴퓨터.
제2항에 있어서, 상기 퍼지제어 수단(140)은 마이크로 프로그램 제어명령으로 사용되는 반복문과 분기를 실행하기 위해 루프 카운터(loop counter)(141)와 제로 디텍터(zero detector)(142)를 구비하고 있는 것을 특징으로 하는 퍼지 컴퓨터.
제1항에 있어서, 상기 다수의 퍼지연산처리수단(200) 각각은 상기 호스트 시스템에서 직접 접근할 수 있게 구성되며 자신의 지역메모리로서 구비되는 지식베이스(210); 실제로 퍼지연산을 수행하는 퍼지연산기(FALU)(221); 연산 중간결과를 저장하기 위한 제1 내지 제7범용 레지스터(RO-R6); 상기 지식베이스에 각각 연결된 제1도 및 제2메모리입출력 버퍼용 레지스터(MRD, MWR); 상기 각 레지스터의 출력단에 그 입력단이 연결되고 상기 퍼지 연산기(FALU)에 그 출력단이 각각 연결되는 제1 및 제2멀티플렉서(223,224); 및 상기 퍼지연산기(FALU)에 연결되어 있는 상태플래그(222)를 포함하여 구성되는 것을 특징으로 하는 퍼지 컴퓨터.
제4항에 있어서, 퍼지연산처리를 고속으로 수행하고 회로의 크기를 최소화하기 위해, 상기 다수의 퍼지 연산처리수단(200)은 그 제어회로를 분리하여 제외시킨 상태로 각각 서로 다른 모듈로 구성하되, 상기 다수의 퍼지연산처리 수단(200)을 하나의 칩으로 구성하는 것을 특징으로 하는 퍼지 컴퓨터.
제4항에 있어서, 상기 퍼지연산처리 수단(200)은 상기 퍼지연산제어 수단(100)으로부터 같은 명령을 전달받더라도 자신의 상태 플래그(222)의 상태에 따라 그 수행을 달리하기 위하여 각각의 플래그(C, Z, O)에 선택회로를 구비시키되, 상기 선택회로는 상기 상태플래그에 일입력단이 연결되고 다른 한 입력단으로 명령코드(opcode)를 입력하는 논리곱(AND) 게이트(253); 상기 논리곱(AND) 게이트의 출력단에 그 제어단이 연결된 2 : 1 멀티플렉서(MUX)(251); 및 상기 2 : 1 멀티플렉서(MUX)의 출력단에 연결된 레지스터(252)를 구비하고 있는 것을 특징으로 하는 퍼지 컴퓨터.