JPH01224840A - 情報処理装置におけるバイパスライン制御方式 - Google Patents
情報処理装置におけるバイパスライン制御方式Info
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- JPH01224840A JPH01224840A JP63050756A JP5075688A JPH01224840A JP H01224840 A JPH01224840 A JP H01224840A JP 63050756 A JP63050756 A JP 63050756A JP 5075688 A JP5075688 A JP 5075688A JP H01224840 A JPH01224840 A JP H01224840A
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- 230000010365 information processing Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/3826—Bypassing or forwarding of data results, e.g. locally between pipeline stages or within a pipeline stage
- G06F9/3828—Bypassing or forwarding of data results, e.g. locally between pipeline stages or within a pipeline stage with global bypass, e.g. between pipelines, between clusters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、先行する命令の演算結果を後続の命令が使用
する場合、演算結果を格納すべきレジスタ群をバイパス
させて先行演算結果を演算器へ送出するようにした演算
処理装置におけるバイパスライン制御方式の改良に関す
る。
する場合、演算結果を格納すべきレジスタ群をバイパス
させて先行演算結果を演算器へ送出するようにした演算
処理装置におけるバイパスライン制御方式の改良に関す
る。
従来、この種の情報処理装置は、複数のレジスタから構
成されるレジスタ群と、同時動作可能な複数の演算器と
、演算器の演算結果をレジスタ群に供給するラインとは
別にレジスタ群をバイパスしてレジスタ群の読出しライ
ンに供給するバイパスラインと、これらの要素を制御す
る制御部とを備え、バイパスラインの制御は、レジスタ
群への演算結果の書込みレジスタ番号と、後続演算のデ
ータ読出しレジスタ番号との比較により実現していた。
成されるレジスタ群と、同時動作可能な複数の演算器と
、演算器の演算結果をレジスタ群に供給するラインとは
別にレジスタ群をバイパスしてレジスタ群の読出しライ
ンに供給するバイパスラインと、これらの要素を制御す
る制御部とを備え、バイパスラインの制御は、レジスタ
群への演算結果の書込みレジスタ番号と、後続演算のデ
ータ読出しレジスタ番号との比較により実現していた。
このような従来の方式を次の命令列を例にして以下説明
する。
する。
ＳＦＴ Ｓｏ←Ｓｔ＜Ｓ２ ・・・Ｃ１）ＡＤＤ
Ｓ４←ＳＯ＋Ｓ３ ・・・（２）Ｌ Ｄ
Ｓ Ｏ←Ｍ＋ａ＋ ＝・（３１なお、命令ｆ
ｉｌは、レジスタ群中のレジスタＳ１のデータを同じく
レジスタ群中のレジスタＳ２のデータの値だけシフトし
、そのシフト結果をレジスタ群中のレジスタＳＯに格納
する命令、命令（２）は、命令（１）で得られたシフト
結果にレジスタ群中のレジスタＳ３のデータを加算し、
その結果をレジスタ群中のレジスタＳ４に格納する命令
、命令（３）はメモリのデータをレジスタ群中のレジス
タＳＯにロードする命令である。
Ｓ４←ＳＯ＋Ｓ３ ・・・（２）Ｌ Ｄ
Ｓ Ｏ←Ｍ＋ａ＋ ＝・（３１なお、命令ｆ
ｉｌは、レジスタ群中のレジスタＳ１のデータを同じく
レジスタ群中のレジスタＳ２のデータの値だけシフトし
、そのシフト結果をレジスタ群中のレジスタＳＯに格納
する命令、命令（２）は、命令（１）で得られたシフト
結果にレジスタ群中のレジスタＳ３のデータを加算し、
その結果をレジスタ群中のレジスタＳ４に格納する命令
、命令（３）はメモリのデータをレジスタ群中のレジス
タＳＯにロードする命令である。
まず、命令（１）を制御部が解読すると、命令（１１で
指示されるレジスタＳｌ、３２のデータをレジスタ群か
ら読出して読出しラインを介して演算器の一種であるシ
ックに供給し、演算起動をかける。
指示されるレジスタＳｌ、３２のデータをレジスタ群か
ら読出して読出しラインを介して演算器の一種であるシ
ックに供給し、演算起動をかける。
制御部は命令（１１を解読し演算起動をかけると、次に
命令（２）の解読を行ない、この解読により命令（２）
が命令（１１の演算結果（レジスタ群中のレジスタＳＯ
に格納されるべきデータ）を必要とする命令であること
を判断すると、その演算結果がシフタから出力されるま
で命令（２）の起動を待ち合わせ、起動待ちの命令（２
）が発生したことにより、後続する命令（３）について
は無条件に処理を待ち合わせる。
命令（２）の解読を行ない、この解読により命令（２）
が命令（１１の演算結果（レジスタ群中のレジスタＳＯ
に格納されるべきデータ）を必要とする命令であること
を判断すると、その演算結果がシフタから出力されるま
で命令（２）の起動を待ち合わせ、起動待ちの命令（２
）が発生したことにより、後続する命令（３）について
は無条件に処理を待ち合わせる。
シフト演算に必要な時間が経過すると、シフタから演算
結果が出力される。このとき、制御部はその演算結果を
格納すべきレジスタＳＯの番号と先行演算結果待ちで演
算起動を保留していた命令（２）の第１オペランドで指
示される読出しレジスタＳＯの番号とが一致しているこ
とを検出し、バイパスラインを活性化して命令（１）の
演算結果をレジスタ群をバイパスさせてレジスタ群の読
出しラインに直接に供給する。これにより、先行する演
算結果を後続の命令が使用する場合で、後続の命令が先
行する演算終了を待ち合わせている場合には、先行する
演算結果をレジスタ群に一度格納しこの格納したデータ
を読出して後続の演算に使用する場合に比べ、レジスタ
群をバイパスした分だけ後続処理の立ち上がりを高速化
することができる。
結果が出力される。このとき、制御部はその演算結果を
格納すべきレジスタＳＯの番号と先行演算結果待ちで演
算起動を保留していた命令（２）の第１オペランドで指
示される読出しレジスタＳＯの番号とが一致しているこ
とを検出し、バイパスラインを活性化して命令（１）の
演算結果をレジスタ群をバイパスさせてレジスタ群の読
出しラインに直接に供給する。これにより、先行する演
算結果を後続の命令が使用する場合で、後続の命令が先
行する演算終了を待ち合わせている場合には、先行する
演算結果をレジスタ群に一度格納しこの格納したデータ
を読出して後続の演算に使用する場合に比べ、レジスタ
群をバイパスした分だけ後続処理の立ち上がりを高速化
することができる。
さらに制御部は命令（２）を起動すると、次の命令（３
）の解読を開始する。
）の解読を開始する。
第４図（８）は前述した命令（１１，（２１，（３１の
実行動作状態を表すタイムチャートであり、同図に示す
ように従来方式は、後続する命令（２）が先行する命令
（１）の演算結果を使用する場合、その後続の命令（２
）の起動を待ち合わせると共に、その待ち合わせた命令
（２）の起動後に次の命令（３）を起動していた。
実行動作状態を表すタイムチャートであり、同図に示す
ように従来方式は、後続する命令（２）が先行する命令
（１）の演算結果を使用する場合、その後続の命令（２
）の起動を待ち合わせると共に、その待ち合わせた命令
（２）の起動後に次の命令（３）を起動していた。
上述した従来の情報処理装置では、先行命令の演算結果
を後続の命令で使用する場合、先行命令の演算が終了す
るまでは、先行命令の演算結果を使用する命令のみなら
ず、それ以降の命令も実行していなかった。
を後続の命令で使用する場合、先行命令の演算が終了す
るまでは、先行命令の演算結果を使用する命令のみなら
ず、それ以降の命令も実行していなかった。
ところが、前述の命令＋１１． （２１，＋３１につい
てみると、命令（２）は命令（１）の演算結果待ちであ
るので命令１１１の演算終了までは実行することはでき
ないが、命令（３）に関しては先行する演算結果を使用
しないので、本来は命令＋１１と並行して実行すること
ができる。
てみると、命令（２）は命令（１）の演算結果待ちであ
るので命令１１１の演算終了までは実行することはでき
ないが、命令（３）に関しては先行する演算結果を使用
しないので、本来は命令＋１１と並行して実行すること
ができる。
第４図（ｂｌは従来の情報処理装置において、前述した
同時実行可能な命令（３）を先廻り実行させた際の動作
実行状態を示すタイムチャートであり、このように先廻
り実行させることにより、情報処理装置の性能を高める
ことが可能となる。
同時実行可能な命令（３）を先廻り実行させた際の動作
実行状態を示すタイムチャートであり、このように先廻
り実行させることにより、情報処理装置の性能を高める
ことが可能となる。
しかし、このような同時実行可能な命令の先廻り実行を
従来の情報処理装置において採用することはできない、
その理由は、バイパスラインの制御を、レジスタ群への
演算結果の書込みレジスタ番号と、後続演算のデータ読
出しレジスタ番号との比較により実現していたからであ
る。すなわち、命令（３）のように、先行する命令＋１
１と同一のレジスタＳＯにデータを格納する命令が後続
命令として続く場合、命令（３）を先廻り実行させて命
令ｉｌｌと並行して実行すると、命令（１）の演算結果
より先に命令（３）の演算結果が得られることもあり、
実行待ちの命令（２）の読出しレジスタＳＯの番号と、
先行する命令の演算結果書込みレジスタＳＯの番号とを
単に比較するだけでは、命令（３）で得られた演算結果
を命令（２）で使用してしまうといった問題が生じる。
従来の情報処理装置において採用することはできない、
その理由は、バイパスラインの制御を、レジスタ群への
演算結果の書込みレジスタ番号と、後続演算のデータ読
出しレジスタ番号との比較により実現していたからであ
る。すなわち、命令（３）のように、先行する命令＋１
１と同一のレジスタＳＯにデータを格納する命令が後続
命令として続く場合、命令（３）を先廻り実行させて命
令ｉｌｌと並行して実行すると、命令（１）の演算結果
より先に命令（３）の演算結果が得られることもあり、
実行待ちの命令（２）の読出しレジスタＳＯの番号と、
先行する命令の演算結果書込みレジスタＳＯの番号とを
単に比較するだけでは、命令（３）で得られた演算結果
を命令（２）で使用してしまうといった問題が生じる。
このような為、従来の情報処理装置では先廻り実行を行
なっていなかったものである。
なっていなかったものである。
本発明はこのような事情に鑑みて為されたものであり、
その目的は、命令の先廻り実行を行なってもバイパスラ
イン制御を正しく行なうことができるバイパスライン制
御方式を提供することにある。
その目的は、命令の先廻り実行を行なってもバイパスラ
イン制御を正しく行なうことができるバイパスライン制
御方式を提供することにある。
本発明は上記目的を達成するために、
複数のレジスタから構成されるレジスタ群と、演算デー
タ供給パスを介して前記レジスタ群からデータが供給さ
れる同時動作可能な複数の演算器と、該複数の演算器の
演算結果を前記レジスタ群をバイパスして前記演算デー
タ供給パスに送り出すバイパスラインと、これらの各要
素を制御する制御部とを備え、同時に複数の演算を実行
することができる情報処理装置において、 前記制御部は、実行中の命令を実行中命令間でそれぞれ
異なる即ちユニークな番号に関連付けて管理すると共に
実行完了命令の演算結果を前記レジスタ群に格納するタ
イミングより所定サイクル前のタイミングサイクル時に
前記実行完了命令に対応する前記番号を出力する実行中
命令管理部と、先行する演算結果を使用する後続命令を
、その待ちの要因となった先行命令に関連付けた前記番
号と共に保持する実行特命令バッファと、該実行特命令
バッファに保持された前記番号と前記実行中命令管理部
から出力された前記番号との比較結果により前記バイパ
スラインを制御するバイパスライン制御部とを含んでい
る。
タ供給パスを介して前記レジスタ群からデータが供給さ
れる同時動作可能な複数の演算器と、該複数の演算器の
演算結果を前記レジスタ群をバイパスして前記演算デー
タ供給パスに送り出すバイパスラインと、これらの各要
素を制御する制御部とを備え、同時に複数の演算を実行
することができる情報処理装置において、 前記制御部は、実行中の命令を実行中命令間でそれぞれ
異なる即ちユニークな番号に関連付けて管理すると共に
実行完了命令の演算結果を前記レジスタ群に格納するタ
イミングより所定サイクル前のタイミングサイクル時に
前記実行完了命令に対応する前記番号を出力する実行中
命令管理部と、先行する演算結果を使用する後続命令を
、その待ちの要因となった先行命令に関連付けた前記番
号と共に保持する実行特命令バッファと、該実行特命令
バッファに保持された前記番号と前記実行中命令管理部
から出力された前記番号との比較結果により前記バイパ
スラインを制御するバイパスライン制御部とを含んでい
る。
本発明の作用を前記命令（ＩＩ、 （２１，（３１を例
にして説明すると、命令（ｌ）、命令（３］が並行して
実行されており、命令（２）が命令（１１の演算結果待
ちのとき、実行中命令は命令（１１，（３１なので、実
行中の命令を管理する実行中命令管理部は命令（ｌ）、
命令（３１をユニークな番号α、βに関連付けて管理し
、実行待ち命令バッファには上記命令（１１と関連付け
られた番号αと共に命令（２）が格納される。したがっ
て、たとえ命令（３）が命令＋１１より早く演算終了し
実行中命令管理部から先に番号βがバイパスライン制御
部に出力されても、バイパスライン制御部は実行待ち命
令バッファに保持された番号αと相違するのでバイパス
ラインを活性化せず、命令（１１の番号αが出力される
ことにより、バイパスラインを活性化する。これによっ
て、後続する命令（３）が先行する命令（１１と同一レ
ジスタへ演算結果を格納するものであっても、バイパス
ライン制ｍ＊正しく行なうことができる。
にして説明すると、命令（ｌ）、命令（３］が並行して
実行されており、命令（２）が命令（１１の演算結果待
ちのとき、実行中命令は命令（１１，（３１なので、実
行中の命令を管理する実行中命令管理部は命令（ｌ）、
命令（３１をユニークな番号α、βに関連付けて管理し
、実行待ち命令バッファには上記命令（１１と関連付け
られた番号αと共に命令（２）が格納される。したがっ
て、たとえ命令（３）が命令＋１１より早く演算終了し
実行中命令管理部から先に番号βがバイパスライン制御
部に出力されても、バイパスライン制御部は実行待ち命
令バッファに保持された番号αと相違するのでバイパス
ラインを活性化せず、命令（１１の番号αが出力される
ことにより、バイパスラインを活性化する。これによっ
て、後続する命令（３）が先行する命令（１１と同一レ
ジスタへ演算結果を格納するものであっても、バイパス
ライン制ｍ＊正しく行なうことができる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明を適用した情報処理装置の一例を示すブ
ロック図である。
ロック図である。
同図において、レジスタ群１は複数のレジスタ３Ｏ−３
ｎから構成され、各レジスタＳＯ〜Ｓｎのデータはバイ
パスライン選択器１０を介して演算データ続出レジスタ
７に読出すことができ、また演算結果書込レジスタ６に
保持されたデータを各レジスタＳＯ〜Ｓｎに格納するこ
とができる。
ｎから構成され、各レジスタＳＯ〜Ｓｎのデータはバイ
パスライン選択器１０を介して演算データ続出レジスタ
７に読出すことができ、また演算結果書込レジスタ６に
保持されたデータを各レジスタＳＯ〜Ｓｎに格納するこ
とができる。
複数の演算器２ａ〜２ｎは、同時に動作可能であり、加
算２乗算、シフト等の演算を行なう、各演算器２ａ〜２
ｎへは演算データ続出レジスタ７に保持されたデータが
演算データ供給パス３を介して供給され、各演算器２３
〜２ｎで得られた演算結果は対応する演算結果受信パス
４ａ〜４ｎより取出される。演算結果受信パス４ａ〜４
ｎは演算結果選択器５に接続され、この演算結果選択器
５で選択された演算結果が演算結果書込レジスタ６及び
第１のバイパスライン８に出力される。また、演算結果
書込レジスタ６に保持されたデータは前述したようにレ
ジスタ群１に供給されると共に第２のバイパスライン９
に送出される。
算２乗算、シフト等の演算を行なう、各演算器２ａ〜２
ｎへは演算データ続出レジスタ７に保持されたデータが
演算データ供給パス３を介して供給され、各演算器２３
〜２ｎで得られた演算結果は対応する演算結果受信パス
４ａ〜４ｎより取出される。演算結果受信パス４ａ〜４
ｎは演算結果選択器５に接続され、この演算結果選択器
５で選択された演算結果が演算結果書込レジスタ６及び
第１のバイパスライン８に出力される。また、演算結果
書込レジスタ６に保持されたデータは前述したようにレ
ジスタ群１に供給されると共に第２のバイパスライン９
に送出される。
第１のバイパスライン８及び第２のバイパスライン９は
何れもレジスタ群ｌをバイパスしており、第１のバイパ
スライン８は演算結果選択器５の出力とバイパスライン
選択器１０との間をつなぎ、第２のバイパスライン９は
演算結果書込レジスタ６の出力とバイパスライン選択器
１０との間をつないでいる。
何れもレジスタ群ｌをバイパスしており、第１のバイパ
スライン８は演算結果選択器５の出力とバイパスライン
選択器１０との間をつなぎ、第２のバイパスライン９は
演算結果書込レジスタ６の出力とバイパスライン選択器
１０との間をつないでいる。
演算すべきデータは、通常は、レジスタ群１からバイパ
スライン選択器１０を経由して演算データ続出レジスタ
７に格納され、ここから演算データ供給パス３を介して
各演算器２ａ〜２ｎに送出される。また、演算結果選択
器５で選択された演算結果は第１のバイパスライン８を
経由してバイパスライン選択器１０に加わり、演算結果
書込レジスタ６の出力は第２のバイパスライン９を経由
してバイパスライン選択器１０に加わっているので、成
る演算器の演算結果を後続の演算で使用する場合には、
何れかのバイパスラインを活性化すなわちバイパスライ
ン選択器１０で何れかのバイパスラインを選択すること
により、レジスタ群ｌを経由せずに演算データを各演算
器２ａ〜２ｎに送出することができる。
スライン選択器１０を経由して演算データ続出レジスタ
７に格納され、ここから演算データ供給パス３を介して
各演算器２ａ〜２ｎに送出される。また、演算結果選択
器５で選択された演算結果は第１のバイパスライン８を
経由してバイパスライン選択器１０に加わり、演算結果
書込レジスタ６の出力は第２のバイパスライン９を経由
してバイパスライン選択器１０に加わっているので、成
る演算器の演算結果を後続の演算で使用する場合には、
何れかのバイパスラインを活性化すなわちバイパスライ
ン選択器１０で何れかのバイパスラインを選択すること
により、レジスタ群ｌを経由せずに演算データを各演算
器２ａ〜２ｎに送出することができる。
制御部１１は、命令の解読、演算器２ａ〜２ｎの動作状
態の管理など、複数の演算を同時に行なうために各構成
要素の制御を行なう、このような制御部１１の構成例を
第２図に示す。
態の管理など、複数の演算を同時に行なうために各構成
要素の制御を行なう、このような制御部１１の構成例を
第２図に示す。
第２図において、命令は命令解読部１２で解読され、実
行起動制御部１３へ送られる。実行起動制御部１３では
、解読された命令の実行に必要なデータ、演算器等のリ
ソースが準備されているか否かを実行中命令管理部１４
中の管理情報等に基づいて判定し、Ｙｐ＝備されている
命令については対応する演算器へ起動信号を出力して該
命令を起動すると共に、その演算結果を格納するために
必要な管理情報（例えば演算時間、演算結果格納レジス
タ番号等）を実行中命令管理部１４に送出する。
行起動制御部１３へ送られる。実行起動制御部１３では
、解読された命令の実行に必要なデータ、演算器等のリ
ソースが準備されているか否かを実行中命令管理部１４
中の管理情報等に基づいて判定し、Ｙｐ＝備されている
命令については対応する演算器へ起動信号を出力して該
命令を起動すると共に、その演算結果を格納するために
必要な管理情報（例えば演算時間、演算結果格納レジス
タ番号等）を実行中命令管理部１４に送出する。
実行中命令管理部１４は、同図に示すような複数エント
リのスタック１４０を有しており、各エントリＥＯ〜Ｅ
ｍに登録された命令の実行状態を管理し、演算が完了し
た命令の演算結果格納に必要な情報あるいは制御信号を
第１図のレジスタ群ｌ、演算結果選択器５等の各構成要
素に対して送出する。また、演算結果をレジスタ群１に
格納すべきタイミングの３タイミングサイクル前にその
演算結果対応の命令が使用しているスタック１４０のエ
ントリ番号（＃１〜＃ｍ）をバイパスライン制御部１５
へ出力する。なお、命令が使用するエントリはその命令
の実行が完了した時点で解放される。したがって、エン
トリ番号は実行中命令内、つまりは装置内でユニークな
命令認識指標となる。
リのスタック１４０を有しており、各エントリＥＯ〜Ｅ
ｍに登録された命令の実行状態を管理し、演算が完了し
た命令の演算結果格納に必要な情報あるいは制御信号を
第１図のレジスタ群ｌ、演算結果選択器５等の各構成要
素に対して送出する。また、演算結果をレジスタ群１に
格納すべきタイミングの３タイミングサイクル前にその
演算結果対応の命令が使用しているスタック１４０のエ
ントリ番号（＃１〜＃ｍ）をバイパスライン制御部１５
へ出力する。なお、命令が使用するエントリはその命令
の実行が完了した時点で解放される。したがって、エン
トリ番号は実行中命令内、つまりは装置内でユニークな
命令認識指標となる。
一方、何等かの要因（例えば演算すべきデータが先行命
令の演算結果待ちで準備されていない等）で起動できな
い命令については、実行起動制御部１３は、その要因と
なっている命令が使用しているスタック１４０のエント
リ番号を実行中命令管理部１４から取得し、そのエント
リ番号と共に実行待ちにする命令に関する情報を実行待
命令バッファ１６に登録して、その要因が解除されるの
を待ち合わせる。実行待命令バッファ１６に格納された
エントリ番号はバイパスライン制御部１５に送出される
。
令の演算結果待ちで準備されていない等）で起動できな
い命令については、実行起動制御部１３は、その要因と
なっている命令が使用しているスタック１４０のエント
リ番号を実行中命令管理部１４から取得し、そのエント
リ番号と共に実行待ちにする命令に関する情報を実行待
命令バッファ１６に登録して、その要因が解除されるの
を待ち合わせる。実行待命令バッファ１６に格納された
エントリ番号はバイパスライン制御部１５に送出される
。
バイパスライン制御部１５は、本実施例ではバイパスラ
インが２本あるため、２個のレジスタＲＧｌ、ＲＧ２と
２個の比較器ＣＭ１．ＣＭ２とで構成されている。実行
中命令管理部１４から出力されたエントリ番号はレジス
タＲＧＩに格納され、次のタイミングサイクルでレジス
タＲＧ２に格納され、次のタイミングサイクルでレジス
タＲＧ２から追い出される。比較器ＣＭＩはレジスタＲ
Ｇ１に保持されたエントリ番号と実行待命令バッファ１
６から出力されるエントリ番号とを比較した結果を第１
のバイパスライン８活性用としてバイパスライン選択器
１０に出力し、比較器ＣＭ２はレジスタＲＧ２に保持さ
れたエントリ番号と実行待命令バッファ１６から出力さ
れるエントリ番号とを比較した結果を第２のバイパスラ
イン９活性用としてバイパスライン選択器１０に出力す
る。
インが２本あるため、２個のレジスタＲＧｌ、ＲＧ２と
２個の比較器ＣＭ１．ＣＭ２とで構成されている。実行
中命令管理部１４から出力されたエントリ番号はレジス
タＲＧＩに格納され、次のタイミングサイクルでレジス
タＲＧ２に格納され、次のタイミングサイクルでレジス
タＲＧ２から追い出される。比較器ＣＭＩはレジスタＲ
Ｇ１に保持されたエントリ番号と実行待命令バッファ１
６から出力されるエントリ番号とを比較した結果を第１
のバイパスライン８活性用としてバイパスライン選択器
１０に出力し、比較器ＣＭ２はレジスタＲＧ２に保持さ
れたエントリ番号と実行待命令バッファ１６から出力さ
れるエントリ番号とを比較した結果を第２のバイパスラ
イン９活性用としてバイパスライン選択器１０に出力す
る。
いま、演算結果がレジスタ群１に格納されるタイミング
サイクルをＴとすると、演算結果はタイミングサイクル
Ｔ−１の期間中、演算結果書込みレジスタ６に保持され
、タイミングサイクルＴ−２で演算器の出力段レジスタ
（図示せず）に保持されている、一方、前述したように
実行中命令管理部１４からは演算結果をレジスタ群１に
格納する３タイミングサイクル前にエントリ番号がバイ
パスライン制御部１５へ出力されるから、そのエントリ
番号はレジスタＲＧＩにはタイミングサイクルＴ−２の
期間格納され、レジスタＲＧ２にはタイミングサイクル
Ｔ−１の期間格納される。このため、タイミングサイク
ルＴ−２で実行特命令バッファ１６から同一エントリ番
号が出力されていればそのタイミングで比較器ＣＭＩの
一致出力により第１のバイパスライン８が活性化され、
演算結果は第１のバイパスライン８を経由して演算デー
タ続出レジスタ７に格納されることになる。
サイクルをＴとすると、演算結果はタイミングサイクル
Ｔ−１の期間中、演算結果書込みレジスタ６に保持され
、タイミングサイクルＴ−２で演算器の出力段レジスタ
（図示せず）に保持されている、一方、前述したように
実行中命令管理部１４からは演算結果をレジスタ群１に
格納する３タイミングサイクル前にエントリ番号がバイ
パスライン制御部１５へ出力されるから、そのエントリ
番号はレジスタＲＧＩにはタイミングサイクルＴ−２の
期間格納され、レジスタＲＧ２にはタイミングサイクル
Ｔ−１の期間格納される。このため、タイミングサイク
ルＴ−２で実行特命令バッファ１６から同一エントリ番
号が出力されていればそのタイミングで比較器ＣＭＩの
一致出力により第１のバイパスライン８が活性化され、
演算結果は第１のバイパスライン８を経由して演算デー
タ続出レジスタ７に格納されることになる。
また、タイミングサイクルＴ−１のとき初めて実行特命
令バッファ１６から同一エントリ番号が出力されたなら
ば、タイミングサイクルＴ−１で比較器ＣＭ２の一致出
力により第２のバイパスライン９が活性化され、演算結
果は第２のバイパスライン９を経由して演算データ続出
レジスタ７に格納されることになる。
令バッファ１６から同一エントリ番号が出力されたなら
ば、タイミングサイクルＴ−１で比較器ＣＭ２の一致出
力により第２のバイパスライン９が活性化され、演算結
果は第２のバイパスライン９を経由して演算データ続出
レジスタ７に格納されることになる。
次に、従来技術でも用いた下記の命令列を例として本実
施例の動作を説明する。
施例の動作を説明する。
ＳＦＴ ３０←３１＜３２ ・・・＋１）ＡＤＤ
３４←ＳＯ＋Ｓ３ ・・・（２）Ｌ Ｄ
Ｓ Ｏ−Ｍ（ａｌ −（３）まず、命令（１
）が制御部１１の命令解読部１２で解読され実行起動制
御部１３に送られると、実行起動制御部１３は、命令＋
１１が使用するシック（例えば演算器２ａとする）が空
いているか否か及び演算に必要なデータがレジスタ３１
．３２に揃っているか否かを判断し、すべての条件が揃
った時点で演算に必要なデータをレジスタ群１からバイ
パスライン選択器１０．演算データ続出レジスタ７を介
して演算器２ａに送出し、演算器２ａに起動をかけると
同時に、演算結果が得られるタイミング、演算結果を格
納すべきレジスタＳｏの番号。
３４←ＳＯ＋Ｓ３ ・・・（２）Ｌ Ｄ
Ｓ Ｏ−Ｍ（ａｌ −（３）まず、命令（１
）が制御部１１の命令解読部１２で解読され実行起動制
御部１３に送られると、実行起動制御部１３は、命令＋
１１が使用するシック（例えば演算器２ａとする）が空
いているか否か及び演算に必要なデータがレジスタ３１
．３２に揃っているか否かを判断し、すべての条件が揃
った時点で演算に必要なデータをレジスタ群１からバイ
パスライン選択器１０．演算データ続出レジスタ７を介
して演算器２ａに送出し、演算器２ａに起動をかけると
同時に、演算結果が得られるタイミング、演算結果を格
納すべきレジスタＳｏの番号。
演算結果が演算結果選択器５へ戻ってきたタイミングで
その演算結果選択器５を制御するための情報等を実行中
命令管理部１４に送出する。
その演算結果選択器５を制御するための情報等を実行中
命令管理部１４に送出する。
実行中命令管理部１４は、スタック１４０の空いている
エントリを見つけ（例えばエントリ番号＃０のエントリ
ＢＯとする）、このエントリＥＯに実行起動制御部１３
からの前記情報を格納し、その命令（１）の実行動作タ
イミングを管理し、演算結果格納動作にあわせて必要な
制御情報を送出する。また、前述したように演算結果を
レジスタＳＯに格納する３タイミングサイクル前に、命
令（１１が使用しているエントリＥＯのエントリ番号＃
０をバイパスライン制御部１５に送出する。
エントリを見つけ（例えばエントリ番号＃０のエントリ
ＢＯとする）、このエントリＥＯに実行起動制御部１３
からの前記情報を格納し、その命令（１）の実行動作タ
イミングを管理し、演算結果格納動作にあわせて必要な
制御情報を送出する。また、前述したように演算結果を
レジスタＳＯに格納する３タイミングサイクル前に、命
令（１１が使用しているエントリＥＯのエントリ番号＃
０をバイパスライン制御部１５に送出する。
命令（２）については、命令１１）の解読が終わり実行
起動制御部１３へ送られると命令解読が開始され、以下
同様に各処理部とも前命令の処理が完了し次の処理部へ
送出されると、次命令の情報を受信して処理を開始する
パイプライン構造となっている。
起動制御部１３へ送られると命令解読が開始され、以下
同様に各処理部とも前命令の処理が完了し次の処理部へ
送出されると、次命令の情報を受信して処理を開始する
パイプライン構造となっている。
命令（２）の解読が終わると、その情報が実行起動制御
部１３に渡され、実行起動制御部１３は命令（２）の起
動条件のチエツクを実行する。今の例では、命令（２）
は命令（１１の演算結果を使用する演算であり、現時刻
では命令＋１）の演算は終了していないので、演算結果
待ちとなる。そこで、実行起動制御部１３は前述したよ
うにその待ちの要因となっている命令＋１１が使用して
いるスタック１４０におけるエントリＥＯのエントリ番
号＃Ｏと共に、命令（２）に関する情報を実行待ち命令
バッファ１６に登録する。この時点でエントリ番号＃０
が実行特命令バフ７１１６からバイパスライン制御部１
５に送出される。
部１３に渡され、実行起動制御部１３は命令（２）の起
動条件のチエツクを実行する。今の例では、命令（２）
は命令（１１の演算結果を使用する演算であり、現時刻
では命令＋１）の演算は終了していないので、演算結果
待ちとなる。そこで、実行起動制御部１３は前述したよ
うにその待ちの要因となっている命令＋１１が使用して
いるスタック１４０におけるエントリＥＯのエントリ番
号＃Ｏと共に、命令（２）に関する情報を実行待ち命令
バッファ１６に登録する。この時点でエントリ番号＃０
が実行特命令バフ７１１６からバイパスライン制御部１
５に送出される。
さらに命令（３）についても同様に命令（２１に続いて
解読、実行起動制御が実行され（ここでは待ちの要因が
ないとして）、実行中命令管理部１４のスタック１４Ｇ
における空きのエントリ （例えばエントリ番号＃ｌの
エントリＥ１とする）に制御情報が登録される。
解読、実行起動制御が実行され（ここでは待ちの要因が
ないとして）、実行中命令管理部１４のスタック１４Ｇ
における空きのエントリ （例えばエントリ番号＃ｌの
エントリＥ１とする）に制御情報が登録される。
他方、バイパスラインＭ御部１５では、実行中命令管理
部１４からレジスタ格納タイミングの３タイミングサイ
クル前のタイミングで送出された実行完了命令対応のエ
ントリ番号を２段のレジスタＲＧＩ、ＲＧ２で受け、そ
のそれぞれのタイミングのエントリ番号と、実行待ち命
令バッファ１６から送出されている演算結果選択器の待
要因命令対応のエントリ番号とを、比較器ＣＭＩ、ＣＭ
２で比較し、一致すれば第１のバイパスライン８゜第２
のバイパスライン９を活性化するための制御情報をバイ
パスライン選択器１０に送出する。従って、前述した命
令列の場合、実行待命令バッツ１１６から送出される命
令（２）の待要因命令対応のエントリ番号＃０と、実行
中命令管理部１４から送出される命令（１）対応のエン
トリ番号＃０との一致が検出されたタイミングで、第１
と第２のバイパスライン８．９の何れか一方が活性化さ
れ、その活性化されたバイパスラインを経由して演算器
２ａの演算結果が演算データ続出レジスタ７に格納され
、命令（２）の実行に使用される。
部１４からレジスタ格納タイミングの３タイミングサイ
クル前のタイミングで送出された実行完了命令対応のエ
ントリ番号を２段のレジスタＲＧＩ、ＲＧ２で受け、そ
のそれぞれのタイミングのエントリ番号と、実行待ち命
令バッファ１６から送出されている演算結果選択器の待
要因命令対応のエントリ番号とを、比較器ＣＭＩ、ＣＭ
２で比較し、一致すれば第１のバイパスライン８゜第２
のバイパスライン９を活性化するための制御情報をバイ
パスライン選択器１０に送出する。従って、前述した命
令列の場合、実行待命令バッツ１１６から送出される命
令（２）の待要因命令対応のエントリ番号＃０と、実行
中命令管理部１４から送出される命令（１）対応のエン
トリ番号＃０との一致が検出されたタイミングで、第１
と第２のバイパスライン８．９の何れか一方が活性化さ
れ、その活性化されたバイパスラインを経由して演算器
２ａの演算結果が演算データ続出レジスタ７に格納され
、命令（２）の実行に使用される。
第３図は上述したバイパスライン制御のタイムチャート
例を示す。命令（１）の演算結果Ｄ ｆｉｌがレジスタ
ＳＯに格納されるタイミングサイクルをＴとすると、演
算結果Ｄ ｆｉｌはタイミングサイクルＴ−１に演算結
果書込レジスタ６に格納されており、タイミングサイク
ルＴ−２に演算器２ａの出力段レジスタ（図示せず）に
保持されている。一方、実行中命令管理部１４は命令（
１）に対応するエントリ番号＃０をタイミングサイクル
Ｔ−３にバイパスライン制御部１５へ出力し、レジスタ
ＲＧＩはタイミングサイクルＴ〜２の期間だけエントリ
番号＃０を保持し、レジスタＲＧ２はタイミングサイク
ルＴ−１の期間だけエントリ番号＃Ｏを保持する。した
がって、第３図の実線に示すように命令（２）がタイミ
ングサイクルＴ−２の時点で既に実行特命令バッファ１
６に格納されており従ってその時点で既にエントリ番号
＃０が実行特命令バッファ１６からパイプライン制御部
１５の比較器ＣＭｌ、ＣＭ２に加えられていたとすると
、タイミングサイクルＴ−２で比較器ＣＭ］は一致を検
出し、第１のバイパスライン選択器１０は第１のバイパ
スライン８を選択することになる。このため、タイミン
グサイクルＴ−２で演算結果選択器５の出力に現れてい
た演算結果Ｄ ｆｉｌがバイパスライン選択器１０を経
由して次のタイミングサイクルＴ−ｉで演算データ続出
レジスタ７に格納されることになる。
例を示す。命令（１）の演算結果Ｄ ｆｉｌがレジスタ
ＳＯに格納されるタイミングサイクルをＴとすると、演
算結果Ｄ ｆｉｌはタイミングサイクルＴ−１に演算結
果書込レジスタ６に格納されており、タイミングサイク
ルＴ−２に演算器２ａの出力段レジスタ（図示せず）に
保持されている。一方、実行中命令管理部１４は命令（
１）に対応するエントリ番号＃０をタイミングサイクル
Ｔ−３にバイパスライン制御部１５へ出力し、レジスタ
ＲＧＩはタイミングサイクルＴ〜２の期間だけエントリ
番号＃０を保持し、レジスタＲＧ２はタイミングサイク
ルＴ−１の期間だけエントリ番号＃Ｏを保持する。した
がって、第３図の実線に示すように命令（２）がタイミ
ングサイクルＴ−２の時点で既に実行特命令バッファ１
６に格納されており従ってその時点で既にエントリ番号
＃０が実行特命令バッファ１６からパイプライン制御部
１５の比較器ＣＭｌ、ＣＭ２に加えられていたとすると
、タイミングサイクルＴ−２で比較器ＣＭ］は一致を検
出し、第１のバイパスライン選択器１０は第１のバイパ
スライン８を選択することになる。このため、タイミン
グサイクルＴ−２で演算結果選択器５の出力に現れてい
た演算結果Ｄ ｆｉｌがバイパスライン選択器１０を経
由して次のタイミングサイクルＴ−ｉで演算データ続出
レジスタ７に格納されることになる。
他方、第３図の破線に示すように命令（２）がタイミン
グサイクルＴ−２の時点では実行特命令バッファ１６中
になく次のタイミングサイクルＴ−１において実行特命
令バッファ１６に格納され、その時点でエントリ番号＃
０が実行特命令バッファ１６からバイパスライン制御部
１５の比較器ＣＭ１、ＣＭ２に加えられた場合は、タイ
ミングサイクルＴ−１で比較器ＣＭ２が一致を検出し、
バイパスライン選択器１０は第２のバイパスライン９を
選択することになる。このときはタイミングサイクルＴ
−１で演算結果書込レジスタ５の出力に現れていた演算
結果Ｄ ｆｉｌが第２のバイパスライン９１．バイパス
ライン選択器１０を経由してタイミングサイクルＴで演
算データ続出レジスタ７に格納される。
グサイクルＴ−２の時点では実行特命令バッファ１６中
になく次のタイミングサイクルＴ−１において実行特命
令バッファ１６に格納され、その時点でエントリ番号＃
０が実行特命令バッファ１６からバイパスライン制御部
１５の比較器ＣＭ１、ＣＭ２に加えられた場合は、タイ
ミングサイクルＴ−１で比較器ＣＭ２が一致を検出し、
バイパスライン選択器１０は第２のバイパスライン９を
選択することになる。このときはタイミングサイクルＴ
−１で演算結果書込レジスタ５の出力に現れていた演算
結果Ｄ ｆｉｌが第２のバイパスライン９１．バイパス
ライン選択器１０を経由してタイミングサイクルＴで演
算データ続出レジスタ７に格納される。
以上本発明の実施例について説明したが、本発明は以上
の実施例にのみ限定されず、その他各種の付加変更が可
能である０例えば、上述した実施例は、バイパスライン
を２本としたが、１本あるいは３本以上のバイパスライ
ンを有する情報処理装置に対しも本発明は適用可能であ
る。また、実行中命令内でユニークになる番号は、ユニ
ークな値であればエントリ番号以外の番号を使用するこ
とができる。
の実施例にのみ限定されず、その他各種の付加変更が可
能である０例えば、上述した実施例は、バイパスライン
を２本としたが、１本あるいは３本以上のバイパスライ
ンを有する情報処理装置に対しも本発明は適用可能であ
る。また、実行中命令内でユニークになる番号は、ユニ
ークな値であればエントリ番号以外の番号を使用するこ
とができる。
（発明の効果〕
以上説明したように、本発明は、バイパスラインの制御
に、実行中命令管理部のエントリ番号等の如く実行中命
令間でそれぞれ異なる番号を使用したので、同一レジス
タへの演算結果格納が連続した場合であっても正しくバ
イパスラインを制御することができる効果がある。
に、実行中命令管理部のエントリ番号等の如く実行中命
令間でそれぞれ異なる番号を使用したので、同一レジス
タへの演算結果格納が連続した場合であっても正しくバ
イパスラインを制御することができる効果がある。
第１図は本発明を適用した情報処理装置の一例を示すブ
ロック図、 第２図は制御部１１の構成例を示すブロック図、第３図
はバイパスライン制御のタイムチャートおよび、 第４図は命令列の実行動作状態を表すタイムチャートで
ある。 図において、 １・・・レジスタ群 ９・・・第２のバイパス
２ａ〜２ｎ・・・演算器 ライン３・・・演算
データ供給 ｌＯ・・・バイパスラインパス
選択器 ４ａ〜４ｎ・・・演算結果 １１・・・制御部受信パ
ス １２・・・命令解読部 ５・・・演算結果選択器 １３・・・実行起動制御
部６・・・演算結果書込 １４・・・実行中命令
管理レジスタ 部 ７・・・演算データ読出 １５・・・バイパスライ
ンレジスタ 制御部 ８・・・第１のバイパス １６・・・実行待命令ラ
イン バッファ 特許出願人 日本電気株式会社外１名
ロック図、 第２図は制御部１１の構成例を示すブロック図、第３図
はバイパスライン制御のタイムチャートおよび、 第４図は命令列の実行動作状態を表すタイムチャートで
ある。 図において、 １・・・レジスタ群 ９・・・第２のバイパス
２ａ〜２ｎ・・・演算器 ライン３・・・演算
データ供給 ｌＯ・・・バイパスラインパス
選択器 ４ａ〜４ｎ・・・演算結果 １１・・・制御部受信パ
ス １２・・・命令解読部 ５・・・演算結果選択器 １３・・・実行起動制御
部６・・・演算結果書込 １４・・・実行中命令
管理レジスタ 部 ７・・・演算データ読出 １５・・・バイパスライ
ンレジスタ 制御部 ８・・・第１のバイパス １６・・・実行待命令ラ
イン バッファ 特許出願人 日本電気株式会社外１名
Claims (1)
- 【特許請求の範囲】 複数のレジスタから構成されるレジスタ群と、演算デー
タ供給パスを介して前記レジスタ群からデータが供給さ
れる同時動作可能な複数の演算器と、該複数の演算器の
演算結果を前記レジスタ群をバイパスして前記演算デー
タ供給パスに送り出すバイパスラインと、これらの各要
素を制御する制御部とを備え、同時に複数の演算を実行
することができる情報処理装置において、 前記制御部は、実行中の命令を実行中命令間でそれぞれ
異なる番号に関連付けて管理すると共に実行完了命令の
演算結果を前記レジスタ群に格納するタイミングより所
定サイクル前のタイミングサイクル時に前記実行完了命
令に対応する前記番号を出力する実行中命令管理部と、
先行する演算結果を使用する後続命令を、その待ちの要
因となった先行命令に関連付けた前記番号と共に保持す
る実行待命令バッファと、該実行待命令バッファに保持
された前記番号と前記実行中命令管理部から出力された
前記番号との比較結果により前記バイパスラインを制御
するバイパスライン制御部とを含むことを特徴とする情
報処理装置におけるバイパスライン制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050756A JPH0769821B2 (ja) | 1988-03-04 | 1988-03-04 | 情報処理装置におけるバイパスライン制御方式 |
| EP89103775A EP0331191B1 (en) | 1988-03-04 | 1989-03-03 | Information processing system capable of carrying out advanced execution |
| CA000592752A CA1311563C (en) | 1988-03-04 | 1989-03-03 | Information processing system capable of carrying out advanced execution |
| DE68923108T DE68923108T2 (de) | 1988-03-04 | 1989-03-03 | Informationsverarbeitungssystem das geeignet ist, eine vorzeitige Ausführung durchzuführen. |
| AU31029/89A AU609262B2 (en) | 1988-03-04 | 1989-03-06 | Information processing system capable of carrying out advanced execution |
| US07/727,937 US5333281A (en) | 1988-03-04 | 1991-07-10 | Advanced instruction execution system for assigning different indexes to instructions capable of parallel execution and same indexes to instructions incapable of parallel execution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050756A JPH0769821B2 (ja) | 1988-03-04 | 1988-03-04 | 情報処理装置におけるバイパスライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01224840A true JPH01224840A (ja) | 1989-09-07 |
| JPH0769821B2 JPH0769821B2 (ja) | 1995-07-31 |
Family
ID=12867685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050756A Expired - Lifetime JPH0769821B2 (ja) | 1988-03-04 | 1988-03-04 | 情報処理装置におけるバイパスライン制御方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5333281A (ja) |
| EP (1) | EP0331191B1 (ja) |
| JP (1) | JPH0769821B2 (ja) |
| AU (1) | AU609262B2 (ja) |
| CA (1) | CA1311563C (ja) |
| DE (1) | DE68923108T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2241801B (en) * | 1990-03-05 | 1994-03-16 | Intel Corp | Data bypass structure in a register file on a microprocessor chip to ensure data integrity |
| JPH04367936A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | スーパースカラープロセッサ |
| US5539911A (en) | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
| US5604909A (en) | 1993-12-15 | 1997-02-18 | Silicon Graphics Computer Systems, Inc. | Apparatus for processing instructions in a computing system |
| JP2677202B2 (ja) * | 1994-08-12 | 1997-11-17 | 日本電気株式会社 | マイクロプロセッサ |
| JPH0877143A (ja) * | 1994-09-02 | 1996-03-22 | Kofu Nippon Denki Kk | ベクトルデータ処理装置 |
| US5802346A (en) * | 1995-06-02 | 1998-09-01 | International Business Machines Corporation | Method and system for minimizing the delay in executing branch-on-register instructions |
| US6092184A (en) * | 1995-12-28 | 2000-07-18 | Intel Corporation | Parallel processing of pipelined instructions having register dependencies |
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| US6016543A (en) * | 1997-05-14 | 2000-01-18 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor for controlling the conditional execution of instructions |
| US7293160B2 (en) * | 2004-06-14 | 2007-11-06 | Sun Microsystems, Inc. | Mechanism for eliminating the restart penalty when reissuing deferred instructions |
| US7984272B2 (en) * | 2007-06-27 | 2011-07-19 | International Business Machines Corporation | Design structure for single hot forward interconnect scheme for delayed execution pipelines |
| RU2533541C1 (ru) * | 2013-07-15 | 2014-11-20 | Виктор Александрович Прохоров | Способ игры в виртуальные городки |
Citations (4)
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| JPS60178580A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 命令制御方式 |
| JPS60178540A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 情報処理装置におけるバイパス制御方式 |
| JPS61188628A (ja) * | 1985-02-16 | 1986-08-22 | Nec Corp | 情報処理装置における命令処理制御方式 |
Family Cites Families (6)
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| WO1985000453A1 (en) * | 1983-07-11 | 1985-01-31 | Prime Computer, Inc. | Data processing system |
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| US4683547A (en) * | 1984-10-25 | 1987-07-28 | International Business Machines Corporation | Special accumulate instruction for multiple floating point arithmetic units which use a putaway bus to enhance performance |
| EP0205193B1 (en) * | 1985-06-17 | 1996-10-23 | Nec Corporation | Information processing system comprising a register renewal waiting control circuit with renewal register number registering means |
-
1988
- 1988-03-04 JP JP63050756A patent/JPH0769821B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-03 DE DE68923108T patent/DE68923108T2/de not_active Expired - Fee Related
- 1989-03-03 EP EP89103775A patent/EP0331191B1/en not_active Expired - Lifetime
- 1989-03-03 CA CA000592752A patent/CA1311563C/en not_active Expired - Fee Related
- 1989-03-06 AU AU31029/89A patent/AU609262B2/en not_active Ceased
-
1991
- 1991-07-10 US US07/727,937 patent/US5333281A/en not_active Expired - Lifetime
Patent Citations (4)
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| JPS60178580A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 命令制御方式 |
| JPS60178540A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 情報処理装置におけるバイパス制御方式 |
| JPS61188628A (ja) * | 1985-02-16 | 1986-08-22 | Nec Corp | 情報処理装置における命令処理制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0331191A2 (en) | 1989-09-06 |
| US5333281A (en) | 1994-07-26 |
| JPH0769821B2 (ja) | 1995-07-31 |
| DE68923108T2 (de) | 1995-12-07 |
| DE68923108D1 (de) | 1995-07-27 |
| AU609262B2 (en) | 1991-04-26 |
| CA1311563C (en) | 1992-12-15 |
| EP0331191B1 (en) | 1995-06-21 |
| EP0331191A3 (en) | 1991-12-04 |
| AU3102989A (en) | 1989-09-07 |
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