JPH06105460B2 - マルチプロセッサのプロセッサ切換え装置 - Google Patents
マルチプロセッサのプロセッサ切換え装置Info
- Publication number
- JPH06105460B2 JPH06105460B2 JP63140297A JP14029788A JPH06105460B2 JP H06105460 B2 JPH06105460 B2 JP H06105460B2 JP 63140297 A JP63140297 A JP 63140297A JP 14029788 A JP14029788 A JP 14029788A JP H06105460 B2 JPH06105460 B2 JP H06105460B2
- Authority
- JP
- Japan
- Prior art keywords
- switching
- vector
- instruction
- circuit
- scalar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000010586 diagram Methods 0.000 description 15
- 238000001514 detection method Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 4
- 101000649937 Homo sapiens Vacuolar protein sorting-associated protein 28 homolog Proteins 0.000 description 3
- 102100028227 Vacuolar protein sorting-associated protein 28 homolog Human genes 0.000 description 3
- 101150115214 VPS28 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 ［概要］ 複数のスカラユニットから送られてくるベクトル命令を
処理する１つのベクトルユニットを備えたマルチプロセ
ッサシステムにおいて各スカラユニットに対応するベク
トル命令をベクトルユニットにおいて切換えて実行する
ためのマルチプロセッサのプロセッサ切換え装置に関
し、 複数のスカラユニットから送られたベクトル命令を１つ
のベクトルユニットにより処理する際に、スカラユニッ
ト系に対応する命令を系間で切換えるタイミングを選択
的に設定可能にしたマルチプロセッサのプロセッサ切換
え装置を提供することを目的とし、 スカラ命令を処理する複数のスカラユニットとこれらの
スカラユニットから送られるベクトル命令を処理するベ
クトルユニットとから構成され、ベクトルユニットは複
数のスカラユニットから送られるベクトル命令を選択し
てパイプライン式に処理するための複数のステージを備
えたマルチプロセッサのプロセッサ切換え方式におい
て、前記複数のスカラユニットの各系から供給されるベ
クトル命令を、ベクトルユニットの実行パイプラインに
系間で切換え入力するための切換え回路と、切換え制御
回路とを備え、前記切換え制御回路は、上記複数ステー
ジの内のどのステージに一方の系の命令が存在しなくな
った時に他系の命令に切換えるかを制御する複数の切換
えモードを設け、その中の１つをモード設定スイッチに
より設定可能にするよう構成する。
処理する１つのベクトルユニットを備えたマルチプロセ
ッサシステムにおいて各スカラユニットに対応するベク
トル命令をベクトルユニットにおいて切換えて実行する
ためのマルチプロセッサのプロセッサ切換え装置に関
し、 複数のスカラユニットから送られたベクトル命令を１つ
のベクトルユニットにより処理する際に、スカラユニッ
ト系に対応する命令を系間で切換えるタイミングを選択
的に設定可能にしたマルチプロセッサのプロセッサ切換
え装置を提供することを目的とし、 スカラ命令を処理する複数のスカラユニットとこれらの
スカラユニットから送られるベクトル命令を処理するベ
クトルユニットとから構成され、ベクトルユニットは複
数のスカラユニットから送られるベクトル命令を選択し
てパイプライン式に処理するための複数のステージを備
えたマルチプロセッサのプロセッサ切換え方式におい
て、前記複数のスカラユニットの各系から供給されるベ
クトル命令を、ベクトルユニットの実行パイプラインに
系間で切換え入力するための切換え回路と、切換え制御
回路とを備え、前記切換え制御回路は、上記複数ステー
ジの内のどのステージに一方の系の命令が存在しなくな
った時に他系の命令に切換えるかを制御する複数の切換
えモードを設け、その中の１つをモード設定スイッチに
より設定可能にするよう構成する。
［産業上の利用分野］ 本発明は複数のスカラユニットから送られてくるベクト
ル命令を処理する１つのベクトルユニットを備えたマル
チプロセッサシステムにおいて各スカラユニットに対応
するベクトル命令をベクトルユニットにおいて切換えて
実行するためのマルチプロセッサのプロセッサ切換え装
置に関する。
ル命令を処理する１つのベクトルユニットを備えたマル
チプロセッサシステムにおいて各スカラユニットに対応
するベクトル命令をベクトルユニットにおいて切換えて
実行するためのマルチプロセッサのプロセッサ切換え装
置に関する。
科学技術計算機の一つに、スカラ命令を処理するスカラ
ユニット（Scalar Unit:SU）を複数備え、ベクトル命令
を高速に処理するベクトルユニット（Vector Unit:VU）
を一つ備えたマルチプロセッサシステムがある。
ユニット（Scalar Unit:SU）を複数備え、ベクトル命令
を高速に処理するベクトルユニット（Vector Unit:VU）
を一つ備えたマルチプロセッサシステムがある。
そのマルチプロセッサシステムでは、複数のスカラユニ
ットに対し、ベクトルユニットの使用権を切換えながら
処理を進めている。しかし、ベクトルユニットは複数の
ステージからなるパイプラインにより処理されるため切
換えが行われてから実行開始までに時間を要する。その
ため他系の実行が終了する前に切換えを行って処理の効
率化が図られている。ところが、その切換制御のタイミ
ングにより各スカラユニットのベクトルユニットの使用
時間が計測されており、課金の関係で正確に使用時間を
計測することが望まれる場合や、使用時間に関係なく計
算を効率的に行いたい場合等の異なる要求が出されてい
る。
ットに対し、ベクトルユニットの使用権を切換えながら
処理を進めている。しかし、ベクトルユニットは複数の
ステージからなるパイプラインにより処理されるため切
換えが行われてから実行開始までに時間を要する。その
ため他系の実行が終了する前に切換えを行って処理の効
率化が図られている。ところが、その切換制御のタイミ
ングにより各スカラユニットのベクトルユニットの使用
時間が計測されており、課金の関係で正確に使用時間を
計測することが望まれる場合や、使用時間に関係なく計
算を効率的に行いたい場合等の異なる要求が出されてい
る。
［従来の技術］ 従来のスカラユニット（以下SUという）を２台とベクト
ルユニット（以下VUという）を１台持つマルチプロセッ
サのシステム構成図を第６図に示す。
ルユニット（以下VUという）を１台持つマルチプロセッ
サのシステム構成図を第６図に示す。
図において、60は主記憶装置（MSUで表す）、61は記憶
制御装置（MCUで表す）、62はスカラユニット０（SU0で
表す）、63はスカラユニット１（SU1で表す）、64はベ
クトルユニット（VUで表す）、65はベクトル実行ユニッ
ト（VEUで表す）、66はベクトル制御ユニット（VCUで表
す）、650はロードパイプライン、651はストアパイプラ
イン、652はベクトルレジスタ（VRで表す）、653は加算
パイプライン、654は乗算パイプライン、655は除算パイ
プライン、660は制御信号を表す。
制御装置（MCUで表す）、62はスカラユニット０（SU0で
表す）、63はスカラユニット１（SU1で表す）、64はベ
クトルユニット（VUで表す）、65はベクトル実行ユニッ
ト（VEUで表す）、66はベクトル制御ユニット（VCUで表
す）、650はロードパイプライン、651はストアパイプラ
イン、652はベクトルレジスタ（VRで表す）、653は加算
パイプライン、654は乗算パイプライン、655は除算パイ
プライン、660は制御信号を表す。
VCU66はベクトル命令を制御するユニットで、複数のス
カラユニットSU0、SU1から送られてくるベクトル命令を
受け取ると、命令単位で切換え制御されて信号線660を
通ってVEU65に送られる。VEU65はベクトル命令を実行す
るユニットであり、メモリとの間でデータ転送を行うロ
ードパイプライン650、ストアパイプライン651およびベ
クトルデータを保持するVR652を持つ。また、VR652から
ベクトルデータを読み出して演算を行い、結果をVR652
に書き込む命令を実行するために、加算パイプライン65
3、乗算パイプライン654、除算パイプライン655を持
つ。
カラユニットSU0、SU1から送られてくるベクトル命令を
受け取ると、命令単位で切換え制御されて信号線660を
通ってVEU65に送られる。VEU65はベクトル命令を実行す
るユニットであり、メモリとの間でデータ転送を行うロ
ードパイプライン650、ストアパイプライン651およびベ
クトルデータを保持するVR652を持つ。また、VR652から
ベクトルデータを読み出して演算を行い、結果をVR652
に書き込む命令を実行するために、加算パイプライン65
3、乗算パイプライン654、除算パイプライン655を持
つ。
第６図に示すベクトル命令を処理する機能を備えるベク
トルプロセッサにおいては、MSUからの命令のフエッチ
はSUで行い、各SU0、SU1はスカラ命令をフエッチした時
はSU内で実行し、ベクトル命令をフエッチした時はVUへ
渡す。
トルプロセッサにおいては、MSUからの命令のフエッチ
はSUで行い、各SU0、SU1はスカラ命令をフエッチした時
はSU内で実行し、ベクトル命令をフエッチした時はVUへ
渡す。
VUは複数のSUから送られるベクトル命令をセレクトして
実行する。ベクトル命令は一つのスカラユニットから連
続して送られるベクトル命令のかたまり（パケット）を
実行し終わる時、SUのセレクトを切換えて他のスカラユ
ニットからのベクトル命令を実行できるようにする。こ
の場合、他のスカラユニットがセレクトされているため
に、ベクトル命令の実行を行えないスカラユニットで
は、命令実行時間を計測するためのタイマー（CPUタイ
マ）を止めておく。セレクトが切換わるとセレクトされ
たスカラユニットのCPUタイマは計測を開始する。
実行する。ベクトル命令は一つのスカラユニットから連
続して送られるベクトル命令のかたまり（パケット）を
実行し終わる時、SUのセレクトを切換えて他のスカラユ
ニットからのベクトル命令を実行できるようにする。こ
の場合、他のスカラユニットがセレクトされているため
に、ベクトル命令の実行を行えないスカラユニットで
は、命令実行時間を計測するためのタイマー（CPUタイ
マ）を止めておく。セレクトが切換わるとセレクトされ
たスカラユニットのCPUタイマは計測を開始する。
第７図に切換えとCPU時間の関係説明図を示す。スカラ
ユニットのセレクトを行うタイミングとして先行スカラ
ユニットの命令が全て完了した時点で切換えを行えば、
CPU時間は正確に計測されるが、切換えのオーバーヘッ
ドが大きくなり性能が低下する。このような、一つの系
の命令が完全に終了した時に切換えが行われる場合の各
系のCPU時間とVUの実行状態を第７図A.に示す。
ユニットのセレクトを行うタイミングとして先行スカラ
ユニットの命令が全て完了した時点で切換えを行えば、
CPU時間は正確に計測されるが、切換えのオーバーヘッ
ドが大きくなり性能が低下する。このような、一つの系
の命令が完全に終了した時に切換えが行われる場合の各
系のCPU時間とVUの実行状態を第７図A.に示す。
逆に先行スカラユニットの命令が全て完了する前に切換
えを行う先行制御を用いると、切換えオーバーヘッドが
小さくなる代わりにCPUタイマの計測が不正確になる。
この例を第７図B.に示す。
えを行う先行制御を用いると、切換えオーバーヘッドが
小さくなる代わりにCPUタイマの計測が不正確になる。
この例を第７図B.に示す。
［発明が解決しようとする課題］ 上記したように、複数のスカラユニットからのベクトル
命令を一つのベクトルユニットでパイプライン処理によ
り実行する場合、各スカラユニット系に対応するCPU時
間（使用時間）が正確に実際の命令実行時間を表すよう
にすると性能を落として（無駄時間がある）しまい、性
能を十分発揮させようとするとCPU時間が不正確になっ
てしまうという、背反の関係にあることが問題となって
いる。
命令を一つのベクトルユニットでパイプライン処理によ
り実行する場合、各スカラユニット系に対応するCPU時
間（使用時間）が正確に実際の命令実行時間を表すよう
にすると性能を落として（無駄時間がある）しまい、性
能を十分発揮させようとするとCPU時間が不正確になっ
てしまうという、背反の関係にあることが問題となって
いる。
本発明は、複数のスカラユニットから送られたベクトル
命令を１つのベクトルユニットにより処理する際に、ス
カラユニット系に対応する命令を系間で切換えるタイミ
ングを選択的に設定可能にしたマルチプロセッサのプロ
セッサ切換え装置を提供することを目的とする。
命令を１つのベクトルユニットにより処理する際に、ス
カラユニット系に対応する命令を系間で切換えるタイミ
ングを選択的に設定可能にしたマルチプロセッサのプロ
セッサ切換え装置を提供することを目的とする。
［課題を解決するための手段］ 本発明の基本的構成図を第１図に示す。
第１図の１はスカラユニット０（SU0）、２はスカラユ
ニット１（SU1）、３はベクトルコントロールユニット
（VCU）、４は０系のフェッチステージ、５は１系のフ
ェッチステージ、６は切換え回路、７〜９はベクトル命
令のパイプライン処理のための複数のステージであるス
テージＩ〜III、10は切換制御回路、11はモード設定ス
イッチを表す。
ニット１（SU1）、３はベクトルコントロールユニット
（VCU）、４は０系のフェッチステージ、５は１系のフ
ェッチステージ、６は切換え回路、７〜９はベクトル命
令のパイプライン処理のための複数のステージであるス
テージＩ〜III、10は切換制御回路、11はモード設定ス
イッチを表す。
本発明は複数の切換えモードの中の一つをモード設定ス
イッチにより選択し、ベクトルユニットの複数ステージ
からの状態を表す信号がモード設定スイッチにより指定
された状態になると切換え信号を発生するよう制御する
ものである。
イッチにより選択し、ベクトルユニットの複数ステージ
からの状態を表す信号がモード設定スイッチにより指定
された状態になると切換え信号を発生するよう制御する
ものである。
［作用］ SU0またはSU1からのベクトル命令はそれぞれ対応するフ
ェッチステージ4,5にセットされ、次に切換え回路６に
おいて切換え制御回路10に制御されて何れか一方の命令
が選択されてステージＩ（７）に送られ、順次ステージ
II（８）,III（９）をとおって処理される。切換え制御
回路10は各ステージ4,5,7〜９の状態情報（ベクトル命
令の有無、命令が有る時は０系か１系かの情報）を信号
線，，，，から入力しており、どのステージ
まで一方の系の命令が進んだか判別することができる。
ェッチステージ4,5にセットされ、次に切換え回路６に
おいて切換え制御回路10に制御されて何れか一方の命令
が選択されてステージＩ（７）に送られ、順次ステージ
II（８）,III（９）をとおって処理される。切換え制御
回路10は各ステージ4,5,7〜９の状態情報（ベクトル命
令の有無、命令が有る時は０系か１系かの情報）を信号
線，，，，から入力しており、どのステージ
まで一方の系の命令が進んだか判別することができる。
一方、切換え制御回路10にはモード設定スイッチ11が設
けられ、そのスイッチをＡ〜Ｃの何れかに設定すると、
それに対応した切換えモードが設定される。切換えモー
ドとしては、例えば、Ａのモードとして、全てのステー
ジから一方の系の命令が無くなった時に他系の命令に切
換えを行い、ＢのモードとしてステージIII（９）から
一方の系の命令が無くなった時に他系の命令に切換えを
行い、ＣのモードとしてステージII（８）から一方の系
の命令が無くなった時に他系の命令に切換えを行う、と
いうようにすることができる。
けられ、そのスイッチをＡ〜Ｃの何れかに設定すると、
それに対応した切換えモードが設定される。切換えモー
ドとしては、例えば、Ａのモードとして、全てのステー
ジから一方の系の命令が無くなった時に他系の命令に切
換えを行い、ＢのモードとしてステージIII（９）から
一方の系の命令が無くなった時に他系の命令に切換えを
行い、ＣのモードとしてステージII（８）から一方の系
の命令が無くなった時に他系の命令に切換えを行う、と
いうようにすることができる。
この切換え信号により対応するSU0またはSU1によるベク
トルユニットの使用権が与えられ、それぞれのCPU時間
（タイマ）が計測を開始する。
トルユニットの使用権が与えられ、それぞれのCPU時間
（タイマ）が計測を開始する。
このように複数のモードを選択可能に設けることによ
り、実際のベクトルユニットの使用時間をスカラユニッ
ト毎に正確に計測する必要がある場合（例えば、使用時
間で料金を払うシステムの計算センター等）は、完全に
一方の系の命令の実行が終了してから他系の命令に切換
える前記Ａの切換えモードに設定し、スカラユニット毎
の使用時間を正確にする必要が無い場合（使用時間で課
金を行わない計算機等）は、先回り制御により途中のス
テージから一方の系の命令が無くなると他系の命令に切
換える前記ＢまたはＣの切換えモードに設定すればよ
い。
り、実際のベクトルユニットの使用時間をスカラユニッ
ト毎に正確に計測する必要がある場合（例えば、使用時
間で料金を払うシステムの計算センター等）は、完全に
一方の系の命令の実行が終了してから他系の命令に切換
える前記Ａの切換えモードに設定し、スカラユニット毎
の使用時間を正確にする必要が無い場合（使用時間で課
金を行わない計算機等）は、先回り制御により途中のス
テージから一方の系の命令が無くなると他系の命令に切
換える前記ＢまたはＣの切換えモードに設定すればよ
い。
［実施例］ 本発明の実施例構成図を第２図に示し、切換え回路制御
部に含まれるBUSY検出回路の構成図を第３図に示し、切
換え回路の構成図を第４図に示す。
部に含まれるBUSY検出回路の構成図を第３図に示し、切
換え回路の構成図を第４図に示す。
第２図の20,21はSU0,SU1、22はベクトルコントロールユ
ニット（VCU）、23は０系のベクトルフェッチレジスタ
０（Vector Fetch Stage Register:VFSR0で表す）とベ
クトルフェッチバッファ０（Vector Fetch Buffer Regi
ster:VFB0で表す）からなるベクトルフェッチステージ
（VFS0）、24は１系のベクトルフェッチレジスタ１（VF
SR1）とベクトルフェッチバッファ１（VFB1）からなる
ベクトルフェッチステージ（VFS1）、25は切換え回路、
26は切換え回路制御部、27は切換えモード設定部、28は
ベクトルプリデコードステージ（Vector Pre-Decode St
age:VPSで表す）、29はベクトルキューステージ（Vecto
r Queue Stage:VQSで表す）、30はベクトルエクシキ
ュートステージ（Vector Execute Stage:VESで表す）を
表す。
ニット（VCU）、23は０系のベクトルフェッチレジスタ
０（Vector Fetch Stage Register:VFSR0で表す）とベ
クトルフェッチバッファ０（Vector Fetch Buffer Regi
ster:VFB0で表す）からなるベクトルフェッチステージ
（VFS0）、24は１系のベクトルフェッチレジスタ１（VF
SR1）とベクトルフェッチバッファ１（VFB1）からなる
ベクトルフェッチステージ（VFS1）、25は切換え回路、
26は切換え回路制御部、27は切換えモード設定部、28は
ベクトルプリデコードステージ（Vector Pre-Decode St
age:VPSで表す）、29はベクトルキューステージ（Vecto
r Queue Stage:VQSで表す）、30はベクトルエクシキ
ュートステージ（Vector Execute Stage:VESで表す）を
表す。
動作を説明すると、ベクトル命令はSU0、SU1から各々の
バスを介してそれぞれVFSR0、VFSR1に入力され、この後
SU0側の動作について述べると、VFSR0に命令がフエッチ
された時、ベクトルフエッチバッファVFBOが空でありか
つ、切換回路制御部26により切換え回路25がSU0側に切
換えられると、命令はVFSR0からVPS28に送られる。
バスを介してそれぞれVFSR0、VFSR1に入力され、この後
SU0側の動作について述べると、VFSR0に命令がフエッチ
された時、ベクトルフエッチバッファVFBOが空でありか
つ、切換回路制御部26により切換え回路25がSU0側に切
換えられると、命令はVFSR0からVPS28に送られる。
VFB0に先行命令がはいっているか、または切換え回路25
がSU1側を選択している場合はVFSR0からVFB0に移動して
バッファリングされる。VFB0に入っている命令は切換え
回路25がSU0をセレクトしたときに先頭のものがVPSに移
動する。以上のSU0側の動作はSU1からの命令に関してSU
1側で同様に行われる。
がSU1側を選択している場合はVFSR0からVFB0に移動して
バッファリングされる。VFB0に入っている命令は切換え
回路25がSU0をセレクトしたときに先頭のものがVPSに移
動する。以上のSU0側の動作はSU1からの命令に関してSU
1側で同様に行われる。
切換え回路制御部26は、SU0から送られたベクトル命令
（以後０系のベクトル命令という）とSU1から送られた
ベクトル命令（以後１系のベクトル命令という）のどち
らをデコードステージへ移すかを切換え制御する。
（以後０系のベクトル命令という）とSU1から送られた
ベクトル命令（以後１系のベクトル命令という）のどち
らをデコードステージへ移すかを切換え制御する。
この切換えは、命令パケット単位でVU（ベクトルユニッ
ト）使用権を切換えることであり、命令パケットとはベ
クトル命令が途切れないで連続実行できる範囲の命令列
のかたまりを表す。
ト）使用権を切換えることであり、命令パケットとはベ
クトル命令が途切れないで連続実行できる範囲の命令列
のかたまりを表す。
従って、０系の命令パケットが終了した後、１系の命令
パケットを開始するよう切換えられる。VU使用権は０系
と１系の間で完全に排他的であり、VU使用権のある系の
命令が選択されると次のステージでVPS28にセットされ
る。但し、このVU使用権をスイッチングするタイミング
によって両系の命令パケット間のオーバーラップの度合
が異なり、０系の命令パケットが実行中の間１系の命令
はVFS（VFSR,VFB）で待っているが、１系のVU使用権が
オンになった時点でVPSにセットされる。
パケットを開始するよう切換えられる。VU使用権は０系
と１系の間で完全に排他的であり、VU使用権のある系の
命令が選択されると次のステージでVPS28にセットされ
る。但し、このVU使用権をスイッチングするタイミング
によって両系の命令パケット間のオーバーラップの度合
が異なり、０系の命令パケットが実行中の間１系の命令
はVFS（VFSR,VFB）で待っているが、１系のVU使用権が
オンになった時点でVPSにセットされる。
切換え回路制御部26によりセレクトされた各系のベクト
ル命令はVPS28において、デコードされるとともに例外
チェックが行われた後、VQS29へ移りキューバッファに
セットされる。次にVQS29の命令はメモリへのアクセス
や演算を実行するVES30に送られ、同時に命令実行パイ
プライン（図示せず）に発信され、実行終了により開放
される。
ル命令はVPS28において、デコードされるとともに例外
チェックが行われた後、VQS29へ移りキューバッファに
セットされる。次にVQS29の命令はメモリへのアクセス
や演算を実行するVES30に送られ、同時に命令実行パイ
プライン（図示せず）に発信され、実行終了により開放
される。
切換え回路制御部26は、切換えモード設定部27のモード
設定スイッチにより設定された〜で示すモード１〜
３の何れかが入力される。切換え回路制御部は第３図の
A,Bに示す０系と１系のBUSY検出回路を備え、その出力
を第４図に示す切換え回路に供給して切換えを制御す
る。
設定スイッチにより設定された〜で示すモード１〜
３の何れかが入力される。切換え回路制御部は第３図の
A,Bに示す０系と１系のBUSY検出回路を備え、その出力
を第４図に示す切換え回路に供給して切換えを制御す
る。
このBUSY検出回路の構成図を第３図を用いて説明する
と、図のA,Bにおいて、31〜33、37、41〜43および47は
オア回路、34〜36、44〜46はアンド回路を表す。
と、図のA,Bにおいて、31〜33、37、41〜43および47は
オア回路、34〜36、44〜46はアンド回路を表す。
第３図A.に示す０系のBUSY検出回路について説明する
と、切換えモード１〜３は第２図の切換えモード設定部
27からの入力である。VFS0−BUSY0,VPS−BUSY0,VQS−BU
SY0,VES−BUSY0の各信号は、それぞれ第２図のVFS0,2
3、VPS28、VQS29、VES30の各ステージに０系の命令が有
るか否かを表す信号であり、０系の信号があれば“1"出
力を発生し、無ければ“0"出力を発生する。このA.の回
路において、オア回路31はVFS0からVES30までの４つの
ステージの中の少なくとも１つに０系の命令が有ると
“1"出力を発生し、オア回路32はVFS0からVQS29までの
３つのステージの内の少なくとも１つに０系の命令が有
ると“1"出力を発生し、オア回路33はVFSOとVPS28の２
つのステージの少なくとも一方に０系の命令があると
“1"出力を発生する。
と、切換えモード１〜３は第２図の切換えモード設定部
27からの入力である。VFS0−BUSY0,VPS−BUSY0,VQS−BU
SY0,VES−BUSY0の各信号は、それぞれ第２図のVFS0,2
3、VPS28、VQS29、VES30の各ステージに０系の命令が有
るか否かを表す信号であり、０系の信号があれば“1"出
力を発生し、無ければ“0"出力を発生する。このA.の回
路において、オア回路31はVFS0からVES30までの４つの
ステージの中の少なくとも１つに０系の命令が有ると
“1"出力を発生し、オア回路32はVFS0からVQS29までの
３つのステージの内の少なくとも１つに０系の命令が有
ると“1"出力を発生し、オア回路33はVFSOとVPS28の２
つのステージの少なくとも一方に０系の命令があると
“1"出力を発生する。
このオア回路31の出力は切換えモード１の出力とアンド
回路34で論理積がとられ、オア回路32の出力はアンド回
路35で切換えモード２の出力と論理積がとられ、オア回
路33の出力はアンド回路36で切換えモード３の出力と論
理積がとられ、各アンド回路34〜36の出力はオア回路37
を介して出力BUSY ０となる。
回路34で論理積がとられ、オア回路32の出力はアンド回
路35で切換えモード２の出力と論理積がとられ、オア回
路33の出力はアンド回路36で切換えモード３の出力と論
理積がとられ、各アンド回路34〜36の出力はオア回路37
を介して出力BUSY ０となる。
この出力BUSY ０は、“1"出力の時は、指定されたモー
ドでの切換えが行えない（または指定されたステージ中
に０系の命令が存在している）ことを表し、“0"になる
と指定されたステージから０系の命令が無くなったの
で、０系から１系への切換えができることを表す。
ドでの切換えが行えない（または指定されたステージ中
に０系の命令が存在している）ことを表し、“0"になる
と指定されたステージから０系の命令が無くなったの
で、０系から１系への切換えができることを表す。
第３図B.には１系のBUSY １を発生するBUSY1検出回路
が示されており、その構成はA.と同様であり、説明を省
略する。
が示されており、その構成はA.と同様であり、説明を省
略する。
第４図に切換え回路の構成図が示されている。この図の
50はセット優先のセット・リセット型ラッチ回路（以下
SR0という）、51はリセット優先のセットリセット型ラ
ッチ回路（以下SR1という）、52,53はアンド回路、54は
オア回路、BUSY0,BUSY1は第３図A,Bに示す回路の出力、
VFS0,VFS1,VPSはそれぞれ第２図の23,24,28として示す
各ステージを表す。
50はセット優先のセット・リセット型ラッチ回路（以下
SR0という）、51はリセット優先のセットリセット型ラ
ッチ回路（以下SR1という）、52,53はアンド回路、54は
オア回路、BUSY0,BUSY1は第３図A,Bに示す回路の出力、
VFS0,VFS1,VPSはそれぞれ第２図の23,24,28として示す
各ステージを表す。
動作を説明すると、BUSY0とBUSY1がともに“0"の時は、
SR0がセットされて、SR1がリセットされ、その結果VFSO
（０系のベクトルフェッチステージ）の出力がアンド回
路52、オア回路54を通ってVPS（ベクトルプリデコード
ステージ）へ送られる。
SR0がセットされて、SR1がリセットされ、その結果VFSO
（０系のベクトルフェッチステージ）の出力がアンド回
路52、オア回路54を通ってVPS（ベクトルプリデコード
ステージ）へ送られる。
BUSY0とBUSY1がともに“1"の時は、前の状態が保たれ、
BUSY0が“1"で、BUSY1が“0"になると、SR0がセットさ
れ、SR1がリセットされ、この時VFS0の出力が選択され
る。BUSY0が“0"でBUSY1が“1"になると、SR0がリセッ
トされ、SR1がセットされて、その結果VFS1が選択され
る。
BUSY0が“1"で、BUSY1が“0"になると、SR0がセットさ
れ、SR1がリセットされ、この時VFS0の出力が選択され
る。BUSY0が“0"でBUSY1が“1"になると、SR0がリセッ
トされ、SR1がセットされて、その結果VFS1が選択され
る。
次に上記実施例に示す各切換えモードの動作例を第５図
に示す。以下に各モードの説明をする。
に示す。以下に各モードの説明をする。
（１）切換えモード1:完全に排他切換え この切換えモード１では、０系の命令パケットの最後の
命令が完了する時（VEUで実行が終了する時）、０系のV
U（ベクトルユニット）使用権をオフ（０系のCPU時間の
計測を停止）にし、１系のVU使用権をオン（１系のCPU
時間の計測を開始）する。このタイミングで１系の命令
がVPSにセットされ、直ちにVQSにセットされ実行パイプ
ラインに発信される。
命令が完了する時（VEUで実行が終了する時）、０系のV
U（ベクトルユニット）使用権をオフ（０系のCPU時間の
計測を停止）にし、１系のVU使用権をオン（１系のCPU
時間の計測を開始）する。このタイミングで１系の命令
がVPSにセットされ、直ちにVQSにセットされ実行パイプ
ラインに発信される。
この方法では、０系と１系のオーバーラップがないた
め、CPUタイマの誤差はないが、VPSからの立ち上がりが
見えてしまう。（無駄な時間が発生する。） （２）切換えモード2:VQSまで排他切換え この切換えモード２では、０系の命令パケットの最後の
命令が発信され、VFS〜VQSまでに０系の命令が無くなる
条件で、０系のVU使用権をオフにし同時に１系のVU使用
権をオンにする。
め、CPUタイマの誤差はないが、VPSからの立ち上がりが
見えてしまう。（無駄な時間が発生する。） （２）切換えモード2:VQSまで排他切換え この切換えモード２では、０系の命令パケットの最後の
命令が発信され、VFS〜VQSまでに０系の命令が無くなる
条件で、０系のVU使用権をオフにし同時に１系のVU使用
権をオンにする。
このタイミングで１系の命令がVPSにセットされ、直ち
にVQSにセットされて発信される。この時、０系の命令
がまだ終了していなくてもよい。１系の命令を発信しよ
うとする命令実行パイプを０系の命令が使用中の時のみ
VQSで待たされるが、それ以外の場合には直ちに発信さ
れる。
にVQSにセットされて発信される。この時、０系の命令
がまだ終了していなくてもよい。１系の命令を発信しよ
うとする命令実行パイプを０系の命令が使用中の時のみ
VQSで待たされるが、それ以外の場合には直ちに発信さ
れる。
この方法では、０系と１系の間で命令発信の追い越しは
起きない。また、CPUタイマの誤差としては第５図に示
すように最悪で他系の１命令の実行時間分位多くなるこ
とがある。
起きない。また、CPUタイマの誤差としては第５図に示
すように最悪で他系の１命令の実行時間分位多くなるこ
とがある。
（３）切換えモード3:VPSまで排他切換え この切換えモード３では、０系の命令パケットの最後の
命令がVQSにセットされ、VFSとVPSに０系の命令がなく
なる条件で、０系のVU使用権をオフにし、同時に１系の
VU使用権をオンにする。このタイミングで１系の命令が
VPSにセットされ、直ちにVQSにセットされて発信され
る。この時０系の命令がまだ終了していなくてもよいし
０系の命令を追い越してもよい。
命令がVQSにセットされ、VFSとVPSに０系の命令がなく
なる条件で、０系のVU使用権をオフにし、同時に１系の
VU使用権をオンにする。このタイミングで１系の命令が
VPSにセットされ、直ちにVQSにセットされて発信され
る。この時０系の命令がまだ終了していなくてもよいし
０系の命令を追い越してもよい。
この場合のCPUタイマの誤差としては第５図に示すよう
な、最悪な時で他系の複数命令の実行時間分多くなるこ
とがある。
な、最悪な時で他系の複数命令の実行時間分多くなるこ
とがある。
［発明の効果］ 本発明によれば、マルチプロセッサの性能を重視する
か、CPUタイマの正確度を重視するか、それらの中間を
とるかというマルチプロセッサの利用条件に応じて切換
えモードを任意に設定することができる。
か、CPUタイマの正確度を重視するか、それらの中間を
とるかというマルチプロセッサの利用条件に応じて切換
えモードを任意に設定することができる。
第１図は本発明の基本構成図、第２図は本発明の実施例
構成図、第３図はBUSY検出回路の構成図、第４図は切換
え回路の構成図、第５図は各切換えモードの動作例を示
す図、第６図は従来のマルチプロセッサのシステム構成
図、第７図は切換えとCPU時間の関係説明図である。 第１図中、 1:スカラユニット０（SU0） 2:スカラユニット１（SU1） 3:ベクトルコントロールユニット（VCU） 4:0系のフェッチステージ 5:1系のフェッチステージ 6:切換え回路 ７〜9:パイプラインの各ステージＩ〜III 10:切換制御回路 11:モード設定スイッチ
構成図、第３図はBUSY検出回路の構成図、第４図は切換
え回路の構成図、第５図は各切換えモードの動作例を示
す図、第６図は従来のマルチプロセッサのシステム構成
図、第７図は切換えとCPU時間の関係説明図である。 第１図中、 1:スカラユニット０（SU0） 2:スカラユニット１（SU1） 3:ベクトルコントロールユニット（VCU） 4:0系のフェッチステージ 5:1系のフェッチステージ 6:切換え回路 ７〜9:パイプラインの各ステージＩ〜III 10:切換制御回路 11:モード設定スイッチ
Claims (1)
- 【請求項１】スカラ命令を処理する複数のスカラユニッ
ト（SU0,SU1）とこれらのスカラユニットから送られる
ベクトル命令を処理するベクトルユニット（VU）とから
構成され、ベクトルユニットは複数のスカラユニットか
ら送られるベクトル命令を選択してパイプライン式に処
理するための複数のステージを備えたマルチプロセッサ
のプロセッサ切換え装置であって， 前記ベクトルユニットは，前記複数のスカラユニットの
各系（０系,1系）から供給されるベクトル命令をそれぞ
れ保持する各系に対応して設けられたフェッチステージ
と，前記フェッチステージの一方の命令を，複数ステー
ジからなる実行パイプラインに系間で切換え入力する切
換え回路（６）と、該切換え回路を制御する切換え制御
回路（10）とを備え， 前記切換え制御回路（10）に対し，複数の系切換えモー
ド（Ａ〜Ｃ）の中から設定された一つの系切換えモード
で切換え制御信号を発生するよう指示するモード設定ス
イッチ（11）を設け，前記複数の各切換えモードは前記
ベクトルユニットの複数ステージの中で，フェッチステ
ージを含む入力側のステージ，入力側から中間ステージ
まで，全ステージ等のそれぞれ異なる範囲に対応付けら
れ，各対応付けられた範囲に一方の系の命令が存在しな
い状態になると系切換えを行うモードであり， 前記切換え制御回路（10）は，前記ベクトルユニットの
複数の各ステージにおける各系のベクトル命令の有無を
表示する各信号と前記系切換えモードの信号とを入力す
る回路を備え，前記設定された系切換えモードに対応す
る範囲の各ステージに一方の系のベクトル命令が存在し
ないという条件が成立すると他系の命令への切換えが可
能であることを表す系切換え制御信号を発生し， 前記切換え回路（６）は，前記系切換え制御回路からの
系切換えが可能であることを表す系切換え制御信号によ
り複数のスカラユニットのベクトル命令をベクトルユニ
ットの実行パイプラインへ切換え入力することを特徴と
するマルチプロセッサのプロセッサ切換え装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140297A JPH06105460B2 (ja) | 1988-06-07 | 1988-06-07 | マルチプロセッサのプロセッサ切換え装置 |
| DE68917647T DE68917647T2 (de) | 1988-06-07 | 1989-06-01 | Multiprozessorsteuerungssystem. |
| EP89305523A EP0346003B1 (en) | 1988-06-07 | 1989-06-01 | Multiprocessor control system |
| CA000601891A CA1315006C (en) | 1988-06-07 | 1989-06-06 | Multiprocessor control system |
| US07/362,601 US5001627A (en) | 1988-06-07 | 1989-06-07 | Multiprocessor control system for selectively executing vector instructions from scaler units to be executed in a vector unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140297A JPH06105460B2 (ja) | 1988-06-07 | 1988-06-07 | マルチプロセッサのプロセッサ切換え装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01309178A JPH01309178A (ja) | 1989-12-13 |
| JPH06105460B2 true JPH06105460B2 (ja) | 1994-12-21 |
Family
ID=15265510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140297A Expired - Fee Related JPH06105460B2 (ja) | 1988-06-07 | 1988-06-07 | マルチプロセッサのプロセッサ切換え装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5001627A (ja) |
| EP (1) | EP0346003B1 (ja) |
| JP (1) | JPH06105460B2 (ja) |
| CA (1) | CA1315006C (ja) |
| DE (1) | DE68917647T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233630A (ja) * | 1990-02-08 | 1991-10-17 | Nec Corp | 情報処理装置 |
| US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
| RU1804645C (ru) * | 1991-03-27 | 1993-03-23 | Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева | Центральный процессор |
| US5530881A (en) * | 1991-06-06 | 1996-06-25 | Hitachi, Ltd. | Vector processing apparatus for processing different instruction set architectures corresponding to mingled-type programs and separate-type programs |
| IT1264302B1 (it) * | 1993-12-24 | 1996-09-23 | Rainer Srl | Macchina per la lavorazione di una lamiera. |
| US5663961A (en) * | 1995-02-24 | 1997-09-02 | Motorola, Inc. | Packet switch with centralized buffering for many output channels |
| US6535905B1 (en) | 1999-04-29 | 2003-03-18 | Intel Corporation | Method and apparatus for thread switching within a multithreaded processor |
| US6341347B1 (en) * | 1999-05-11 | 2002-01-22 | Sun Microsystems, Inc. | Thread switch logic in a multiple-thread processor |
| US6507862B1 (en) | 1999-05-11 | 2003-01-14 | Sun Microsystems, Inc. | Switching method in a multi-threaded processor |
| US6542921B1 (en) | 1999-07-08 | 2003-04-01 | Intel Corporation | Method and apparatus for controlling the processing priority between multiple threads in a multithreaded processor |
| US6889319B1 (en) | 1999-12-09 | 2005-05-03 | Intel Corporation | Method and apparatus for entering and exiting multiple threads within a multithreaded processor |
| US6357016B1 (en) | 1999-12-09 | 2002-03-12 | Intel Corporation | Method and apparatus for disabling a clock signal within a multithreaded processor |
| US6496925B1 (en) | 1999-12-09 | 2002-12-17 | Intel Corporation | Method and apparatus for processing an event occurrence within a multithreaded processor |
| US7051329B1 (en) | 1999-12-28 | 2006-05-23 | Intel Corporation | Method and apparatus for managing resources in a multithreaded processor |
| US7856633B1 (en) | 2000-03-24 | 2010-12-21 | Intel Corporation | LRU cache replacement for a partitioned set associative cache |
| US7363474B2 (en) | 2001-12-31 | 2008-04-22 | Intel Corporation | Method and apparatus for suspending execution of a thread until a specified memory access occurs |
| US7127561B2 (en) | 2001-12-31 | 2006-10-24 | Intel Corporation | Coherency techniques for suspending execution of a thread until a specified memory access occurs |
| US8024735B2 (en) | 2002-06-14 | 2011-09-20 | Intel Corporation | Method and apparatus for ensuring fairness and forward progress when executing multiple threads of execution |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5194734A (en) * | 1975-02-19 | 1976-08-19 | Tajushorisochino enzanseigyohoshiki | |
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
| DE3379690D1 (en) * | 1982-09-03 | 1989-05-24 | Hitachi Ltd | Data processing system |
| AU557807B2 (en) * | 1984-11-30 | 1987-01-08 | Fujitsu Limited | Multiprocessor system |
| US4875161A (en) * | 1985-07-31 | 1989-10-17 | Unisys Corporation | Scientific processor vector file organization |
| US4903196A (en) * | 1986-05-02 | 1990-02-20 | International Business Machines Corporation | Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor |
| US4760525A (en) * | 1986-06-10 | 1988-07-26 | The United States Of America As Represented By The Secretary Of The Air Force | Complex arithmetic vector processor for performing control function, scalar operation, and set-up of vector signal processing instruction |
-
1988
- 1988-06-07 JP JP63140297A patent/JPH06105460B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-01 EP EP89305523A patent/EP0346003B1/en not_active Expired - Lifetime
- 1989-06-01 DE DE68917647T patent/DE68917647T2/de not_active Expired - Fee Related
- 1989-06-06 CA CA000601891A patent/CA1315006C/en not_active Expired - Fee Related
- 1989-06-07 US US07/362,601 patent/US5001627A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68917647D1 (de) | 1994-09-29 |
| JPH01309178A (ja) | 1989-12-13 |
| US5001627A (en) | 1991-03-19 |
| EP0346003B1 (en) | 1994-08-24 |
| EP0346003A2 (en) | 1989-12-13 |
| CA1315006C (en) | 1993-03-23 |
| DE68917647T2 (de) | 1994-12-22 |
| EP0346003A3 (en) | 1991-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06105460B2 (ja) | マルチプロセッサのプロセッサ切換え装置 | |
| EP0045634B1 (en) | Programmable digital data processing apparatus arranged for the execution of instructions in overlap | |
| JPH02161524A (ja) | パイプラインコンピュータに使用する分岐システムとその動作方法 | |
| JPH0766329B2 (ja) | 情報処理装置 | |
| JPS633337B2 (ja) | ||
| JPH0454255B2 (ja) | ||
| JPH0461390B2 (ja) | ||
| JPS60108973A (ja) | 配列要素の最小値および最小要素の要素番号を求める方法 | |
| US5313600A (en) | System for controlling the number of data pieces in a queue memory | |
| JPH07244588A (ja) | データ処理装置 | |
| JP2812610B2 (ja) | パイプライン制御方式 | |
| KR900001999B1 (ko) | 멀티프로세서 시스템(multiprocessor system) | |
| JP2925842B2 (ja) | パイプライン処理装置 | |
| JPS63141131A (ja) | パイプライン制御方式 | |
| JPH04184535A (ja) | 並列演算装置 | |
| JPH0228765A (ja) | 命令処理順序制御システム | |
| JPS61208127A (ja) | マイクロプログラム制御装置 | |
| JPH0279122A (ja) | 浮動小数点演算機構 | |
| JP2761324B2 (ja) | 高速演算処理方式 | |
| JP2588042B2 (ja) | データ処理回路 | |
| JPH0233663A (ja) | マシンチェック処理方法および装置 | |
| JPH0685166B2 (ja) | マルチプロセッサシステムの命令制御方式 | |
| JPH05108697A (ja) | スカラオペランド付ベクトル命令処理方式及び方法 | |
| JPS622363A (ja) | 演算装置 | |
| JPS59200343A (ja) | マイクロプログラム制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |