RU1804645C - Центральный процессор - Google Patents

Description

соединен с командным входом устройства управлени , с первого по шестой выходы которого соединены соответственно с адресным входом буферной пам ти данных, с управл ющими входами арифметико-логического устройства, б локов управлени  вызовом-записью данных, индексации, хранени  подпрограмм, управлени  буферной пам тью команд, выход блока индексации подключен к адресным входам ассоциативного запоминающего устройства и блока преобразовани  математического адреса в физический, первые адресно-числовые входы которых соединены с первым выходом блока управлени  вызовом-записью данных, второй выход, которого подключен к-информационному входу блока индексации, выход ассоциативного запоминающего устройства соединен со вторым информационным входом буферной пам ти данных и со вторым информаци- онным входом блока хранени  подпрограмм, выход блока преобразовани  математического адреса в физический соединен с первым информационным входом устройства сопр жени , второй информационный вход которого соединен с первым выходом блока управлени  буфе рной пам тью команд, второй выход которого соединен с адресным входом буферной пам ти команд, выход блока хранени  подпрограмм соединен с адресными входами блока управлени  буферной пам тью команд и устройства управлени , со вторыми адресно- числовыми входами блока преобразовани  математического адреса в физический и ассоциативного запоминающего устройства , входы синхронизации буферной пам ти команд, устройства управлени , буферной пам ти данных, коммутатора данных , арифметико-логического устройства, блока управлени  вызовом-записью данных , блока индексации, ассоциативного запоминающего устройства, блока преобразовани  математического адреса в физический, устройство сопр жени , блока хранени  подпрограмм, блока управлени  буферной пам тью команд соединены с шиной синхронизации центрального процессора , введены блок формировани  управл ющих признаков и узел блокировки дешифрации команд, причем выход блока преобразовани  математического адреса в физический соединен с первым управл ющим входом узла блокировки дешифрации команд, информационный вход которого соединен с информационным выходом устройства сопр жени , второй управл ющий вход узла блокировки дешифрации команд и адресный вход блока формировани  управл ющих признаковподключены соответственно к седьмому, восьмому выходам устройства управлени , к первому и второму управл ющим входам которого подключены

соответствующие выходы блока формировани  управл ющих признаков и узла блокировкидешифрации команд, информационный вход блока формировани  управл ющих признаков соединен с выходом арифметико-логического устройства, а информационный вход устройства управлени  подключен к первому выходу коммутатора данных, а входы синхронизации блока формировани  управл ющих призна5 ков и узла блокировки дешифрации команд соединены с шиной синхронизации центрального процессора, кроме того, устройство управлени  содержит счетчик дешифрации команд, четыре регистра де0 шифрации команд, сдвигатель выборки команд , сдвигатель распаковки ко манд, первый, второй, третий сумматоры формировани  полей распакованной команды, блок буферной пам ти распакованной ко5 манды, причем к командному входу устройства управлени  подключены входы регистров дешифрации команд, выходы которых подключены к первому входу сдвига- тел  выборки команд, второй вход которого

0  вл етс  первым управл ющим входом устройства управлени ,, второй управл ющий вход которого соединен со входом управлени  блока буферной пам ти распакованной команды, выходы которого  вл ютс  выхо .5 дами устройства управлени -, информаци- . онный вход которого подключен к п-ервому входу первого сумматора формировани  полей распакованной команды, а адресный вход устройства управлени  соединен с

0 первыми входами второго и третьего сумматоров формировани  полей распакованной команды, вторые входы которых и вторые входы первого сумматора и блока буферной пам ти распакованной команды

5 соединены с выходом сдвигател  распаковки команд, выходы первого, второго и третьего сумматоров формировани  полей распакованной команды подключены к третьему входу блока буферной пам тиТэас0 пакованной команды, командный выход сдвигател  выборки команд соединен со входом сдвигател  распаковки команд, выход длины команды сдвигател  выборки команд соединен со счетчиком .дешифрации

5 команд, выход которого соединен с третьим входом сдвигател  выборки команд, а входы синхронизации четырех регистров дешифрации команд, сдвигател  выборки команд, сдвигател  распаковки команд-трех сумматоров формировани  полей распакованной

команды, блока буферной пам ти распакованной команды соединены со входом синхронизации устройства управлени , а узел блокировки дешифрации команд содержит элемент ИЛИ, К блоков трехпортовой пам - ти, К. блоков двухпортовой пам ти, счет-.ик тактов, К счетчиков считывани , К счетчиков записи и сумматор, причем выходы блоков трехпортовой пам ти соединены с соответствующими входами элемента ИЛИ, выходы блоков двухпортовой пам ти подключены к первым адресным входами записи блоков трехпортовой пам ти, вторые адресные входы записи которых и информационные входы двухпортовой пам ти подключены к информационному выходу сумматора, управл ющий выход которого подключен ко входам соответствующих счетчиков записи, выход счетчика тактов подключен к адресному входу считывани  каждого блока трех- портовой пам ти и к первому информационному входу сумматора, второй информационный вход которого подключен к управл ющему входу узла блокировки дешифрации команд, а соответствующий вход элемента ИЛИ, входы синхронизации К блоков трехпортовой пам ти, К блоков двухпортовой пам ти, счетчика тактов, К счетчиков считывани , К счетчиков записи, сумматора соединены со входом синхронизации узла блокировки дешифрации команд, а блок формировани  управл ющих признаков содержит первый и второй сумматоры, регистр управл ющих признаков и счетчик циклов, причем входы счетчика циклов и сумматоров подключены к адресному входу блока, информационный вход регистра управл ющих признаков соединен с информационным входом блока, выходы первого сумматора соединены с выходами блока, а входы синхронизации первого и второго сумматоров, регистра управл ющих признаков , счетчика циклов соединены со входом синхронизации блока.

Сущность изобретени  заключаетс  в том, что введение блока формировани  управл ющих признаков и узла блокировки дешифрации команд позволило исключить потерю времени на повторение выдачи команд при блокировке, а также исключить удлинение программного кода.

Нафиг.1 представлена функциональна  блок-схема предлагаемого центрального процессора; на фиг.2 - блок-схема устройства управлени  буферной пам тью дан- ных; на фиг.З - блок-схема узла дешифрации команд; на фиг.4 - блок-схема блока формировани  управл ющих признаков; на фиг.5 - блок-схема устройства сопр жени ; на фиг.6 - блок-схема блока

управлени  буферной пам тью команд; на фиг.7 - блок-схема коммутатора данных; на фиг.8 - блок-схема блока индексации; на фиг.9 - блок-схема блока преобразовани  математического адреса в физический; на фиг.10 - блок-схема блока хранени  подпрограмм; на фиг.11 - блок-схема арифметико-логического устройства; на фиг.12 - блок-схема блока управлени  вызовом-записью .

Центральный процессор содержит буферную пам ть 1 команд, устройство 2 управлени , буферную пам ть 3 данных, коммутатор 4 данных, арифметико-логическое устройство 5, блок 6 управлени  вызовом-записью данных, блок 7 индексации, ассоциативное запоминающее устройство 8, блок 9 преобразовани  математического адреса в физический, устройство 10 сопр жени , блок 11 хранени  подпрограмм, блок 12 управлени  буферной пам тью 1 команд, блок 13 формировани  управл ющих признаков и узел 14 блокировки дешифрации команд, шину 15 выдачи данных в буферную пам ть 1 команд, буферную пам ть 3 данных , ассоциативное запоминающее устрой- стов 8, блок 11 хранени  подпрограмм и узел 14 блокировки дешифрации команд, подключенные к информационному выходу устройства 10 сопр жени , шину 16 выборки команд, подключенную к выходу буферной пам ти 1 команд, шину 17 распакованной команды, подключенную к выходу устройства 2 управлени , шину-18 выборки данных, шину 19 выдачи операндов из коммутатора 4 данных, шину 20 записи данных, шину 21 результатов операций арифметико-логического устройства 5 и блока 6 управлени  вызовом-записью, шину 22 передачи данных из блока 6 управлени  вы-, зовом-записью в блок 7 индексации, шину 23 выдачи адресов и данных в ассоциативное запоминающее устройство 8 и блок 9 преобразовани  математического адреса в физический, шину 24 выдачи адреса в ассоциативное запоминающее устройство 8 и блок 9 преобразовани  математического адреса в физический, шину 25 выдачи данных в пам ть-3 и блок 11 хранени  подпрограмм, подключенную к выходу устройства 8, шину 26 выдачи адресов и данных в устройство 10 сопр жени , шину 27 выхода блока 11 хранени  подпрограмм, шину 28 управлени  выборкой из буферной пам ти 1 команд, шину 29 выдачи адресов команд в устройство ТО сопр жени , подключенные к выходам блока 12 управлени  пам тью, шину 30 обмена с общей оперативной пам тью. Управл ющий вход 31 узла 14 блокировки дешифрации команд соединен с шиной 26

выдачи адресов и данных в устройство 10 сопр жени . Первый и второй управл ющие входы 32 и 33 устройства 2 управлени  подключены к выходам блока 13 формировани  управл ющих признаков и узла 14 блокировки дешифрации команд.

В устройство 2 управлени  (фиг.2) вход т счетчик 34 дешифрации команд, четыре регистра 35-38 дешифрации команд, сдви- гатель 39 выборки команд, сдвигатель 40 распаковки команд, три сумматора 41-43 формировани  полей распакованной команды , блок 44 буферной пам ти распакованной команды, причем к командному входу устройства 2 управлени  подключены входы регистров 35-38 дешифрации команд , выходы которых подключены к первому входу сдвигател  39 выборки команд, второй вход которого  вл етс  первым управл ющим входом устройства 2 управлени , второй управл ющий вход которого соединен со входом управлени  блока 44 буферной пам ти распакованной команды, выход которого  вл етс  выходом устройства 2 управлени , информационный вход которого подключен к первому входу первого сумматора 41 формировани  полей распакованной команды, а адресный вход устройства 2 управлени  соединен с первыми входами второго и третьего сумматоров 42 и 43 формировани  полей распакованной команды, вторые входы которых и вторые входы первого сумматора 41 формировани  полей распакованной команды соединены с выходом сдвигател  40 распаковки команд, выходы первого, второго и третьего сумматоров 41-43 формировани  полей распакованной команды подключены к третьему входу блока 44 буферной пам ти распакованной команды, командный выход сдвигател  39 выборки команд соединен со входом сдвигател  40 распаковки команд, выход длины команды сдвигател  39 выборки команд соединен со счетчиком 34 дешифрации команд, выход которого соединен с третьим входом сдвигател  39 выборки команд .

В буферную пам ть 3 данных вход т блок 45 буферной пам ти стека, блок 46 буферной пам ти считывани , блок 47 выходной буферной пам ти.

В узел 14 блокировки дешифрации команд (фиг.З) вход т элемент ИЛИ 48, трех- портова  пам ть из одноразр дных К блоков 49-1...49-К пам ти, двухпортова  пам ть .из К блоков 50-1...50-К пам ти, счетчик 51 тактов, К счетчики считывани  52-1 ...52-К и К-счетчикй 53-1...53-К записи и сумматор 54. Выходы 55-1...55-К блоков 49-1.„49-К пам ти соединены с соответствующими вхо-.

дами элемента ИЛИ 48, а выходы 56-1 ...56-К блоков 50-1...50-К пам ти подключены к первым адресным входам записи блоков 49- 1...49-К пам ти, вторые адресные входы записи которых подключены к информационному выходу 57 сумматора 54, управл ющий выход 58 которого подключен ко входам счетчиков 53-1,„53-К. Выход 59 счетчика 51 тактов подключен к адресному

0 входу считывани  каждого блока 49-1...49-К пам ти и к первому информационному входу сумматора 54, второй информационный вход которого подключен к первому управл ющему входу 31 узла 14 блокировки де5 шифрации команд, второй управл ющий : вход которого соединен со входом счетчика 51 тактов.

В блок 13 формировани  управл ющих признаков (фиг.4) вход т первый и второй

0 сумматоры 60 и 61, соответственно, регистр 62 управл ющих признаков и счетчик 63 циклов. К шине 17 распакованной команды подключены входы счетчика 63 и сумматоров 60 и 61, к шине 21 - информационный

5 вход регистра 62, а выход сумматора .60 соединен с управл ющим входом 32 устройства 2 управлени ..

В устройство 10 сопр жени  (фиг.5) вход т блок 64 буферных регистров, блок 65

0 адресов назначени  и выходной коммутатор 66, адресно-числовой вход которого,  вл ющийс  первым входом устройства 10 сопр жени , соединен с шиной 26 адресов и данных, а адресный вход,  вл ющийс  вто5 рым входом устройства 10 сопр жени , соединен с шиной 29 выдачи адресов команд. Выход блока 64,  вл ющийс  информационным выходом устройства 10 сопр жени , соединен с шиной 15, а входы блока 64, блока

0 65 и выход коммутатора 66 соединены с шиной 30 обмена с общей оперативной пам тью . .-..В блок 12 (фиг.б) управлени  буферной . пам тью команд вход т четыре регистра 675 70 номера команд, ассоциативный запоминающий узел 71, счетчик 72 номера команд, счетчик 73 индекса команд, четыре регистра 74-77 индекса команд,.

Коммутатор 4 (фиг.7) данных содержит

0 блок 78 пам ти результатов, регистры 79 результатов, коммутатор 80 операндов, коммутатор 81 результатов.

Блок 7 (фиг.8) индексации содержит К идентичных узлов 82-1-82-К индексации,

5 каждый из которых содержит блок 83 буферной пам ти операций, блок 84 буферной пам ти описателей массивов, регистр 85 приращени  базы, регистр 86 базы, сумматор 87 формировани  текущего адреса, сумматор 88 формировани  текущего индекса.

сумматор 89 формировани  адреса записи в блок буферной пам ти считывани , сумматор 90 формировани  нового значени  базы .

Блок 9 (фиг.9) преобразовани  математического адреса в физический содержи, К идентичных ассоциативных запоминающих узлов 91-1-91-К и узел 92 таблицы страниц оперативной пам ти.

Каждый ассоциативный запоминающий узел 91-1...91-К содержит блок 93 входной буферной пам ти, сумматор 94 формировани  адреса следующей страницы, блок 95 буферной пам ти данных, блок 96 ассоциативной пам ти соответстви  математических и физических адресов, сумматор 97 формировани  физического адреса слова. Узел 92 таблицы страниц оперативной пам ти содержит регистр 98 базы страниц, сумматор 99 формировани  адреса строки таблицы, блок 100 пам ти таблицы страниц.

Блок 11 (фиг. 10) хранени  подпрограмм содержит дешифратор 101 команд,, базовые регистры 102, дополнительные базцвые регистры 103, блок 104 буферной пам ти,св - зывающей информации, управл ющие регистры 105, сумматор 106.

Многоканальное арифметико-логическое устройство 5 (фиг.11) содержит блоки 107 и 108 сложени , блоки 109 и 110 умножени , блоки 111 и 112 логических преобразований , блок 113 делени .

Блок 6 (фиг.12)управлени  вызовом-записью данных содержит блок 114 входных регистров, сумматор 115 формировани  адреса обращени  в пам ть, сумматор 116 сравнени  индекса и размера массива, блок 117 формировани  записываемого числа, выходной регистр 118 адреса, выходной регистр 119 числа.

Синхронизаци  работы устройства така  же как в прототипе - 4-х тактна . При этом каждый хран щий регистр или регистрова  станци  в конвейере в зависимости от числа ступеней предшествующей логики синхронизируетс  одной из четырех фаз.

Однако в зависимости от элементной базы, типов используемых триггеров и схе- мотехники может быть использована и дру- га  бистема синхронизации и, в частности, проста  однофазна .

Цепи управл ющих и тактирующих сигналов в описании не показаны.

ЦП работает следующим образом..

После начальной иницианизации блок 12 выполн ет подкачку программного кода из оперативной пам ти. С этой целью он выдает запросы по шине 29 через устройство 10 сопр жени . Программный код через устройство 10 сопр жени  по шине 15 поступает в буферную пам ть 1 команд. Блок 12 управлени  по шине 28 управл ет выборкой программного кода из буферной пам ти 1 команд. По шине 16 он поступает в устрой- 5 ство 2 управлени .

Устройство 2 управлени  по шине 17 выдает команду в арифметико-логическое устройство 5, в блок 6 управлени  вызовом- записью данных, в блок 7 индексации, в

0 блок 11 хранени  подпрограмм ч в блок 12 управлени , читает операнды из буферной пам ти 3 данных и управл ет работой коммутатора 4 данных, обеспечива  передачу данных по шине 18 из пам ти 3 и по шине

5 21 результатов операций арифметико-логического устройства 5 и блока б управлени  вызовом-записью. Данные поступают на информационные входы операндов арифметико-логического устройства 5 и блока б

0 по шине 19. По шине 20 указанные данные поступают в буферную пам ть 3 данных и в блок 11 хранени  подпрограмм. Данные, необходимые дл  работы блока 7 индексации, передаютс  через блок 6 управлени  вызо5 вом-записью данных по шине 22.

Основное назначение блока 6 - скал рные обращени  в оперативную пам ть по чтению и записи. В случае чтени  данных в пам ти 3, блок 6 по шине 23 выдает адреса

0 в ассоциативное запоминающее устройство 8 и блок 9 преобразовани  математического адреса в физический.

При удачном поиске в устройстве 8 данные по шине 25 передаютс  в пам ть 3, в

5 противном случае преобразованный физи- ческий адрес из блока 9 по шине 26 поступает в устройство 10 сопр жени  и далее в общую оперативную пам ть по шине 30. Данные из оперативной пам ти через уст0 . ройство 10 сопр жени  по шине 15 занос т- с  в буферную пам ть 3 данных и в ассоциативное запоминающее устройство 8, чтобы сократить врем  доступа к ним при повторных обращени х.

5 При выполнении записи в пам ть, в блок 6 по шине 19 поступает адрес записи и по шине 20 - записываемое число. Далее адрес и число по шине 23 выдаютс  в устройство 8 и блок 9.

0Блок 7 индексации  вл етс  генератором адресов элементов массивов. Перед циклическим участком программы в него через блок 6 управлени  вызоеом-записью данных по шине 22 загружаютс  дискрипто5 ры массивов, к которым будут выполн тьс  обращени  в циклической программе, индексные слова (начальный индекс и шаг приращени  адреса) и программа формировани  адресов элементов массивов . В циклическом участке программы, по

команде, поступающей по шине 17 из устройства 2 управлени ,блок 7 индексации по шине 24 выдает требуемые адреса элементов массивов в устройство 8 и блок 9 аналогично описанному выше дл  блока 6 управлени  вызовом-записью данных.

В центральном процессоре используетс  архитектура широкого командного слова и управление работой устройства на основе статического планировани  на этапе трансл ции программы. Команда в процессоре имеет переменную длину. В команде максимальной длины может содержатьс  задание дл  нескольких блоков арифметико-логического устройства, блока управлени  вызовом-записью , блока индексации, операци  подготовки перехода и операци  передачи управлени . Адресные и управл ющие пол  команды обеспечивают выборку необходимого количества операндов из пам ти 3, передачу результатов, предшествующих операций в арифметико-логическое устройство 5, запись результатов операций в пам ть 3.

Устройство 2 управлени  каждый такт может выдавать по шине 17 распакованную команду максимального размера и обеспечить тем самым полную загрузку арифметико-логического устройства 5, блока 6 управлени  вызовом-записью данных и блока 7 индексации.

Большинство блоков в процессоре и св зи между ними имеют параллельную организацию ,

Так устройство 10 сопр жени , блок 9 преобразовани  математического адреса в физический, блоки б и 7 управлени  вызовом-записью и индексации в каждом такте могут обрабатывать до К за вок в оперативную пам ть, где К - максимальна  ширина шины св зи с пам тью в словах.

Буферна  пам ть 1 команд выполнена . по двухпортовой схеме и позвол ет в каждом такте записывать К слов из оперативной пам ти и читать командные слова дл  исполнени .. ...

Коммутатор 4 данных обеспечивает в каждом такте передачу результатов операций и операндов, считанных из многопортовой буферной пам ти 3 данных в арифметико-логическое устройство 5 и блока 6 управлени  вызовом-записью, причем количество операндов коммутируемых на вход этих устройств достаточно дл  запуска всех устройств, указанных в широкой команде .

Блок 11 хранени  подпрограмм выполн ет подготовку адресного контекста трех процедурных переходов и процедурное переключение (смену контекста и вызов программного кода) без приостановки дешифрации команд.

Таким образом, структура центрального процессора за счет существенно параллельной организации и архитектуры широкого командного слова дает возможность распараллеливать не только вычислени  в цикле, но и сугубо скал рные вычислени . Этому способствует наличие коммутатора 4 данных , который обеспечивает быструю передачу результатов в качестве операндов, в последующие операции (уменьшение вли ни  зависимости по данным), ветвление по одному из нескольких направлений и услов5 ное выполнение нескольких параллельных ветвей программы (уменьшение вли ни  зависимости по управлению), быстрый проце- дурный переход без приостановки дешифрации.

0 Передача управлени  осуществл етс  как и в прототипе в два этапа. На первом этапе в блоке 12 по команде подготовки перехода происходит запоминание индекса перехода на одном из регистров 67-70 но5 мера команд, поиск по заданному индексу в ассоциативном запоминающем узле 71, выдача в соответствующий регистр 74-77 индекса команды адреса перехода по буЛеоной пам ти 1 команд..

0 в случае неуспешного поиска счетчик 72 номера команды выдает в устройство 10 сопр жени  по шине 29 серию запросов на всю страницу программного кода, после чего программный код через устройство 10

5 .сопр жени  по шине 15 поступает в буферную пам ть 1 команд.

Адреса чтени  команд по шине 28 поступают в буферную пам ть 1 и обеспечивают выборку в течение одного такта требуемого

0 количества командных слов на соответствующий регистр 35-38 дешифраций команды устройства 2 управлени . Кроме того, адрес поступает в счетчик 34 индекса команды дл  формировани  последующих адресов про5 граммного кода.

Таким образом, блок 12 управлени  буферной пам тью команд может прин ть команды подготовки перехода, что обеспечивает на втором этапе по команде

0 передачи управлени  ветвление программы по одному из заранее подготовленных направлений , без приостановки дешифрации, так как коды всех направлений имеютс  на регистрах 35-38 дешифрации команд. Ветв5 ление выполн етс  с помощью блока 13 формировани  управл ющих признаков, в котором по шине 21 загружаютс  условные признаки передачи управлени , вычисленные по командам отношений в арифметико- логическом устройстве 5.

Дл  того, чтобы в коротком цикле, в слу- чаЈ приостановки дешифрации команд сохранить управл ющиепризнаки, наход щиес  в конвейере, в блоке 13 выполн етс  переименование адресов регистра управл ющих признаков. Этой цели служат два сумматора - 61 и 60, дл  переименовани  адреса записи и дл  переименовани  адреса чтени , соответственно. Переименование выполн етс  путем базировани  младшими разр дами счетчика 63 цикла.

Программный код хранитс  в буферной пам ти 1 команд в упакованном виде. Это значит, что в любой широкой команде фрагменты размещаютс  без пропусков. Информаци  о составе значимых фрагментов задаетс  полем шкалы широкой команды и используетс  сдвигател ми 39 и 40 выборки и распаковки устройства 2 управлени  при формировании исполнительного распакованного представлени  команды.

Счетчик 34 дешифрации команд содержит адрес команды по регистрам 35-38 дешифрации команд. Сумматоры 41, 42, 43 используютс  дл  формировани  абсолютных адресов считывани  и записи по буферу стека-блоку 45 и абсолютных адресов по буферу считывани  - блоку 46 путем базировани  относительных адресов из команды .

Распакованна  команда поступает в блок 44 буферной пам ти распакованной команды и далее по шине 17 в буферную пам ть 3 данных (чтение операндов), в коммутатор А данных (выборка результатов, коммутаци  операндов и результатов), в устройство 5 и блоки 6, 7, 13, 12 (коды о пера- ций и короткие константы из программного кода).

В общем случае из-за наличи  ассоциативного запоминающего устройства 8 и конфликтов в оперативной пам ти на этапе трансл ции не представл етс  возможным определить врем  доступа за операндом в оперативную пам ть.

Это приводит к тому, что при попытке чтени  операндов из буферной пам ти 3 данных может оказатьс , что данные еще не поступили, что приводит к блокировке очередной широкой команды в блоке 44 и остановке конвейера на ступен х ниже блока 44. Блокировка выдаетс  по шине 33, из узла 14 блокировки, как результат проверки наличи  операндов.

Каждый блок 49-1...49-К пам ти узла 14 соответствует одному каналу чтени  из оперативной пам ти. При обращении в оперативную пам ть по шине 30, в сумматор 54 из блока 9 преобразовани  математического адреса в физический по входу 31 выдаетс 

целое число, определ ющее максимальное количество тактов, через которое должна поступить в центральный процессор прочитанна  информаци . Это целое число, опре- 5 делаемое компил тором, в сумматоре 54 складываетс  с текущим значением номера такта счетчика 51. Полученное значение определ ет адрес в блоке 49-i (1 Si К) пам ти соответствующего направлени , по которо0 му пишетс  1 (или О). Кроме того, это же значение, определ ющее номер такта, к которому должна быть считана информаци  из оперативной пам ти, по адресу счетчика 53- I записываетс  в блок 50-i двухпортовой па5 м ти соответствующего направлени . При каждом обращении в оперативную пам ть соответствующий счетчик 53-I увеличивает свое значение на единицу, Так же, как и блоки 49-i и 50-i пам тей сумматор 54 имеет

0 К каналов. Когда информаци  читаетс  из оперативной пам ти, запомненный номер такта по счетчику 53-i считываетс  из блока 50-i пам ти и в качестве адреса, подаетс  на блок 49-i пам ти дл  установки бита в состо5  ние О (или 1), При этом счетчик 52-i считывани  увеличиваетс  на единицу.1 Счетчик 51 текущего номера такта читает все К блоков 49-1 ...49-К пам тей и, если хот  бы в одном из них в соответствующей пози0 ции имеетс  1.(0), через элемент ИЛИ 48 по управл ющему входу 33 в устройство 2 управлени  выдаетс  сигнал блокировки дешифрации команд.

При поступлении данных блокировка

5 снимаетс , операнды выбираютс  из блоков 45 и 46 и через блок 47 по шине 18 поступают в коммутатор 4 данных.

Наличие в буферной пам ти 3 данных . двух блоков 45 и 46 буферной пам ти стека

0. и буферной пам ти считывани  вызвано необходимостью обеспечить высокую эффективность в услови х смешанных скал рно-векторных вычислений.- При работе с массивами данных пам ть 3  вл етс 

5 промежуточным буфером между оперативной пам тью и арифметико-логическим устройством 5. Это обеспечивает предварительную выборку элементов массивов и сохран ет рабочую совокупность

0 скал рных переменных.

Коммутатор 4 данных, как и в прототипе , позвол ет быстро использовать результаты операций в качестве входных операндов арифметико-логического устрой5 ства 5 и блока 6 управлени  вызовом-записью данных, записать, результаты в оперативную пам ть и буферную пам ть 3 данных, что сокращает критический путь при выполнении программы. Регистр результатов коммутатора 4 данных используетс  в тех случа х, когда результат операции должен быть использован в промежуток времени между передачей через коммутатор 4 и передачей через буферную пам ть 3 данных.

В основном, обращение к элементам массива выполн етс  с посто нным шагом. Это определ ет организацию блока 7 индексации , который, как и в прототипе, дл  создани  высокого темпа генерации адресов содержит К параллельно работающих узлов, в каждом из которых имеютс  блоки буферной пам ти описателей массива и блок буферной пам ти операций, содержимое которых заноситс  вне циклического участка программы по шине 22 из блока б управлени  вызовом-записью данных, Фактически, блок 7 содержит программу доступа к элементам массивов и их описател м .

При исполнении циклического участка программы устройство 2 управлени  по шине 17 выдает в блок 7 индексации номер, команды по блоку буферной пам ти операций . Далее все узлы блока 7 индексации по заданному номеру выполн ют команду вычислени  адреса элемента массива, который формируетс  путем сложени  базового адреса массива со значением текущего индекса по массиву. Также формируетс  значение текущей переменной дл  следующего обращени  в массив (измен етс  на шаг продвижение по массиву) и заноситс  в блок 84 буферной пам ти описателей массивов .

Сумматоры 89 и 90 служат дл .формйро- вани  адресов назначени  по блоку 46 буферной пам ти считывани . Дл  обеспечени  доступа в блок 46 используетс  метод передвигаемых баз, когда в циклической программе адрес загружаемой  чейки остаетс  посто нным, а базовый адрес , формирующий адрес назначени , измен етс  в каждом цикле на шаг приращени  базы.

С этой целью в каждом узле блока 7 индексации имеютс  регистры 86 и 85 базы и приращени  базы. На сумматоре 89 формируетс  текущий адрес назначени  по блоку 46, а на сумматоре 90 - модифицируетс  текущее значение базы на шаг приращени . Новое значение базы заноситс  в регистр 86 базы, а сформированные математический адрес элемента массива и адрес назначени  по шине 24 из всех узлов выдаютс  в ассоциативное запоминающее устройство 8 и блок 9 преобразовани  математического адреса в физический.

Дл  поддержани  высокого темпа обращений в оперативную пам ть блок 9 преобразовани  математического адреса в физический содержит К (на фиг.7 ) узлов 91-1- 91-8, каждый из которых с помощью блока 96 ассоциативной пам ти соответстви  математических и физических адресов обеспечивает требуемое преобразование.

Заполнение блока 96 имеет привентив- ный характер. С этой целью блок 96 выполнен по двухпортовой схеме, и параллельно

с поиском строки соответстви  по заданному адресу выполн етс  поиск следующей математической страницы. Дл  векторных обращений следующа  страница определ етс  в зависимости от шага приращени .

Формирование адреса следующей страницы выполн етс  сумматором 94.

При отсутствии строки в блоке 96 выдаетс  запрос в узел таблицы страниц оперативной пам ти. Блок 100 пам ти таблицы

страниц содержит полную таблицу соответ- стви  математической и физической оперативной пам ти.

На сумматоре 99 формируетс  адрес требуемой строки таблицы, и выполн етс 

чтение из блока 100 пам ти таблицы страниц , При .организации таблицы страниц используютс  методы Н-кодировани , в св зи с чем возможно вторичное обращение с выхода блока 10.0 на собственный вход.

Выбранна  строка соответстви  заноситс  в блок 96 ассоциативной пам ти заданного узла 91. Таким образом, на фоне обращений в текущую математическую страницу выполн етс  подк ачка строки соответстви  дл  следующей математической страницы.

Блок 93 входной буферной пам ти служит дл  хранени  запросов в случае выполнени  поиска в узле 92. таблицы страниц

оперативной пам ти дл  текущей математической страницы. После ее вызова запросы в блок 96 ассоциативной пам ти повтор ютс , .. .

Сумматор 97 служит дл  формировани 

физического адреса слова (складываютс  физический адрес текущей страницы и адрес слова внутри страницы).

Блок 95 буферной пам ти данных слу- жит дл  хранени  записываемых в оперативную пам ть данных на врем  преобразовани  математического адреса записи в физический.

По шине 26 физического адреса и дан- ные (в случае записи) выдаютс  в устройство 10 сопр жени .

Заполнение блока 100 пам ти таблицы страниц и регистра 98 базы страниц производитс  по шине 23 из блока 6 управлени  вызовом-записью.

Блок 11 хранени  подпрограмм выполн ет подготовку и переключение контекста при процедурных переходах. При этом базовые регистры 102 определ ют контекст текущей процедуры, дополнительные базо- вые регистры 103 служат дл  создани  контекста вызываемых процедур, блок 104 буферной пам ти св зующей информации дл  хранени  динамической истории запущенных процедур, а управл ющие регистры 105 содержат общесистемные регистры (таймер, часы, регистры конфигурации и

т.д.).

Процедурные переключени , как и внут- рипроцедурные передачи управлени , вы- полн ютс  в две фазы. На фазе подготовки происходит копирование контекста из основных базовых регистров 102 в дополнительные базовые регистры 103, упр тывание в блок 104 св зующей ин- формации регистра контекста, подлежащих коррекции при процедурном переключении, выход из оперативной пам ти или формирование контекста вызываемой процедуры в до- полнительных базовых регистрах 103, передача дескриптора программного сегмента в блок 12 управлени  дл  подкачки кода вызываемой процедуры в буферную пам ть 1 команд и устройство 2 управлени .

На фазе переключени  происходит пе- редача подготовленного контекста в базовые регистры 102 и переключение на дешифрацию программы вызванной процедуры в устройстве 2 и блоке 12 управлени . Возврат в процедуру выполн етс  знало- гичным образом за исключением того, что коррекци  контекста выполн етс  из блока 104 буферной пам ти св зующей информации .

Также как и в прототипе, принципиаль- ным моментом в организации блока 11 хранени  подпрограмм  вл етс  его асинхронна  работа по подготовке процедурного переключени , предшествующего самому переключению.

. Блок .6 управлени  вызовом-записью данных выполн етоперации формировани  математического адреса, который может быть запомнен в буферной пам ти 3 данных , либо по нему выполнено обращение в оперативную пам ть, а также передачу операндов в блок 7 индексации.

При формировании математического адреса с записью результата в стек, операнды (дескриптор и индекс) из блока 114 вход- ных регистров передаютс  на сумматоры 115,116, где на сумматоре 115 формируетс  математический адрес путем сложени  адреса начала массива из дискриптора и индекса , а на сумматоре 116 выполн етс 

вычитание индекса из размера массива. Сформированный математический адрес через выходной регистр 118 адреса передаетс  по шине 21 на второй информационный вход коммутатора 4 данных и далее по шине 21 на третий информационный вход буферной пам ти 3 данных.

При обращении в оперативную пам ть по чтению сформированный адрес с выходного регистра 118 адреса по шине 23 передаетс  на первый адресный и информационный вход ассоциативного запоминающего устройства 8 и первый адресный и информационный вход блока 9 преобразовани  математического адреса в физический.

При обращении в оперативную пам ть по записи дополнительно вместе с адресом по шине 23 выдаетс  записываемое число. Таким образом, представленна  архитектура широкого командного слова с возможностью параллельной обработки информации, базирующа с  на методе компил ции на основе потокового графа программы дает возможность, нар ду с обработкой векторов, распараллелить сугубо скал рные вычислени .

Введение блока 13 формировани  управл ющих признаков и узла 14 блокировки дешифрации команд позвол ет, по сравнению с прототипом, повысить быстродействие за счет сокращени  потерь тактов в конвейере обработки команд.

Claims (2)

1. Центральный процессор, содержащий буферную пам ть команд, устройство управлени , буферную пам ть данных, коммутатор данных, арифметико-логическое устройство , блок управлени  вызовом-записью данных, блок индексации, ассоциативное запоминающее устройство, блок преобразовани  математического адреса в физический, устройство сопр жени , блок хранени  подпрограм, блок управлени  буферной пам тью команд, информационный выход устройства сопр жени  соединен с информационным входом буферной пам ти команд, с первым информационным входом буферной пам ти данных, информационным входом ассоциативного запоминающего устройства и первым информационным входом блока хранени  подпрограмм, выход буферной пам ти команд соединен с командным входом устройства управлени , с первого по шестой выходы которого соединены соответственно с адресным входом буферной пам ти данных, с управл ющими входами арифметико-логического устройства, блоков управлени  вызовом-записью данных,

индексации, хранени  подпрограмм, управлени  буферной пам тью команд, выход блока индексации подключен к адресным входам ассоциативного запоминающего устройства и блока преобразовани  математического адреса в физический, первые адресно-числовые входы которых соединены с первым выходом блока управлени  вызовом-записью данных, второй выход которого подключен к информационному входу блока индексации, выход ассоциативного - запоминающего устройства соединен с вторым информационным входом буферной пам ти данных и с вторым информационным входом блока хранени  подпрограмм , выход блока преобразовани  математического адреса в физический соединен с первым информационным входом устройства сопр жени , второй информационный вход которого соединен с первым выходом блока управлени  буферной пам тью команд, второй вход которого соединен с адресным входом буферной пам ти команд, выход блока хранени  подпрограмм соединен с адресными входами блока управлени  буферной пам тью команд и устройства управлени , с вторыми адресно- числовыми входами блока преобразовани  математического адреса в физический и ассоциативного запоминающего устройства, информационный выход буферной пам ти данных соединен с первым информационным входом коммутатора данных, второй информационный вход которого подключен к третьему выходу блока управлени  вызовом-записью и выходу арифметико-логического устройства, третьи информационные входы блока хранени  подпрограмм, буферной пам ти данных и первый информацион- ный вход блока управлени  вызовом-записью данных подключены к первому выходу коммутатора данных, второй выход которого подключен к информационному входу арифметико-логического устройства и второму информационному входу блока управлени  вызовом-записью данных, входы синхронизации буферной пам ти команд, устройства управлени , буферной пам ти данных, арифметико-логического устройства, блока управлени  вызовом-записью данных, блока индексации, ассоциативного-запоминающего устройства , блока преобразовани  математического адреса в физический, устройства сопр жени ,, блока хранени  подпрограмм, блока управлени  буферной пам тью команд соединены с шиной синхронизации центрального процессора,отличающийс  тем, что, с целью повышени  быстродействи .

введены блок формировани  управл ющих

признаков и узел блокировки дешифрации

команд, причем выход блока преобразова ни  математического адреса в физический

соединен с первым управл ющим входом узла блокировки дешифрации команд, информационный вход которого соединен с информационным выходом устройства сопр жени , второй управл ющий вход узла

блокировки дешифрации команд и адресный вход блока формировани  управл ющих признаков подключены соответственно к седьмому и восьмому выходам устройства управлени , к первому и второму управл ющим входам которого подключены соответствующие выходы блока формировани  управл ющих признаков и узла блокировки дешифрации команд, информационный вход блока формировани  управл ющих

признаков соединен с выходом арифметико-логического устройства, а информационный вход устройства управлени  подключен к первому выходу коммутатора данных, входы синхронизации блока формировани  управл ющих признаков и узла блокировки

дешифрации-команд соединены с шиной

синхронизации центрального процессора.

2. Процессор поп. 1, о т л и ч а ю щи йс   тем, что устройство управлени  содержит

счетчик дешифрации команд, четыре регистра дешифрации команд, сдвигатель выборки команд, сдвигатель распаковки команд, первый , второй и третий сумматоры формировани  полей распакованной команды, блок

буферной пам ти -распакованной команды, причем к командному входу устройства управлени  подключены входы регистра дешифрации команд, выходы которых подключены к первому входу сдвигател  выборки команд, второй вход которого  вл етс  первым управл ющим входом устройства управлени , второй управл ющий вход которого соединен с входом управлени  блока буферной пам ти распакованной команды,

выходы которого  вл ютс  выходами устройства управлени , информационный вход которого подключен к первому входу первого сумматора формировани  полей распакованной команды, а адресный вход устройства

управлени  соединен с первыми входами второго и третьего сумматоров формировани  полей распакованной команды, вторые входы которых и вторые входы первого сумматора и блока буферной пам ти распакованной команды соединены с выходом сдвигател  распаковки команд, выходы первого, второго и третьего сумматоров формировани  полей распакованной команды подключены к третьему входу,

JLC/ ±ITZL J

#Г

09

8

LЈ

L.

#

Д| ,,

u

| ,

У

v

Ш

... /-Л4

.J

17

1

2.4

22

Фиг. г

22

21

Г

m

Yf /9 ztf

.г.. /2

2.5

Л

1

ИВ

US

116

I

I

J