DE2827746A1 - Mikrocomputer und digitalprozessorchip - Google Patents

Mikrocomputer und digitalprozessorchip

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DE2827746A1
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Withdrawn
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DE19782827746
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English (en)
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Lamar T Baker
George E Mager
Robert E Markle
George K Tu
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Xerox Corp
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Xerox Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)

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Description

  • BESCHREIBUNG Die Erfindung betrifft ein Datenverarbeitungssystem und einen Wikroprozessor auf einem einzelnen Halbleiterplättchen. Allgemein befaßt sich die Erfindung mit Datenverarbeitungsgeräten und Mikrocomputern auf einem einzelnen Plättchen bzw. Chip.
  • Die Fortschritte bei der Großintegration (LSI) haben es e-rmöglicht, einen Rechner tatsächlich auf einem einzelnen Plättchen oder Chip herzustellen. Mikrocomputer, die um die bekannten mikroprozessoren herum angeordnet sind, erfordern viele Trägerkompo nenten, und die Entwürfe sind nicht für Ein/Ausgabesteuerungs aufgaben ausgelegt. Ferner sind viele bekannten Mikroprozessoren derart ausgelegt, daß sie eine allgemeine Datenbehandlung ausführen, also einen Speicherabschnitt aufweisen, der wesentlich größer als erforderlich ist, um eine spezifische Steusraufgabe durchzuführen. Ferner ergeben diese bekannten mikroprozessoren kein optimales System, mit dem ein breites Feld von Steueranwendungen überdeckt werden kann, deren vorwiegendes Bedürfnis die Behandlung von Ein- und Ausgabegrößenist.
  • Aufgabe der Erfindung ist es, ein Datenverarbeitungssystem bzw.
  • einen Mikroprozessor auf einem einzelnen Plättchen zu schaffen, das bzw. der für die vorstehend geschilderten Anwendungen geeignet ist.
  • Diese Aufgabe wird durch ein Datenverarbeitungssystem gelöst, das gemäß der Erfindung gekennzeichnet ist durch eine interne Datensammelleitung, eine interne Adressensammelleitung, eine Ein/Ausgabeeinrichtung, die an die Datensammelleitung angekoppelt ist, zum Eingeben von Daten in das und Empfangen von Daten aus dem System, eine an Die Adressensammelleitung angekoppelte Ausgabeeinrichtung zum Empfang von Adressendaten aus dem System, eine Programmespeichereinrichtung mit einem Nur-Leseepuicher, der Befehlswörter enthält und an die Datensammolloitung und die Adressensammelleitung angekoppelt ist, zur Festlegung der Arbeitsweise des Systems, eine Arithmetik- und Logikeinheit, die an die Datensammelleitung angekoppelt ist, zur Durchführung von srithmetischen und logischen Operationen mit den Daten, eine Datenspeichereinrichtung mit einem Speicher mit willkürlichem Zugriff, der zur Speicherung von Daten an die Datensammelleitung angekoppelt ist, eine Maskeneånrichtung, die an die Datensammelleitung angekoppelt ist, zum Dekodieren eines Konditionsfeldes eines Befehlswortes aus der Programmspeichereinrichtung, und eine Struoreinrichtung, die an die Datensammelleitung angekoppelt ist und Befehlswörter aus der Programmspeichereinrichtung empfängt, zur Erzeugung von Befehlen, die die Arbeitsweise des Systems ansprechend auf die Befehlswörter festlegt.
  • Durch die Erfindung wird also ein Mikroprozessor mit geringster Anzahl von Trägerkomponenten geschaffen, indem ein Steuerprogramm-Nur-Lesespeicher (ROM) und ein zeitweiliger Speicher mit willkürlichem Zugriff (RAM) auf einem einzelnen Schaltungsplättchen vereinigt sind und weitere Funktionen wie der Taktgenerator auf dem Plättchen integriert sind. Die derzeitigen Plättchengrößen begrenzen den internen Nur-Lesespeicher auf 1024 bis 2048 Bytss.
  • Eine direkte Adressierung von 4096 Bytes wird jedoch durch 11erwendung von zusätzlichen externen Nur-Lesespeichern ermöglicht, die zu dem System hinzugefügt werden können. Die Steuerstruktur des Schaltungaplättohens ist flexibel ausgeführt, damit der gesamte Befehlssatz maskenprogrammierbar sein kann. Die Größe des in dem internen Nur-Lesespeicher festgehaltenen Steuerprogramms wird also dadurch auf e in minimum reduziert, daß Befehle eingebaut sind, die auf eine spezifische Steueraufgabe zugeschnitten sind. In dem System wird eine Register-zu-Register-Auslegung anstelle einer einzelnen Akkumulationsstruktur verwendet.
  • Zur Herstellung des Mikroprozessors auf einem einzelnen Plättchen wird ein n-OS-Siliciumgatter-Verfahren angewendet. Es erfolgen drei Ionanimplantationen: eine für das Feld und zwei für die Uerarmungstyp- und Anreicherungstyp-Transoren. Ein lokales Verfahren wird für das Feldoxid angewandt, um eine Oberfläche mit niedrigem Profil zu erzeugen. Bei der bevorzugten Ausführungsform ist das Herstellungsverfahren derart gewählt, daß eine Schwellenspannung für eine Verarmungstyp-Vorrichtung von -3 Uolt.
  • und eine Schwellenspannung Für eine Anreicherungstyp-Vorrichtung von t1 Volt ohne Substratvorspannung entsteht.
  • Bei der bevorzugten Ausführungsform sind alle Schaltungen einschließlich des ROm und des RAM statisch ausgeführt. In der RAR1-Zelle werden 6 Vorrichtungen verwendet. Das Takt-Eingangssignal ist ein einzelnes Signal aus einem TTL (Transistor-Transistor-Logik)-Oszillator. Ein zweiphasiges Taktsignal wird dann intern erzeugt. Die grundlegenden Zeitsteuersignale werden kodiert, auf Sammelleitungen um das Plättchen herumgeführt und dann lokal dekodiert, wo die Registerüberführung stattfindet. Die Datensammelleitung ist auf Uorpotential gelegt, um eine höhere Leistungsfähigkeit zu erreichen. Alle mit der Datensammelleitung verbundenen Register sind aus nuasi-statischen Einrastschaltungen gebildet, bei denen 6 Vorrichtungen eingesetzt werden, deren Abtast-, Rast-und Transfer-Steuerelektroden durch die Taktsignale getaktet werden.
  • Die Information wird direkt auf die Datensammelleitung und von dieser herunter zu geeigneten Steuer-Transfer-GAttsrn geschaltet und nicht über eine multiplex-Gatteranordnung.
  • Alle Eingänge und Ausgänge einschließlich des Takteinganges und -ausganges sind kompatibel mit TTL-Spannungspegal. Es sind ungefähr 18.000 Transistoren auf etwa 25,61 mm (39.700 mil2) angeordnet.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
  • Von den Figuren zeigen: Fig. 1 ein Teil-Blockschaltbild einer bevorzugten Ausführungsform der Erfindung; Fig. 2 eine schematische Darstellung eines Dual-in-line-Halbleitergehäuses für das mikroprozessorplättchen mit Angabe der Eingangs- und Ausgangssignal-Verbindungen; Fig. 3 ein Taktdiagramm, das die Taktsignale, Zeitsteuersignale und Iflaschinenstatus-Zeitfenster für den mikroprozessor zeigt; Fig. 4 ein schematisches Schaltbild des Taktgenerators; Fig. 5 ein schematisches Schaltbild des Zeitsteuersignal-Generators; Fig. 6 ein schematisches Schaltbild einer bevorzugten Ausführungsform einer bistabilen Einrastschaltung, die in dem Takt- und T-Zähler verwendet wird; Fig. 7 ein detailliertes Logikschaltbild des Nur-Lesespeichers (ROM); Fig. 8 ein detailliertes Logikschaltbild eines Stapels; Fig. 9 ein Blockechaltbild zur Darstellung der Verbindung des Speicher-Adressenregisters, Zeilendekodere und Spalten dekoders mit der Adressensammelleitung; Fig. 10 ein detailliertes Logikschaltbild der Stapel-Inkrementiereinrichtung; Fig. 11-13 ein detailliertes Logikschaltbild der Stapeisteuerung; Fig. 14 ein Blockschaltbild des RAM (Speicher mit willkürlichem Zugri?f)-Spsicherfeldes; Fig. 15 ein Logikschaltbild des RAM-Adressenregisters; Fig. 16 ein detailliertes Logikschaltbild einer Abtast- und Rastechaltung, die in dewi RAM-Adressenregister Verwendung findet; Fig. 17 eine Nicht-ODER-Reihenanordnung, die in Zeilendekoder des RAM Verwendung findet; Fig. 18 ein detailliertes Logikschaltbild der RAM- und Lese/ Schreibschaltung; Fig. 19a und 19b die Lese/Schreibschaltung und Seitenwahl-Steuerschaltung für den RAm; Fig. 20 ein detailliertes Schaltbild einer bevorzugten RAM-Speicherzelle; Fig. 21 ein detailliertes Logikschaltbild eines T-Registers, Statusregisters und eines A-Registers einer Arithmetik-und Logikeinheit; Fig. 22 den Logik- und Arithmetikteil der Arithmetik- und Logikeinheit; Fig. 23 ein detailli.rtes Logikschaltbild der Auegangsechaitung von der Arithmetik- und Logikeinheit zu der Datensammelleitung; Fig. 24 und 25 ein detailliertes Logikschaltbild eines Teiles der Steuerschaltung der Arithmetik- und Logikeinheit; Fig. 26 ein datailliertes Logikschaltbild der übrigen Steuerschaltung der Arithmetik- und Logikeinheit; Fig. 27 ein detailliertes Schaltbild eines Schaltkreises, in dem eine Zeitfensterende-Uorhersageeinrichtung verwendet wird; Fig. 28 ein detailliertes Logikschaltbild. eines Konditionsdekoder-ROM (CROM)-Bereiches; Fig. 29 ein detailliertes Logikschaltbild der Ein/Auagabsschaltung, die dem Datenhilfaspeicher und der Datensammelleitung zugeordnet ist; Fig. 30 ein detailliertes Logikschaltbild der Sammelleitung-Steuerschaltung; Fig. 31 ein detailliertes Logikschaltbild einer Schaltungsanordnung, die einem der Test-Hilfsspeicher zugeordnet ist; Fig. 32. ein detailliertes Logikschaltbild eines Teiles der Sammelleitung-Steuerschaitung; Fig. 33 ein detailliertes Logikschaltbild eines Teiles der Sammelleitung-Steuerschaltung, bei dem die Zeitende-Vorhersageeinrichtung Anwendung findet; Fig. 34 ein detailliertes Logikschaltbild einer Schaltungsanordnung, die einem der Test-Hilfespeicher zugeordnet. ist; Fig. 35 ein detailliertes Logikschaltbild einer Schaltungsanordnung, die anspricht auf die Signale STEP, READY und IROM; Fig. 36 ein Blockschaltbild, aus dem hervorgeht, wie Teile der aufgespaltenen Steuerung der programierbaran Logik-Reihenanordnung (PLA) zusammengesetzt sind; Fig. 37 bis 43 detaillierte Logikschaltbilder der aufgespaltenen PLA-Steuerung; Fig. 44 und 45 ein detailliertes Logikschaltbild eines S-Zählers; Fig. 46a-n detaillierte elektrische Schaltbilder der Logikechaltungen nach den Fig. 4 bis 45; Fig. 47a-1 Blockdiagramme der verschiedenen Datenformate des Befehlssatzes; und Fig, 48 eine stark vergrößerte Draufaicht eines mOS/LSI (stark integrierte Metalloxid-Halbleiterschaltung)-Halbleiter plättchens, das alle Schaltungsteile des in den Fig. 1-46 gezeigten Systems enthält.
  • Ein Blockschaltbild des auf einem Plättchen bzw. chip ausgebildeten ffiikrocomputersystems ist in Fig. 5 gezeigt. Das Datenverarbeitungssystem ist um einen ROM (Nur-Lesespeicher) 2 und einen RAM (Speicher mit willkürlichem Zugriff) 3 zentriert. Der ROM 2 enthält 1024 Befehlswörter mit 8 Bits pro Wort und wird dazu verwendet, das gesamte oder einen Teil des Anwendungsprogrammes zu speichern, mit dem das System betrieben wird. Der RAm 3 enthält 256 Speicherzellen, die als zwei 16-stellige Gruppen mit 8 Bits pro Stelle programmorganisiert sind. Bei der bevorzugten Ausführungsform ist also jede Stelle gleich einem Byte. Der RAM arbeitet als Arbeitsregister des Systems, obwohl er bauteilemäßig nicht in Form von getrennten Registern organisiert ist, wie dies der Fall wäre, wenn Schieberegister oder dergleichen für diesen Zweck verwendet würden. Der RAM wird adressiert durch eine Wortadresse auf Leitungen 4, d.h. eine von 16 Wortleitungen in dem RAM wird ausgewählt mittels einer RAM-Zeilen-Dekoderschaltuny 5 Eine von 2 "Seiten" Po oder P1 des RAM wird durch ein Seitenwahl-Flip-Flop (P/F/F) 6 ausgewählt, welches ein Seitenwahlsignal auf Leitungen 7 erzeugt. Dieses Signal wird an eine kombinierte Lese/Schreib-Seitenwahl-Schaltungsanordnung 8 angelegt. Die RAm-Ein/Ausgabeschaltung (RAmI/O) 9 spricht an auf ein Signal auf Leitungen 10 zur Ausführung der Seitenwahloperation. Für eine gegebene Wortadresse auf den Leitungen 4 und Seitenadresse auf Leitungen 10 erfolgt Zugriff zu acht spezifischen Bits, die auf RArn-I/D-Leitungen 11 (für Seite Po) und 43 (für Seite P1) ausgelesen werden über die Ein/Ausgabeschaltung 9 und jeweils zu den RAM-Leseleitungen 12 bzw. 13. Alternativ werden Daten in den RAM 3 aus der Datensammelleitung 20 auf Leitungen 12 und 13 über die Ein/Ausgabeschaltung 9 und Leitungen 11 bzw. 43 eingeschrieben.
  • Der ROM 2 erzeugt ein 8 Bit-Befehlswort auf den Ausgangsleitungen 14 des Nicht-ODER-Gatters, wenn das Befehlswort während jedes Befehiszyklus aus dem ROM über die Leitungen 15 und die Nicht-ODER-Gatter-Reihenanordnung 16 ausläuft (wobei die Bits des Befehlswortes mit D0-D7 bezeichnet sind, wovon D7 da höchstwertigste Bit ist). Der Befehls wird aus 8192 Bitstellen in dem ROM ausgewählt, die in 1024 Wörter mit jeweils 8 Bits organisiert sind. Der ROM ist unterteilt in 8 16-Bit-Spalten, wobei jeder Spalte die Erzeugung eines der 8 Bits (00-07) des Befehlewortes zugewiesen ist. Zur Adressierung eines Befehls in dem ROM ist eine von 64 ROM-Zeilenadressen auf den Leitungen 17 und eine der 16 ROm-SpAltenadressen auf Leitungen 18 zu jeder der 8 Spalten erforderlich. Auf Leitungen 15 wird das Ausgangssignal jeder Spalte in einen von 8 zugeordneten 16-zu-1-Nicht-ODER-Cattern 16 geführt. Die Ausgänge der Nicht-ODER-Gatter erzeugen das Befehlswort auf Leitungen 14. Das Befehlswort wird-dann über Sammelleitungstreiber 19 über Leitungen 21 auf die Datensammelleitung 20 gegeben. Die ROm-ZeilenadresFe auf Leitungen 17 wird in einem Zeilendekoder 22 erzeugt. Die ROm-ZeiLenadresse iet eine 12-Bit-Adresse, die in einem Speicher-Adreeeenregieter (MAR) 23 erzeugt wird. Die ROM-Spaltenadresse suf Leitungen 18 wird in einem Spaltendekoder 24 erzeugt. Die ROM-Spaltenadresse ist eine 8 Bit-Adresse, die in dem Speicher-Adressenregister 23 erzeugt wird. Der ROM-Zeilendekoder 22 und RDM-Spaltendekoder 24 empfangen jeweils eine kodierte 12-Bit-Adresse bzw. 8-Bit-Adresse auf Leitungen 25 bzw.
  • 26 aus den Leitungen 27 des Speicher-Adressenregisters über die Adressensammelleitung 30.
  • Ein RAM-Adressenregister (RAR) 28, das vier Abtast- und Einrastvorrichtungen enthält, empfängt aus der Datensammelleitung 20 eine kodierte 4-Bit-Adresse, die die vier niedrigstwertigsten Bits eines Befehlswortes enthalten, und zwar auf Leitung 29. Die kodierte 4-Bit-Adresse wird dann über Leitungen 31 in den RAM-Zeilendekoder 5 eingegeben.
  • Ein Stapel 32 mit vier 12-Bit-Registern, die als Abwärtsschub-Stapel organisiert sind, ist dem Speicher-Bdressenregister 23 zugeordnet, um als zeitweiliger Speicher für die Rückkehr-Wort-Adresse während Unterprogramm- und Unterbrechungsoperattonen zu dienen. Eine 12-Bit-Adresse wird in dem Stapel 32 über die Leitungen 33 gespeichert, wenn ein Rufbefehl eingeleitet wird, so daß diese selbe Adresse in das Speicher-Adressenregister 23 über die Leitungen 34 wieder eingeladen werden kann, wenn die Durchführung des Unterprogramms oder der Unterbrechung, die an der Rufstelle beginnt, vollständig abgeschlossen ist.
  • Eine 12-Bit-Inkrementiereinrichtung (INC) 35 entnimmt eine gerade vorliegende Adresse auf Leitung 36 aus dem Speicher-Adressenregitter 23 und inkrementiert sie, um eine nächste Adresse auf Leitungen 37 zu erzeugen. Ein 12-Bit-Transferregister (X-REG) 38 wird verwendet, um Informationen aus der Datensammelleitung 20 über das Speicher-Adressenregister 23 auf die Adressensammelleitung 30 zu überführen. Eine Schreibschaltung (WRITE X) 39 ist vorgesehen, um Daten aus der Datensammelleitung 20 auf Leitungen 40 dem Transferregister 38 auf Leitungen 41 zuzuführen.
  • Die Information in dem Transferregister 38 wird über Leitungen 42 zu dem Speicher-Adressenregister 23 überführt. Eine Stapel-Lese/Schreibschaltung 44 ist vorgesehen, um Daten zwischen der Inkrementiereinrichtung 35 auf Leitungen 37, dem Stapel 44 auf Leitungen 33 und 34 und dem Speicher-Adressenregister 23 auf Leitungen 42 zu überführen, Ein Rucksetzeignel 46 wird dem Speicher-Adressenregister 23 über Leitungen 42 zugeführt, um die Erzeugung der Speicheradressen von Anfang an bzw. von der Stelle "O" ausgehend zu beginnen. Das Speicher-Adressenregister, die Inkrementiereinrichtung, die Stapel-Lese/Schroibschaltung, der Stapel, das Traneferregister und die Schreibschaltung werden onmtlich über Leitungen 51 von der Stepel-Steuersohaltung 48 gesteuert, die Eingangssignale auf Leitungen 50 aus einer gespaltenen PLA (programmierbare Logik-Reihenanordnung)-Steuerung 100 empfängt.
  • Die Stapel-Steuerachaltung 48 interpretiert Befehle aus der PLA-Steuerung 100, die bestimmen, ob eine Aufzweigung-und-Ruf-zu-Status-, Unterbrechungs- oder Unterprogramm-Operation durchgeführt wird.
  • Ferner verursacht sie die Einspeisung eines Befehlswortes in das Speicher-Adressenregister, steuert die Überführung von Bits zu den Unterprogramm- oder Pufferregistern und zurück, steuert die Auffrischung des Speicher-Adressenregisters usw.
  • Numerische Daten und andere Informationen werden in dem System von einer Arithmetik- und Logikeinheit (ALU) 52 bearbeitet. Die ALU ist ein logisches B-Bit-parallel-Netzwsrk, das bei der Ausführung der Systembefehle verwendet wird. Es sind bestimmte andere Register als Teil des ALU-Untersysteis 78 vorgesehen, und werden nachstehend im einzelnen beschrieben. Ein A-Register (A-Reg) 54 speichert einen der Operanden Für ALU-Operationen.
  • Dieses Register kann zu jedem Zeitpunkt durch ein O"-Rücksetzelement 55 gelöscht werden, dessen Ausgangasignal über die Leitungen 56 in das A-Register 54 eintritt. Wie im einzelnen nachstehend erläutert wird, wird das A-Register stets automatisch während eines Maschinenzyklus-Zeitmusters X1 gelöscht. Das A-Register empfängt sein Eingangssignal entweder aus einem Statusregister (ST-Reg) 57 über Leitungen 58 oder einem zeitweiligen Register (Temp-Reg) 59 über Leitungen 61. Das Status-Register 57 speichert die Status-Anzeigen, die aus einer arithmetischen oder logischen Operation resultieren. Das Statusregister 57 enthält ferner die Unterbrechungsfreigabe (IE)- und Seiten (P)-Flip-Flop-Statusanzeiger. Das ST-Register empfängt seine Information entweder aus der Datenearnielleitung 20 über Leitungen 62 oder aus der ALU 52 über Leitungen 64. Das Ausgangssignal des ST-Registers kann über Leitungen 58 auf die Datensammelleitung gegeben werden, dasjenige des A-Registers über Leitungen 672 des ALU über Leitungen 65 und Leitungen 66. Das zeitweilige oder provisorische Register 59 hält die Daten fest, um die Durchführung von ALU-Operstionen zu unterstützen. Das zeitweilige Register empfängt Daten aus der Datensammelleitung über Leitungen 62 und gibt Daten auf die Datensammelleitung über Leitungen 66 ab. Das B-Register 53 ist der zweite Operand für die ALU und empfängt Information aus der Datensammelleitung über Leitungen 71 Das B-Register gibt seinen Inhalt über Leitungen 72 und das Komplement seines Inhalts über Leitungen 73 in einen Multiplexer 74, der den Zustand des Inhalts auswählt, der über die Leitungen 75 in die ALU eingegeben werden soll. Alle Elemente des ALU-Untersystems 78 empfangen Steuersignale aus einer Steuerung 77 über Leitungen 76. Die Steuerung 77 empfängt wiederum Steuersignale über Leitungen 60 aus der aufgespaltenen PLA-Steuerung 100. Es ist jedoch zu beachten, daß die O"-Rücksetzeinrichtung 55 ihr Steuersignal direkt aus der PLA-Steuerung über Leitung 79 empfängt. Die Steuerung 77 liefert ferner Steuersignale über Leitung 81 an das Seiten-Flip-Flop und über Leitung 84 an das Unterbrechungsfreigabe-Flip-Flop (IEF/F) 83.
  • Ein Konditionsdekoder-ROM (CROm) 85 dekodiert ein Konditionsfeld eines Befehls. Dies geschieht in der folgenden Weis: ein Konditionakode mit den drei niedrigetwertigsten Bits eines Befehlswortes wird aus der Datensammelleitung 20 über Leitungen 87 von einem CROM-Adressenregister (CAR) 86 empfangen. Die Einleitung des Bedingungskodes in den CHROM über die Leitungen 88 wird über Leitungen 89 von einer Steuerung 77 gesteuert. Der CROM erzeugt eine Konditionsmaske als 8-Bit-Wort, das über Leitungen 90 und 91 und Sammelleitungstreiber 92, die über Leitungen 93 von der Steuerung 77 gesteuert werden, auf die Datensammelleitung gegeben wird.
  • Ein Oatenregister (D-Reg) 94 wird zum Auffangen von Daten während eines Speicher-Lesevorganges über Leitungen 95 oder während eines Eingabevorganges über Leitungen 96 verwendet, oder zum Speichern von Daten, die über die Leitungen 97 während eines Ausgabevorganges aus der Plättchenschaltung ausgespeist werden sollen.
  • Das D-Register steht über Leitungen 101 unter der Steuerung einer Sammelleitungssteuerung 99. Die Sammelleitungseteuerung wird wiederum über Leitungen 102 von der PLA-Steuerung 100 gesteuert. Die Überführung von Daten auf das Plättchen und von diesem fort erfolgt an den Daten-Anschlußstiften 104, die über Leitung 105 an die Ein/Ausgabepuffer 103 angeschlossen sind. Während eines Transfervorganges werden die Ein/Ausgabepuffer über Leitungen 106 von der Sammelleitungseteuerung gesteuert.
  • Das Speicher-Adressenregister 23 kann wie erwähnt 4096 Speicherstellen adressieren. Der interne ROM 2 belegt die Adressenwörter vom Raum 0000 bis 1023. Externe Speichervorrichtungen belegen die Adressenwörter vom Raum 1024 bis 4095 und können erforderlichenfalls verwendet werden. Der extern. Speicher empfängt Adressenwörter auf Adressen-Anschlußstiften 107 über Leitungen 108, Ausgangspuffer 109 und Leitungen 110 aus der Adressensammelleitung 30.
  • Die Systemsteuerung 111 besteht grundsätzlich aus einem Befehls-Dekodier-Register (ID-Reg) 112, einem S-Zähler 113 und der PLA-Steuerung 100. Das ID-Register 112. empfängt Operationekode (Op-Code)-Information während jeder Befehlebeschaffung über Leitung 115 aus der Datensammelleitung. Der S-iähler 113 enthält die grundlegende Maschinenstatus-Information. Die PLA-Steuerung 100 empfängt Daten aus dem ID-Register über Leitungen 116 und Maschinenstatus-Information über Leitungen 117 aus dem S-Zähler. Die PLA-Steuerung führt dann eine Kombinationslogik aus, durch die interne Steuersignale, externe Schnittstellensignale und Rückkopplungsinformation für den nächsten Status erzeugt und dem S-Zähler zuführt.
  • Die internen Steuersignale erscheinen auf Steuerleitungen 50, 60, 79, 102, 130 und 205. Die Rückkopplung für den S-Zähler erscheint auf Leitungen 118.
  • Externe Ausgangs-Schnittstellensignale gehen auf Leitungen 119 von der PLA-Steuerung aus und werden in fünf Flip-Flop-Auagsngsschaltungen 120 gegeben. Jede der Flip-Flop-Schsltungen erzeugt ein externes Schnittetellensignal an seinem Ausgang 121. Die Merkwörter für diese fünf Ausgangssignale sind NCEmRD, NIORD, NIOWR, NINTA und NS1. Das Signal NMEMRD (Nicht-Spsicher-Lesen) wird dazu verwendet, externe Speicher auf die Datensammelleitung während eines Speicher-Lesevorganges zu schalten. Das Signal NIORD (Nicht-Eingabe/Ausgabe-Lesen) wird dazu verwendet, externe Eingabevorrichtungen während eines Eingabe vorganges auf die Datensammelleitung zu schalten. Das Signal NIOWR (Nicht-Eingabe/Ausgabe-Schreiben) wird als Schreib-Abrufsignal für externe Ausgabevorrichtungen verwendet. Es zeigt also während eines Ausgabevorganges an, daß Daten aus dem System verfügbar sind. Das Signal NINTA (Nicht-ünterbrechung-Bestätigung) zeigt durch NINTA gleich logisch 0 an, daß eine Unterbrechung akzeptiert wurde. Das Signal NS1 (Nicht-S1-Zyklus) zeigt einem Trägersystem an, daß ein Operationskode-Beschaffungazyklus beginnt. Dieses Signal kann beispielsweise in Verbindung mit IROMEN verwendet werden, um die Ausführung eines vom Trägersystem gelieferten Befehle zu erzwingen. Das Signal IROMEN ist ein Eingangs-Schnittstellensignal, das auf Leitung 101 empfangen wird, um von der Sammelleitungssteuerung 99 empfangen zu werden. Durch IROMEN gleich 0 wird der interne ROM stillgesetzt, wodurch ein externer Speicher in dem Adressenbereich 0000 bis 1023 substituiert werden kann.
  • Eingangs-Schnittstellensignale werden auf Leitungen 122 empfangen und in drei Eingangs-Rastschaltungen 123 eingegeben, um über die Leitungen 124 von der PLA-Steuerung empfangen zu werden. Die Merkujörter für die Eingangs-Schnittstellensignale sind NRESET, NINT und NTEST. Wenn das Signal NRESET (Nicht-Rücksetzen) eine logische 0 ist, so zwingt es das Datensyste. in einen zurückgesetzten" Zustand. Während der Rücksetzungw wird das P-Flip-Flop 6 auf WO zurückgesetzt, und das IE-Flip-Flop 83 wird ebenfalls zurückgesetzt, wodurch die Unterbrechungen gesperrt werden.
  • Während der"Rücksetzung" sind alle Steuerleitungen im nichtaktiven Zustand. Wenn NRESET "1" wird, so nimmt das Datensystem Zugriff zur Stelle X '0000'. Das Signal NINT (Nicht-Unterbrechung) wird dazu verwendet, die normale Arbeit des Datensystems zu unterbrechen.
  • Eine Unterbrechung wird nur akzeptiert, wenn folgendes zutrifft: NINT 5 "O", IE-Flip-Flop 83 ist gesetzt und das Datensystem hat die Durchführung des laufenden Befehls vollständig abgeschlossen.
  • Bei einer Unterbrechung bewahrt das Datensystem die laufende Speicheradresse auf, sperrt die Unterbrechungen (setzt IE-Flip-Flop zurück), erzeugt ein Unterbrechung-Bestätigung-Signal (NINTA) und erzwingt einen Sprung zur Speicherstelle X "OFF". Das Signal NTEST (Nicht-Test) wird dazu verwendet, den Inhalt des internen ROM 2 auszuwerfen und wird von dem Trägersystem für Testzwecke eingesetzt.
  • Ein Takt/T-Zähler 125 liefert die Wellenzüge für den Basistakt und die Zeitsteuerspannung, die in dem Datensystem Verwendung finden. Die Wellenformen sind in Fig. 3 gezeigt und werden anschließend erläutert. Der Takt/T-Zähler wird von einem Signal CLK-IN angesteuert (Fig. 3a), das auf Leitung 126 von einem externen Taktgeber (nicht gezeigt) empfangen wird. Ein externes Signal READY wird dem Takt/T-Zähler über Leitung 127 zugeführt.
  • Das Signal READY wird dazu verwendet, das Datensystem mit einem langsszeren externen Speicher oder mit Ein/Ausgabevorrichtungen (nicht gezeigt) zu synchronisieren. Ein Signal NSTEP (Nicht-Schritt), das dem Takt/T-Zähler über Leitung 128 zugeführt wird, wird von einem externen Trägersystem (nicht gezeigt) dazu verwendet, das Datensystem durch die internen Maachinenzustände schrittweise hochzusteuern. Die Bedingung NSTEP æ 0 verhindert, daß das Datensystem zu seinem nächsten Maschinenzustand übergeht.
  • Ein Signal CLKOUT (Takt-Ausgabe) wird über Leitung 129 geliefert, um externe Schaltungen mit dem Betrieb des DAtensystems zu synchronisieren. Bei der bevorzugten Ausführungefcru ist die Periode des Signale CLKOUT doppelt so lang wie beim Signal CLK-IN.
  • Die externen Signale, die von der Mikroprozessoreinheit erzeugt werden oder an diese angelegt werden, sind in Fig. 2 gezeigt, wo die äußeren Leitungsanschlüsse des Gehäuses mit 40 Anschlußstiften, welches das Mikroprozessorplättchen umgibt, angegeben sind. Das Dual-in-line-Gehäuse (DIP) ist mit de. Bezugezeichen 140 bezeichnet.
  • Es folgt nun anhand von Fig. 3 bis 6 eine Erläuterung, wie die Takt- und Zeitsteuersignale erzeugt werden. In Fig. 4 ist eine Schaltungsanordnung gezeigt, die zur Erzeugung der Taktsignale verwendet wird, die die. Mikroprozessoreinheit benötigt. Ein externes Taktsignal CLKIN wird über Leitung 150 in das Taktsystem eingeleitet. Es gelangt dann über einen TTL (Transistor-Transistor-Logik)-Eingangspuffer 151, wo es invertiert wird. Dieses Signal läuft dann durch einen Inverter 152 und einen Gegentakttreiber 153. Das Ausgangssignal des Gegentakttreibers erscheint auf Leitung 154, und das Ausgangssignal des Inverters 152 erscheint auf Leitung 155. Ein RS-Flip-Flop 156 und eine bistabile Rastschaltung 157 sind folgendermaßen geschaltet, um ein Taktsignal T2 zu erzeugen. Es ist zunächst zu bemerken, daß die bistabile Rastschaltung 157 eine besondere Schaltungsauelegung aufweist, derart, daß die Anstiegszeit der Ausgangssignala Q und Q größer ist als die Anstiegszeit der Ausgangssignale Q und Q des RS-Flip-Flop 156. Eine solche Schaltung ist im einzelnen in der gleichzeitig anhängigen US-Patentanmeldung Nr. 777, 212 vom 14. März 1977 beschrieben. Das Taktsignal für das RS-Flip-Flop 156 wird durch das Signal auf Leitung 155 geliefert. Das Taktsignal für die bistabile Rastschaltung 157 wird durch das Signal auf Leitung 154 geliefert. Das Rücksetzaignal für die bistabile Rastschaltung wird durch das -Ausgangssignal.des RS-Flip-Flop gebildet, das über Leitung 161 geliefert wird. Das Rücksetzsignal wird der bistabilen Rastschaltung als Q-Ausgangssignal des RS-Flip-Flop auf Leitung 160 zugeführt. Das UAusgangssignal der bistabilen Rastschaltung liefert ein Schrittsignal über Leitung 159 an das RS-Flip-Flop. Der Q-Ausgang der bistabilen Rastschaltung liefert ein Rücksetzsignal über Leitung 158 an das RS-Flip-Flop. Es soll darauf hingewiesen werden, daß der 4Ausgang der bistabilen Rastschaltung der Ausgang W2 und der Ausgang der bistabilen Rastschaltung der Ausgang 2 ist, wie jeweils in Fig. 3 aus den Wellenzügen 3e und 3d hervorgeht. Fig. 6 zeigt in schematischer Form eine Schaltung, die eing bevorzugte Ausführungsform der bistabilen Rastschaltung enthält. Die Eingänge Takt, Setzen und Zurücksetzen und die Ausgänge Q und Q sind klar bezeichnet. Die bistabile Schaltung besteht aus einer herkömmlichen bistabilen Rastschaltung mit Hinzufügung von vier Verarmungstyp-Vorrichtungen - Q4. Ferner sind die Vorrichtungen Q5 und Q6 Verarmungstyp-Vorrichtungen, und die. Vorrichtungen Q7 - Q12 sind Anrsicherungstyp-Vorrichtungen. Eine detaillierte Erläuterung der Arbeitsweise dieser Schaltung ist in der oben erwähnten US-Patentanmeldung Nr. 777, 212 gegeben.
  • Die Signale auf den Leitungen 158 und 159 werden über einen Gegentakttreiber 162 geführt, um auf Leitung 163 ein Signal 02 zu erzeugen. In gleicher Weise werden die Signale auf Leitungen 158 und 159 über einen invertierenden Gegentakttreiber 164 geführt, um auf Leitung 165 ein Signal 02 zu erzeugen. Das Signal auf Leitung 165 wird über einen TTL-Ausgangspuffer 166 geführt, um auf Leitung 167 ein externes Taktsignal CLKOUT zu liefern. Die Signale auf Leitungen 154 und 165 werden in eine Steuerschaltung 191 eingegeben, um auf Leitung 190 ein Ausgangseignal 1 (Fig. 3c) zu erzeugen. Bei der bevorzugten Ausführungsform wird die Steuerschaltung 168 von zwei Spannungen Vcc und Vgg in Betrieb gesetzt.
  • Normalerweise beträgt Vcc = 5 Volt und Vgg s 12 Volt. Es ist erforderlich, daß die Steuerechaltung eine logische UND-Funktion mit ihren Eingangssignalen ausführt, während sie gleichzeitig ein Ausgangssignal erzeugt, dessen Größe diejenige von Vcc übersteigt, jedoch kleiner ist als Vgg. Bei der bevorzugten Ausführungsform beträgt das Ausgangssignal auf Leitung 190 ungefähr 9 Volt.
  • Eine derartige Steuerschaltung ist il einzelnen in der gleichzeitig anhängigen US-Patentanmoldung Nr. 779, 122 vom 18. März 1977 beschrieben.
  • Es folgt nun unter Bezugnahme auf Fig. 5 eine Erläuterung, wie die Zeitateuersignale TA und TB erzeugt werden. Das auf Leitung 165 in Fig. 4 erscheinende Signal 82 wird eine. Inverter 166 in Kombination mit eine. Gegentakttreiber 167 zugeführt, ua auf Leitung 168 ein Signal zu erzeugen. Diese. Signal auf Leitung 168 bildet das Abtasteignal für die Abtest- und Rastachaltung 169 und das Transfersignal für eine Abtast- und Transfervorrichtung 170.
  • Der Ausgang des Inverters 166 liefert ein -Rastsignal für die Abtast- und Rastschaltung 169 auf Leitung 171. Die Abtast- und Rastschaltung weist zwei Ausgänge auf, nämlich Q an Leitung 172 und Q an Leitung 173. Das auf Leitung 172 erscheinende Signal ist die Daten-Eingangsgröße für die Abtast- und Transfervorrichtung 170 und die Setz-Eingangsgröße für die bistabile Rastschaltung 174. Bei der bevorzugten Ausführungsform weist die bistabile Rastschaltung 174 dieselbe Anordnung auf wie die bistabile Rastschaltung 157 (Fig. 4). Das Signal auf Leitung 173 bildet das Rücksetzsignal für die bistabile Rastschaltung 174. Das Signal auf Leitung 172 bildet das Daten-Eingangssignal für die Abtast-und Transfervorrichtung 170. Das Abtastsignal für diese Vorrichtung ist 1 und wird am Ausgang der Steuerschaltung auf Leitung 190 erhalten. Das Ausgangssignal der Abtast- und Tranafervorrichtung 170 erscheint auf Leitung 175. Das Signal auf Leitung 175 liefert das Rücksetzeignal für eine bistabile Rastschaltung 176.
  • Diese Rastschaltung weist dieselbe Ausbildung auf wie die bistabile Rastschaltung 174. Das Signal auf Leitung 175 läuft über einen Inverter-177 und bildet in Leitung 178 das Setz-Signal für die bistabile Rastschaltung 176. Bei der bevorzugten Ausführungsform ist die bistabile Rastschaltung 176 in derselben Weise ausgebildet wie die bistabile Rastschaltung 157. Das Signal auf Leitung 173 wird von einem UND-Gatter 182 empfangen. Es wird in dieses UND-Gatter mit der Frequenz des Signals 1 eingetaktet, die durch eine Feldeffektvorrichtung 180 bestimmt wird. Ein Signal REAOY, das von einem externen Signal READY abgeleitet wird, wie nachstehend erläutert wird, wird auf Leitung 181 ebenfalls in das UND-Gatter 182 eingegeben. Das Ausgangssignal des UND-Gatters wird in ein ODER-Gatter 183 eingespeist. Das Signal auf Leitung 175 wird ebenfalls in das ODER-Gatter 183 mit der Frequenz des Signals 1 eingegeben, die durch eins Feldeffektvorrichtung 179 bestimmt wird. Die Uorrichtungen 179 und 180 werden mit der Frequenz p1 eingeschaltet, die am Ausgang der Steuerschaltung 191 über Leitung 190 erhalten wird. Die zwei bistabilen Rastschaltungen 174 und 175 werden mit einer Frequenz 1 getaktet. Das Signal 1 wird am Ausgang der Steuerschaltung 191 über Leitung 190 erhalten.
  • Die Ausgangssignale der bistabilen Rastschaltung 174 werden in einen Gegentakttreiber 185 eingespeist, um den Ausgangswellenzug TB auf Leitung 186 zu erzeugen, wie aus Fig. 3g ersichtlich ist.
  • Die Ausgangsaignale der bistabilen Rastschaltung 176 werden in einen Gsgentakttreiber 187 eingespeist, um die in Fig. 3f gezeigte Ausgangswellenform TA auf Leitung 188 zu erzeugen.
  • Für die Verwendung in der Mikroprozessoreinheit werden also die folgenden Takt- und Zeitsteuersignale bereitgestellt: 1 (Fig. 3c) auf Leitung 190, 02 (Fig. 3e) auf Leitung 163, TA (Fig. 3f) auf Leitung 188 und TB (Fig. 39) auf Leitung 186.
  • Es folgt nun eine Beschreibung der zeitlichen Steuerung des Systems.
  • Die intern. Zeitsteuerung der Mikroprozessoreinheit erfolgt unter Bezugnahme auf Fig. 3. Jeder von der Mikroprozessoreinheit auszuführende Befehl erfordert einen bis drei Maachinenzustände für seine Beschaffung und Ausführung. Diese Maschinenzustände werden mit S1, 52 und S3 bezeichnet. Jeder Maschinenzustand ist wiederum aufgeteilt in vier T-Zyklen. Diese Zyklon werden folgendermaßen benannt: TD (Befehls-Dekodierzyklus), X1 (erster Ausführungszyklus und Beginn der Beschaffung eines nächsten Befehls), X2 (zweiter Ausführungszyklus) und X3 (dritter Austührungazyklus).
  • Bei der bevorzugten Ausführungsform weist jeder T-Zyklus ein Zeitfenster auf, das gleich der Dauer einer Takt-us-Periode ist.
  • Die zwei Taktsignale 1 und r sowie die Zeitsteuersignale TA und TB werden auf Taktleitungen um das Plättchen herumgeleitet im Hinblick auf die Verwendung bei den verschiedenen Elementen (ALU, A-Register, Stapelsteuerung usw.) zur Durchführung der internen Zeitsteuerung der Mikroprozessoreinheit. Die Takt- und Zeitsteusrsignale werden dann lokal von einer Logikachaltung dekodiert, die an der Stelle jedes Elementes derart angeordnet sind, wie dies durch die Bedürfnisse des besonderen Elementes festgelegt wird.
  • Die Art der Schaltung, die zur Entwicklung der Zeitsteuersignale für jedes der Elemente verwendet wird, wird im folgenden beschrieben. An dieser Stelle genügt die Feststellung, daß ein lokaler Dekoder einen der T-Zyklen entwickelt, nämlich TD, X1, X2 oder X3, wie dies durch die Bedürfnisse des besonderen zeitgesteuerten Elementes bestimmt wird. Die T-Zyklen werden von dem lokalen Dekoder in der folgenden Weise entwickelt: Alle T-Zyklen werden durch Verwendung von Inuartern und Nicht-ODER-Gattern ausgeführt.
  • TD (Fig. 3j) ist gleich TA+TB; X1 (Fig. 3k) ist gleich TA+TB; X2 (Fig. 31) ist gleich TA+TB; und X3 (Fig. 3m) ist gleich TA+TB.
  • Die Anwendung des Satzes von DeMorgan ergibt TD gleich TA'TB; X1 gleich TA-TB; X2 gleich TA-TB; und X3 gleich TA TE. Die Wellenform TW ist in Fig. 3h, die Wellenform TB in Fig. 3i gezeigt.
  • Im allgemeinen erfordern alle Befehle mit einem Byte einen Maschinenstatus (S1). Alle 2-Byte-Nicht-Ein/Ausgabe-Befehle erfordern zwei Maschinenzustände (S1 gefolgt von S2). Alle 3-Byte-Befehle und 2-Byte-Ein/Ausgabe-Befehle erfordern 3 Maschinenzuständ.
  • (51 gefolgt von S2 und 53).
  • Wie erwähnt wird ein Signal READY von einem externen READY-Signal abgeleitet und wird von dem Taktgeber und Zsitsteuersystem auf Leitung 181 empfangen. Dieses Signal wird dazu verwendet, den ffilikroprozessor mit langsameren externen Speicher- oder Ein/Ausgabevorrichtungen zu synchronisieren. Daher wird der X3-T-Zyklus wiederholt, bis das externe Signal READY eine logische 1 ist.
  • Durch Steuerung der Leitung für das Signal READY (Bereit) kann also ein externer Speicher oder eine externe Ein/Ausgabevorrichtung die Mikroprozessoreinheit zwingen, in Aufwärtsschritten von einem Takt-Aus-Zyklus zu worten. Während des Wartens hält die Steuerung die Integrität der Adressensammelleitung, der Datensammelleitung und der geeigneten Lese/Schreib-Steuerleitungen aufrecht. Es besteht keine Einschränkung hinsichtlich der Zeitspanne, während der die Mikroprozessoreinheit im Wartezustand gehalten werden kann und auf ein Ansprechen "READY gleich 1" wartet.
  • Die Maschinenzustände S.1, S2 und S3 sind die normalen Maschinenzustände. Die zwei anderen Maschinenzustände nämlich S4 und S5 sind ebenfalls vorgesehen. 54 dient. drei Zwecken. Es ist ein Zwischenzustand zwischen dem Rücksetzzustand und der ersten Operations-Kodierung/Dekodierung und Ausführung. Wenn das Signal NRESET gleich 1 wird, so beginnt der Mikroprozessor den maschinenzustand S4. Während 54 wird ein Zugriff zu einer Stelle 0 des Anwendungsprogrammos eingeleitet. S4 ist ferner der Zwischenzustand zwischen einem Unterbrechung-Maschinenzustand und der Dekodierung und Ausführung des ersten Operationekode in dem Untsrbrschungsprogramm. Wenn die Mikroprozessoreinheit unterbrochen wird, geht sie auf S4. Während S4 werden Unterbrechungen gesperrt, und ein Zugriff zu der ersten Stelle im Unterbrechungsprograui wird singeleitet. Schließlich ist der 54-Zustand der Zwischenzustand zwischen dem Rücksetzzustand und dem Teetzustand.
  • Der Maschinenzustand 55 ist der Rücksetzzustand. Er wird bedingungslos eingegeben, wann immer die Leitung RESET auf logisch 0 geht.
  • Alle Steuerleitungen sind im inaktiven Zustand, wenn die Mikroprozessoreinheit sich in Maschinenzustand 55 befindet.
  • Es folgt nun unter Bezugnahme auf Fig. 7 eine Beschreibung der Organisation des Nur-Lesespeichers, im folgenden als ROM bezeichnot, und der zugeordneten Schaltungsanordnung. Der ROM 2 ist ein typischer Nur-Lesespeicher, dar in der Technik wohlbekannt ist.
  • Er enthält eine Vielzahl von gruppenweise angeordneten Zellen, die binäre Stellen (0 oder 1) speichern. Jede Zellengruppe speichert eine einzelne Binärzahl. Diese Binärzahlen sind in den ROM während der Herstellung mittels eines gewöhnlichen laskierungsverfahren einprogrammiert worden.
  • Der in Fig. 7 gezeigte ROM besteht aus sieben Abschnitten, den Abschnitten 2-1 bis 2-7. Es ist anzumerken, daß diese Unterteilung nur für Erläuterungszwecke erfolgt und bei der tatsächlichen Ausführung des ROM auf dem Plättchen der ffiåkroprozessoreínhsit nicht vorhanden ist. Der Abschnitt 2-1 enthält 16 Spalten und 32 Zeilen und ergibt so. Speicherraum für 512 Speicherbits.
  • Die Abschnitte 2-2 bis 2-4 weisen jeweils denselben Aufbau wie Abschnitt 2-1 auf. Die Abschnitte 2-5 bis 2-7 weisen jeweils denselben Aufbau auf wie die kombinierte Struktur der Abschnitte 2-1 bis 2-4. Der ROM enthält also Raum für 8192 Bits.
  • Jedes der ROM-Speicherbytes oder Wörter kann eindeutig adressiert werden durch Verwendung eines Zeilendekodere 22 und eines Spaltendekoders 24. Die Dekodiermatrix für die ersten 32 Zeilen des ROM trägt das Bezugszeichen 22-1. Dieser Kode wird für die nächsten 32 Leitungen der ROM-Dekodiermatrix im Abschnitt 22-2 mitgeführt. Auf diese Weise enthält der Zeilendekoder eine 1-aus-64-Zeilenadresse ansprechend auf die 6 niedrigstwertigsten Bits und ihr Komplement eines Adressenwortes, das von dem Speicher-Adressenregister 23 empfangen wird Der erste Abschnitt des Spaltendekodere enthält eine matrix 24-1. Diese Struktur wiederholt sich für Spaltensbschnitt 24-2. Die Spalten-Dekodierabschnitte 24-3 bis 24-5 weisen jeweils dieselbe Struktur Puf wie die kombinierte Matrix aus Abschnitten 24-1 und 24-2.Zu jeglichem Zeitpunkt können also 8 Spalten des ROM über Leitungen 18 adressiert werden, und zwar ansprechend auf Bits A6-A9 und deren Komplement eines Adressenwortes, das über die Leitungen 26-1 bis 26-8 aus dem Speicher-Adressenregister empfangen wird. Es soll engsaerkt werden, daß das Komplement der Adressenbits durch irgendeine herkömmliche Einrichtung erzeugt werden kann. Bei der bevorzugten Ausführungaform werden invertierende Gsgentakttreiber verwendet, um diese Komplemente zu erzeugen. Das Ausgangssignal des ROM wird über Leitungen 15 in eine Reihe von 16-zu-1-Nisht-ODER-Gattern eingespeist. Abschnitt 16-1 enthält ein Nicht-ODER-Gatter. Abschnitt 16-2 enthält ein Nicht-ODER-Gatter, und Abschnitt 16-3 bis 16-5 enthalten jeweils 2 Nicht-ODER-Gatter Die Ausgangseignale dieser Gatter werden über Leitungen 14-1 bis 14-8 in Leitungstreiber 19-1 bis 19-8 singe-speist.- De% Ausgangssignale dieser Leitungstreiber werden dann über Leitungsn 21-1 bis- 21-8 den Dat.nsammelleitungen 20-1 bia-20-8 zugeführt. Somit wird ein 8-Bit-Befehlswort erzeugt und zur Verwendung durch die Mikroprozessoreinheit auf die Datensammelleitung gegeben. Die Durchschaltung des Befehlswortes auf die Datensammelleitung wird von der Gatter-Schaltung 206 gesteuert.
  • Diese Schaltungsanordnung arbeitet folgendermaßen: die Zeitsteuersignale TA und TB wurden auf Leitungen 188 bzw. 186 empfangen und dann über Inverter 101 bzw. 202 in ein Nicht-ODER-Gatter 23 eingegeben. Ein Taktsignal 0 2 @ -wird auf Leitung 163 empfangen und in das Nicht-ODER-Gatter eingegeben. Schließlich wird ein Steuersignal CBUSOO aus der PLA-Steuerung 100 über Leitung 205 empfangen und in das Nicht-ODER-Gatter eingegeben. Der Ausgang des Nicht-ODER-Gattsrs wird an eine Inverter-Gegentakttreiber-Kombination 204 geführt, um die Treibersignale für die Leitungatreiber 19-1 bis 19-8 zu liefern.
  • Es folgt nun unter Bezugnahme Auf die Fig. 8 bis 12 eine Beschreibung der Organisation des Stapelbereiches. Der Stapelbersich besteht grundsätzlich aus einem Stapel 32, der bei der bevorzugten Ausführungsform als 48-Bit-RAM ausgeführt ist, der so organisiert ist, daß er als 4 12-Bit-Register wirkt. Diese Anordnung ergibt einen Abwärtsschub-Stapel zur Speicherung von Unterprogramm und Unterbrechungs-Rückkehr-Adressen. Die anderen grundlegenden Elemente des Stapelbereiches sind das Speicher-Adressenregister(MAR) 23, bei dem es sich um ein 12-Bit-Speicher-Adressenregister zur Erzeugung dee Speicher-Adressenwortes handelt, und eine Inkrementiereinrichtung (INC) 35, die zur Erzeugung des nächsten Adressenwortes verwendet wird, ein Transferregioter (X-Rog) 38, das zur Überführung von Information aus der Datensammelleitung in die Adressensammelleitung verwendet wird, eine Lese/Schreibschaltung 39, die dem X-Register zugeordnet ist, sowie eine Lese/Schreibschaltung 44, die dem Stapel zugeordnet ist. Zusätzlich ist eine Stapel-Steuerschaltung 48 vorgesehen, um die Arbeitsgänge der Elemente innerhalb des Stapelbereiches zu steuern, und zwar ansprechend auf Steuersignale aus der PLA-Steuerung 100, die über Leitungen 50 herangeführt werden.
  • Das Transfer- oder X-Re.gister 38 besteht aus 12 RAm-Spsicherzellen 210, die so gestaltet sind, daß sie als 12-Register arbeiten.
  • Das X-Register wird zum Lesen adressiert durch ein Signal SELECT X aus der Stapelsteuerung, das über Leitung 51-1 empfangen wird.
  • Die Schreibschaltung 39 dient zur Überführung von Daten aus der Datensammelleitung in das X-Register. Die Schreibschaltung besteht grundsätzlich aus 12 Schaltungen, von denen jede einen Eingang zum Empfang von Daten aus der Datensammelleitung auf irgendeiner Leitung 40-1 bis 40-12 enthält. Die Signale aus der 0-atensainmelleitung werden dann über einen Inverter und zwei RAM-Treiber geführt, um die Information in eine der zugeordneten RAM-Zellen des X-Registers eingeben zu können. Die RAM-Treiber (RD) sind bei der bevorzugten Ausführungsform gemäß Fig. 469 ausgebildet. Die Schreibschaltungen 39-1 bis 39-8 schalten die Information aus der Datensammelleitung in das X-Register ein, und zwar ansprechend auf Steuersignale aus der Stapelsteuerung über Leitungen 51-8. Die X-Schreibschaltungen 39-9 bis 39-12 schalten die Information aus der Datensammelleitung in die zugeordneten X-Registerzsllen durch, ansprechend auf ein Steuersignal aus der Stapelsteuerung über Leitungen 51-7. Die Leseleitungen für das X-Register 265-1 bis 265-12 sind den Leseleitungen 42-1 bis 42-12 des Stapels zugeordnet.
  • Information wird auf Schreibschaltung 33-1 bis 33-24 in den Stapel eingeschrieben. Die Information wird dann aus dem Stapel und aus dem X-Register auf Leitungen 34-1 bis 34-12 ausgelesen.
  • Die Stapel-Lese/Schreibschaltung 44 besteht grundsätzlich aus 12 Schaltungen 44-1 bis 44-12. Jede Schaltung enthält einen Eingang 37-1 bis 37-12 zum Empfang von Signalen aus der Inkrementiereinrichtung 35 (Fig. 10). Die Information wird empfangen und durch eine Kombination aus einem Inverter und zwei RAM-Trsibern hindurchgeführt. Die RAM-Treiber sprechen an auf Lese/Schreibsignale, die von der Stapelsteuerung erzeugt und über Leitungen 51-6 geführt werden. Die Schreibleitungen 42-1 bis 42-t2 sind von der Lese/ Schreibschaltung zu dem Speicher-Adressenregister 23 geführt.
  • Das Speicher-Adressenregister 23 enthält 12 Schaltungen 23-1 bis 23-12. Die Schaltungen 23-1 bis 23-8 enthalten jeweils einen Eingang zum Empfang des Schreibsignal auf Leitungen 42. Das empfangene Signal wird dann durch einen Inverter geleitet und in eine Abtast- und Rastvorrichtung eingegeben, dessen Ausgangssignal über einen Gegentakttreiber und einen invertierenden Gegentakttreiber geführt wird, um der Adressensammelleitung 30 über Leitungen 27-1 bis 27-24 Signale zuzuführen und ferner über Leitungen 36-1 bis 36-24 der Inkrementiereinrichtung Signale zuzuführen.
  • Fig. 9 zeigt die Adreesenaammelleitung mit den Leitungen 30-1 bis 30-24. Jeder Leitung ist ein Adressenbit und dessen Komplement zugeordnet, das von dem Speichur-Adressenregister erzeugt und über die Leitungen 27-1 bis 27-24 auf die Adressensammelleitung gegeben wird. Es werden also die sechs niedrigstwertigsten Bits und deren Komplement eines Speicher-Adressenwortes von dem ROM-Zeilendekoder 22 über Leitungen 25-1 bis 25-12 empfangen. In gleicher Weise werden die sechsten bis neunten Bits und deren Komplementwerte von dem RDM-Spaltendekoder 24 über Leitungen 26-1 bis 26-8 empfangen. Die Ausgangsetifte AO-A11 empfangen die Speicher-Adressenwörter über Leitungen 108-1 bis 102-12 nach Führung über TTL-kompatible-Puffer 109-1 bis 109-12, die das Speicher-Adressenwort über Leitungen 110-1 bis 110-12 aus der Adressenesemelleitung empfangen haben. Diese Stifte liefern die Speicher-Adressenwörter zur Verwendung durch einen externen Speicher oder sonstige externe Ein/Ausgabevorrichtungen, falls eine derartige Anwendung gewünscht ist.
  • Die Inkrementiereinrichtung, die für die Erzeugung der nächsten Adressen verwendet wird, ist gemäß Fig. 10 aufgebaut und arbeitet Folgendermaßen: Die Inkrementiereinrichtung besteht grundsätzliöh aus 12 komplexen Logikgsttern 35-1 bis 35-12, von denen jedes ein Nicht-ODER-Gatter in Kombination mit zwei UNO-Gattern und einem Inverter enthält. Bei den Logikgattern 35-1, 35-3, 35-5, 35-7, 35-9 und 35-11 sind die Ausgänge der Inverter zu dem Eingang des rechten UND-Gatters geführt, während die Ausgänge der Inverter bei den Logikgatter-n 35-2, 35-4, 35-6, 35-8, 35-10 und 35-12 zu dem Eingang des Linken UND-Gatters geführt sind. Diese komplexe Logik liefert Eingangssignale, die das ge-rade vorliegende Speicher-Adressenwort aus den Speicher-Adressenregister repräsentieren, über Leitungen 36-1 bis 36-24.
  • Eine Reihe von Nicht-ODER-Gattern 266-1 bis 266-6 liefert Eingangssignale an die komplexen Logikgatter 35-2, 35-4, 35-6, 35-8, 35-10 und 35-12. Eine Reihe von Nicht-UND-Gattern 267-1 bis 267-5 liefert Eingangssignale an die komplexen Logikgatter 35-3, 35-5, 35-7, 35-9 und 35-11. Ein Inkremetierung-Sperrsignal (INHIB INC) aus der Stapelsteuerung, das über Leitung 230 herangeführt wird, liefert ein Eingangssignal für das komplexe Logikgatter 35-1.
  • Dieses Signal bestimmt, ob die Inkrementiersinrichtung schrittweise hochgesteuert wird oder nicht. Die Eingangssignale für die Nicht-ODER-Gatter und Nicht-UND-Gatter werden über Leitungen 36 aus dem Speicher-Adressenregister und von noch zu beschreibenden anderen Stellen her empfangen. Die Eingangssignale für das Nicht-ODER-Gatter 266-1 sind AO auf Leitung 36-2 und INHIB INC auf Leitung 230. Die Eingangesignale des UND-Gatterst 267-1 sind Al auf Leitung 36-3 und das AusgangssignAl des Nicht-ODER-Gatters 266-1.
  • Die Eingangssignale des Nicht-ODER-Gatters 266-2 sind A2 auf Leitung 36-6 und das Ausgangssignal des Nicht-UND-Gatters 267-1.
  • Die Eingangssignale des Nicht-UND-GAtters 267-2 sind A3 auf Leitung 36-7 und das Ausgangssignal des Nicht-ODER-Gatters 266-2.
  • Die Eingangssignal des Nicht-ODER-Gattts 266-3 sind A4 auf Leitung 36-10 und das Ausgangseignal des Nicht-UND-Gatters 267-2 Die Eingangseignale des Nicht-UND-Gattera 267-3 sind AS auf Leitung 36-11 und das Ausgangesignal des Nicht-ODER-Gatters 266-3.
  • Die Eingangesignale des Nicht-ODER-Gatters 266-4 sind A6 auf Leitung 36-14 und das Ausgangssignal des Nicht-UND-Gatters 267-3.
  • Die Eingangssignale des Nicht-UND-Gatters 267-4 sind A7 auf Leitung 36-15 und das Ausgangssignal des Nicht-ODER-Gatters 266-4.
  • Die Eingangssignals des Nicht-ODER-Gatters 266-5 sind A8 auf Leitung 36-18 und das Ausgangssignal des Nicht-UND-Gatters 267-4.
  • Die EingangssignAl des Nicht-UND-Gatters 267-5 sind A9 auf Leitung 36-19 und das Ausgangssignal des NIcht-ODER-Gatters 266-5.
  • Die Eingangseignale des Nicht-ODER-Gatters 266-6 sind A10 auf Leitung 36-22 und das Ausgangssignal des Nicht-UND-Gattere 267-5.
  • Es wird nun unter Bezugnahme auf die Fig. 11-13 die Stapelsteuerung 48 beschrieben. Die Fig. 11 und 12 zeigen die Schaltungsanordnung, die verwendet wird zur Entwicklung der Stapelsteuersignale, die zuvor unter Bezugnahme auf Leitungen 51-1 bis 51-11 erwähnt wurden. Eine Reihe von Zeitsteuersignalen TA, TA, TB, TB und 02 bilden Eingangssignale, die durch eine Reihe von Nicht-ODER-Gattern 234 bis 241 dekodiert werden, um die Stapelsteuersignale zu erzeugen. TA und TB werden erzeugt, indem die Signale TA und TB, die auf Leitungen 188 und 186 empfangen werden, lokal über Inverter 271 geführt werden. Zusätzlich empfängt jedes Nicht-ODER-Gatter 234 bis 240 ein Steuersignal aus der PLA-Steuerung 100 über die Leitungen 50-1 bis 50-5. Insbesondere gibt das Nicht-ODER-Gatter 234 ein Ausgangssignal DB3-0#x11-8 ansprechend auf die Eingangssignale S1, TA, TB und 02 ab. Das Nicht-ODER-Gatter 235 erzeugt ein Ausgangsaignal DB 7-0# X7-0 ansprschend auf die Eingangssignale S1, TA, rrr und r . S1 wird erzeugt, indem das S1-Signal über einen Inverter 236 geleitet wird. Das Nicht-ODER-Gatter 239 erzeugt ein Ausgangssignal O MA11-8 ansprechend auf die Signale TA, TB, 02 und cSTK08. Das Nicht-DOER-Gatter 240 erzeugt ein Ausgangssignal S11-8#MA11-8 ansprechend auf die Eingangssignale TA, TB, 02 und CSTK07. Das Nicht-ODER-Gatter 241 erzeugt ein Ausgangssignal S7 0 MA7-0 ansprechend auf die Eingangssignal TA, TB und r.
  • Das Nicht-ODER-Gatter 237 erzeugt ein Ausgangssignal auf Leitung 231 ansprechend auf die Eingangssignale TA, TB und CSTK00, während das Nicht-ODER-Gatter 238 ein Ausgangasignal auf Leitung 233 ansprechend auf die EingAngssignale TA, TB undCSTK01 erzeugt. Die Signale auf Leitungen 231 und 233 werden dann an ein Nict-DDER-Gatter 242 angelegt, um ein Signal in Leitung 232 zu erzeugen.
  • Die Signale in den Leitungen 231 bis 233 werden unter Bezugnahme auf Fig. 12 näher erläutert.
  • Logik-Reihenanordnungen 243 und 244 bilden die Eingänge für die Signale, die auf den Leitungen 231 bis 233 erschein-en. Leitung 231 führt das Eingangssignal zu dem UND-Gatter Nr. 1 der Reihenanordnungen 243 und 244. Leitung 233 führt das Eingangssignal zum UND-Gatter 2 der Anordnungen 243 und 244, und Leitung 232 führt das Signal zum UND-Gatter 3. Der Ausgang der Lngik-Reihenanordnung 243 liefert die Eingangsdaten für eins Abtast- und Transfervorrichtung 245. In gleicher Weise liefert der Ausgang der Logik-Reihenanordnung 244 die Eingangsdaten für eine Abtast-und Transfervorrichtung 246. Beide Abtast- und Transfervcrrichtungen tasten die ankommenden Daten mit einer Frequenz ab, die durch 2 (Fig. 3d) bestimmt wird Das Signal 2 wird erhalten, indem das Signal 02 über einen Inverter (nicht gezeigt) geleitet wird Die Überführung zu den Ausgängen der Abtast- und Transfervorrichtungen erfolgt mit einer Frequenz, die durch I bestimmt wird (Fig. 3c). Das Ausgangssignal der Abtast- und Trnsfervorrichtung 245 erscheint auf Leitung 276, und das Komplement dieses Signals erscheint auf Leitung 275 nach Führung über einen Inverter 246. Der Ausgang der Abtast- und Transfervorrichtung 246 erscheint auf Leitung 278, und dessen Komplement auf Leitung 276 nach Führung über einen Inverter 281. Das Signal auf Leitung 275 wird dem UND-Gatter 3 der Reihenanordnung 243 und dem UND-Gattr 2 der Reihenanordnung 244 als Eingangssignal zugeführt. Das Signal auf Leitung 276 wird dem UND-Gatter 1 der Anordnung 244 als Eingangssignal zugeführt. Das Signal 277 wird dem UND-Gatter 1 der Anordnung 243 und dem UND-Gatter 3 der Anordnung 244 als Eingangssignale zugeführt. Das Signal auf Leitung 278 wird als Eingangssignal in das UND-Gatter 2 der Anordnung 243 eingespeist.
  • In Fig. 11 erscheinen bestimmte Zeitsteuersignale auf den Leitungen 272 bis 274. Diese Zeitsteuersignale erscheinen ferner in Fig. 12 als Eingangssignale für ein Nicht-ODER-Gatter 250.
  • In gleicher Weise erscheinen die Zsitstouereignale auf den Leitungen 272 und 273 als Eingangssignale für Nicht-ODER-Gatter 251. Ferner wird dem Nicht-ODER-Gatter 250 ein Eingangs-Steuersignal CStK06 zugeführt, das über Leitung 50-8 von der PLA-Steuerung 100 geliefert wird. Dieses Steusrsignal kombiniert mit den Eingangs-Zeitsteuersignalen in dem Nicht-ODER-Gatter erzeugt ein Steuersignal für das X-Rsgister auf Leitung 51-1.
  • Nicht-UND-Gatter 249 empfängt zwei Steuersignale, nämlich £STKO6 über Leitung 50-1 und CSTKOS über Leitung 50-4, aus der PLA-Steuerung 100. Der Ausgang des Nicht-UND-Gattere 249 liefert ein Steuersignal für das Nicht-ODER-Gatter 251, das nach Kombination mit den Zeitsteuersignalen TA und TB ein Steuersignal auf Leitung 270 bildet, das dann in jedes Nicht-ODER-Gatter 252 bis 255 eingegeben wird Das Zeitsteuersignal 02 auf Leitung 263 bildet ein zusätzliches Eingangssignal für diese Gatter. Dem Nicht-ODER-Gatter 252 werden weitere Eingangesignale mit den Signalen in den Leitungen 275 und 277 zugeführt. Der Ausgang dieses Nicht-ODER-Gatters liefert ein Steuersignal SEL STKO (Wahlstapelleitung 0) zu der ersten Stapelregisterzeile über Leitung 51-2.
  • Dem Nicht-ODER-Gatter 253 werden weitere Eingangesignale auf den Leitungen 275 und 278 zugeführt, um ein Steuerausgangesignal SEL STK1 über Leitung 51-3 zu der zweiten Stapelregisterzeile zu liefern. Dem Nicht-. ODER-Gatter 254 werden weitere Eingangssignale aus den Leitungen 276 und 277 zugeführt, um ein Steuersignal SEL STK2 zu der dritten Stapelregisterzeile über Leitung 51-4 zu senden Dem Nicht-ODER-Gatter 255 werden weitere Eingangssignale auf Leitungen 276 und 278 zugeführt1 so daß es ein Steuersignal SEL STK3 über Leitung 51-5 zu der vierten Stapelregistsrzeile sendet.
  • Die Signale, durch die die Inkrementier- und Tranaferdaten von der Inkrementiereinrichtung 35 zu dem Stapel 32 gesperrt werden, werden von der in Fig. 13 gezeigten Schaltungsanordnung erzeugt.
  • Die Zeitsteuersignale TA, TB und 02 sind die Eingangssignals für Nicht-ODER-Gatter 257, dessen Ausgang ein Abtasteignal für zwei Abtast- und Rastvorrichtungen 256, 258 bildet. Die in der ersten Abtast- und Rastvorrichtung 256 abgetasteten Daten werden auf Leitung 50-7 erhalten und stellen ein Steuersignal CSTKO9 aus der PLA-Steuerung 100 dar. Die in der zweiten Abtast- und Rastvorrichtung 258 abgetasteten Daten sind ein Steuersignal CSTK03, das auf Leitung 50-6 aus der PLA-Steuerung 100 empfangen wird. Der Einrastvorgang in jeder Abtast- und Rastvorrichtung erfolgt mit der Frequenz 1. Der Ausgang Q der Abtast- und Rastvorrichtung 256 erscheint auf Leitung 230 und stellt das Sperr-Inkrementiersignal für die Inkrementiereinrichtung 35 dar. Der Ausgang Q der Abtast- und Rastvorrichtung 258 liefert eines der Eingangssignale, das an Nicht-ODER-Gatter 259 angelegt wird.
  • Die anderen Eingangssignale sind TK iB und 02. Der Ausgang des Nicht-ODER-Gatters 259 liefert eine Ansteuerspannung für eine Verarmungstyp-Vorrichtung 261. Bei dieser Verarmungstyp-Vorrichtung ist einer der Bereiche mit der Versorgungsspannung Ucc verbunden, die bei der bevorzugten Ausführungsfori 5 Volt beträgt.
  • Das Ausgangssignal des Nicht-ODER-Catters 259 wird durch einen Inverter 260 invertiert und an die Steuerelektrode einer Anreicherungatyp-Uorrichtung 262 angelegt. Eine zusätzliche Anreicherungstyp-Vorrichtung 263 ist parallel zu der Vorrichtung 262 angeordnet. Die Vorrichtung 263 empfängt ein Signal r an ihrer Steuerelektrode. Die Parallelschaltung der Vorrichtungen 262 und 263 ist mit dem anderen Bereich der Uorrichtung 261 verbunden, um auf Leitung 51-6 ein Ausgangssignal zu erzeugen. Das in dieser Leitung erscheinende Ausgangssignal wird dazu verwendet, die Daten aus der Inkrementiercinrichtung zu dem Stapel zu überführen. Dieses Signal wird bezeichnet mit INCR#S(SA).
  • Es folgt nun eine Beschrsibung des RAM-Speicherbereiches anhand von Fig. 14. Der RAM-Speicherbereich ist um einen Speicher mit willkürlichem Zugriff, im folgenden RAM genannt, zentriert. Der RAM enthält 256 Speicherzellen, die als zwei Seiten, Po und Pl, progrsmmorganisiert sind, wobei jede Seite 16 8-Bit-breite Arbeitsregister enthält. Der RAM wird durch eine Wortadresse auf Leitungen 31 adressiert, es wird also eine von 16 Wortleitungen in den RAM mittels eines RAM-Adressenregisters 28 ausgewählt. Das RAM-Adressenregister (RAR) 28, welches vier Abtast- und Rastvorrichtungen enthält, empfängt aus der Datensammelleitung 20 eine kodierte 4-Sit-Adresse, die die vier niedrigstwertigsten Bits eines Befehlswortes enthält. Das RAM-Adressenregister 28 dekodiert die kodierte Adresse zur Bildung des Wortadressensignals in Leitung 31 für den RAM. Die Arbeitsvorgänge im Inneren des RAM-Adressenregisters werden zeitlich gesteuert durch Signale, die von der in den Fig. 4 und 5 gezeigten Schaltungaanordnung entwickelt werden. Das RAM-Adressenregister 28 wird von einem Signal gesteuert, das über Leitung 130-1 aus der PLA-Steuerung 100 empfangen wird Eine Lese/Schreib- und Seitenwahlschaltung 8 liefert Signale über Leitungen 10 an eine RAM-Ein/Ausgabeschaltung 9, um die Seitenwahl- und Lese/Schrsibvorgänge auszuführen. Die Lese/Schreib-Seitenwahlschaltung empfängt ihre Zeitsteuer- und Steuersignale aus den in den Fig. 4 und 5 gezeigten Schaltungsanordnungen.
  • Für einen Lesevorgang wird der RAM auf Leitungen 31 dressiert, und dann werden Lese/Schreib- und Seitenwahlsignale der RAM-Ein/Ausgabeschaltung 9 über die Leitungen 10 zugeführt. Auf diese Weise erfolgt Zugriff zu acht spezifischen Bits, die aus dem RAM auf den RAM-Ein/Ausgabeleitungen 11 (für Po) und 43 (für p1) über die RAM-Ein/Ausgsbeschaltung 9 zu den RAM-Lese/ Schreibleitungen 12 bzw 13 ausgelesen werden. Alternativ werden Daten aus der Datunsammelleitung 30 über Leitungen 12 und 13 in den RAM eingeschrieben und durch die RAM-Ein/Ausgabeschaltung ansprechend auf Schreib- und Seitenwahlsignale aus der Lese/Schreib-Seitenwshlschaltung 8 über Leitungen 11 bzw. 43 in den RAM übertragen, und zwar an den Adressenstellen.
  • Fig 15 zeigt in Form eines Schaltbildes die Elemente, die in dem RArn-Adressenregister 28 enthalten sind. Bei der Beschreibung des RAS-Adressenregisters wird auf Fig. 3 Bezug genommen, die die Form der Wellenzüge zeigt, welche die verschiedenen Zeitsteuersignale darstellen, die bei der Ablaufsteuerung des Speichersystems verwendet werden. Das RAM-Adressenregister 28 besteht hauptsächlich aus einem Zeilendekoder 300, der im einzelnen nachstehend beschrieben wird, und einer Rast-Reihenanordnung 301, die vier Rasteinrichtungen 301-1 bis 301-4 enthält.
  • Eine Ausführungsform einer der Rastschaltungen 301-1 ist in Fig.
  • 16 gezeigt. Sie besteht aus einer Abtast- und Rastvorrichtung 303, deren Ausgänge Q und Q in einen Gegentakttreiber 306 und einen inuertierenden Gegentaktt.reiber 305 eingespeist werden, um Signale in Leitungen 304-2 und 304-3 zu erzeugen, die Treibersignale für die Zeilendekodieranordnung 300 sind. Die Abtast- und Rastvorrichtung 303 empfängt Daten über Leitung 13-1 aus der Datensammelleitung 20. Für diese Rastschaltung bestehen die Daten aus dem niedrigstwertigsten Bit eines Befehlswortes, das von der Datensammelleitung genommen wird. Die Abtastung der Daten wirddirch ein auf Leitung 307 empfangenes Signal bestimmt. Die Daten werden mit der Frequenz 1 eingerastet, die über Leitung 190' empfangen wird.
  • Die Erzeugung des Abtastsignals in Leitung 307 wird unter Bezugnahme auf Fig. 15 beschrieben. Ein Nicht-ODER-Gatter 309 empfängt drei Zeitsteuereingangssignale TA, TB und . TA und TB werden erzeugt, indem die Signale TA und TB lokal über (nicht gezeigte) Inverter geschickt werden. Ein Steuer-Eingangssignal S1 wird von dem Nicht-ODER-Gat.ter 309 über Leitung 130-1 aus der PLA-Steuerung 100 empfangen. Das Ausgangssignal des Nicht-DDER-Gatters 309 läuft über eine Inverter-Gegentakttreiberkombination 308 zur Erzeugung des Abtastsignals am Ausgang des Gegentakttreibers auf Leitung 307.
  • Jede Rastschaltung 301-1 bis 301-4 arbeitet in derselben Weise wie die in Fig. 16 gezeigte Abtast- und Einrastschaltung. Jede Rastschaltung tastet die Daten mit einer Frequenz Ab, die durch ein Signal in Leitung 307 bestimmt wird, und Jede Abtast- und Rasteinrichtung rastet die Daten mit der Frequenz 1 ein. Beim Einrasten jeder Abtast- und Rastvorrichtung entstehen zwei Ausgangssignale in den Leitungen 304. Das erste Ausgangssignal weist dieselbe logische Form auf wie das Dateneingangssignal (auf Leitung 13) für die Vorrichtung 301, während das zweite Ausgangssignal eine logische Form aufweist, die das Komplement des Dateneingangssignals ist.
  • Ein TD-Signal, dessen Verwendung nachstehend beschrieben wird, wird in der folgenden Weise auf Leitung 304-1 erzeugt. Ein Nicht-ODER-Gatter empfängt zwei Zeitsteuersignale, nämlich TA und TO, die erzeugt werden, indem die Signale TA und TB lokal invertiert werden. Das Ausgangssignal des Nicht-ODER-Gatters 313 läuft über eine Inverter-Gegentakttreiberkombination 310 zur Erzeugung des Ausgangsaignais TD in Leitung 304-1. Dieses Signal wird ebenso wie die anderen Signale auf 304-2 bis 304-9 dazu verwendet, die Zeilen-Dekodieranordnung 300 zu adressieren und Zugriff zu einer besonderen Zeile in dsm RAM zu erlangen.
  • Unter Bezugnahme auf Fig. 17 wird nun die Arbeitsweise der Zeilen-Dekodieranordnung beschrieben. Der Zeilendekoder 300 besteht aus 16 Nicht-0DER-Gattern. Als Beispiel ist ein Nicht-ODER-Gatter 300-9 in Fig. 17 gezeigt. Statt alle anderen 15 Nicht-ODER-Gatter zu zeigen, ist eine Matrix eingezeichnet, um die Verbindung der Eingangsleitungen 304-1 bis 304-9 mit den 16 Nicht-ODER-Gattern und ihren zugeordneten Ausgangsleitungen 31-1 bis 31-16 zu zeigen.
  • Beispielsweise ist Leitung 302 äquivalent deeNicht-ODER-Gatter 300-9.
  • In der matrix stellt jeder der Punkte 377 einen Eingsngspunkt für eine Eingangsleitung 304 dar. Die Leitungen 31-1 bis 31-16 stellen die Ausgänge der Nicht-ODER-Gatter dar. Leitung 302 zeigt also Nicht-DDER-Gatter 300-9 mit den Eingängen TD, DD, D1 und 03 und mit einem Au-sgang an Leitung 31-9. Die Ausgangsleitungen 31 zeigen die jeweils in dem RAM durch das in der matrix erzeugte Signal zu adressierende Zeile. Die Anordnung 300 kann als programrier--bare Logikreihenanordnung ausgebildet werden.
  • Fig. 18 zeigt die Organisation des RAM und der RAM-Ein/Ausgabeschaltung 9. Der RAM ist zusammengesetzt aus einer Reihenanordnung mit 256 Zellen 210. Zwar können irgendwelche statischen oder dynamischen Speicherzellen verwendet werden, bei der bevorzugten Ausführungsform wird jedoch eine statische RAM-Zelle mit 6 Transistoren verwendet, die in Fig. 20 gezeigt ist. Es wird eine Doppelschienenüberführung der Daten verwendet. Zeilen- oder Wortwahlleitungen 31-1 bis 31-16 empfangen Wortwehlsignsle aus -dem RAM-Adressenr.gister 28.
  • Es wird auf Fig. 18 und 20 Bezug genommen, um die Arbeitsweise der Speicherzellen 210 zu erläutern. Transistor 372 und 373 dienen als Speicherlemente. Transistoren 374 und 375 sind Vorrichtungen, durch die eine gegebene Speicherzelle von den Bitfühlerleitungen 11 isoliert oder mit diesen verbunden werden Die Wortwahlleitungen 31 steuern den Ein- oder Aus-Zustand der Transistoren 374 und 375. Die Transistoren 370 und 371 wirken als Hochlegeelemente. Beider bevorzugten Aueführungsform sind die Uorrichtungen 370 und 371 Verarmungstyp-Feldeffaktvorrichtungen, während die übrigen Transistoren 372 bis 375 Anreicherungstyp-Feldeffektvorrichtungen sind.
  • Im Speicherbetrieb hält die Speicherzelle einen ihrer zwei stabilen Zustände aufrecht. Die Wortwahlleitung wird niedrig gehalten, und die Transitoren 374 und 375 sind daher nicht leitend.
  • Die Zelle ist dann von ihren Bitfühlerleitungen 11 getrennt. Zur Veränderung der in der Zelle gespeicherten Information, also zum Einschreiben von Daten, werden die ßitfühlerleitungen mit der Speicherzelle verbunden, indem ein Signal an die Steuerelektroden der Transistoren 374 und 375 angelegt wird. Wenn also beispielsweise die Bitleitung 11-1 hochliegt und die Leitung 11-2 niedrig liegt, so ist Transistor 372 "Aus", und Transistor 373 ist Ein". Dieser Speicherzustand wird in die Speicherzelle beim Abschluß des Schreibvorganges eingerastet, wenn das Signal von der Wortwahlleitung entfernt wird.
  • Zum Aus-lesen des Inhalts einer Zelle muß wenigstens eine Bitfühlerleitung 11 eine Fühlschaltung enthalten, die imstande ist, den Zustand der Speicherzelle zu bestimmen. Die Fühlachaltung ist bei der bevorzugten Ausführungsform als Inverter ausgebildet, der den Inhalt der Zelle abfragt, wenn die Wortwahlleitung aktiviert ist.
  • Der RAM ist in zwei Seiten Po und P1 geteilt, die jeweils 16 Wörter mit 8 Bits enthalten. Jedem Bitleitungspaar ist eine RAM-Ein/Ausgabeschaltung 9 zugeordnet. Diese Schaltung ist so ausgelegt, daß Daten von der Datensammelleitung während eines Schreibvorganges in eine bestimmte Speicherzelle und von einer bestimmten Speicherzelle während eines Lesevorganges auf die Datensammelleitung gelangen. Die Schreibschaltung empfängt Daten aus der Datensammelleitung auf Leitungen 12-1 bis 12-8 für RAM-Seite 0 und auf Leitungen 13-1 bis 13-8 für RAM-Seite 1. Diese Signale laufen durch einen Inverter 313 und zwei vorgeladene Datenleitungstreiber 314 und 315 zu den Sitleitungen 11-1 bis 11-16 für Seite 0 und 43-1 bis 43-16 für Seite 1. Allen Bitleitungen sind Hochlegetransistoren 310 zugeordnet, um die Bitleitungen vorzuladen. Die Oatenleitungstreiber 314 und 315 werden durch Schreibsignale aus der Lese/Schreib-Seitenwahlschaltring 8 angesteuert. Für RAM-Seite O werden diese Signale auf Leitung 332. und für RAM-Seite 1 auf Leitung 334 empfangen. Eine Fühlschaltung 312 wird bei einem Lesevorgang verwendet. Jeder Inverter 312 empfängt ein Signal aus einer ungradzahlig numerierten Bitleitung. Das invertierte Signal wird durch einen vorgeladenen Datenleitungstreiber 311 und dann zu der Datensammelleitung über Leitungen 12-1 bis 12-8 für Seite 0 und 13-1 bis 13-8 für Seite 1 geschickt. Die Sammelleitungstreiber 311 erden von Lesesignalen aus der Lese/Schreib-Seitenwahlschaltung 8 angesteuert. Die dew RAM-Seite 0 zugeordneten Leitungstreiber empfangen Lesesignale auf Leitung 331, und die der RAM-Seite 1 zugeordneten Leitungetreiber empfangen Lesesignale auf Leitung 333. Die in Fig. 46g gezeigten Leitungstreiber 311, 314 und 315 für vorgeladene Datenleitungen werden im einzelnen nachstehend beschrieben.
  • Es ist zu beachten, daß zur Vereinfachung nur einige Zellen 210 und die jeweiligen Ein/Ausgabeleitungen in Fig. 18 gezeigt sind.
  • Trotzdem ist zu ersehen, daß der RAM aufgebaut ist, indem die Speicherzellen und Bitleitungen, die jeder Seite zugeordnet sind, verschachtelt sind. Auf diese Weise kann der tatsächliche Bestand an Silizium bewahrt werden, weil die RAM-Ein/Ausgabeschaltung auf beiden Seiten des RAM 3 verteilt werden kann.
  • Die LesejSchreib-Seitenwahlschaltung 8 wird unter Bezugnahme auf die Fig. 19a und 19b beschrieben. Fig. 19a zeigt die Schaltung, die zur Erzeugung der Lesesignale für die Seiten 0 und 1 des RAm verwendet wird. Ein Nicht-ODER-Gatter 357 empfängt zwei Zeitsteuersignale TA und TB aus dem T-Zähler 125 über Leitungen 188 und 186 sowie ein Steuersignal CRAM00 aus der PLA-Steuerung 100 über Leitung 130-2. Das Ausgangssignal des Nicht-ODER-Gatters 357 wird über zwei Inverter 345, 346 in zwei Nicht-ODER-Gatter 341 und 342 geführt. Jedes der Nicht-ODER-Gatter empfängt ein Zeitsteuersignal W2 auf Leitung 163. Das Nicht-ODER-Gatter 341 empfängt ein Seitenwahlsignal PO aus dem Seiten-Flip-Flop 6 über Leitung 7-1, und Nicht-ODER-Gatter 342 empfängt ein Seitenwatilsignal P1 aus dem Seiten-Flip-Flop 6 über Leitung 7-2. Das Ausgangssignal des Nicht-DDER-Gatters 341 läuft durch eine Inverter-Gegentakttreiberkombination 349, um ein Ausgangssignal 331 zu erzeigen, welches das Lesesignal für die der Seite 0 zugeordnete Schaltungsanordnung ist. Das Ausgangssignal des Nicht-ODER-Gatters 342 läuft über eine Inverter-Gegentakttreiberkombination 350 und bildet das Lesesignal auf Leitung 333 für Seite 1 des RArn. Die Ableittransistoren 359 und 360 werden durch das Signal 2 getaktet, das auf Leitung 163 empfangen wird.
  • Fig. 19b zeigt die Schaltungsanordnung, die zur Erzeugung des Schreibsignals für Seite O und Seite 1 des RAM verwendet wird.
  • Ein Nicht-ODER-Gatter 358 empfängt die zwei Zeitsteuersignale TA und TB aus dem T-Zähler 125 über die Leitungen 188 und 186 sowie ein Steuersignal CRAM01 aus der PLA-Steuerung 100 über Leitung 100-3. Das Ausgangssignal des Nicht-ODER-Gatters 358 wird über zwei Inverter 347 und 348 zwei Nicht-ODER-Gattsrn 343 und 344 zugeführt. Jedes dieser Gatter empfängt ein Zeitsteuersignal 02 auf Leitung 163. Nicht-ODER-Gatter 343 empfängt ein Seitenuiahlsignal PO aus dem Seiten-Flip-Flop 6 über Leitung 7-1, und Nicht-ODER-Gatter 344 empfängt ein Seitenwahlsignal P1 aus dem Seiten-Flip-Flop 6 über Leitung 7-2. Das Ausgangssignal des Nicht-ODER-Gatters 343 läuft über eine Inverter-Gegentakttreiberkombination 351 und liefert das Ausgangssignal 332, welches das Schreibsignal für die der Seite 0 zugeordnete Schaltungsanordnung ist. Das Ausgangsiignal des Nicht-ODER-Catters 344 läuft über eine Inverter-Gegentakttreiberkombination 352 und bildet das Schreibsignal auf Leitung 334 für Seite 1 des RAM.
  • Die Ableittransistoren 361 und 362 werden von dem Signal 02 getaktet, das auf Leitung 163 empfangen wird.
  • Es folgt nun eine Erläuterung, wie Bedrängniszuetänd. in des RAM vermieden werden.
  • Wie in der Technik bekannt ist, werden für statische Zellen die Spaltenleitungen oder Bitleitungen mit Ladung beaufschlagt, bevor die Information aus der Zelle ausgelesen wird. Dieser Ladevorgang erfolgt durch die Verarmungstyp-Feldeffektvorrichtungen 310 ausgehend von dem Potential Ucc während der Totzeit", wobei diese Zeit gewöhnlich diejenige ist, wo das Steuersignal S1 hochliegt und anzeigt, daß der Speicher nicht gewählt ist.
  • Ein bei Speichern auftretendes Problem, besonders bei Verkürzung der Zugriffszeit, ist das der Vielfachwahl. Oft werden Adressenpuffer dazu verwendet, ein Komplement einer Adresse zu erzeugen, für jedes Adressenbit wird also auch sein Komplement in den Dekodern verwendet, Wenn jedoch die Komplementbits gegenüber den zutreffenden Adressenbits verzögert werden (wegen Verzögerungen in den Adressenpuffern), so kann Vielfachwahl auftreten.
  • Zustände mit Vielfachadressierung in dem RAM-Zeilendekoder 300 werden durch Verwendung des TD-Signals als fünfte Eingangsgröße zu den Zeilen-Dekodier-Nicht-DDER-Gattern vermieden. Das TD-Signal verhindert die Wahl aller Zeilen, während die RAM-Adressen-Rastschaltung 301 mit. der Adresse der nächsten Zeile beladen wird, die während TD2 gewähit werden soll. Nachdem TD auf niedriges Potential gegangen ist, kann die gewählte Zeile hochgelegt werden. Dadurch wird eine Zeitlücke zwischen der Deselektion der vorhergehenden Zeile und der Selektion der gerade Adressierten Zeile geschaffen (die etwa so breit ist wie das Zeitfenster TD), wodurch es unmöglich wird, zwei Zeilen gleichzeitig zu adressieran.
  • Es folgt nun eine Beschreibung der Arithmetik- und Logikeinheit und der Steuerung. Die Arithmetik- und Logikeinheit (ALU) 52 sowie die zugeordneten Register legen den Bereichder Mikroprozessoreinheit fest, der sowohl arithmetische als auch logische Operationen ausführt. Die ALU 52 mit ihren zugeordneten Registern sowie der RAM 3 und CROM 85 bei der bevorzugten Auerührungsform sind so progrssmiert, daß an 8 Bits die Operationen Addition, Inkrementierung, Zweierkomplement-Vergleich,Zweierkomplement-Negation, Logisch-ODER, Logisch-UND, Einerkomplement, Einzelbit-Setzen/Zurücksetzen und Testen ausgeführt werden. Der ALU-Bereich 78 kann ferner so programmiert werden, daß andere Funktionen oder Varianten dieser Funktionen ausgeführt werden. Die grundlegenden Bauteile der ALU 52 selbst können nur vier Operationen durchführen: Addition, Addition mit Übertrag, Logisch-ODER und Logisch-UND.
  • Das ALU-Untersystem 78 wird unter Bezugnahme auf die Fig. 21 bis 26 beschrieben. Das A-Register (A-Reg) 54 speichert einen der Operanden für ALU-Operationen. Das A-Register 54 enthält 8 Abtast- und Rastvorrichtungen 54-1 bis 54-8 mit mehreren Eingängen und einem Ausgang. Jede Abtast- und Rastvorrichtung wird durch ein Signal 1 eingerastet, das auf Leitung 190 empfangen wird.
  • Das A-Register 54 kann ferner Daten aus irgendeiner von drei Quellen empfangen. Die Daten können aus dem T-Register 59 auf Leitungen 61-1 bis 61-8 empfangen und von dem A-Register abgetastet werden, wenn ein geeignetes Steuersignal auf Leitung 63-5 empfangen wird (wie dieses Signal sowie andere Steuersignale erzeugt werden, wird nachfolgend beschrieben). Daten können aus dem Statusregister (ST-Reg) 57 über Leitungen 58-1 bis 58-8 empfangen werden und abgetastet werden,wenn ein geeignetes Steuersignal auf Leitung -63-6 empfangen wird. Das A-Registerkann gelöscht werden, indem einer seiner Eingänge über Leitung 56 nach Masse 55 gelegt wird, wenn ein geeignetes Steuersignal auf Leitung 63-7 empfangen wird. Der Inhalt des A-Registers erscheint als Ausgangssignal in den Leitungen 67-1 bis 67-8.
  • Das Statusregister 57 speichert die Statusanzeigen, die aus einer arithmetischen oder logischen Operation resultieren, sowie die Statusanzeigen der Seiten- und Unterbrechungs-Freigabe-Flip-Flops.
  • Das ST-Register enthält 6 Abtast- und Rastvorrichtungen 57-1 bis 57-6. Alle Vorrichtungen 57-1 bis 57-6 werden durch ein Signal 1 eingerastet, das auf Leitung 190 empfangen wird. Die Vorrichtungen 57-1 bis 57-4 empfangen Daten aus der Datensammelleitung über Leitungen 62-1 bis 62-4. Die Abtastfrequenz für die Vorrichtung 57-1 wird durch ein Signal bestimmt, das auf Leitung 63-1 empfangen wird, während die Abtastfrequenz für die Vorrichtungen 57-2 bis 57-4 durch das auf Leitung 63-2 empfangene Signal bestimmt wird. Die Vorrichtungen 57-5 und 57-6 empfangen Daten aus der Datensammelleitung über Leitungen 62-6 und 62-7 mit einer Abtastfreauenz, die durch ein auf Leitung 63-2 zu empfangendes Signal bestimmt wird. Jeder Abtast- und Rastvorrichtung 57-1 bis 57-6 ist ein besonderes Statusbit zugeordnet. Die Vorrichtung 57-1 enthält das Unterbrechung-Freigabe (IE)-Signal, dessen Status aus der Datensammelleitung empfangen wird. Der Ausgang der Vorrichtung 57-1 liefert das Steuersignal über Leitung 372, um das Unterbrechung-Freigabe-Flip-FIop 83 anzusteuern. Die Vorrichtung 57-2 enthält das Seitensignal (P), dessen Status aus der Datensammelleitung empfangen wird Der Ausgang Q der Vorrichtung 57-2 liefert auf Leitung 371 das Steuersignal zum Ansteuern des Seiten Flip-Flops 6. Die Vorrichtung 57-3 enthält das Zwischenübertrag-Kennzeichen (CI), dessen Status entweder aus leitung 62-3 oder aus der ALU auf Leitung 378 empfangen werden kann. Die Vorrichtung 57-4 enthält das Null (Z)-Kennzeichen bzw. die Null-Fahne, dessen Status aus der Datensammelleitung auf Leitung 62-6 oder aus der ALU auf Leitung 376 erhalten werden kann. Die Vorrichtung 57-6 enthalt das Übertrag (C)-Kennzeichen, dessen Status aus der Datensammelleitung auf Leitung 62-7 oder aus der ALU auf Leitung 375 erhalten werden kann. Die Daten aus der ALU werden durch die Vorrichtungen 57-3 und 57-E mit einer Frequenz abgetastet, die durch ein auf Leitung 63-8 empfangenes Steuersignal bestimmt wird. Die aus der ALU durch die Vorrichtungen 57-4 und 57-5 empfangenen Daten werden mit einer Frequenz abgetastet, die von einem auf Leitung 63-9 empfangenen Steuersignal bestimmt wird.
  • Das zeitweilige Register (T-Reg) 59 hält Daten fest, um die Durch führung von ALU-Operationen zu unterstützen. Das T-Register enthält Abtast- und Rastvorrichtungen 59-1 bis 59-8, die Datenws der Datensammelleitung über Leitungen 62-1 bis 62-8 empfangen und Daten auf die Datensammelleitung über die Leitungen 66-1 bis 66-8 ausgeben. Das zeitweilige Register wird mit einer Frequenz 01 eingerastet, die auf Leitung 190 empfangen wird. Die aus der Datensammelleitung empfangenen Daten werden ansprechend auf ein Steuersignal aus Leitung 63-4 abgetastet Die Daten werden auf die Datensammelleitung ansprechend auf ein Steuersignal ausgegeben, das auf Leitung 63-3 empfangen wird. Bezüglich einer Darstellung der Schaltungsanordnung, die zur Realisierung einer der Vorrichtungen 59-1 bis 59-8 geeignet ist, wird Auf Fig. 46 verwiesen.
  • Es wird auf Fig. 22 Bezug genommen. Das B-Register (B-Reg) 53 ist ein zweiter Operand für die ALU und enthält Abtast- und Rastvorrichtungen 53-1 bis 53-8, die Daten aus der Datensammelleitung über Leitungen 71-1 bis 71-8 empfangen, nachdem sie durch Leitungstrsiber 471 bis 478 gelaufen sind. Die Leitungstreiber schicken Daten aus der Datensammelleitung zu den Abtast-und Rastvorrichtungen mit einer Frequenz 1, die auf Leitung 382 empfangen wird. In gleicher Weise werden die Vorrichtungen mit der Frequenz 1 eingerastet, die auf Leitung 190 empfangen wird. Die von jeder der Vorrichtungen 53-1 bis 53-8 empfangenen Daten werden mit einer Frequenz abgetastet, die durch ein auf -Leitung 63-12 empfangenes Steuersignal bestimmt wird. Eine R£he von Logikgattern 74-1 bis 74-8 definiert einen Multiplexer für den Empfang der Ausgangssignale Q und Q jeder der Abtast- und Rastvorrichtungen 53-1 bis 53-8. Der Multiplexer 74 gibt den B-Operand oder das Komplement des L-Operanden auf den Leitungen 75-1 bis 75-8 in die ALU ein, und zwar>anspreohend auf geeignete Steuersignale. Zum Abgeben dss Inhalts des B-R5gisters spricht der Multiplexer an auf ein Signal in Leitung 63-10, und zum Abgeben des Komplements von 8 spricht der Multiplexer an Auf ein Signal in Leitung 63-10, und schließlich spricht der Multiplexer zum Abgeben des Komplemsnts von 8 auf ein Signal in Leitung 63-11 an.
  • Das Ausgangsaignal des A-Registers wird von der ALU auf den Leitungen 67-1 bis 67-8 empfangen. Die Logikschaltungsanordnung innerhalb der Klammern 52 bildet den Kern der ALU. Für den Fachmann ist leicht verständlich, daß alle arithmetischen und logischen Operationen an den Operanden, die aus den Registern A und B empfangen werden, innerhalb der ALU 52 ansprechend auf drei Steuersignale ausgeführt werden können, die auf Leitung 63-14, 63-15 und 63-16 empfangen werden. Das Ausgangssignal der ALU erscheint als 8-Bit-Wort auf den Leitungen 379-1 bis 379-8 (vom niedrigstwertigsten zum höchstwertigsten Bit). Die Ausgangssignale in den Leitungen 379 werden in ein Nicht-ODER-Gatter 380 eingespeist, um ein Signal zu erzeugen, das dem Nullkennzeichen zugeordnet ist. Dieses Signal wird direkt in das Statusregister über Leitung 377 eingespeist, Der Ausgang das Nicht-ODER-Gatters 380 erscheint ferner als Signal, dessen Zweck nachstehend erläutert wird, in Leitung 450, nachdem das Signal durch eine Inverter-Gegentakttreiberkombination 356 laufen ist.
  • Wie aus Fig. 23 hervorgeht, werden die Ausgangssignale der ALU auf den Leitungen 379-1 bis 379-8 den Invertern 384-1 bis 384-8 zugeführt und gelangen dann zu Leitungstreibern 383-1 bis 3B3-8.
  • Die Ausgangssignale der Leitungstreiber überführen die Daten über Leitungen 66-1 bis 66-8 zu der Datensammelleitung, ansprechend auf ein Steuersignal, das auf Leitung 63-13 emptangen wird.
  • Wie nun die Steuersignale erzeugt werden, die die ALU in die Lage versetzen, die ihr zugewiesenen Operationen durchzuführen, wird unter Bezugnahme auf die Fig. 24 bis 27 beschrieben.
  • Wie aus den Fig. 24 und 25 hervorgeht, wird der ALU-Steuerung 77 aus der PLA-Steuerung 100 über die Leitungen 60-2 bis 60-11 eine Gruppe von PLA-Steuersignalen CALU00,CALU01, CALU03, CALU04, CALU05, CALU06, CALU09, CALU10, CALU11, und CALU13 zugeführt. Drei Zeitsteuersignale TA, TB und 02 werden aus dem T-Zähler 125 über Leitungen 188, 186 bzw. 163 empfangen. Die Signale TA und TB werden jeweils an Inverter 397 und 398 angelegt, um das zugehörige Komplement zu erzeugen. Somit erscheint das Signal TA auf Leitung 480, TA erscheint auf Leitung 481, r auf Leitung 4822 TB auf Leitung 483 und 78 auf Leitung 484. Diese Zeitsteuersignale sowie die PLA-Steuersignale werden dann als Eingangssignale in verschiedene Logikgatter eingegeben, die die ALU-Steuersignale abgeben, die auf Leitungen 63-1 bis 63-16 erscheinen.
  • Das Nicht-ODER-Gatter 42t weist drei Eingänge für den Empfang der Signale TA, 02 und TB auf. Das Ausgangssignal des Gatters 425 wird dann in eine Inverter-Gegentakttreiberkombination 491 eingegeben, deren Ausgangssignal das Steuersignal 63-12 (Bus#B) ist.
  • Das Nicht-ODER-Gatter 426 weist drei Eingänge auf, um die Signale TA, 02 und TB zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 426 läuft über eine Inverter-Gegentakttreiberkombination 492, um das Steuersignal 63-13 (ALU-BUS) zu erzeugen. Der Eingang des Inverters 427 empfängt das Steuersignal CALU09. Das Ausgangssignal des Inverters 427 läuft über eine Inverter-Gegentakttreiber-Kombination 490, um zwei Steuersignale auf den Leitungen 63-10 (B ALU) bzw. 63-11 (B#ALU) zu erzeugen. Das Nicht-ODER-Gatter 428 weist fünf Eingänge auf, um die Signale , r2, TB, CALU05 und CALU11 zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 428 läuft über eine Inverter-Gegentakttreiberkombination 493, deren Ausgangssignal das Steuersignal 63-8 ist (C°CI#ST). Das Nicht-ODER-Gatter 429 weist vier Eingänge auf, um die Signale TA, , TB und CALU11 zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 429 läuft über eine Inverter-Gegentakttreiberkombination 494, deren Ausgangssignal das Steuersignal 63-9 ist (Z'N-1ST).
  • Das Nicht-ODER-Gatter 430 weist vier Eingänge auf, um die Signale TA, p2, TB und CALUO1 zu empfangen. Das Ausgangseignal des Nicht-ODER-Gatters 430 läuft über eine Inverter-Gegentakttreiberkombination 459,deren Ausgangssignal das Steuersignal 63-6 ist (ST#A).
  • Das Nicht-ODER-Gatter 431 weist drei Eingänge auf, um die Signale TA, 02 und TB zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 431 läuft über eine Inverter-Gegentakttrsiberkoibination 496, deren Ausgangssignal das Steuersignal 63-7 ist (0#A).Das Nicht-ODER-Gatter 432 weist vier Eingänge auf, um die Signale TA, p2, TB und CALUOQ zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 432 läuft über eine Inverter-Gegentakttreiberkombination 497, deren Ausgangssignal das Steuersignal 63-5 ist (TX Das Nicht-ODER-Gatter 433 weist vier Eingänge auf, um die Signale TA, r , TB und CALUnO zu empfangen, wonach es über eine Inverter-Gegentakttreiberkombination 502 läuft. Das Ausgangssignal des Nicht-DDER-Gatters 433 läuft über eine Inverter-Gegentakttreiber kombination 498, deren Ausgangssignal das Steuersignal 63-1 ist (BUS ST0)* Das Nicht-ODER-Gatter 434 weist fünf Eingänge auf um die Signale TA, , TB und CALU13 zu empfangen, und das Ausgangssignal des Nicht-ODER-Gatters 434 läuft über eine Inverter-Gegentakttreiberkombination 499, deren Ausgangssignal in Stauerleitung 63-2 erscheint (BUS#ST1-6)* Das Nicht-ODER-Gatter 435 weist fünf Eingänge auf, um die Signale TA, , TB, CALU13 und das Ausgangssignal des Inverters in der Inverter-Gegentakttreiberkombination 502. Das Ausgangssignal des Nicht-ODER-Gatters 435 läuft über eine Inverter-Gegentakttreiberkombination 500, um ein Steuersignal auf Leitung 63-4 abzugeben (BUS»H>T). Das Nicht-ODER-Gatter 436 weist fünf Eingänge auf, um die Signale TA, 2, TB, CALUO3 nach Durchlaufen einer Inverter-Cegentakttreiberkombination 503 und CALU10 nach Durchlaufen einer Inverter-Gegentakttreiberkombination 504 auf. Das Ausgangssignal des Nicht-ODER-Gatters 436 läuft über eine Inverter-Gegentakttreiberkombination 501, deren Ausgangssignaldas Steuersignal in Leitung 63-3 (T#BUS) ist.
  • Das Ausgangssignal des Inverter- Gegentakttreibers 503 erscheint ferner in Leitung 441. Das Ausgangssignal des Inverter-Gegentakttreibers 404 erscheint in Leitung 442. Das Ausgangssignal des Inverters in der Inverter-Gegentakttreiberkombination 503 erscheint in Leitung 440, und das Ausgangssignal des Inverters in der Inverter-Gegentakttreiberkombination 504 erscheint in Leitung 443. Die in diesen Leitungen erscheinenden Signale werden nachstehend unter Bezugnahme auf Fig. 26 erläutert.
  • Fig. 25 zeigt die Schaltungsanordnung, die zur Erzeugung der Steuersignale für die Durchführung von spezifischen Logik- und Arithmetikoperationen verwendet werden. Insbesondere werden durch die drei Steuersignale die folgenden- Operationen ausgeführt: ODER, UND, ADDIEREN W/C (Addition mit Übertrag) und ADDITION.
  • Zwei PLA-Steuersignale, nämlich CALU05 und CALU06 werden von der Schaltungsanordnung auf Leitungen 60-6 bzw. 60-7 aus der PLA-Steuerung 100 empfangen. Diese Signale werden dann jeweils über einen Inverter 381 bzw. 418 geführt, um die folgenden Signale zu erzeugen: CALU05 auf Leitung 525, CALU05 auf Leitung 526, CALU06 auf Leitung 527 und CALU06 auf Leitung 528. Diese Signale werden dann in vier Nicht-ODER-Gatter 413 bis 416 eingespeist, die gemeinsam als eins-aus-vier-Dekoder wirken. Die Ausgangssignale der Nicht-ODER-Gatter 413 bis 416 werden in zwei weitere Nicht-ODER-Gatter 410, 411 und einen Inverter 412 eingespeist.
  • Das Ausgangssignal des Nicht-ODER-Gatters 410 wird über eine Inverter-Gegentakttreiberkombination 505 geführt, um das Signal Co auf Leitung 63-14 zu erzeugen. Das Ausgangssignal des Nicht-ODER-Gatters 411 wird in eine Inverter-Gegentakttreiberkombination 506 eingegeben, um das Signal CN1 auf Leitung 63-15 zu erzeugen.
  • Das Ausgangssignal des Inverters 412 wird an eine Inverter-Gegentakttreiberkombination 507 angelegt, um das Signal CN2 auf Leitung 63-16 zu erzeugen. Bei der bevorzugten Ausführungsform sind die Gatter 410-416 als programmierbare Logikreihenanordnung ausgebildet. Es wird nun als Beispiel beschrieben, wie die Steuersignale auf den Leitungen 63-14 bis 63-16 ausgewählt werden, um eine "ûDER"-Operation in der ALU auszuführen. Um diese Operation auszuführen, muß das Nicht-ODER-Getter 413 ein hochliegendss Ausgangssignal und müssen die übrigen Nicht-ODER-Gatter 414-416 niedrige Ausgangspegel aufweisen. Dies ist der Falle, wenn die Signale CALU05 und CALUû6 beide hochliegen. Unter diesen Umständen liegt das Ausgangssignal des Nicht-ODER-Gatters 410 hoch, ebenso das Ausgangssignal des Nicht-ODER-Gatters 411, und das Ausgangssignal des Inverters 412 liegt auf niedrigem Pegel. Folglich liegen Fõ und CN1 hoch, während CN2 auf niedrigem Potential liegt.
  • Diese Signale werden von der ALU empfangen, und es ist ersiitlich, daß die ODER-Funktion zwischen den Daten, die ursprünglich in den B-Operandenregistern und den A-Operandenregistern enthalten waren, ausgeführt wird. Die ALU 52 wirkt auf das Äusgangseignal des multiplexers 74 ein, welches der Dateninhalt oder dessen Komplement des B-Registers ist.
  • Der ALU-Steuerung 77 ist eine zusätzliche Schaltungsanordnung zur Erzeugung der Steuersignale für andere Elemente als diejenigen in dem ALU-Untersystem zugeordnet. Diese Schaltungsanordnung ist in den Fig. 26 und 27 gezeugt. Die Zeitsteuersignale für diese Schaltung erscheinen auf den Leitungen 480 und 484. Die ALU-Steuersignale für diese Schaltung erscheinen auf den Leitungen 440 bis 443. Zusätzlich wird ein Steuersignal S1 aus der PLA-Steuerung ADO über Leitung 60-1 empfangen. Ein Signal 1 wird ferner auvf Leitung 190 geliefert.
  • Das Seiten-Flip-Flop 6 ist eine Abtast- und Rastvorrichtung, an deren Ausgang g die Seite 0- und Seite 1-Steuersignale PO und P1 auf den Leitungen 7rZ bis 7-2 erscheinen. Die Abtast- und Rastvorrichtung 6 wird der Frequenz 1 eingerastet. Die Daten für die Vorrichtung 6 gehen von der Abtast- und Rastvorrichtung 57-2 über Leitung 81 aus. Das Signal wird dann über einen Iverter 396 und dann zu dem Dateneingang der Abtast- und Rastvorrichtung 6 geführt. Diese Daten werden mit einer Frequenz abgetastet, die von dem Ausgangssignal des Nicht-ODER-Gatters 390 bestimmt wird, dessen Eingangssignale TA, r und T8 sind.
  • Zwei Signale, nämlich CA BUS auf Leitung 89-1 und BUS--CA auf Leitung 89-2 werden in dem CROM (Konditionsdekoder-ROS) 85 verwendet, wie nachstehend erläutert wird. Diese Signale werden folgendermaßen erzeugt: Ein Nicht-ODER-Gatter 391 erhält vier Eingangssignale TA, 2, TB und S1. Das Ausgangssignal des Nicht-ODER-Gatters 391 erscheint auf Leitung 89-2 und ist das Steuersignal BUS-CA.
  • Ein Nicht-ODER-Gatter 392 erhält fünf Eingangssignale TA, 02, TB, das Signal CLAU03 auf Leitung 440 und das Signal CALU10 , auf Leitung 442. Das Ausgangssignal des Nicht-ODER-Gatters 392 läuft über eine Inverter-Gegentakttreiberkombination 395, um auf Leitung 89-1 das Steuersignal CA#BUS zu erzeugen.
  • Ein Zeitstsuersignal TD wird auf Leitung 508 erzeugt, und ein gesteuertes Zeitsteuersignal wird auf Leitung 509 erzeugt. Diese zwei Signale werden in einer Zeitfensterende-Vorhersageeinrichtung ver wendet, die unter Bezugnahme auf Fig. 27 anschließend beschrieben wird. Das Signal TD in Leitung 508 wird erzeugt, indem die Zeitsteuersignale TA und TB durch ein Nicht-ODER-Gatter 393 geleitet werden, dessen Ausgangssignal das Signal TD ist. Das Signal in Leitung 509 wird dadurch erzeugt, daß die Signale TA, TB, CLAU03 auf Leitung 441 und CLAU10 auf Leitung 443 über ein Nicht-ODER-Gatter 394 geführt werden, dessen Ausgangssignal auf Leitung 509 erscheint und aus dem Logikausdruck CALU03*CALU10*X2 besteht.
  • Es folgt nun eine Beschreibung der Zeitfensterende-Vorhersageeinrichtung. Wie bereits erwähnt wurde, besteht die getaktete Logik für die Mikroprozessoreinheit aus vier Zeitfenstern, nämlich TD (Fig. 3j), X1 (Fig. 3k), X2 (Fig. 31) und X3 (Fig. 3m). Diese Zeitfenster werden von zwei Zeitsteuersignalen TA (Fig. 3f) und TB (Fig. 39) dekodiert. Oie vier Zeitfenster werden eindeutig dekodiert ausgehend von TA und TB durch Verwendung der Inverter und Nicht-ODER-Gatter. Beispielsweise erscheinen in Fig. 24 die Zeitsteuersignale TA und TB jeweils auf Leitung 188 bzw. 186.
  • Diese Signale werden dann durch Inverter 397, 398 geleitet, um zwei Signale TA und TB zu erzeugen. Jedes dieser vier Zeitsteuersignale TA, fk, TB und TS wird dann in Nicht-ODER-Gatter eingageben, um eines der vier Zeitfenster zu erzeugen. Beispielsweise können die Nicht-ODER-Gatter, die zur Erzeugung des gewünschten Zeitfensters verwendet werden, irgendeines der Nicht-ODER-Gatter 425 bis 436 sein. Es ist anzumerken, daß in anderen Bereichen der Mikroprozessoreinheit gleiche Mittel zum lokalen Dekodieren desselben Zeitfensters durch Verwendung von Invertern und Nicht-ODER-Gattern vorliegen. Zusätzlich empfangen einige Nicht-ODER-Gatter auch Steuersignale als Eingangssignale, Beispielsweise empfängt das Nicht-ODER-Gatter 428 die Steuersignale CALU05 und CALU11. Das Nicht-ODER-Gtter 435 empfängt ein Stiuersignal CALU13.
  • Eine Untersuchung von Fig. 3 zeigt, daß die Signale TA (Fig. 3f) und TB (Fig. 39) ihren Logikpegel ändern, wenn das Signal 1 (Fig. 3c) ansteigt. Mit anderen Worten, TA und TB werden von dem Takt 1 umgeschaltet. Ferner werden die dekodierten Zeitfenster TD, X1, X2 und X3 durch den Takt abgetastet. Ferner ist zu beachten, daß die Signale 1 und 2 (Fig. 3d) nicht-überlappende Signale sind.
  • Fig. 27 zeigt eine Schaltung, die das Ende eines dekodierten Zeitfensters vorhersagt und dieses mit dem Taktsignal 1 abwählt, wodurch die Deselektion des Zeitfensters beschleunigt wird und sichergestellt wird, daß ein Zeitfenster nicht falsch dekodiert wird.
  • Fig. 27 zeigt die Schaltungsanordnung, die zur Erzeugung eines Datenregister-Steuersignals CDROO auf Leitung 106-1 verwendet wird. Der Verwendungszweck dieses Signals wird nachstehend unter Bezugnahme auf das Datenregister 94 erläutert. Die zwei Signale TD und CALU03'CALU10'X2, die von der Schaltung in Fig. 26 erzeugt werden, erscheinen jeweils auf Leitungen 508 bzw. 509. Ein Steuersignal CSPOO-PLA wird von der PLA-Steuerung 100 auf Leitung 60-12 empfangen. Zusätzlich wird ein Taktsignal auf Leitung 190 empfangen, und ein Signal r wird au-f Leitung 163 empfangen. Das Signal in Leitung 508 wird an einem Knotenpunkt A empfangen. Das Signal in Leitung 60-12 wird an der Steuerelektrode einer Anreicherungstyp-Feldeffektvorrichtung 513 empfangen, deren einer Bereich mit dem Knotenpunkt A und deren anderer Bereich mit Masse verbunden ist.
  • An dem Knotenpunkt A ist ferner der erste Eingang des Nicht-ODER-Gatters 520 angeschlossen. Die Schaltungsanordnung, die die Zeitfensterende-Vorhersageeinrichtung enthält, ist an den Knotenpunkt A angekoppelt. Sie besteht aus drei Anreicherungstyp-Feldeffektvorrichtungen 514 bis 516, die folgendermaßen gestaltet sind: die Vorrichtungen 514 und 515 liegen in Reihe zwischen dem Knotenpunkt A und ase. An der Vorrichtung 516 ist der eine Bereich mit dem Knotenpunkt A und der andere Bereich mit der Steuerelektrode der Vorrichtung 515 verbunden. Die Steuerelektrode der Vorrichtung 514 empfängt ein Signal 1 auf Leitung 190 , und die Steuerelektrode der Vorrichtung 516 empfängt ein Signal 2 auf Leitung 510. Das Signal 2 wird dadurch erhalten, daß das Signal t2 auf Leitung 163 über einen Inverter 512 geschickt wird.
  • Eine zweite Zeitfensterende-Vorhersageschaltung erscheint am Knotenpunkt B und enthalt drei Anreicherungstyp-Feldeffektvorrichtungen 517 bis 519. Die Vorrichtungen 517 und 518 liegen in Reihe zwischen dem Knotenpunkt B und masse. An der Vorrichtung 519 ist der eine Bereich mit dem Knotenpunkt Bund der andere Bereich mit der Steuerelektrode der Vorrichtung 518 verbunden.
  • Die Steuerelektrode der Vorrichtung 517 empfängt das Signal g1 auf Leitung 190, und die Steuerelektrode der Vorrichtung 519 empfängt das Signal 2 auf Leitung 510. Das Signal 2 wird dadurch erhalten, daß das Signal W2 in Leitung 163 über einen Inverter 512 geleitet wird.
  • Die Signale an den Knotenpunkte A und B sind die Eingangssignale für das Nicht-ODER-Gatter 520. Das Ausgangssignal des Nicht-ODER-Gatters 520 läuft über eine Inverter-Cegentakttreiberkombination 521, deren Ausgangssignal ein Oatenregister-Steuersignal CDROO ist, das in Leitung 106-1 erscheint.
  • Das Steuersignal CDROO wird während der Zeitfenster TD und X2 wirksam. Wie erwähnt werden die Zeitfenster TD und X2 erzeugt, indem die Signale TA und TB über Inverter und Nicht-ODER-Gatter geführt werden. Eine Zeitverzögerung tritt auf, wenn ein Signal einen Inverter oder ein Nicht-ODER-Gatter durchläuft Bei der bevorzugten Ausführungsform des Mikroprozessorplättchens hat es sich gezeigt, daß diese Zeitverzögerungen so bedeutend sein können, daß das Steuersignal CDROO beim Auftreten von X1 und X3 ein zweites mal eingeschaltet wird, weil die Knotenpunkte A und B nicht schnell genug auf eine logische Eins aufgeladen sind. Um diese Zeitverzögerung zu kompensieren, wird die Zeitfensterende-Vorhersageeinrichtung verwendet. Die Arbeitsweise dieser Schaltung wird unter Bezugnahme auf den Knotenpunkt B beschrieben, wobei vorausgesetzt ist, daß dieselbe Erläuterung auch für die Schaltung am Knotenpunkt A zutrifft.
  • Das Signal CDROO wird während r abgetastet, wie bei Betrachtung des Nicht-ODER-Gatters 543 in Fig. 29 ersichtlich wird. Die in Fig. 29 gezeigte Schaltung wird in einzelnen später erläutert.
  • An dieser Stelle ist es ausreichend festzuhalten, daß das Zeitfenster X2 in Leitung 509 verursacht wird, auf hohes Potential zu gehen, wenn 1 ansteigt. Gleichzeitig verursacht >1, daß die Vorrichtung 517 leitend wird. Die Vorrichtung 518 ist nicht leitend, und daher ist der Knotenpunkt 8 vollständig auf Logikpotential 1. Während 2 wird die Vorrichtung 519 leitend, und folglich überführt sie die Ladung vom Knotenpunkt B zur Steuerelektrode der Vorrichtung 518. Beim nächsten Zyklus 1 sind beide Vorrichtungen 517 und 518 leitend und legen die Ladung am Knotenpunkt 8 auf massepotential. Dadurch wird gewährleistet, daß selbst dann, wenn eine Verzögerung bei der Erzeugung des Signals X2 entsteht, jegliche durch die Verzögerung verursachte Ladung am Ende des Zeitfensters abgezogen wird, wodurch eine falsche Dekodierung im Zeitfenster X3 verhindert wird.
  • Es folgt nun eine Beschreibung des Konditionsdekoder-ROM. Dieser Konditionsdekoder-ROM 28 wird dazu verwendet, das Konditionsfeld eines Befehis zu dekodieren und enthält einen CROM 85, der im wesentlichen ein 3-zu-8-Dekoder ist, sowie ein CROM-Adressenregister (CAR) 86. Dieses Adressenregister ist aus drei Abtast- und Rastvorrichtungen 86-1 bis 86-3 gebildet. Diese Vorrichtungen werden mit einer Frenuenz eingerastet, die aus dem Taktgeber 125 empfangen wird. Die drei niedrigstwertigsten Bits eines Befehlswortes werden aus der Datensammelleitung 20 über Leitungen 87-1 bis 87-3 empfangen und in die Dateneingänge der Abtast- und Rastvorrichtungen 86 eingegeben. Die Eingangsdaten werden mit einer Freauenz abgetastet, die durch das auf Leitung 89-2 empfangene Signal bestimmt wird. Die Ausgänge @ und Q der Abtast- und Rastvorrichtungen werden über die Leitungen 88-1 bis 88-6 mit dem CROM 85 verbunden. Das Ausgangssignal des CROM erscheint auf Leitungen 90-1 bis 90-8 und läuft über invertierende Leitungstreiber 530 bis 537 mit einer Frequenz, die von dem Signal auf Leitung 89-1 bestimmt wird. Die Ausgangssignale der Leitungstreiber werden über die Leitungen 91-1 bis 91-8 auf die Datensammelleitung 20 gegeben. Die Arbeitsweise des Konditionsdekoder-ROM wird anschließend unter Bezugnahme auf die Bithandhabung erläutert.
  • Es folgt nun eine Beschreibung des Bithandhabungsschemas. Bei der bevorzugten Ausführungsform des Mikroprozessorplättchens erfolgt die Bithandhabung direkt und einfach durch die Bauelemente. Dadurch werden die Anforderungen an den Programmspeicher reduziert und wird das Leistungsvermögen des Prozessors verbessert. Das Bithandhabungsschema steht im Zusammenhang mit drei Baugruppeneigenschaften bzw. hardware-Eigenschaften des Mikroprozessorplättchens. Die erste hardware-Eigenschaft ist die grundlegende ODEP-Funktion, die logische UND-Funktion und die logischen Komplementfunktionen der ALU 52. Die zweite grundlegende Eigenschaft sind die Fähigkeit des "Aufzweigung-ALU-Ergebnis-gleich-Null" und die Fähigkeit Aufzweigung-ALU-Ergebnisse-nicht-gleich-Null" der PLA-Steuereinheit 100. Die dritte Eigenschaft ist die CROM-Struktur, die in Fig. 28 gezeigt ist.
  • Die Bauelemente zur Bithandhabung arbeiten folgendermaßen: die drei niedrigstwertigsten Bits eines gegebenen Operationskode, der einer Bitbehandlung zugeordnet ist, wird als Bitzahl oder Bit-Maskenfeld verwendet. Dieses Feld wählt also eine von 8 Bitmasken aus, die durch den CROM 85 auf die Datensammelleitung 20 gegeben werden soll. Der Inhalt des Bit-Maskenfeldes zusammen mit der resultierenden Bitmaske ist in Tabelle 1 wiedergegeben. Wie aus Tabelle 1 ersichtlich ist, erzeugt der CROM 85 eine Bitmaske in Form von binären Stellen, die das Komplement von 2i ist, wobei i die Zahl im Dezimalsystem ist, die durch die drei niedrigstwertigsten Bits eines gegebenen Operationskode dargestellt wird.
  • Als Beispiel soll die Situation betrachtet werden, wo die drei niedrigstwertigsten Bits eines gegebenen Operationskode 101 sind.
  • Im Zehnersystem ergibt Binär-lOl = 5. Also ist i gleich 5 und gleich 32. Die Umsetzung der Zahl 32 in Binärform ergibt 00100000. Das Komplement dieser Zahl ergibt 11011111, d . h. die dem Bit-Maskenfeld 101 zugeordnete Bitmaske. Die so erzeugte Bitmaske wird in das B-Register 53 eingeladen und als normaler 8-Bit-Operand in der ALU 52 bearbeitet. Eine Anzahl von Funktionen kann nun unter Verwendung der Bitmaske im Zusammenhang mit den aus dem RAM eingeladenen Operanden durchgeführt werden.
  • Nachstehend werden einige Beispiele von Bitehandlungsoperationen angeführt.
  • Jegliches Bit in irgendeinem Register des RAM 3 wird auf Null zurückgesetzt, indem die geeignete Bitmaske in das A-Register 54 eingegeben wird, das gewählte RAm-Sammelregister in das B-Register 53 eingeladen wird, die ALU-Operation einer logischen UND ausgeführt wird und das Ergebnis wieder in dem RAM 3 gespeichert wird.
  • Jegliches Bit in irgendeinem Register des RAM 3 wird auf Eins gesetzt, indem das Logikkomplement der geeigneten Bitmaske in das A-Register 54 eingeladen wird, das ausgewählte RAM-Sammelregister in das B-Register 53 eingeladen wird, die ALU-Operation logisch ODER ausgeführt wird und das Ergebnis wieder im RAM 3 gespeichert wird.
  • Die Bits in irgendeinem Register des RAM 3 werden hinsichtlich Null getestet, indem das gewählte RAIn-Sammelregister in das A-Register 54 eingeladen wird, das Logikkomplement der geeigneten Bitmaske als B-Operand 53 eingeladen wird, die logische ALU-Operation UND durchgeführt wird und aufgezweigt wird zu dem ALU-Ergebnis gleich Null.
  • Die Bits in irgeindeinem Register des RAM 3 werden hinsichtlich Eins getestet, indem das ausgewählte RAM-Sammelregister in das A-Register 53 eingeladen wird, das Logikkomplement der geeigneten Bitmaske als D-Operand 53 eingeladen wird, die logische ALU-Operation UND ausgeführt wird und aufgezweigt wird zu dem ALU-Ergebnis ungleich Null.
  • Operationen, die den vorstehend unter Bezugnahme auf das A-Register 53 beschriebenen entsprechen, können auch in gleicher Weise an individuellen Bits in dem T-Register 59 und in dem ST-Register 57 durchgeführt werden.
  • Es folgt nun eine Beschreibung der Daten-Hilfsspeicher-Ein/Ausgabe.
  • Fig. 29 zeigt die Schaltungsanordnung, die bei der Überführung von Daten aus der Datensammelleitung 20 in den Datenhilfsspeicher 104 und aus dem Datenhilfsspeicher auf die Datensammelleitung verwendet wird. Die Figur zeigt in Logikform die einem Datenbit DO zugeordnete Schaltungsanordnung. Diese Schaltungsanordnung wiederholt sich für jedes Datenbit DO bis D7. Der Datenhilfsspeicher führt das Bezugszeichen 104-1, und die Datensammelleitung das Bezugazeichen 20-1. Zwei Taktsignale W2 auf Leitung 163 und 1 auf Leitung 190 steuern den zeitlichen Ablauf der Ein/Ausgabeoperation.
  • Vier Steuersignale CDROO bis CDRO3 auf Leitungen 106-1 bis 106-4 liefern jeweils die Steuersignale an das Daten-Ein/Ausgabe-Unter system. Diese Signale werden von der Semmelleitungssteuerung 99 abgeleitet, die später beschrieben wird Daten werden auf der Datensammelleitung von der Abtast- und Rastvorrichtung 94-1 über Leitung 95-1 empfangen. Die Abtast- und Rastvorrichtung wird mit einer Frequenz 1 über Leitung 190 gerastet, und die Daten werden mit einer Frequenz abgetastet, die durch das Ausgangssignal eines Nicht-ODER-Catters 541 bestimmt wird, dessen Eingangsgrößen aus 2 und CDRO1 gebildet sind. Die Ausgangssignale der Abtast- und Rastvorrichtung laufen durch einen Gegentakttrsiber 546 und erscheinen auf Leitung 97-1. Das in dieser Leitung erscheinende Signal läuft dann über einen vorgeladenen Datenleitungstreiber 545 zurück zu der Datensammelleitung über Leitung 96-1 mit einer Frequenz, die vom Ausgangssignal des Nicht-ODER-Gatters 543 bestimmt wird, dessen Eingangssignale 2 und CDROO sind. Der vorgeladene Datenleitungstreiber 545 ist in Fig. 469 gezeigt und wird später im einzelnen beschrieben. Alternativ wird das Signal auf Leitung 97-1 einem Eingang des Nicht-ODER-Gatters 546 zugeführt, wobei das Signal tmDRO das andere Eingangssignal dieses Gatters ist. Das Ausgangssignal des Nicht-ODER-Gatters 546 wird dann in einen Gegentakttreiber 547 eingegeben. Das andere Eingangssignal des Gegentakttreibers 547 wird folgendermaßen erhalten: Das Nicht-ODER-Gatter 542 erhält zwei Eingangssignale, das Signal.vom Knotenpunkt A der Abtast- und Rastvorrichtung 94-1 und das Steuersignal CDRD2. Die Lage des Knotenpunktos A in der Schaltungsanordnung mit der Abtast- und Rastvorrichtung 94-1 geht aus Fig. 46i hervor.
  • Das Nicht-ODER-Gatter 555 ist aus drei Feldeffektvorrichtungen 552-554 gebildet. Dieses Nicht-ODER-Gatter erzeugt ein höheres Spitzenausgangssignal, weil die Verarmungstyp-Feldeffektvorrichtung 552 an einem Bereich mit der Versorgungsspannung Vgg verbunden ist, die höher ist als die den anderen Nicht-ODER-Gattern zugeführte Spannung. Bei der bevorzugten Ausführungsform beträgt Vgg ungefähr 12 Volt. Die Vorrichtung 552 wird vom Ausgangssignal des Nicht-ODER-Gatters 542 angesteuert. Die Vorrichtung 553, die eines der Eingangssignale für das Nicht-ODER-Gatter 555 erzeugt, wird vom Signal CDRO2 angesteuert, und die Vorrichtung 554, die das andere Eingangssignal für das Nicht-ODER-Gatter 555 erzeugt, wird vom Ausgang Q der Abtast- und Rastvorrichtung 94-1 angesteuert. Das Ausgangssignal des Nicht-ODER-Gatters 555 erscheint auf Leitung 556 und bildet das andere Eingangssignal des Gegentakttreibers 547.
  • Das Ausgangssignal des Gegentakttreibers erscheint auf Leitung 105-1 und bildet das Signal für den Datenhilfsspsicher 104-1.
  • Ein am Datenhilfsspeicher erscheinendes Signal kann auf folgende Weise auf die Datensammelleitung gegeben werden. Ein externes Signal, das an den Datensammelleitung-Hilfsspeicher 104-1 angelegt wird, erscheint auf Leitung 105-1 und bildet ein Eingangsaignal für einen TTL-kompst.iblen-Eingabepuffer 548. Das Ausgangssignal des Puffers läuft über eine Inverter-Gegentakttreiberkombination 549 und dann zu einem vorgeladenen Datenleitungstreiber 550, der mit einer Frenuenz getaktet wird, die vom Ausgangssignal des Nicht.-ODER-Gstters 551 bestimmt wird. Der vorgeladene Datenleitungstreiber 550 ist in Fig. 469 gezeigt und wird im einzelnen später erläutert. Dieses Nicht-ODER-Gatter erhält zwei Eingangssignale 2 und CORO3. Das Ausgangssignal des Sammelleitungstreibers 550 wird über Leitung 98-1 auf die Datensammelleitung 20-1 gegeben.
  • Es folgt nun die Beschreibung der vorgeladenen Datenleitungstreiber. Wie erwähnt werden alle Sammelleitung- oder Leitungstreiber in Verbindung mit vorgeladenen Datenleitungen verwendet.
  • Es kann zwar irgendein dem Fachmann bekannter Leitungstreiber verwendet werden, bei der bevorzugten Ausführungsform wird jedoch der in Fig. 469 gezeigte Leitungstreiber verwendet. Der Aufbau und die Arbeitsweise dieses Leitungstreibers erfolgt unter Bezugnahme auf Leitungstreiber 550, wobei jedoch dieselbe Erläuterung auch auf die übrigen Leitungstreiber zutrifft.
  • Wie aus Fig. 469 hervorgeht, enthält der Leitungstreiber 550 drei Feldeffektvorrichtungen 900-902. Zwei Anreicherungstyp-Feldeffektvorrichtungen 901 und 902 sind in Reihe mit der Senke der Vorrichtung 901 geschaltet, die mit einer vorgeladenen, d.h. auf Vorpotential gelegten Datenleitung verbunden ist, die mit BUS bezeichnet ist. Die Quelle der Vorrichtung 902 ist mit Masse verbunden.
  • Die Steuerelektrode der Vorrichtung 902 bildet einen Eingang für Datensignale am Punkt O. Bei einem Leitungstreiber 550 werden die Datensignale vom Ausgang einer Inverter-Gegentakttreiberkombination 549 empfangen. Die Steuerelektrode der Vorrichtung 901 bildet einen Eingang für Zeitsteuer/Steuersignale am Punkt 5. Für Leitungstreiber 550 ist das Zeitsteuer/Steuersignal das Ausgangssignal des Nicht-ODER-Gatters 551, welches das Signal 2iCDR03 ist. Eine Verarmungstyp-Feldeffektvorrichtung 900 weist eine Senke auf, die mit einer Spannungsciueile Vcc verbunden ist, während die Quelle an eine Reihenschaltung aus den Vorrichtungen 901 und 902 angekoppelt ist. Die Steuerelektrode der Vorrichtung 900 ist mit der Quelle der Vorrichtung 900 verbunden.
  • Für den Leitungstreiber 550 ist die Datenleitung 20-1 bedingungslos auf Logikpegel 1 aufgeladen. Der Leitungstreiber braucht also nur bedingt die Leitung während der Datenübertragung zu entladen. Dieser Vorgang wird durch die zwei Reihenvorrichtungen 901 und 902 ausgeführt. Die Vorrichtung 901 gibt den Vorgang frei, und Vorrichtung 902 bestimmt, ob die Leitung 20-1 entladen werden muß. Vorrichtung 900 verhindert, daß die vorgeladene Leitung 20-1 ihre Ladung aufgrund einer Ladungsneuverteilung während eines Zeitintervall, wo die Leitung aufgeladen bleiben soll, verliert.
  • Der Leitungstreiber 550 fügt in diesem Fall Effektivladung an der Datenleitung 20-1 hinzu.
  • Es folgt nun eine Beschreibung der Sammelleitungsteuerung. Die Sammelleitungssteuerung steuert-die bidirektionalen Datensammelleitungspuffer und die Freigabe des internen ROM auf die Datensammelleitung. Die Sammelleitungssteuerung wird unter Bezugnahme auf die Fig. 30-33 beschrieben.
  • Drei Steuersignale CBCOO, CBCO1 und CBC02 werden der Sammelleitungssteuerung aus der PLA-Steuerung 100 jeweils über Leitungen 102-1 bis 102-3 zugeführt. Diese Signale werden dann an Inverter-Gegentakttreiberkombinationen 560-562 abgegeben, um sechs Steuersignale CBCOO, CBCOO, CBCO1, CBC01, CBCO2, CBC02 auf Leitungen 563-568 zu erzeugen. Diese Signale, die auf den Leitungen 563 -568 erscheinen, bilden die Eingangssignale für eine Reihe Nicht-ODER-Gatter 569-574, deren Ausgangssignale interne Sammelleitungssteuersignale sind. Die Eingangsgrößen des Nicht-ODER-Gatters 569 sind die Signale CBC02, CBC01, CBCOO. Das Ausgangssignal des Nicht-ODER-Gatters 569 ist das interne Sammelleitungssteuersignal CEXTOO.
  • Die Eingangssignale des Nicht-ODER-Gatters 570 sind CBCO2, CBCO1 und CBCOO, zur Erzeugung des internen Sammelieitungssteuersignals CEXT03. Die Eingangssignale des Nicht-ODER-Gatters 571 sind CBC02, CBC01 und CBCOO zur Erzeugung des internen Sammelleitungssteuersignais CEXT01. Die Eingangssignale des Nicht-ODER-Gatters 572 sind CBCOO, CBC01 und CBC02 zur Erzeugung des internen Sammelleitungssteuersignals CEXTO5. Die Eingangssignale des Nicht-ODER-Gatters 573 sind CBC00, CBC01 und CBC02; zur Erzeugung eines internen Sammelleitungssteuersignals CSPOO. Die Eingangssignale des Nicht-ODER-Gat-t.ers 574 sind CBCOO, CBCO1 und CBC02 zur Erzeugung eines internen Sammelleitungssteuersignals NULL. Die Eingangssignale des Nicht-ODER-Gatters 581 sind CEXTO5, CSPOO und NULL, zur Bildung des Ausgangssignals CBUS04-D auf Leitung 590, d.h. das Ausgangssignal der Inverter-Gegentakttreiberkombination 582. Bei der bevorzugten Ausführungsform sind die Gatter 569-574 und 579-581 als programmierbare Logikreihenanordnung ausgebildet.
  • Der Verwendungszweck dieses Signals wird unter Bezugnahme auf Fig. 35 später beschrieben.
  • Vier Signale werden auf Leitungen 587-589 und 602 geführt. Das Signal auf Leitung 602 wird IOWR-D genannt und stellt das Ausgangssignal des Nicht-ODER-Gatters 570 dar. Das Signal auf Leitung 587 wird CSP00 genannt und stellt das Ausgangssignal des Nicht-ODER-Gatters 573 dar. Das Signal auf Leitung 588 wird CBUS07-D genannt und ist das Ausgangssignal des Inverters 579, dessen Eingangssignal das Steuersignal CEXTOI ist. Das Signal in Leitung 589 wird CBUS05-0 genannt und ist das Ausgangesignal des Nicht-ODER-Gatters 580, dessen Eingangesignale EEXTOO, CEXT01 und CEXTO5 sind Der Verwendungszweck dieser vier Signale wird ~*.er unter Bezugnahme auf Fig. 32 erläutert. Das Steuersignal CEXTOO wird über eine Inverter-Cegentakttreiber-kombination 575 geführt, um auf Leitung 583 das Signal NMENRD-PLA zu erzeugen. Das Steuersignal CEXT03 läuft über eine Inverter-Gegentakttreiberkombination 576,(die dieselben Elemente enthält wie 575) und erscheint als Signal NIOWR-PLA in Leitung 584. CEXTO1 läuft über eine Kombination 577 und erscheint als Signal NIORD-PLA auf Leitung 585. Das Signal CEXT05 läuft über eine Kombination 578 und ergibt das Ausgangssigna: NINTA-PLA in Leitung 586. Der Verwendungszweck der in den Leitungen 583-586 erscheinenden Signale wird später unter Bezugnahme auf Fig. 31 erläutert.
  • Es wird auf Fig. 31 Bezug genommen. Die von der Schaltungsanordnung in Fig. 30 erzeugten Signale erscheinen auf Leitungen 583 bis 586. Das Signal NMEMHD-PLA in Leitung 583 wird in eine Flip-Flop-Schaltung 591 eingegeben, dessen Ausgangssignal NMEMRD ist, das über Leitung 121-1 an einem Ausgangshilfsspeicher erscheint.
  • Die Flip-Flop-Schaltung 591 enthält ein RS-Flip-Flop 589, das mit einer Frequenz 2 getaktet wird Das Setzaignal für das RS-Flip-Flop ist das Ausgangssignal des Nicht-ODER-Gatters 587, dessen Eingangssignal das Signal in Leitung 583 und das Q-Ausgangssignal der Abtastvorrichtung 599 ist. Das Rückfietzfiignal für das Flip-Flop 589 ist das Ausgangssignal des Inverters 588, dessen Eingangssignal das O-Ausgangssignal der Abtastvorrichtung 600 ist. Die Ausgänge Q und Q des Flip-Flops 589 werden an einen invertierenden TTL-kompatiblen-Ausgangspuffer 590 angelegt, um auf Leitung 121-1 das Signal NMEMRD zu erzeugen. Die Eingangsdaten für die Abtastvorrichtung 599 sind das Ausgangssignal des Nicht-ODER-Gatters 596, dessen Eingangssignale die Signale TA und TB sind. Diese zwei Signale werden erzeugt, indem die Zeitsteuersignale TA und TB über Inverter 670 und 671 geleitet werden. Die Eingangsdaten der Abtastvorrichtung 600 sind das Ausgangssignal des Nicht-ODER-Gatters 597, dessen Eingangssignal die Signale TA und TB sind. Die Abtastvorrichtungen 599 und 600 werden mit der Frequenz 2 abgetastet, d.h.
  • mit dem Ausgangssignal des Inverters 598, dessen Eingangssignal das Zeitsteuersignal r ist.
  • Das Signal NIDWR-PLA wird in die Flip-Flop-Schaltung 592, die dieselben Elemente aufweist wie Flip-Flop-SChaltungsanordnung 591, auf Leitung 584 eingegeben, um an einem Ausgangshilfsspeicher über Leitung 121-2 das Signal NIOWR zu erzeugen. Das Signal NIORD-PLA wird in die Flip-Flop-Schaltung 593, die dieselben Schaltungselemente wie Flip-Flop-Schaltung 591 aufweist, auf Leitung 585 eingegeben, um an einem Ausgangshilfsspeicher über 121-3 das Signal NIORD zu erzeugen. Das Signal NINTA-PLA wird in die Flip-Flop-Schaltung 594, die dieselben Schalt-ungselemente aufweist wie Flip-Flop-Schaltung 51, auf Leitung 586 eingegeben, um an einem Ausgangshilfsspeicher über Leitung 212-4 das signal NINTA zu erzeugen. Das Signal S1-PAD wird in eine Flip-Flop-SChaltung 595, die dieselben Schaltungselemente aufweist wie Flip-Flop-Schaltung 591, auf Leitung 540 eingegeben, um an einem Ausgangshilfsspeicher über Leitung 212-5 das Signal NS1 zu erzeugen.
  • Fig 32 zeigt weitere Schaltungsanordnungen zur Erzeugung der Sammelleitungssteuersignale. Das in Fig. 30 gezeigte Signal NrnErnRD-PLA erscheint auf Leitung 583, und das von der in Fig. 35 gezeigten Schaltung erzeugte Signal NIRHERE erscheint in Leitung 601 Diese zwei Signale werden von einem Nicht-ODER-Gatter 608 empfangen, dessen Ausgang an den Dateneingang der Abtast- und Rastvorrichtung 612 angelegt ist. Die Vorrichtung 612 wie die übrigen Abtast- und Rastvorrichtungen 613-617, tastet Daten mit einer Frenuenz ab, die vom Ausgangssignal des Nicht-ODER-Gatters 610 bestimmt wird, dsssen Eingangssignale TA, W2 und TB sind Diese Eingangssignale werden auf Leitungen 672 bis 677 erzeugt, indem die vier Zeitsteuersignale TA, TB, 1 und w auf den Leitungen 673 bis 676 herangezogen werden und TA und TB über Inverter 670 und 671 geleitet werden, um die Signale TW und § in den Leitungen 672 und 677 zu erzeugen. Die Abtast- und Rastvorrichtung 612 wird mit einer Frequenz gsrastet, die von dem Signal am Ausgang eines Inverters 145 bestimmt wird, dessen Eingangssignal ein Ausgangssignal des Nicht-ODER-Gatters 610 ist. Die Ausgänge Q und Q der Vorrichtung 612 werden an eine Inverter-Gegentakttreiberkombination 619 angelegt, um das Steuersignal CBUSOO auf Leitung 205 zu erzeugen.
  • Das Signal CBUS07-D der in Fig. 30 gezeigten Schaltung erscheint in Leitung 588 und wird an einen Inverter 609 angelegt, dessen Ausgangssignal in ein Nicht-ODER-Gatter 607 eingegeben wird. Das Signal in Leitung 583 läuft durch den Inverter 605 zu einem UND-Gatter 606. Gleichfalls wird das Signal in Leitung 601 an die UND-Gatter 606 angelegt. Der Ausgang dieses Gatters liefert das zusätzlicheEingangssignal für das Nicht-ODER-Gatter 607. Das Ausgangssignal des Nicht-ODER-Gatter 607 liefert die Eingangsdaten für eine Abtast- und Rastvorrichtung 613, die mit derselben Frequenz wie die Vorrichtung 612 gerastet wird. Das Q-Ausgangssignal der Vorrichtung 613 wird in Nicht-ODER-Gatter 621 eingegeben, dessen weitere Eingangssignale TA und TB sind, die von den Leitungen 672 und 677 erhalten werden Das Ausgangssignal des Nicht-ODER-Gatters 621 läuft über eine Inverte-Gegentakttreiberkombination 623. Der Ausgang dieser Kombination liefert das Sammelleitungssteuersignal CDR03 auf Leitung 106-4.
  • Das Signal CSP01 aus Fig. 41 erscheint auf Leitung 102-4 und bildet das Eingangssignal für die Abtast- und Rastvorrichtung 614. Diese Vorrichtung wird mit der Frequenz 1 gerastet, die aus Leitung 674 erhalten wird. Der Ausgang der Vorrichtung 614 liefert ein Eingangssigna] an ein ODER-Gatter 620. Die weiteren Eingangssignale des ODER-Gatters sind ein Signal in Leitung 205 und das Signal TB auf Leitung 677. Das Signal IOWR-D aus Fig. 30 erscheint auf Leitung 602 und wird in eine Abtast- und Rastvorrichtung 615 eingegeben. Diese Vorrichtung wird in derselben Weise wie die Vorrichtung 614 mit der Frequenz 1 gerastet. Der -Ausgang der Vorrichtung 615 liefert ein Eingangssignal an ein Nicht UD-Gattr 622. Das andere Eingangssignal dieses Gatters ist das Ausgangssignal des üDER-Catters 620. Das Ausgangssignal des Nicht-UND-Gatters 622 wird über eine Inverter-Gegentakttreiberkombination 624 geleitet, dessen Ausgang das Sammelleitungssteuersignal CDR02 auf Leitung 106-3 liefert.
  • Das Signal CSPOO aus- Fig. 30 erscheint auf Leitung 587 und bildet das Eingangssignal der Abtast- und Rastvorrichtung 617, die in derselben Weise gerastet wird wie die Vorrichtungen 612 und 613.
  • Die Ausgänge D und 4 der Vorrichtung 617 werden an eine Inverter- Gegentakttreiberkombination 618 angelegt, um das Steuersignal CSPOO-PLA auf Leitung 60-12 zur Verwendung bei der in Fig. 27 gezeigten Schaltung zu erzeugen.
  • Das Signal CBUSO5-D aus Fig. 30 erscheint in Leitung 589 als Dateneingangssignal für die Abtast- und Rastvorrichtung 616.
  • Diese Vorrichtung wird auf dieselbe Weise gerastet wie die Vorrichtungen 614 und 615. Der Ausgang der Vorrichtung 616 liefert ein Signal auf Leitung 604. In gleicher Weise erzeugt der Ausgang der Vorrichtung 614 ein Signal in Leitung 605.
  • Das Signal CSP01 in Leitung 102-4 ergibt ein Signal in Leitung 603. Die in den Leitungen 603 bis 605 erscheinenden Signale werden nachstehend unter Bezugnahme auf Fig. 33 erläutert.
  • Fig. 33 zeigt weitere Schaltungsanordnungen, die zur Erzeugung eines besonderen Sammelleitungssteuersignals verwendet werden.
  • Die Signale aus Fig. 32 erscheinen auf den Leitungen 603 bis 605.
  • Ferner erscheinen folgende zuvor erwähnten Zeitsteuersignale: TA in Leitung 672, TB in Leitung 676, »1 in Leitung 675 und 02 in Leitung 675. In diesem Falle wird das Signal r mittels Inverters 625 invertiert, dessen Versorgung aus der Spannungsauelle Vgg erfolgt, zur Erzeugung eines Signals 2 in Leitung 746. Das Nicht-ODER-Gatter 627 empfängt aus den erwähnter Leitungen die folgenden Signale: TB, TA und CSPO1. Der Ausgang des Nicht-ODER-Gatters 627 ist mit der nachstehend beschriebenen zusätzlichen Schaltungsanordnung 631 verbunden. Die Schaltung 631 enthält zwei Anreicherungstyp-Feldeffektvorrichtungen 637 und 638 in Reihe zwischen Masse und dem Ausgang des Nicht-ODER-Gatters 627. Die Steuerelektrode der Vorrichtung 638 empfängt das Signal 1 aus Leitung 674. Die Steuerelektrode der Vorrichtung 637 ist mit einem Bereich der Vorrichtung 636 verbunden. Der ender Bereich der Vorrichtung 636 ist mit dem Ausgang des Nich-t-ODER-Gatters 627 verbunden. Die Steuerelektrode der Vorrichtung 636 empfängt das Signal 2 aus Leitung 746. Das Nicht-ODER-Gatter 628 empfängt aus den erwähnten Leitungen die folgenden Signale: TB, TA, CBUSOS und CSPO1-PLA. Der Ausgang des Nicht-ODER-Gatters 628 ist mit der nachstehend beschriebenen zusätzlichen Schaltung 632 verbunden.
  • Diese Schaltung 632 enthält zwei Anreicherungstyp-Feldeffektvorrichtungen 635 und 637 in Reihe zwischen Masse und dem Ausgang des Nicht-ODER-Gatters 628. Die Steuerelektrode der Vorrichtung 635 empfängt das Signal 1 aus Leitung 674. Die Steuerelektrode der Vorrichtung 634 ist mit einem Bereich der Vorrichtung 633 verbunden. Der andere Bereich der Vorrichtung 633 ist mit dem Ausgang des Nicht-ODER-Gatters 628 verbunden. Die Steuerelektrode der Vorrichtung 633 empfängt das Signal g2 aus Leitung 746.
  • Die Schaltungen 631 und 632 bilden jeweils eine Zeitfensterende-Vorhersageeinrichtung, deren Arbeitsweise zuvor unter Bezugnahme auf Fig. 27 beschrieben wurde.
  • Die Ausgangssignale der Nicht-ODER-Gatter 627 und 628 werden in Nicht-ODER-Gatter 629 eingegeben, dessen Ausgangssignal über eine Inverter-Gegentakttreiberkombination 630 läuft, um als Ausgangssignal das Steuersignal CDR01 auf Leitung 106-2 zu erzeugen.
  • Es folgt nun eine Beschreibung der Testschaltung. Fig. 34 zeigt die Schaltungsanordnung, die zum Empfangen und Synchronisieren des Signals NTEST verwendet wird. Ein externes Signal NTEST wird auf Leitung 122-1 empfangen und läuft durch einen TTL-kompatiblen Eingangspuffer 643 und dann durch eine Inverter-Gegentakttreiberkombination 642, zur Bildung eines Eingangssignals für die Abtast- Rast- und Übertragungsvorrichtung 641. Die Zeitsteuersignale für die Abtast- Rast und Übertragungsvorrichtung werden folgendermaßen gebildet: Ein Signal r aus dem Taktgeber 125 auf Leitung 163 wird über einen Inverter 639 geführt, dessen Ausgangssignal dazu verwendet wird, die Abtastfreciuenz für die Daten in Vorrichtung 641 zu bestimmen. Das Ausgangssignal des Inverters 639 wird in eine Inverter-Gegentakttreiberkombination 640 gemeinsam mit dem ursprünglichen Signal r eingegeben. Der Ausgang des Treibers 640 bildet das Einrastsignal für die Vorrichtung 641.
  • Das Transfersignal wird durch das Signal 1 aus Taktgeber 125 auf Leitung 190 gebildet. Der Ausgang der Vorrichtung 641 liefert das Signal NTESTR auf Leitung 644.
  • Von der in Fig. 35 gezeigten Schaltung werden weitere Testsignale und Signale für die Verwendung in langsameren externen Vorrichtungen geliefert. Das Signal NSTEP erscheint auf Leitung 128 und läuft über einen TTL-kompatiblen Eingangspuffer 645 und eine Inverter-Gegentakttreiberkombination 647. Das Signal NSTEP wird dazu verwendet, den Mikroprozessor durch die internen Maschinenzustände schrittweise weiterzuschalten. Die Bedingung NSTEP = 0 verhindert, daß der Mikroprozessor zu seinem nächsten Maschinenzustand übergeht. In gleicher Weise erscheint das Signal READY (Bereit) auf Leitung 127 und läuft durch einen TTL-kompatiblen Eingangspuffer 646 und dann durch eine Inverter-Gegentakttreiberkombination 648. Wie zuvor erläutert wird das Signal READY dazu verwendet, den Mikroprozessor mit langsameren externen Speicher-oder Ein/Ausgabevorrichtungen zu synchronisieren. Das Signal CBUS04-D aus Fig. 30 wird auf Leitung 590 als Eingangssignal dem OOER-Gatter 655 zugeführt. Das Signal NMEMRD-PLA in Fig. 30 erscheint auf Leitung 583 als Eingangssignal für Nicht-ODER-Gatter 654. Das Signal AROMEN erscheint in Leitung 101 und läuft durch einen TTL-kompatiblen Eingangspuffer 650 und dann über eine Inverter-Gegentakttreiberkombination 651 zur Bildung eines Eingangssignals für Nicht-ODER-Gatter 654 und Nicht-ODER-Gatter 653.
  • Das Signal IROMEN wird dazu verwendet, den internen ROM zu sperren, wodurch ein externer Speicher an dem O-IK (1 024>-Adressenbereich substituiert werden kann. Das Adressenbit A10 und All aus dem Speicher-Adressenregistsr erscheint als Eingangssignal für Nicht-ODER-Gatter 649, dessen Ausgangssignal über Inverter 652 läuft und dann zu Nicht-ODER-Gattern 653 und 654 gelangt.
  • Das Ausgangssignal des Nicht-ODER-Gatters 653 läuft über eine Inverter-Gegentakttreiberkombination 659, dessen Ausgangssignal das Signal IRHERE ist, das in Leitung 601 erscheint und zuvor unter Bezugnahme auf Fig. 32 erläutert wurde.
  • Der Ausgang des Nicht-ODER-Gatters 654 bildet ein Eingangssignal für ODER-Gatter 655. Das weitere Eingangssignal des ODER-Gatters 655 wird vom Ausgang einer Inverter-Gegentakttreiberkombination 648 geliefert. Der Ausgang des ODER-Gatters 655 liefert ein Eingangssignal für ein UND-Gatter 656, dessen weiteres Eingangssignal vom Ausgang einer Inverter-Gegentakttreiberkombination 647 geliefert. wird. Der Ausgang des UND-Gatters 656 liefert ein Eingangssignal für Nicht-ODER-Gatter 657. Das andere Eingangssignal des Nicht-ODER-Gatters 657 ist das Signal RESETR, das in Leitung 662 erscheint. Der Ausgang des Nicht-ODER-Gatters 657 liefert das Signal READY auf Leitung 181. Das Signal in Leitung 181 wird ferner über eine Inverter-Gegentakttreiberkombination 658 geleitet, um das Signal RDY in Leitung 661 zu erzeugen, das durch eine Anreicherungstyp-Feldeffektvorrichtung 660 mit einer Frequenz abgeleitet wird, die durch das Signal in Leitung 672 bestimmt wird, welches die Steuerung der Steuerelektrode der Vorrichtung 660 bewirkt.
  • Es folgt. nun eine Beschreibung der PLA-Steuerung. Der Steuerabschnitt ist derjenige Teil des Mikroprozessorplättchens, der die internen Befehle, externen Schnittstellenbefehle und nächster-Zustand-Rückkopplungsinformation für den S-Zähler erzeugt. Fig. 36 zeigt. die Blöcke 37 bis 43, die die Steuerung bilden.
  • Der Kern der Steuerung besteht aus einer Reihe von programmierbaren Logikreihenanordnungen (PLA) die unter Verwendung von Nicht-BDER-Nicht.-ODER-Logik ausgebildet sind. Bei der Erläuterung der programmierbaren Logikreihenanordnungen wird Bezug auf UND-OR-Funktionen genommen, obwohl bei der bevorzugten Ausführungsform diese Funktionen unter Verwendung von Nicht-ODER-NichtODERLogik ausgeführt werden.
  • An dieser Stelle ist anzumerkent daß maskenprogrammierbars Logikreihenanordnungen bei der bevorzugten Ausführungsform verwendet werden.
  • Die Haupt-PLA ist aus den Abschnitten 800-805 zusammengesetzt, die in Fig. 37 bis 42 gezeigt sind. Die Abschnitte 802 und 803 bilden den UND-Abschnitt der PLA, während die Abschnitte 800, 801, 804 und 805 den ODER-Abschnitt der PLA bilden. Die Kreuzungspunkte innerhalb der verschiedenen PLA-Abschnitte zeigen Transistorverbindungspunkte, die im einzelnen später beschrieben werden. Es wird auf Fig. 39 und 43 Bezug genommen. Daten aus der Datensammelleitung 20 treten in den UND-PLA-Abschnitt über Leitungen 115-1 bis 115-8 ein. Die Signale in diesen Leitungen werden in Eingangsdatenregister 112-1 bis 112-8 eingegeben. Ein Abtast-Eingangsdatenregister ist als Register 112-8 gezeigt.
  • Dieses Befehls-Dekodisrregister enthält. eine Abtast- und Rast.vorrichtung 683, die an ihrem Eingang Daten aus der Dat.ensammelleitung 20-8 über Leitung 115-8 empfängt. Diese Vorrichtung wird mit einer Frequenz 1 gerastet, und die Daten werden mit einer Frequenz abgetastet, die von dem lokal dekodierten Ausgangssignal des Nicht-ODER-Gatters 685 bestimmt wird, dessen Eingangssignale S1, , TA und fß sind. Die Signale TA und TB werden von den Ausgängen der Inverter 686 und 687 empfangen. Die Ausgangssignale Q und Q der Vorrichtung 683 laufen über doppelte Gegentakttreiber 684 zur Erzeugung von Eingan gssigrnlen für den UND-PLA-Teil 802 auf den Leitungen, die mit D7 und 07 bezeichnet sind. Die Eingangsdatenregister 112-2, 112-4 und 112-6 sind in derselben Weise aufgebaut wie das Element 112-8. Die Register 112-1, 3, 5 und 7 sind so aufgebaut und arbeiten in derselben Weise wie die zuvor beschriebenen Eingangsdatenregister. Für diese Register wird jedoch das Abtastsignal lokal vom Ausgang des Nicht-ODER-Gatters 688 dekodiert, dessen Eingangssignale in derselben Weise abgeleitet werden wie beim Nicht-ODER-Gatter 685. Es ist ersichtlich, daß die Eingangs signale 7A und TB für das Nicht-ODER-Gatter 688 durch Verwendung von Invertern 690 und 691 lokal dekodiert werden. Zwei zusätzliche Eingangssignale Z und Z werden von dem Z-Puffer 694 abgeleitet, der dieselbe Schaltungsanordnung aufweist wie die Eingangsdatenregister. Das Eingangssignal für den Z-Puffer wird auf folgende Weise erhalten: Ein Abtast- und Rastvorrichtung 693 ist vorgesehen, um ein Signal aus der ALU-Steuerung auf Leitung 450 zu empfangen.
  • Die Vorrichtung 693 rastet mit der Frequenz 1 und tastet das Eingangssignal mit einer Frenuenz ab, die vom Ausgang des Nicht-ODER-Gatters 692 bestimmt wird. Die Eingangssignale dieses Gatters sind TA, TB, r2 und RDY. Der Ausgang der Vorrichtung 693 liefert das Eingangssignal für den Z-Puffer 694.
  • Drei zusätzliche Signale S1, 52 und S3, die auf den Leitungen 695-1 bis 695-3 erscheinen, werden von dem S-Zähler 113 erzeugt.
  • Es wird später erläutert, wie diese Signale von dem S-Zähler erzeugt werden. Alle zuvor erwähnten Signale liefern. Eingangsgrößen für den UND-Abschnitt der PLA. Die Ausgänge des UND-Abschnittes sind mit alphanumerischen Kombinationen auf der linken und rechten Seite von Fig. 39 und 40 bezeichnet. Diese Notationen sind die Befehlssignale, die von dem UND-Abschnitt erzeugt werden.
  • Für die Überführung der zur Erläuterung verwendeten Notationen in ihre Befehlsterm-Merkwörter wird auf Tabelle II verwiesen. Die Bedeutung des BefehlsMNEMONIC wird anschließend unter Bezugnahme auf die Erläuterung des Befehlssatzes erklärt. An dieser Stelle ist die ADDITION-Notation in Fig. 39 zu betrachten, um an einem Beispiel zu sehen, wie der UND-Abschnitt der PLA arbeitet. Diese Notation stellt das Ausgangssignal eines Nicht-ODER-Gatters dar, dessen Eingangssignale die folgenden sind: 767, D6, bt, D4 und .
  • Wie nachstehend erläutert wird, ist der Operationskode für den Befehl ADD (ADDITION) IO1OXXXX (worin X unbeachtlich ist) Die vier höchstwertigsten Bits eines Befehlswortes bilden die Eingangsgrößen des UND-Abschnittes. Daher gilt D7 : 1, D6 t 0, D5 : 1 und D4 = O. Die Eingangsgröße für das Nicht-ODER-Gatter, das von der PLA-Anordnung gebildet wird, ist also D7 = 0, D6 = 5, D5 : 0 und D4 = O. Da diese Operation während des Maschinenzustandes S1 = 1 ausgeführt werden muß, ist ferner S1 : O. Das Ausgangssignal des Nicht-ODER-Gatters ist also 1 und ADD = 1, während alle Befehlsterme gleich 0 sind. Diese Befehlsterme werden durch die ODER-Abschnitte der PLA geführt, um Befehlseignale an den verschiedenen Steuerlsitungen zu bilden. Um den Siliciumbestand zu schonen, ist der ODER-Abschnitt. in zwei Abschnitte aufgespalten, wovon der erste Teile 800 und 801 und der zweite die Teile 804 und 805 enthält. Was die Teile 800 und 801 anbetrifft, so werden die RAM-Steuersignale undALU-Steuersignale erzeugt. Innerhalb der ûDER-Abschnitte 804 und U05 werden die Sammelleitungssteuerungs und Stapelsteuersignaie erzeugt. Wie also in Fig. 41 für den Additionsvorgang ersichtlich ist, wird keine der Sammelleitungssteuerungs- oder Stapelleitungen verwendet, während an den übrigen Teilen der ODER-Abschnitte 800 und 801 CRAMOO logisch 0, CRAM logisch 0, ALU-St.euerleitungen CALU04, CALU05, CALU06 und CALU11 logisch 0 sind, ulchrend die übrigen ALU-Leitungen logisch 1 führen.
  • Diese Steuerleitungen liefern die Signale für die verschiedenen Teile des RAM und der ALU, wie zuvor beschrieben, um die ADD-Operation auszuführen, in Kombination mit den Zeitsteuersignalen, die von dem Taktgeber und von im T-Zähler 125 erzeugt werden.
  • Es wird auf Fig. 43 Bezug genommen, in der ein zusätzliches PLA-Feld mit einem UND-Abschnitt 807 und zwei ODER-Abschnitten 806 und 808 gezeigt sind, wobei diese Abschnitte auf beiden Seiten des UND-Abschnittes liegen. Diese PLA wird als Unter-PLA bezeichnet und ist in logischer Hinsicht dem S-Zähler 113 zugeordnet.
  • Die Unter-PLA arbeitet in derselben Weise wie vorstehend bei der größeren PLA beschrieben und empfängt als Eingangssignale die Ausgangssignale des S-Zählers 113 auf Leitungen 117-1 bis 117-10 sowie Masse-Eingangssignale SPSINT1-SPINT3. Diese Leitungen sind mit Masse 709 verbunden. Weitere Eingangssignale werden dem UND-Abschnitt der PLA 807 auf folgende Weise zugeführt: ein Dekoder 809 empfängt Ausgangssignale aus dem UND-PLA-Abschnitt 802 über Leitungen A bis J Diese Signale werden in vier Signale CY1, CY2, CY3 und SPOP dekodiert. Diese Signale werden dann in Inverter 705 -708 eingegeben, um den folgenden Signalsatz zu ergeben: SPOP, SPOP, CY1, CY1, CY3, CY3, CY2, m, welche die zusätzlichen Eingangssignale des UND-Abschnittes 807 sind. Die Ausgangssignale des UND-Abschnittes werden auf den Leitungen K bis CC abgegeben. Der erste ODER-Abschnitt 806 zieht diese Ausgangssignale heran und erzeugt fünf Signale auf Leitungen 696-1 bis 696-5 nach Durchlaufen von Inverter-Gegentakttreiberkombinationen 700 bis 705. Diese Signale sind die folgenden: SPSPLA, RECINT, S5, S4 INTR und SO INSTR Diese Signale bilden zusätzliche Eingangsgrößen für die ODER-Teile 804 und 805. Die Rückkopplung aus der PLA-Steuerung wird durch die Signale gebildet, die von dem ODER-Abschnitt 808 erzeugt werden. Diese Signale erscheinen auf Leitung 118-1 bis 118-4 und treten in dem S-Zähler als Signale CNSO1 bis CNS04 ein. Die von dem S-Zähler dem UND-Abschnitt 803 zugeführten Signale erscheinen auf Leitungen 695-1 bis 695-3 und am S-Zähler 113. Es wird nachstehend im einzelnen beschrieben, wie der S-Zähler die Maschinenzustandssignale erzeugt und wie er die Rückkopplung auf den Leitungen 118 behandelt.
  • Es folgt nun die Beschreibung des S-Zählers. Fig. 44 zeigt den Teil des 5-Zählers, der die Rückkopplungssignale aus der Unter-PLA-Steuerung auf Leitungen 118-1 bis 118-4 empfängt. Diese Signale werden über eine Logikschaltung innerhalb des S-Zählers geführt, um IY;aschinenzustandssignale auf Leitungen 117-1 bis 117-4 zu erzeugen. Wie diese Signale erzeugt werden, wird anschließend beschrieben.
  • Die Signale NCNSOI bis NCN204 auf Leitungen 118-1 bis 118-4 werden jeweils den Nicht-ODER-Gattern 710 bis 713 als Eingangssignale zugeführt. Die anderen Eingangssignale dieser Nicht-ODER-Gatter enthalten das Signal RESETR in Leitung 662. Das Ausgangssignal des Nicht-ODER-Gatters 710 wird über einen Inverter 726 geführt, um das Signal S1-PAD in Leitung 540 zu erzeugen. Vier Abtast- und Rastvorrichtungen 714 bis 717 empfangen jeweils ein Ausgangssignal aus einem der Nicht-ODER-Gatter 710 bis 713. Die Daten werden von diesen Vorrichtungen mit einer Frequenz abgetastet, die durch das lokal dekodierte Ausgangssignal des Nicht-ODER-Gatters 729 bestimmt wird, dessen Eingangssignale RDY sowie 2, TB und TA sind, wobei das TA-Signal lokal erzeugt wird, indem ein Signal TA über Inverter 730 geleitet wird. Die Abtast- und Rastvorrichtungen werden mit der Frequenz w gerastet, nachdem dieses Signal über eine Inverter-Gegentakttreiberkombination 728 gelaufen ist.
  • Die Ausgangssignale Q und Q der Vorrichtung 714 werden über einen invertierenden Gegentakttreiber 727 geleitet, dessen Ausgangssignal das Signal S1 auf Leitung 695-1 ist. Das Ausgangssignal Q der Vorrichtungen 714 bis 717 bilden jeweils die Eingangssignale für Abtastvorrichtungen 718 bis 721. Diese Vorrichtungen tasten die Daten mit der Frequenz 1 ab. Die Ausgänge Q und Q der Vorrichtungen 718 bis 721 sind jeweils mit einem Gegentakttreiber 722 bis 725 verbunden, um in der nachstehend beschriebenen Weise die Maschinenzustandssignale zu erzeugen. Das Ausgangssignal des Treibers 722 ist das Signal S4 und erscheint in Leitung 117-4.
  • Das Ausgangssignal des Treibers 723 ist das Signal S3 und erscheint in Leitung 117-3. Das Ausgangssignal des Treibers 724 ist das Signal S2 und erscheint in Leitung 117-2. Das Ausgangssignal des Treibers 725 ist das Signal S1 und erscheint in Leitung 117-1 Ferner erscheint das Signal 52 auch in Leitung 695-2, und das Signal 53 erscheint in Leitung 695-3, während 75 in Leitung 695-1 erscheint.
  • Fig. 45 zeigt den übrigen Schaltungsteil des 5-Zählers. Die übrige Schaltung besteht grundsätzlich aus den folgenden Elementen: zwei Abtast- Rast- und Transfervorrichtungen 735, 736. Die Vorrichtung 735 tastet die Daten mit einer Frequenz ab, die vom Ausgang des Inverters 748 bestimmt wird, dessen Eingangssignal P12 ist. In dieser Vorrichtung werden die Daten mit der Frequenz 2 eingerastet, nachdem sie durch eine Inverter-Gegentakttreiberkombination 748 gelaufen sind. Die Daten werden mit der Frequenz g1 überführt. In der Vorrichtung 736 werden die Daten mit einer Freouenz abgetastet, die von dem lokal dekoditen Ausgangssignal eines Nicht-ODER-Gatters 752 bestimmt wird, dessen Eingangssignale , TB und W2 sind, wobei TA lokal dekodiert wird, indem TA über einen Inverter 750 geleitet wird. Die Rastfrequenz der Vorrichtung 736 wird vom Ausgang eines Inverters 751 bestimmt, der das Ausgangssignal des Nicht-ODER-Gat.t-ers 752 invertiert. Die Vorrichtung 736 überführt die Daten mit der Frequenz 1. Drei Abtast- und Rastvorrichtungen 737 bis 739 sind weiter vorgesehen. Die Vorrichtung 737 rastet die Daten mit einer Frequenz ein, die von dem lokal dekodierten Ausgangssignal des Nicht-ODER-Gatters 753 bestimmt wird, dessen Eingangssignale das Signal RDY und die Signale 2, TA, TB und das Ausgangssignal des Inverters 749 sind, dessen Eingangssignal NINTA-PLA ist, welches Signal auf Leitung 586 empfangen wird. Die übrigen Vorrichtungen 738 und 739 tasten Daten mit einer Frequenz ab, die von dem lokal dekodierten Ausgangssignal des Nicht-ODER-Gatters 755 bestimmt wird, dessen Eingangssignale RDY, TA, T8 und W2 sind. Alle Vorrichtungen 737 bis 739 rasten die Daten mit der Frequenz T2 ein, die dadurch abgeleitet wird, daß das Signal 02 aus der Zeitsteuersammelleitung, Leitung 163, entnommen wird und über eine Inverter-Gegentakttreiberkombination 754 geführt wird. Es sind drei Abtastvorrichtungen 740-742 vorgesehen. Alle diese Vorrichtungen tasten die Daten mit der Frequenz 1 ab, die der Zeitsteuersammelleitung auf Leitung 163 entnommen wird.
  • Das Signal IEF/F erscheint in Leitung 402 und läuft durch eine Inverter-Gegentakttreiberkombination 732 zur Erzeugung eines Eingangssignales für Nicht-ODER-Gatter 747. Ein externes Signal NINT erscheint in Leitung 122-2, läuft durch TTL-Eingangspuffer 730 und dann über eine Inverter-Gegentakttreiberkombination 733, um als Dateneingangssignal an der Abtast- Rast- und- Transfervorrichtung 737 zu erscheinen. Wie erwähnt wird das Signal NINT dazu verwendet, die normale Arbeitsweise des Mikroprozessors zu unterbrechen. Das Q-Ausgangssignal der Schaltung 735 bildet das Dateneingangssignal der Vorrichtung 737. Das Q-Ausgangssignal der Vorrichtung 737 ist das zweite Eingangssignal des Nicht-ODER-Gatters 747. Das Ausgangssignal des Nicht-ODER-Gatters 747 ist das Dateneingangssignal der Vorrichtung 740. Die Ausgänge Q und Q der Vorrichtung 740 sind mit einer doppelten Cegentakttreiberkombination 743 verbunden, um das Signal INTR in Leitung 117-9 und das Signal NINTR auf Leitung 117-10 zu erzeugen.
  • Das Signal NTESTR ist das Dateneingangssignal der Vorrichtung 738.
  • Der Ausgang der Vorrichtung 738 liefert die Eingangsdaten der Vorrichtung 741. Die Ausgänge Q und Q der Vorrichtung 741 sind mit der doppelten Gegentakttreiberkombination 744 verbunden, um das Signal NTEST in Leitung 117-6 und das Signal TEST in Leitung 117-8 zu erzeugen.
  • Ein externes Signal NRESET erscheint in Leitung 122-1, läuft durch TTL-Eingangspuffer 731 und dann zu einer Inverter-Gegentakttreiberkombination 734. Das Signal NRESET zwingt den Mikroprozessor in einen zurückgesetzten Zustand. Das Ausgangssignal der Kombination 734 ist das Dateneingangssignal der Abtast- Transfer-und Rastvorrichtung 736. Das Q-AusgAngssignal der Vorrichtung 736 läuft über eine Inverter-Gegentakttreiberkombination 746, dessen Ausgangssignal das Signal RESETR in Leitung 662 ist. In gleicher Weise liefert der Ausgang der Vorrichtung 736 die Eingangsdaten für die Vorrichtung 739. Das Q-Ausgangssignal der Vorrichtung 739 ist das Dateneingangssignal der Vorrichtung 742.
  • Die Ausgänge Q und Q der Vorrichtung 742 werden an einen invertierenden Gegentakttreiber 745 angekoppelt, um das Signal S5 in Leitung 117-5 zu erzeugen.
  • Es wird nun unter Bezugnahme auf Fig. 46a bis 46n auf Einzelheiten der Logikblöcke, nämlich Logikgatter, Inverter usw. eingegangen, die in dem System verwendet werden. Es ist anzumerken, daß alle mit einem Sternchen () bezeichneten Vorrichtungen Verarmungstyp-Feldeffektvorrichtungen darstellen und die ohne mit Sternchen versehenen Vorrichtungen Anreicherungstyp-Feleffektvorrichtungen sind.
  • Das gesamte vorstehend beschriebene System ist als einzelnes MOS/LSI-Plättchen (stark integrierte Uletalloxid-Halbleiterschaltung) ausgebildet, das in Fig. 14 stark vergrößert gezeigt ist und in dem alle wesentlichen Teile mit denselben Bezugszeichen wie im Blockdiagramm von Fig. 1 bezeichnet. sind. Es wird ein n-Kanal-Si liciumsperrschichtverfahren verwendet, mit lonenimplantation für Verarmungstyp-Bereiche. Das Plättchen bzw. der Chip enthält.
  • 38 Verbundelemente und ist in einem herkömmlichen DIP-Gehause.
  • mit 40 Anschlüssen untergebracht. Es ist zu beachten, daß der RO, der RAM und die Steuer-PLA den wesentlichen Teil der Oberfische des Plättchens belegen. Die Größe des Plättchens beträgt etwa 5,08 mm (200 mil) auf einer seite.
  • Es wird nun noch auf die Chip-Testfunktionen eingegangen. Die Schaltungsanordnung für den Testbetrieb des Mikroprozessors wurde im einzelnen beschrieben. Der Testbetrieb wird gewöhnlich bei der -Herstellung genutzt, entweder bevor die chips oder Plättchen in einem 40-poligen Gehäuse versiegelt werden oder nachher. Die Plättchen werden in Gruppen zu 145 auf einer Siliciumscheibe mit einem Durchmesser von 76,2 mm (3 Zoll) hergestellt. Viele Scheiben können gleichzeitig verarbeitet werden.
  • Nachdem alle Verarbeitungsschritte vollständig abgeschlossen sind, wird die Scheibe geritzt und in einzelne Plättchen zerbrochen, wie sie in Fig. 48 gezeigt sind. Die Ergiebigkeit dieses Verfahrens für einwandfreie Vorrichtungen liegt stets beträchtlich unter 100%. Es müssen Tests durchgeführt werden, um herauszufinden, welche Scheiben gut sind, welche Plättchen auf einer Scheibe einwandfrei sind und welche endgültig verpackten Vorrichtungen einwandfrei sind, da bei jedem Verfahrensschritt Beschädigungen auftreten können. Diese Tests können sehr zeitraubend und kostspielig sein, denn um absolut sicher zu 5 ein, daß jeder der ungefähr 10.000 Transistoren und die zugehörigen Verbindungen einwandfrei sind, müssen alle Programme des Mikroprozessors ausgeführt werden. Aus diesem Grunde wurde der Testmodus eingebaut, um die uberprüfung des internen ROM zu erleichtern. Das Verfahren besteht darin, daß direkt alle 1.024 Befehlswörter in dem ROM geprüft werden, dann einige Tausend extern zugeführte Befehle durchgeführt werden, die ausreichen, um die übrige Schaltung zu überprüfen.
  • Es folgt nun eine Erläuterung des Befehlssatzes. Die 8-Bit-Befshiswörter, die in dem ROM 2 enthalten sind und auf die Datensammelleitung 20 ausgelesen werden, besitzen das in den Fig. 47a-l gezeigte Format, bei dem jede Zeile in einem Block ein Wort mit 8 Bits DO bis 07 darstellt, wovon D7 das höchstwertigste Bit MSB ist. Das Wort kann so aufgefaßt werden, daß es bestimmte Felder und Unterfelder aufweist, die für die verschiedenen Funktionen unterschiedlich sind, wie in Fig. 47 gezeigt. Der Befehlssatz weist 12 grundlegende Formate auf, die in Fig. 47 gezeigt sind. Die Formate a, b, c und d werden bei Aufzweigungs- und Rufbefehlen verwendet. Die Formate e, f, g und h werden im Zusammenhang mit Sofortbewegung- und Ein/flusgabebefehlen verwendet.
  • Die Formate i und j werden für ALU-Befehle verwendet. Die Formate j, k und 1 werden für KEIN BETRIEB-Befehle verwendet. Ferner wird das Format j dazu verwendet, Befehle und Steuerbefehle zurückzuführen.
  • Eine detaillierte Beschreibung eines Befehlssatzes ist in Tabelle III gegeben. Weitere Befehlesätze werden möglich indem die PLA-Steuerung neu programmiert wird. Der in Tabelle III gezeigte Befehlssatz ist zweckmäßig für Maschinensteuerung.
  • TABELLE I
    BIT-MASKEN- BIT-MASKE
    FELD (AUSGANG DES CROM) 7i
    000 11111110 20
    001 11111101 2¹
    010 11111011 2²
    011 11110111 2³
    100 11101111 24
    101 11011111 25
    110 10111111 26
    111 01111111 27
    TABELLE II
    ILLUSTRATION BEFEHLSMERKWORT ILLUSTRATION BEFEHLSMERKWORT
    NOTATION NOTATION
    MT S1.MOVr,T IP3 S3.Il
    MR S1.MOVI,r IP2 S2.Il
    OT2 S2.OUTa,r CP S1.Cl
    OT S1.OUTa,r RF S1.Rl
    IN3 S3.INPr,s CR S1.Cl
    IN2 S2.INPr,a N23 S3.NOP2
    MI2 S2.MVIr,1 N22 S2.NOI
    CJZ3 Z.S3LCJr,i,a SP S1.STP
    CJ2 S2.LCJr,i,a SI S1.STI
    CJ S1.LCJr,i,a SS S1.Rl
    IJ22 Z.S2.IJZr,a MV2 S2.mVIT,i
    IJ S1.IJZr,a SW S1.S1
    JSZ2 2.S2.JXXS N12 S2.NOP1
    JS S1.JXXS N1 51.NOP1
    JIZ2 2.S2.JXXT NG S1.Nl
    JT S1.JXXT RS S1.RFS
    CA2 S2.CALa CL S1.CLP
    JP2 S2.JMPa CI S1.CLI
    SB S1.STBb
    CB S1.CLBb
    CM S1.CMPr,T
    DR S1.IORr,T
    AND S1.ANDr,T
    ADD S1.ADDr,T
    TABELLE III BEFEHLSSATZ
    HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT
    OP-CODE KENNZEICHEN FIGUR 47
    SPRUNG ZU ADRESSE a
    OX JMP a a = a1 . a2 # MA KEINES (a)
    UNTERPROGRAMM ABRUFEN, RÜCK-
    ADRESSE IN STAPEL GEBEN
    1x CAL a a = a1 . a2 # MA; MA #2#STACK KEINES (a)
    SPRUNG ZU ADRESSE a WENN BIT O
    VOT T = 1.
    20 JTO a WENN TO = 1, MA11-8 . a2 # MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN BIT 1
    VON T = 1
    21 JT1 a WENN T1 = 1, MA11-B . e2-?MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN BIT 2
    VON T = 1
    22 i JT2 a WENN T2 = 1, MA11-8 . a2#MA KEINES (b)
    4 - - - -- -
    SPRUNG ZU ADRESSE a WENN BIT 3
    VON T = 1
    23 JT3 a WENN T3 = 1, MA11-8 . a2#MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN BIT 4
    VON T = 1
    ! 24 JT4 a WENN T4 = 1, MA11-8 . a2#MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN BIT 5
    VON T = 1
    25 JTS a WENN T5 = 1, MA11-8 . a2 # MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN BIT 6
    VON T = 1
    26 JTS a WENN T6 = 1, MA11-8 . a2 # MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN BIT 7
    VON T = 1
    27 JT7 a WENN T7 = 1, MA11-8 . a2 # MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN UNTERBR.-
    FREIG.-FLIP-FLOP = 1
    28 JTF a WENN IE = 1, MA11-8, a2#MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN SEITEN-
    FLIP-FLOP = 1
    29 JTF a WENN P = 1, MA11-8 . a2 # MA KEINES (b)
    TABELLE III BEFEHLSSATZ (FORTSETZUNG)
    HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT
    OP-CODE KENNZEICHEN
    SPRUNG ZU ADRESSE a WENN ÜBER-
    TRAG-ZWISCHENKENNZ. = 1
    2A JCI a WENN CI = 1, MA11-U . a2-MA KEINES (b)
    SPRUNG ZU ADRESSE 8 WENN NULL-
    KENNZ. = 1
    2B JZ a WENN Z = 1, mA11-8. a2#MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN NICHT-
    NULL-KENNZ. = 1
    2c JNZ a WENN NZ = 1, mA11. a2#MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN NEGATIV-
    KENNZ. = 1
    20 JN a WENN N = 1, mA11-8 a2#MA KEINES (b)
    SPRUNG ZU ADRESSE a WENN ÜBER-
    TRAG-KENNZ. = 1
    2E , JC a # WENN C = 1, mA11-8 a2#mA KEINES (b)
    SPRUNG ZU ADRESSE a WENN NICHT-
    2F INC a WENN NC = 1, mA11-8 . a2#mA KEINES (b)
    ERHÜHE r UND SPRUNG ZU ADRESSE
    a WENN Z= 1. mA =1 # mA
    IJZ R#1# R; Z. (mA11-8,a2) + #. Z, N, C, Cl (c)
    3% r,a mA#1# mA
    T T MIT R (R) LADEN: VERGL. T MIT
    T SPRUNG ZU NICHT-NULL LOG. EIN
    ZU ADRESSE A. mA #2# mA; R(R)#T Z,N,C,Cl (d)
    LCJ T-I; #. (mA11-8.A2) + Z.
    4% r,i,a mA#1#mA
    MVI BEWEGE SOFDRTWERT ZU r (r)
    5x r,i i# r(r) KEINES (a)
    R (R) MIT DATEN DER VON A ADRES-
    INP VIERTEN EINGANGSVORRICHT. LADEN
    r,a INP (A)# R(R) Z;N (f)
    DURCH a ADRESSIERTE AUSGABEVORR.
    ; OUT AUS R (R) LADEN
    7X , a,r R (R) # OUT (A) KEINES i (f)
    SOFORTWERT ZU T BEWEGEN
    mVI i # T
    F6 T,i Z, N (g)
    TABELLE III BEFEHLSSATZ (FORTSETZUNG)
    HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT
    OP-CODE KENNZEICHEN
    T MIT DATEN AUS VON A ADRESSIER-
    TER EINGANGSVORR. LADEN
    FE T, A INP (A) # T Z, N (h)
    BEWEGE R (R) ZU T
    MOV R (R)T
    BX T,R Z,N (i)
    BEWEGE T ZU R (R)
    MOV T' R(R) KEINES (i)
    9x R,T
    ADD. T ZU R (R), RESULTATE
    ADD ZU R (R)
    AX R;T T#R (R) R (R) Z,N,C,Cl (i)
    LOGISCHE UND T MIT R (R)
    AND ERGEBNISSE ZU R (R)
    BX R,T T . R (R) # R (R) Z,N (i)
    LOGISCHE INKLUSIV - ODER T MIT
    IOR R (R) - ERGEBNISSE ZU R (R)
    CX R,T T + R (R) # R (R) Z,N (i)
    CMP VERGL. T MIT R (R)
    DX R,T T - R (R) Z,N,C,Cl (i)
    LÖSCHE BIT NULL IN T, SETZE
    ED CLB 0 ANDERE BITS AUF "1" KEINES (j)
    LÖSCHE BIT 1 IN T, SETZE
    E1 CLB 1 ANDERE BITS AUF "1" KEINES (j)
    LÖSCHE BIT 2 IN T, SETZE
    E2 CLB 2 ANDERE BITS AUF 1 KEINES (i)
    LÖSCHE BIT 3 IN T, SETZE
    E3 CLB 3 ANDERE BITS AUF "1" KEINES (j)
    LÖSCHE BIT 4 IN T, SETZE
    E4 CLB 4 ANDERE BITS AUF "1" KEINES (j)
    LÖSCHE BIT 5 IN T, SETZE
    E5 CLB 5 ANDERE BITS AUF "1" KEINES (j)
    LÖSCHE BIT 6 IN T, SETZE
    E6 CLB 6 ANDERE BITS AUF "1" KEINES (j)
    LÖSCHE BIT 7 IN T, SETZE
    E7 CLB 7 ANDERE BITS AUF "1" KEINES (j)
    TALLLE III OEFEHLSSATZ (FORTSETZUNG)
    HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT
    OP-CODE KENNZEICHEN
    SETZE BIT NULL IN T, LÖSCHE
    E8 STB 0 ANDERE BITS AUF "O" KEINES (j)
    SETZE BIT 1 IN T, LÖSCHE
    E9 STB 1 ANDERE BITS AUF "0" KEINES (j)
    SETZE BIT 2 IN T, LÖSCHE
    EA STB 2 ANDERE BITS AUF "0" KEINES (j)
    SETZE BIT 3 IN T, LÖSCHE
    EB STB 3 ANDERE BITS AUF "0" KEINES (j)
    SETZE BIT 4 IN T, LÖSCHE
    EC STB 4 ANDERE BITS AUF "0" KEINES (j)
    SETZE BIT 5 IN T, LÖSCHE
    ED STB 5 ANDERE BITS AUF "0" KEINES (j)
    SETZE BIT 6 IN T, LÖSCHE
    EE STB 6 ANDERE BITS AUF "0" KEINES (j)
    SETZE BIT 7 IN T, LÖSCHE
    EF STB 7 ANDERE BITS AUF "0" KEINES (j)
    KOMPLEMENT T (EINERKOMPLEMENT)
    FD CPL T ' T Z, N (j)
    NEGIERE T (ZWEIERKOMPLEMENT)
    F3 NEG -T # T Z, N, C, CI (j)
    LÖSCHE T
    F6 CLR 0 # T Z, N (j)
    ZURÜCK AUS UNTERPROGRAMM;RUCK-
    ADRESSE AUS STAPEL AUSWERFEN
    F2 RFS STACK # mA KEINES (j)
    ZURÜCK AUS UNTERBRECHUNG;RUCK-
    ADRESSE AUS STAPEL AUSWERFEN
    FC RFI STACK # mA KEINES (j)
    LÖSCHE UNTERBAR.-FREIGABE-
    FLIP-FLOP
    F0 CLI 0 # IE KEINES (j)
    TABELLE III BEFEHLSSATZ (FORTSETZUNG)
    HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT
    OP-CODE KENNZEICHEN
    UNTERBRECHUNG-FREIGABE-FLIP
    F8 STI FLOP 1 # IE KEINES (j)
    LÖSCHE SEITEN-FLOP
    F1 CLP 0 # P KEINES (j)
    SETZE SEITEN-FLIP-FLOP
    F9 STP 1 # P KEINES (j)
    STATUS-REGISTER AUFBEWAHREN
    F5 SVS ST# T KEINES (j)
    STATUS-REGISTER WIEDERHERSTELLEN
    F7 SVS T#ST Z,N,C,Cl (j)
    KEINE OPERATION
    F4 NOP 1 mA #2#mA KEINES (k)
    KEINE OPERATION
    FA NOP 2 mA #3#mA KEINES (l)
    KEINE OPERATION
    FF NOP 3 mA #2#mA KEINES (j)
    L e e r s e i t e

Claims (28)

  1. Mikrocomputer und Digitalprozessorchip PATENTANSPRÜCHE Datenverarbeitungssystem, gekennzeichnet durch a) eine interne Datensammelleitung (20), b) eine interne Adressensammelleitung (30), c) eine Ein/Ausgabeeinrichtung (103), die an die Datensammelleitung angekoppelt ist, zum Eingebenvon Daten in das und Empfangen von Daten aus dem System, d) eine an die Adressensammelleitung angekoppelte Ausgabeeinrichtung (109) zum Empfang von Adressendaten aus dem System, e) eine Programmspeichereinrichtung (2) mit einem Nur-Lesespeicher, der Befehlswörter enthält und an die Datensammelleitung und die Adressensammelleitung angekoppelt ist, zur Festlegung der Arbeitsweise des Systems, f) eine Arithmetik- und Logikeinheit (52), die an die Datensammelleitung angekoppelt ist, zur Durchführung von arithmetischen und logischen Operationen mit den Daten, g) eine Datenspeichereinrichtung (3) mit einem Speicher mit willkürlichem Zugriff, der zur Speicherung von Daten an die Datensammelleitung angekoppelt ist, h) eine Mlaskeneinrichtung (85), die an die Datensammelleitung angekoppelt ist, zum Dekodieren eines Konditionsfeldes eines Befehlswortes aus der Programmspeichereinrichtung, und i) eine Steuereinrichtung (111), die an die Datensammelleitung angekoppelt ist und Befehlswcirter aus der Programmspeichereinrichtung empfängt, zur Erzeugung von Befehlen, die die Arbeitsweise des Systems ansprechend auf die Befehiswürter festlegt.
  2. 2. System nach Anspruch 1, gekennzeichnet durch eine Zeitsteuereinrichtung zum Synchronisieren des Datensignalflusses.
  3. 3. System nach Anspruch 2, gekennzeichnet durch al) eine Speicher-Adresseneinrichtung (23), die an die Adressensammelleitung angekoppelt ist, zum Auswählen eines gewünschten Befehlswortes in der Programmspeichereinrichtung, bl) eine Inkrementiereinrichtung (35), die an die Speicher-Adresseneinrichtung angekoppelt ist, zur Erzeugung der nächsten Adresse, die in der Speicher-Adresseneinrichtung enthalten sein soll, cl) eine an die Speicher-Adresseneinrichtung angekoppelte Stapeleinrichtung (32) zum Speichern von Unterprogramm- und Unterbrechung-Rückkehradressen, und d1) eine Adressiereinrichtung zum Adressieren des Speichers mit willkürlichem ZugriFf (3) und Entnahme von Digitalstellen darin, die eine Mehrzahl von Bits in Parallelform enthalten.
  4. 4. Datenverarbeitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß die Programmspeichereinrichtung ferner folgende Elemente enthält: a2) einen Nur-Lesespeicher mit einer mehrzahl von Spalten für eine Vielzahl von Bits, wobei jeder Spalte die Erzeugung eines Bits des Befehlewortes zugewiesen ist, und mit einer mehrzahl von Zeilen, wobei jeder Zeile die Erzeugung aller Bits des Befshiswortes zugewiesen ist, b2) eine Spalten-Dekodiereinrichtung (24), die an den Nur-Lesespeicher und die Adressensammelleitung angekoppelt ist, zum Dekodieren eines Teiles des Signals aus der Speicher-Adresseneinrichtung und zum Auswählen von Spalten innerhalb des Nur-Lesespeichers, c2) eine Zeilen-uekodiereinrichtung (22), die an den Nur-Lesespeicher und die Adressensammelleitung angekoppelt ist, zum Dekodieren eines Teiles des Signals aus der Speicher-Adresseneinrichtung zum Auswählen einer Zeile innerhalb des Nur-Lesespeichers, d23 eine Mehrzahl von Nicht-DDER-attern, die jeweils an eine der Spalten fur eine Vielzahl von Bits angekoppelt sind, zum Erzeugen des Befehlswortes, und e2) eine Einrichtung zum Ausgeben des Befehlswortes auf die Datensammelleitung
  5. 5. Datenverarbeitungssystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Ein/Ausgabeeinrichtung ferner folgende Elemente hält: a3) eine Mehrzahl von Ein/Ausgabetoren, b3) eine Datenregistereinrichtung, die an die Ein/Ausgabetore und die Datensammelleitung angekoppelt ist, zum Erfassen und Speichern von Daten, und c3) eine Sammelleitungssteuereinrichtung, die ancke Dstenregistereinrichtung und die Steuereinrichtung angekoppelt ist, zum Empfangen von Befehlen aus der Steuersinrichtung und zum Interpretieren der Befehle zur Meranlassung der Datenregistereinrichtung, daß diese Daten aus den Ein/Ausgabetoren während eines Eingabevorganges erfaßt und speichert und Daten aus der Datensammelleitung während eines Ausgabe vorganges erfaßt und speichert
  6. 6. Datenverarbeitungssystem nach Anspruch 5, gekennzeichnet durch a4) Ausgangspuffer in einem Schaltkreis mit der Datenregistereinrichtung und den Ein/Ausgabetoren und b4) Eingangspuffer in einem Schaltkreis mit der Datensammelleitung und den Ein/Ausgabetoren.
  7. 7. Datenverarbeitungssystem nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Adressiereinrichtung jeweils Zugriff zu einer Digitalstelle in dem Speicher mit willkürlichem Zugriff hat und jede Digitalstelle 8 parallele Bits enthält, daß die Ein/Ausgabeeinrichtung 8 parallele Anschlüsse enthält, das Befehiswort 8 Bits aufweist, das Tor für das Befehiswort 4 Bits aufweist und die Arithmetik- und Logikeinheit 8 parallele Stufen enthält.
  8. 8. Datenverarbeitungssystem nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die Arithmetik- und Logikeinheit folgende Elemente enthält: a5) eine Logikeinrichtung mit zwei Operanden-Einganysanschlüssen und einem ErgebniDusgangsanschluß zur Durchführung von arithmetischen und logischen Operationen an den Eingangsdaten, b5) eine erste Registereinrichtung zum Speichern und Liefern eines ersten Operanden an den einen Operanden-Eingangsanschluß, c5) eine Statusregisterelnrichtung zur Lieferung von gespeicherten Statusanzeigen, die aus der Datensammelleitung oder von dem Ergebnis-Ausgangsanschluß empfangen werden, an die erste Registereinrichtung, d5) eine Halteregistereinrichtung zur Lieferung von vorübergehend gespeicherten Daten, die aus der Datensammelleitung empfangen werden, an die erste Registereinrichtung und die Datensammelleitung während einer Operation der Arithmetik- und Logikeinheit, e5) eine zweite Registereinrichtung zum Speichern eines zweiten Operanden, der aus der Datensammelleitung empfangen wird, f5) eine Einrichtung zum Überführen der Daten oder des Komplementes der Daten, die in der zweiten Registereinrichtung gespeichert sind, zu dem anderen Operanden-Eingangsanschluß, 95) eine Einrichtung zum Ankoppeln der Datensammelleitung an den Ergebnis-Ausgangsanschluß, und h5) eine Steuereinrichtung für die Arithmetik- und Logikeinheit zum Interpretieren von Befehlen, die aus der Steuereinrichtung empfangen werden, und zur Veranlassung der Logikeinrichtung, der ersten Registereinrichtung, der Statusregistereinrichtung, der Halteregistereinrichtung, der zweiten Registereinrichtung, der Lberführungseinrichtung und der Ankopplungseinrichtung zur Ausführung der gewünschten arithmetischen und logischen Operationen.
  9. 9. Datenverarbeitungssystem nach Anspruch 8, gekennzeichnet durch eine Einrichtung zum Löschen der ersten Registereinrichtung ansprechend auf ein Steuersignal aus der Steuereinrichtung der Arithmetik- und Logikeinheit.
  10. 10. Datenvsrarbeitungssystem nach einem der Ansprüche 3-9, dadurch gekennzeichnet, daß die Datenspeichereinrichtung ferner folgende Elemente enthält: a6) eine Ein/Ausgabe-RArn-Einrichtung zum Einschreiben von aus der Datensammelleitung empfangenen Daten in eine Stelle des Speichers mit willkürlichem Zugriff (RAM) und zum Auslesen uon aus einer Stelle des Speichers mit willkürlichem Zugriff empfangenen Daten auf die Datensammelleitung, wobei die Stelle durch die Adressiereinrichtung bestimmt wird, b6) eine Einrichtung zur Durchführung des Einschreibens bzw. Aus lebens ansprechend auf ein Lese/Schreib-Steuursignal, und c6) eine RAm-Steuereinrichtung zum Interpretieren von Befehlen, die aus der Steuereinrichtung erhalten werden, zur Erzeugung des Lese/Schreib-Steuersignals.
  11. 11. Datenverarbeitungssystem nach einem der Ansprüche 3-10, dadurch gekennzeichnet, daß die Steuereinrichtung folgende Elemente enthält: a7) eine programmierbare Logikreihenanordnung mit einer mehrzahl von Eingangsanschlüssen und einer mehrzahl von Ausgangsanschlüssen zur Führung der Befehle, b7) eine Einrichtung zur Erzeugung von Maschinenzuständen, die selektiv den ausgewählten Eingangsanschlüssen ansprechend auf ausgewählte Befehle auf ausgewählten Ausgangsanschlüssen zugeführt werden, und c7) eine Eingangs-Datenregistsreinrichtung, die an die Datensammelleitung angekoppelt ist, zum Abgeben eines gespeicherten Befehlswortes, das aus dem Nur-Lesespeicher empfangen wird, an die programmierbare Logikreihenanordnung.
  12. 12. Datenverarbeitungssystem nach einem der Ansprüche 3-11, dadurch gekennzeichnet, daß der Nur-Lesespeicher eine große Anzahl von Befehlswörtern mit einer Vielzahl von Bits enthält.
  13. 13. Datenverarbeitungssystem nach Anspruch 12, dadurch gekennzeichnet, daß die Arithmetik- und Logikeinrichtung die Operationen an den Daten in parallelem Bitformat durchführt.
  14. 14. Datenverarbeitungssystem nach Anspruch 13, dadurch gekennzeichnet, daß die Steuereinrichtung die Befehlswörter aus der Programmspeichereinrichtung Bitparallel jeweils wortweise empfängt
  15. 15. Datenverarbeitungssystem nach einem der Ansprüche 3-14, dadurch gekennzeichnet, daß das System ein mikroprozessor ist.
  16. 16. Datenverarbeitungssystem nach Anspruch 15, dadurch gekennzeichnet, daß der mikroprozessor auf einem einzelnen Halbleiterplättchen angeordnet ist.
  17. 17. Datenverarbeitungssystem nach Anspruch 15, dadurch gekennzeichnet, daß der mikroprozessor auf wenigstens einem Halbleiterplättchen angeordnet ist.
  18. 18. Datenuerarbeitungssystem nach einem der Ansprüche 3-17, gekennzeichnet durch eine Transfereinrichtung zur Überführung von Daten von der Datensammelleitung zu der Adressensammelleitung.
  19. 19. Wiikroprozessor auf einem einzelnen Halbleiterplättchen, gekennzeichnet durch aS) eine interne Datensammelleitung (20), b8) eine interne Adressensammelleitung (30), c8) eine Ein/Ausgabeeinrichtung (103), die an die Datensammelleitung angekoppelt ist, zum Eingeben von Daten in den und Empfangen von Daten aus dem ffilikroprozessor, d8) eine Ausgabeeinrichtung (109), die an die Adressensammelleitung angekoppelt. ist, zum Empfangen von Adressendaten aus dem Mikroprozessor, e8) eine Programmspeichereinrichtung (2) mit einem Nur-Lesespeicher, der eine große Anzahl von Befehlewärtern mit vielen Bits enthält und an die Datensammelleitung und die Adressensammelleitung angekoppelt ist, zur Festlegung der Arbeitsweise des ffilikroprozessors, fB) eine Speicher-Adresseneinrichtung, die an die Adressensammelleitung angekoppelt ist, zum Auswählen eines gewünschten Befehlswortes in der Programmspeichereinrichtung, gB) eine an die Speicher-Adresseneinrichtung angekoppelte Inkrementiereinrichtung (35) zur Erzeugung der nächsten Adressen, die in der Speicher-Adresseneinrichtung enthalten sein soll, h8) eine an die Speicher-Adresseneinrichtung angekoppelte Stapeleinrichtung (32) zum Speichern von Unterprogramm- und Unterbrechung-Rückkehr-Adressen, i8)- eine Arithmetik- und Logikeinheit (52), die an die Datensammelleitung angekoppelt ist, zur Durchführung von arithmetischen und logischen Operationen mit den Daten in bitparallelem Format, j8) eine Oatenspeichereinrichtung (2) mit einem Speicher mit willkürlichem Zugriff, der zum Speichern von Daten an die Datensammelleitung angekoppelt ist, k8) eine Adressiereinrichtung zum Adressieren des Speichers mit willkürlichem Zugriff und Erfassen von Digitalstellen darin, die eine Alehrzahl von Bits in paralleler Form enthalten, 18) eine Maskeneinrichtung (85), die an die Datensammelleitung angekoppelt ist, zum Dekodieren eines Konditionsfeldes eines Befehlswortes aus der Programmspeichereinrichtung, m8) eine Steuereinrichtung (111), die an die Datensammelleitung angekoppelt ist und die Befehlswärter aus der Programmspeichereinrichtung in Form von parallelen Bits jeweils wortweiee empfängt, zur Erzeugung von Befehlen, die die Arbeitsweise des mikroprozessors ansprechend auf die Befehlswörter festlegt, und n8) eine Zeitsteuereinrichtung zurm Synchronisieren des Datensignaiflusses.
  20. 20. Wikroprozessor nach Anspruch 19, gekennzeichnet durch eine Transfereinrichtung zur Überführung von Daten von der Datensammelleitung zu der Adressensammelleitung.
  21. 21. Mikroprozessor nach Anspruch 19, dadurch gekennzeichnet, daß die Programmspeichereinrichtung ferner folgende Elemente enthält: a9) einen Nur-Lesespeicher mit einer mehrzahl von Spalten für eine Vielzahl von Bits, wobei jeder Spalte die Erzeugung eines Bits des Befehlswortes zugewiesen ist, und mit einer mehrzahl von Zeilen, wobei jeder Zeile die Erzeugung aller Bits des Befehlswortes zugewiesen ist, b9> eine Spalten-Dekodiereinrichtung, die an den Nur-Lesespeicher und die Adressensammelleitung angekoppelt ist, zum Dekodieren eines Teiles des Signals aus der Speicher-Adresseneinrichtung zum Auswählen von Spalten innerhalb des Nur-Lesespeichers, c9) eine Zeilen-Dekodiereinrichtung, die an den Nur-Lesespeicher und die Adressensammelleitung angekoppelt ist, zum Dekodieren eines Teiles des Signals aus der Speicher-Adresseneinrichtung zum Auswählen einer Zeile in dem Nur-Lesespeicher, d9) eine mehrzahl von Nicht-ODER-Gattern, die jeweils an eine der Spalten mit einer Mehrzahl von Bits angekoppelt sind, zur Erzeugung des BefehlfiwDttes, und e9) eine Einrichtung zum Ausgeben des Befehlswortes auf die Datensammelleitung.
  22. 22. Mikroprozessor nach Anspruch 19, dadurch gekennzeichnet, daßdie Ein/Ausgabeeinrichtung ferner folgende Elemente enthält: a10) eine Mehrzahl von Ein/Ausgabetoren, b10) eine Dstenregistereinrichtung, die an die Ein/Ausgabetore und die Datensammelleitung angekoppelt ist, zum Erfassen und Speichern von Daten, c10) eine Sammelleitungssteuereinrichtung, die an die Datenregistereinrichtung und die Steuereinrichtung angekoppelt ist, zum Empfangen von Befehlen aus der Steuereinrichtung und zum Interpretieren der Befehle zur Veranlassung des Datenregistere, daß dieses Daten aus den Ein/Ausgsbetoren während eines Eingabevorganges erfaßt und speichert und Daten aus der Datensammelleitung während eines Ausgabevorganges erfaßt und speichert.
  23. 23. mikroprozessor nach Anspruch 22, gekennzeichnet durch all) Ausgangspuffer in einem Schaltkreis mit der Datenregistereinrichtung und den Ein/Ausgabetoren und bil) Eingangspuffer in einem Schaltkreis mit der Datensammelleitung und den Ein/Ausgabetoren.
  24. 24. Wikroprozessor nach einem der Ansprüche 19-23, dadurch gekennzeichnet, daß die Adressiereinrichtung in dem Speicher mit willkürlichem Zugriff jeweils Zugriff zu einer Digitalstelle auf einmal hat und jede Digitalstelle 6 parallele Bits enthält, daß die Ein/Ausgabeeinrichtung 8 parallele Anschlüsse enthält, daß das Befehiswort 8 Bits auFweist, das Tor für das Befehlswort 4 Bits aufweist und die Arithmetik- und Logikeinheit 8 parallele Stufen aufweist.
  25. 25. Wikroprozessor nach einem der Ansprüche 19-24, dadurch gekennzeichnet, daß die Arithmetik- und Logikeinheit folgende Elemente enthält: a12) eine Logikeinrichtung mit zwei Operanden-Eingangsanschlüssen und einem Ergebnis-Ausgangsanschluß zur Durchführung von arithmetischen und logischen Operationen mit den Eingangsdaten, b12) eine erste Registereinrichtung zum Speichern und Liefern eines ersten Operanden an den ersten Operanden-Eingangsanschluß, c12) eine Statusregistereinrichtung zum Liefern von gespeicherten Statusanzeigen, die aus ir Datensammelleitung oder von dem Ergebnis-Ausgangsanschluß empfangen werden, an die erste Registereinrichtung, d12) eine Halteregistereinrichtung zum Abgeben vorübergehend gespeicherter Daten, die aus der Datensammelleitung empfangen werden, an die erste Registereinrichtung und die Datensammelleitung während einer Arithmetik- und Logikoperation, e12) eine zweite Registereinrichtung zum Speichern eines zweiten Operanden, der von der Datensammelleitung empfangen wird, f12) eine Einrichtung zur Überführung der Daten oder des Kompiments der Daten, die in der zweiten Registereinrichtung gespeichert sind, zu dem anderen Operanden-Eingangsanschluß, 912) eine Einrichtung zum Ankoppeln der Datensammelleitung an den Ergebnis-Ausgangsanschluß und h12) eine Steuereinrichtung für die Arithmetik- und Logikeinheit zum Interpretieren von Befehlen, die aus der Steuereinrichtung empfangen werden, zum Veranlassen der Logikeinrichtung, der ersten Registereinrichtung, der Überführungseinrichtung und der Ankopplungseinrichtung zur Ausführung der gewünschten arithmetischen und logischen Operationen.
  26. 26. IY:ikroprozessor nach Anspruch 25, gekennzeichnet durch eine Einrichtung zum Löschen der ersten Registereinrichtung ansprechend auf ein Steuersignal aus der Steuereinrichtung der Arithmetik-und Logikeinheit.
  27. 27. Mikroprozessor nach einem der Ansprüche 19-26, dadurch gskennzeichnet, daß die Datenspeichereinrichtung folgende Elemente enthält: a13) eine Ein/Ausgabe-RArn-Einrichtung zum Einschreiben von aus der Datensammelleitung empfangenen Daten in eine Stelle des Speichers mit willkürlichem Zugriff (RAM) und zum Auslesen von aus einer Stelle des Speichers mit willkürlichem Zugriff empfangenen Daten auf die Datensammelleitung, wobei diese Steile durch die Adressiereinrichtung bestimmt wird, b13) eine Einrichtung zur Durchführung des Einschreibens und Auslesens ansprechend auf ein Lese/Schreib-Steuersignal und c13) eine RAM-Steuereinrichtung zum Interpretieren von aus der Steuereinrichtung erhaltenen Befehlen für die Erzeugung des Lese/Schreib-Steuersignals.
  28. 28. Mikroprozessor nach einem der Ansprüche 19-27, dadurch gekennzeichnet, daß die Steuereinrichtung folgende Elemente enthält: a14) eine programmierbare Logikreihenanordnung mit einer Mehrzahl von Eingangsanschlüssen und einer Mehrzahl von Ausgangeanschlüssen zum Führen der Befehle, b14) eine Einrichtung zum Erzeugen von Maschinenzuständen, die selektiv ausgewählten Eingangsanschlüssen ansprechend auf ausgewählte Befehle an ausgewählten Ausgangsanschlüssen zuführt, und c14) ein Eingangsdatenregister, das an die Datensammelleitung angekoppelt ist, zur Abgabe eines gespeicherten Befehlswortes, das aus d3xn Nur-Lesespeicher empfangen wird, an die programmierbare Logikreihenanordnung
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